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CN114464533A - 一种改善emi的超结结构及制造方法 - Google Patents

一种改善emi的超结结构及制造方法 Download PDF

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CN114464533A
CN114464533A CN202111577977.6A CN202111577977A CN114464533A CN 114464533 A CN114464533 A CN 114464533A CN 202111577977 A CN202111577977 A CN 202111577977A CN 114464533 A CN114464533 A CN 114464533A
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CN202111577977.6A
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肖晓军
胡丹丹
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Longteng Semiconductor Co ltd
Original Assignee
Longteng Semiconductor Co ltd
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Abstract

本发明公开了一种改善EMI的超结结构及制造方法,在N+衬底上交替生长外延层N‑和外延层N‑2;在N‑外延表面,刻蚀出深沟槽后生长P型外延,进行CMP工艺,形成N柱P柱相交替的超结结构;通过PW光刻板注入体区并退火形成PWELL区,淀积场氧层成并回刻,形成器件的栅结构;注入As并退火形成器件的源极N‑source;淀积ILD并回刻,孔注,最后淀积金属并回刻,形成器件的最终结构。本发明通过器件外延结构的优化,改善了器件的C‑V特性,使EMI性能得以改善,同时减小了器件的特征导通电阻,降低器件的导通损耗,提升了器件效率。

Description

一种改善EMI的超结结构及制造方法
技术领域
本发明属于半导体分立器件技术领域,涉及一种超结改善EMI的超结结构及制造方法,可有效改善超结MOSFET的电容特性,优化EMI性能,并降低器件的特征导通电阻。
背景技术
常规的VDMOS器件较高的导通电阻增加了开关电路的静态功耗,它的RDS(on)是与BV2.5成比例, 而超结结构MOSFET的RDS(on)是与BV1.3成比例, 因此相同耐压条件下的RDS(on)比普通MOSFET低很多,同时相同Ron条件下的芯片面积更小,开关损耗更低,整体效率高。这类超结器件广泛应用于电脑、手机、照明以及液晶或等离子电视机和游戏机等消费电子产品的电源或适配器。
目前,超结MOSFET器件的工艺路径主要有两种:多次外延和注入的超结工艺、沟槽刻蚀和填充的超结工艺。多次外延和注入的工艺光刻版较多,光刻次数多,目前先进的多次外延工艺通常需要二十几次光刻步骤,且每次外延的质量及层间对准难度大,热预算高,且生产周期长,成本较高,但都是半导体标准工艺,工艺实现难度低;沟槽刻蚀和填充的超结工艺,所用光刻版层数较少,工艺步骤简单,生产周期短,生产成本低,但刻蚀极高深宽比的沟槽及填充对工艺控制要求高,工艺实现难度较高。这两种工艺路径发展的方向都是不断的缩小器件的元胞尺寸,而元胞尺寸的缩小会使功率密度不断提升,开关速度加快。功率MOSFET作为功率开关管,工作在on-off的快速循环转换的状态,其电压电流都在急剧变化,是电场耦合和磁场耦合的主要干扰源,是开关电源等电路EMI的主要来源之一,由于结构及工艺的不同,深沟槽刻蚀和填充工艺结构的EMI性能优化尤为重要。
发明内容
本发明的目的是提供一种超结MOSFET结构及制造方法,采用沟槽刻蚀和填充的工艺路径,通过外延层结构的优化设计,兼容了多次外延工艺的优点,工艺步骤简单,有效改善EMI性能,同时降低了器件的特征导通电阻。
具体实现方法如下:
一种超结MOSFET结构的制造方法,其特征在于:
所述方法包括以下步骤:
步骤1:在N+衬底上生长一层外延层N-,再长一层外延层N-2;
步骤2:在外延层N-2的上面继续生长外延层N-,再长一层外延层N-2,继续生长外延层N-至达到目标外延厚度;
步骤3:在N-外延表面,通过Trench光刻板,刻蚀出深沟槽后生长一定浓度的P型外延,使之填充满沟槽,进行CMP工艺,将沟槽外的P型外延及N型外延一并去掉,形成N柱P柱相交替的超结结构;
步骤4:通过PW光刻板注入体区并退火形成PWELL区,淀积场氧层成并回刻,通过栅氧Gox、多晶硅淀积回刻形成器件的栅结构;
步骤5:注入As并退火形成器件的源极N-source;
步骤6:淀积ILD并回刻,孔注,最后淀积金属并回刻,形成器件的最终结构。
所述外延层N-电阻率高于外延层N-2。
所述外延层N-的电阻率为外延层N-2的2倍。
所述外延层N-2厚度为2um。
三次生长的外延层N-厚度依次减少。
步骤1中,外延层N-厚度为目标外延厚度的60%。
步骤2中,第一次生长外延层N-时,厚度达到目标外延厚度的90%。
如所述的制造方法获得的一种超结MOSFET结构。
本发明具有以下优点:
本发明在不改变现有超结工艺路线、不需要重新对光刻mask进行设计更改的前提下,通过器件外延结构的优化,改善了器件的C-V特性,使EMI性能得以改善,同时减小了器件的特征导通电阻,降低器件的导通损耗,提升了器件效率。
附图说明
图1为步骤1示意图。
图2为步骤2示意图。
图3为步骤3示意图。
图4为步骤4示意图。
图5为步骤5示意图。
图6为步骤6示意图。
图7为本发明改善后的Cgd电容特性图。
具体实施方式
下面结合具体实施方式对本发明进行详细的说明。
本发明涉及一种超结MOSFET结构的制造方法,所述方法包括以下步骤:
步骤1:参见图1,在N+衬底上生长一层电阻率稍高的外延N-,厚底为目标外延厚度的60%,电阻率为R,同时再长一层2um的外延层N-2,电阻率为外延层电阻率的0.5倍,即电阻率为0.5R。
步骤2:参见图2,在外延层N-2的上面继续生长外延层N-,电阻率为R,厚度达到目标外延厚度的90%,再长一层2um的外延层N-2,电阻率为外延层电阻率的0.5倍,即电阻率为0.5R,继续生长外延层N-至达到目标外延厚度。
步骤3:参见图3,在N-外延表面,通过Trench光刻板,刻蚀出深沟槽后生长一定浓度的P型外延,使之填充满沟槽,进行CMP工艺,将沟槽外的P型外延及N型外延一并去掉,形成N柱P柱相交替的超结结构。
步骤4:参见图4,通过PW光刻板注入体区并退火形成PWELL区,淀积场氧层成并回刻,通过栅氧Gox、多晶硅淀积回刻形成器件的栅结构。
步骤5:参见图5,注入As并退火形成器件的源极N-source。
步骤6:参见图6,淀积ILD并回刻,孔注,最后淀积金属并回刻,形成器件的最终结构。
参见图7,通过本发明的设计及验证发现,与常规超结结构相比,由于内部外延层掺杂分布的优化,使器件的C-V特性得到改善,在VDS低压段的电容变化相对平缓,VDS高压段电容值也有明显提升,可改善器件在快速开关过程中的EMI问题,同时由于有效漂移区浓度的降低,特征导通电阻约减小6%,减小了器件的导通损耗。
本发明的内容不限于实施例所列举,本领域普通技术人员通过阅读本发明说明书而对本发明技术方案采取的任何等效的变换,均为本发明的权利要求所涵盖。

Claims (8)

1.一种超结MOSFET结构的制造方法,其特征在于:
所述方法包括以下步骤:
步骤1:在N+衬底上生长一层外延层N-,再长一层外延层N-2;
步骤2:在外延层N-2的上面继续生长外延层N-,再长一层外延层N-2,继续生长外延层N-至达到目标外延厚度;
步骤3:在N-外延表面,通过Trench光刻板,刻蚀出深沟槽后生长一定浓度的P型外延,使之填充满沟槽,进行CMP工艺,将沟槽外的P型外延及N型外延一并去掉,形成N柱P柱相交替的超结结构;
步骤4:通过PW光刻板注入体区并退火形成PWELL区,淀积场氧层成并回刻,通过栅氧Gox、多晶硅淀积回刻形成器件的栅结构;
步骤5:注入As并退火形成器件的源极N-source;
步骤6:淀积ILD并回刻,孔注,最后淀积金属并回刻,形成器件的最终结构。
2.根据权利要求1所述的一种超结MOSFET结构的制造方法,其特征在于:
所述外延层N-电阻率高于外延层N-2。
3.根据权利要求2所述的一种超结MOSFET结构的制造方法,其特征在于:
所述外延层N-的电阻率为外延层N-2的2倍。
4.根据权利要求3所述的一种超结MOSFET结构的制造方法,其特征在于:
所述外延层N-2厚度为2um。
5.根据权利要求1所述的一种超结MOSFET结构的制造方法,其特征在于:
三次生长的外延层N-厚度依次减少。
6.根据权利要求1所述的一种超结MOSFET结构的制造方法,其特征在于:
步骤1中,外延层N-厚度为目标外延厚度的60%。
7.根据权利要求1所述的一种超结MOSFET结构的制造方法,其特征在于:
步骤2中,第一次生长外延层N-时,厚度达到目标外延厚度的90%。
8.如权利要求1所述的制造方法获得的一种超结MOSFET结构。
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