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JP7307161B2 - 電子素子実装用基板、電子装置、および電子モジュール - Google Patents

電子素子実装用基板、電子装置、および電子モジュール Download PDF

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JP7307161B2 JP2021522875A JP2021522875A JP7307161B2 JP 7307161 B2 JP7307161 B2 JP 7307161B2 JP 2021522875 A JP2021522875 A JP 2021522875A JP 2021522875 A JP2021522875 A JP 2021522875A JP 7307161 B2 JP7307161 B2 JP 7307161B2
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Description

本開示は、電子素子等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。
絶縁層と配線層を含み、貫通導体を有する基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板を使用した電子装置は凹部からの上面に蓋体を実装する構造が知られている。（特開２０１７－１８３３３７号公報参照）。
近年、電子装置は薄型化が要求されている。そのため、電子装置に使用される電子素子実装用基板の各絶縁層も薄くなることを要求されている。電子素子実装用基板の貫通導体は導電性を高めるために、各絶縁層の表面または／および下面にランドパターンを設ける。このランドパターンは、同一層の他の電位と接続するパターンからの絶縁性を向上させるためクリアランスを設ける場合が有る。このとき、複数の貫通導体が上面視において一部または全てが重なって位置することで、このクリアランスを上面視において一部またはすべてが重なる。このクリアランスが複数層重なることで、電子素子実装用基板の表面に凹凸が生じるまたは、電子素子実装用基板の内部のクリアランスの縁周辺に空間ができ、電子素子実装用基板の強度の低下またはクラックが発生することが懸念されていた。
本開示の１つの態様に係る電子素子実装用基板は、基板と、ビア導体と、第１導体層と、第２導体層と、を備えている。基板は、第１層と、前記第１層の下面に位置した第２層と、前記第２層の下面に位置した第３層とを有するとともに、電子素子が実装される。ビア導体は、前記第１層から前記第３層にわたって上下方向に貫通している。第１導体層は、前記第１層と前記第２層との間に位置するとともに、平面透視において前記ビア導体と接続される。第２導体層は、前記第２層と前記第３層との間に位置するとともに、平面透視において前記ビア導体と接続される。また、前記第１導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第１ランド部と、前記第１ランド部を囲む第１クリアランス部と、前記第１クリアランス部を囲むとともに、前記第１クリアランス部を介して前記第１ランド部と電気的に絶縁された第１周辺部とを有している。前記第２導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第２ランド部と、前記第２ランド部を囲む第２クリアランス部と、前記第２クリアランス部を囲むとともに、前記第２クリアランス部を介して前記第２ランド部と電気的に絶縁された第２周辺部とを有している。また、平面透視において、前記第１ランド部は、前記第２ランド部と重なって位置している第１部分を有しているとともに、平面透視において、前記第１クリアランス部は、前記第２クリアランス部と重ならずに位置している第２部分を有している。そして、上下方向の断面視において、前記第１周辺部および前記第２周辺部は、それぞれ、前記ビア導体から遠ざかるにつれて厚みが薄くなっている端部を有する。
本開示の１つの態様に係る電子装置は、上述した電子素子実装用基板と、前記電子素子実装用基板に実装された電子素子と、を有している。
本開示の１つの態様に係る電子モジュールは、上述した電子装置と、前記電子装置を囲んで位置した筐体と、を有している。
図１（ａ）は本開示の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１－Ｘ１線に対応する縦断面図である。 図２（ａ）は本開示の第１の実施形態のその他の態様に係る電子モジュールの外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２－Ｘ２線に対応する縦断面図である。 図３（ａ）は本開示の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ａの拡大縦断面図である。 図４は本開示の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ａの拡大縦断面図である。 図５は本開示の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ａの拡大縦断面図である。 図６は本開示の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ａの拡大縦断面図である。 図７は本開示の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ａの拡大縦断面図である。 図８（ａ）は本開示の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ａの拡大平面図であり、図８（ｂ）は図８（ａ）のＸ８－Ｘ８線に対応する縦断面図である。 図９（ａ）は本開示の第１の実施形態のその他の態様に係る電子素子実装用基板の要部Ａの拡大平面図であり、図９（ｂ）は図９（ａ）のＸ９－Ｘ９線に対応する縦断面図である。 図１０は本開示の第２の実施形態に係る電子素子実装用基板の要部Ａの拡大縦断面図である。 図１１は本開示の第３の実施形態に係る電子素子実装用基板の要部Ａの拡大縦断面図である。 図１２は本開示の第４の実施形態に係る電子素子実装用基板の要部Ａの拡大縦断面図である。
＜電子素子実装用基板および電子装置の構成＞
以下、本開示のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。
（第１の実施形態）
図１～図９を参照して本開示の第１の実施形態に係る電子素子実装用基板１、並びにそれを備えた電子装置２１について説明する。なお、図１は電子装置２１の上面図および断面図を示しており、図２は電子モジュール３１の上面図および断面図を示している。また、図３～図７には電子素子実装用基板１の要部Ａの拡大縦断面図を示している。また、図８および図９には、電子素子実装用基板１の要部Ａの拡大平面図および拡大断面図を示している。
電子素子実装用基板１は、第１層２ａと、第１層２ａの下面に位置した第２層２ｂと、第２層２ａの下面に位置した第３層２ｃとを有するとともに、電子素子１０が実装される基板２を有する。基板２は、第１層２ａ、第２層２ｂおよび第３層２ｃを連続して上下方向に貫通したビア導体５を有する。基板２は、第１層２ａと第２層２ｂとの間に位置するとともに、平面透視においてビア導体５と接続される第１導体層６を有する。基板２は、第２層２ｂと第３層２ｃとの間に位置するとともに、平面透視においてビア導体５と接続される第２導体層７を有している。第１導体層６は、平面透視において、ビア導体５を囲む第１ランド部６ａと、第１ランド部６ａを囲む第１クリアランス部６ｃと、第１クリアランス部６ｃを囲むとともに第１クリアランス部６ｃを介して第１ランド部６ａと電気的に絶縁された第１周辺部６ｂとを有している。第２導体層７は、平面透視において、ビア導体５を囲む第２ランド部７ａと、第２ランド部７ａを囲む第２クリアランス部７ｃと、第２クリアランス部７ｃを囲むとともに第２クリアランス部７ｃを介して第２ランド部７ａと電気的に絶縁された第２周辺部７ｂとを有している。基板２の第１ランド部６ａは、第２ランド部７ａと重なって位置している第１部分６ｅを有している。また、平面透視において、第１クリアランス部６ｃは、第２クリアランス部７ｃと重ならずに位置した第２部分６ｆを有している。言い換えると、第１クリアランス部６ａと第２クリアランス部７ａとは平面透視において大きさおよび／または形状が異なっている。基板２の第１周辺部６ｂおよび第２周辺部６ｂは、基板２の上下方向、つまりｚ方向の断面視において、それぞれ、ビア導体５から遠ざかるにつれて厚みが薄くなっている端部（第１端部６ｄ、第２端部７ｄ）を有する。
電子素子実装用基板１は、第１層２ａと、第１層２ａの下面に位置した第２層２ｂと、第２層２ａの下面に位置した第３層２ｃとを有するとともに、電子素子１０が実装される基板２を有する。基板２ａは上面に電子素子１０が実装される実装領域を有する。実装領域とは、少なくとも１つ以上の電子素子１０が実装される領域であり、例えば後述する電極パッド３の最外周の内側またはそれ以上等、適宜定めることが可能である。また、実装領域に実装される部品は電子素子１０に限らず、例えば電子部品であってもよく、電子素子１０または／および電子部品の個数は指定されない。
基板２を形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等が含まれる。基板２を形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等が含まれる。フッ素系樹脂としては例えば、四フッ化エチレン樹脂が含まれる。
基板２は、図１に示すように５層の絶縁層から形成されていてもよいし、４層以下または６層以上の絶縁層から形成されていてもよい。絶縁層が４層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が６層以上の場合には、電子素子実装用基板１の剛性を高めることができる。
電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ～１０ｃｍであり、平面視において電子素子実装用基板１が四角形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。
基板２は、第１層２ａ、第２層２ｂおよび第３層２ｃを連続して上下方向に貫通したビア導体５を有する。基板２は、第１層２ａと第２層２ｂとの間に位置するとともに、平面視においてビア導体５と接続される第１導体層６を有する。基板２は、第２層２ｂと第３層２ｃとの間に位置するとともに、平面視においてビア導体５と接続される第２導体層７を有している。
また、電子素子実装用基板１の基体２の上面、側面または下面には、外部回路接続用電極が設けられていてもよい。外部回路接続用電極は、基体２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続していてもよい。
さらに基体２の上面または下面には、電極パッド３または／および外部回路接続用電極以外に、絶縁層間に形成される電極、内部配線導体および内部配線導体同士を上下に接続するビア導体５以外の貫通導体が設けられていてもよい。これら電極、内部配線導体または貫通導体は、基板２の表面に露出していてもよい。この電極、内部配線導体または貫通導体によって、電極パッド３または／および外部回路接続用電極はそれぞれ電気的に接続されていてもよい。
電極パッド３、ビア導体５、第１導体層６、第２導体層７、外部回路接続用電極、電極、内部配線導体または／および貫通導体は、基体２が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、パラジウム（Ｐｄ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。また、銅（Ｃｕ）のみからなっていてもよい。また、電極パッド３、ビア導体５、第１導体層６、第２導体層７、外部回路接続用電極、内部配線導体または／および貫通導体は、基体２が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等が含まれる。
電極パッド３、ビア導体５、外部回路接続用電極、電極、内部配線導体または／および貫通導体の露出表面に、さらにめっき層を有していてもよい。この構成によれば、外部回路接続用の電極、導体層および貫通導体の露出表面を保護して酸化を低減することができる。また、この構成によれば、電極パッド３と電子素子１０と、をワイヤボンディング等の電子素子接続部材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ～１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ～３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
第１導体層６は、平面視において、ビア導体５を囲む第１ランド部６ａと、第１ランド部６ａを囲むとともに電気的に絶縁された第１クリアランス部６ｃと、第１クリアランス部６ｃを囲む第１周辺部６ｂとを有している。ここで、第１導体層６の第１ランド部６ａと第１周辺部６ｂとは同一の信号であってもよいし、異なる信号であってもよい。また、第１周辺部６ｂは例えば幅広のベタパターンであってもよいし、細い線状のシグナルパターンであってもよい。
第２導体層７は、平面透視において、ビア導体５を囲む第２ランド部７ａと、第２ランド部７ａを囲む第２クリアランス部７ｃと、第２クリアランス部７ｃを囲むとともに、第２クリアランス部を介して第２ランド部７ａと電気的に絶縁された第２周辺部７ｂとを有している。ここで、第２導体層６の第２ランド部７ａと第２周辺部７ｂとは同一の信号であってもよいし、異なる信号であってもよい。また、第２周辺部７ｂは例えば幅広のベタパターンであってもよいし、細い線状のシグナルパターンであってもよい。
また、第１導体層６と第２導体層７とは同一の信号であってもよいし、異なる信号であってもよい。
基板２は、第１ランド部６ａが第２ランド部７ａと、平面透視において重なって位置している第１部分６ｅを有するとともに、第１クリアランス部６ａは、第２クリアランス部７ａと、平面透視において重ならずに位置している第２部分６ｆを有している。基板２の第１周辺部６ｂおよび第２周辺部７ｂは、上下方向の断面視において、それぞれ、ビア導体５から遠ざかるにつれて厚みが薄くなっている端部（第１端部６ｄ、第２端部７ｄ）を有する。
近年、電子装置は薄型化が要求されている。そのため、電子装置に使用される電子素子実装用基板の各絶縁層も薄くなることを要求されている。電子素子実装用基板の貫通導体は導電性を高めるために、各絶縁層の表面または／および下面にランドパターンを設ける。このランドパターンは、同一層の他の電位と接続するパターンからの絶縁性を向上させるためクリアランスを設ける場合が有る。このとき、複数の貫通導体が上面視において一部または全てが重なって位置することで、このクリアランスを上面視において一部またはすべてが重なる場合が有る。電子素子実装用基板の各絶縁層が薄型化すると、このクリアランスが複数層上面視で重なることで、電子素子実装用基板の表面に凹凸が生じることがある。または、電子素子実装用基板の内部のクリアランスの縁周辺に空間ができることがある。このことによって、電子素子実装用基板の強度の低下またはクラックが発生することが懸念されていた。
これに対し、本実施形態の電子素子実装用基板１は、第１クリアランス部６ａは、第２クリアランス部７ａと、平面透視において重ならずに位置している第２部分６ｆを有している。これにより、複数層のクリアランスが重なることで、電子素子実装用基板１の表面に凹凸が発生することを低減させることが可能となる。
また一般的に、電子素子実装用基板は、各絶縁層間に設けられた配線層の厚みを各絶縁層が変形することで、その配線層の厚みを吸収し、配線層の周囲は絶縁層で覆われる。しかしながら、電子素子実装用基板の薄型化により各絶縁層が薄くなることで、配線層と絶縁層との間に空間が発生する場合が有り、この空間が発生し、複数層で平面透視において重なることで電子素子実装用基板の強度が低下することが懸念されていた。
これに対し、本実施形態の電子素子実装用基板１は、基板２の第１周辺部６ｂの第１端部６ｄおよび第２周辺部７ｂの第２端部７ｄは、上下方向の断面視において、ビア導体５から遠ざかるにつれて厚みが薄くなっている。つまり、各周辺部は、それぞれア導体５から遠ざかるにつれて厚みが薄くなっている端部（第１端部６ｄ、第２端部７ｄ）を有する。特に、第１周辺部６ｂおよび第２周辺部７ｂの両端が、断面視において、端に向かうにつれて厚みが薄くなり、湾曲したレンズ形状であってもよい。つまり、第１端部６ｄと第２端部７ｄは断面視においてレンズ状であってもよい。これにより、電子素子実装用基板１の各絶縁層が薄くなったとしても、第１周辺部６ｂおよび第２周辺部７ｂの端部が曲線部を描いていることで各絶縁層が第１導体層６および第２導体層７との端部に沿って変形しやすくなる。よって、配線層と絶縁層との間に空間が発生することを低減させることが可能となり、電子素子実装用基板の強度が低下することを低減させることが可能となる。
基板２は上面に枠体を有していてもよい。また、枠体は基板２と同様の材料であってもよいし異なる材料であってもよい。基板２と枠体とは、接合材で接合されていてもよいし基板２と枠体とが絶縁性セラミックスからなるとき同時焼結で結合していてもよい。また、枠体は段差を有しておりそこに電極パッド３を有していてもよく、このとき基板２と枠体とは電気的に接続していてもよい。
図１～図６に示す例のように、基板２はさらに第１ランド部６ａおよび第２ランド部７ａのそれぞれの外端、つまりビア導体５から遠ざかる方向に位置した端部にも、上面および下面に曲線部を有していてもよい。この構造により、電子素子実装用基板１の各絶縁層が薄くなったとしても、第１ランド部６ａおよび第２ランド部７ａの端部が曲線部を描いていることで各絶縁層が第１導体層６および第２導体層７との端部に沿って変形しやすくなる。よって、配線層と絶縁層との間に空間が発生することを低減させることが可能となり、電子素子実装用基板の強度が低下することを低減させることが可能となる。
図１～図６に示す例のように、第１周辺部６ｂおよび第２周辺部７ｂのそれぞれの外端、つまりビア導体５から遠ざかる方向に位置した端部は、上下方向の断面視において湾曲していてもよい。つまり、第１端部６ｄおよび第２端部７ｄのそれぞれの上面および下面が曲線部を有していてもよい。これにより、電子素子実装用基板１の各絶縁層が薄くなったとしても、第１周辺部６ｂおよび第２周辺部７ｂの外端が湾曲していることで各絶縁層が第１導体層６および第２導体層７との外端に沿って変形しやすくなる。よって、配線層と絶縁層との間に空間が発生することを低減させることが可能となり、電子素子実装用基板の強度が低下することを低減させることが可能となる。さらに、例えばそれぞれの外端が基板２の外周部近傍に位置しているとき、第１周辺部６ａおよび第２周辺部７ｂのそれぞれの外端は、上下に湾曲していることで、各絶縁層が第１導体層６および第２導体層７との外端に沿って変形しやすくなる。よって、基板２の外周部に製造工程時における絶縁層間の接着不良が発生することを低減させることが可能となる。
図３～図６に本実施形態の要部Ａの拡大断面図を示す。
図３に示す例では、電子素子実装用基板１は平面透視において第２クリアランス部７ｃは、第１周辺部６ｂと重なっている。これにより、第１クリアランス部６ａと第２クリアランス部７ｂとが平面透視において重なることを低減させることが可能となる。よって、電子素子実装用基板１の表面に凹凸が発生することを低減させることが可能となる。また、第２クリアランス部７ｃが、第１周辺部６ｂと平面透視で重なっていることで、第２クリアランス部７ｃ部分を補強することが可能となる。よって、電子素子実装用基板の強度が低下することを低減させることが可能となる。なお、このとき第２クリアランス部７ｃと第１周辺部６ｂとは平面透視において全てが重なっていてもよいし、一部のみが重なっていてもよい。とくに、第２クリアランス部７ｃと第１周辺部６ｂとが平面透視で全てが重なっていることで、補強の効果をより向上させることが可能となる。
図４に示す例では、電子素子実装用基板１は平面透視において第１クリアランス部６ｃは、第２周辺部７ｂと重なっている。これにより、第１クリアランス部６ｃと第２クリアランス部７ｃとが平面透視において重なることを低減させることが可能となる。よって、電子素子実装用基板１の表面に凹凸が発生することを低減させることが可能となる。また、第１クリアランス部６ｃが、第２周辺部７ｂと平面視で重なっていることで、第１クリアランス部６Ｃ部分を補強することが可能となる。よって、電子素子実装用基板の強度が低下することを低減させることが可能となる。なお、このとき第１クリアランス部６ｃと第２周辺部７ｂとは平面透視において全てが重なっていてもよいし、一部のみが重なっていてもよい。とくに、第１クリアランス部６ｃと第２周辺部７ｂとが平面透視で全てが重なっていることで、補強の効果をより向上させることが可能となる。
また、第１導体層６または／および第２導体層７は図３に示す例のように第１周辺部６ｂまたは／および第２周辺部７ｂが第１ランド部６ａまたは／および第２ランド部７ａの周囲を囲むように位置していてもよいし、図４に示す例のように第１ランド部６ａまたは／および第２ランド部７ｂの近傍の一部のみに位置していてもよい。どちらの場合においても、本実施形態の効果を奏することが可能となる。また、図４に示す例のように、第１周辺部６ｂまたは／および第２周辺部７ｂが基板２の外辺から第１ランド部６ａまたは／および第２ランド部７ａ側に位置していないことで、基板２が絶縁性セラミックスであるとき積層の工程において圧力が基板２の外周部に均一にかかるため、基板２の外辺部に製造工程時における絶縁層間の接着不良が生じることを低減させることができる。
図５に示す例では、電子素子実装用基板１は断面視において第１導体層６と第２導体層７との間にその他の導体層９を有している。このようの場合においても、第１クリアランス部６ｃと第２クリアランス部７ｃとが平面透視において重なることを低減させることが可能となる。また、その他の導体層９を第１導体層６と第２導体層７との間に位置することで、第１クリアランス部６ｃと第２クリアランス部７ｃとが平面透面視で一部が重なる部分を有していたとしても、電子素子実装用基板１の表面に凹凸が生じることを低減させることが可能となり、または、電子素子実装用基板１の内部のクリアランスの縁周辺に空間ができ、電子素子実装用基板１の強度の低下またはクラックが発生することを低減させることが可能となる。また、第１クリアランス部６ｃと第２クリアランス部７ｃの部分をその他の導体層９で補強することが可能となり、電子素子実装用基板の強度が低下することを低減させることが可能となる。
図６に示す例では、電子素子実装用基板１の第１クリアランス部６ｃは平面透視において第２ランド部７ａと重なって位置している。このような場合においても、本実施形態の効果を奏することが可能となる。また、第１クリアランス部６ｃが、第２ランド部７ａと平面視で重なっていることで、第１クリアランス部６ｃ部分を補強することが可能となる。よって、電子素子実装用基板の強度が低下することを低減させることが可能となる。なお、このとき第１クリアランス部６ｃと第２ランド部７ａとは平面透視において全てが重なっていてもよいし、一部のみが重なっていてもよい。とくに、第１クリアランス部６ｃと第１ランド部７ａとが平面視で全てが重なっていることで、補強の効果をより向上させることが可能となる。
図７に示す例では、電子素子実装用基板１の第２クリアランス部７ｃは平面透視において第１ランド部６ａと重なって位置している。このような場合においても、本実施形態の効果を奏することが可能となる。また、第２クリアランス部７ｃが、第１ランド部６ａと平面透視で重なっていることで、第２クリアランス部７ｃ部分を補強することが可能となる。よって、電子素子実装用基板の強度が低下することを低減させることが可能となる。なお、このとき第２クリアランス部７ｃと第１ランド部６ａとは平面透視において全てが重なっていてもよいし、一部のみが重なっていてもよい。とくに、第２クリアランス部７ｃと第２ランド部６ａとが平面視で全てが重なっていることで、補強の効果をより向上させることが可能となる。
図８～図９に本実施形態の要部Ａの拡大平面図および拡大断面図を示す。なお、ここで図８（ａ）および図９（ａ）は第１導体層６から平面視したときの図である。
図８に示す例では、第１ランド部６ａと第２ランド部７ａは平面透視で同一形状であるが、それぞれの大きさが異なっている。例えば、第１ランド部６ａと第２ランド部７ａが平面透視おいて、ビア導体５の中心から遠ざかる方向を外側としたときの外縁が円形状であるとき、それぞれ径の大きさが異なっている。また、第１クリアランス部６ｃと第２クリアランス部７ｃが平面透視おいて、ビア導体５の中心から遠ざかる方向を外側としたときの外縁が円形状であってもよく、それぞれ径の大きさが異なっている。このとき、平面透視における第１クリアランス部６ｃの外縁の大きさは、第１径ｒ１であり、第２クリアランス部７ｃの外縁の大きさは、第２径ｒ２である。第１径ｒ１は第２径ｒ２よりも大きくてもよいし、小さくてもよい。第２径ｒ２は、第１径ｒ１と異なっていればよい。また、図９に示す例では、第１ランド部６ａと第２ランド部７ａは、平面透視で異なる形状である。いずれの場合においても、第１クリアランス部６ｃと第２クリアランス部７ｃとは平面透視でそのまま重なることを低減させることが可能となる。これにより、第１クリアランス部６ｃと第２クリアランス部７ｃが平面透視で重なることで、第１クリアランス部６ｃと第２クリアランス部７ｃに各絶縁層が入り込み電子素子実装用基板１の表面に凹凸が発生することを低減させることが可能となる。
図９に示す例では、第１ランド部６ａが円形状であり、第２ランド部７ａは矩形状である。これにより、製造時の誤差等が生じ多少形状が変形した場合においても第１ランド部６ａおよび第２ランド部７ａが全く同じ形状となることを低減させることが可能となる。よって、製造誤差が生じた場合においても本実施形態の効果を奏することが可能となる。また、製造誤差等で同一の形状となることを低減させることが可能となるため、第１ランド部６ａと第２ランド部７ｂとを同程度の大きさとすることが可能となる。よって、電子素子実装用基板１の小型化が可能となる。ここで、第１ランド部６ａと第２ランド部７ａとの組み合わせは円と矩形状であったが、円と三角形状、三角形状と矩形状、それぞれ形状の異なる多角形状同士であってもよい。
＜電子装置の構成＞
図１に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の上面に実装された電子素子１０を備えている。
電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の基板２の実装領域に実装された電子素子１０を有している。電子素子１０の一例としては、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等である。なお、電子素子１０は、接着材を介して、基板２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
電子素子１０と電子素子実装用基板１とは例えば電子素子接続部材１３で電気的に接続されていてもよい。
電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。
蓋体は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体は例えば、電子素子１０が集積回路等であるとき、金属製材料、セラミック材料または有機材料が用いられていてもよい。
蓋体は、蓋体接続部材１４を介して電子素子実装用基板１と接合していてもよい。蓋体接続部材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分からなるろう材等がある。
電子装置２１が図１～図３に示すような電子素子実装用基板１を有することで、電子素子実装用基板１の表面の凹凸または／および強度を低減させることが可能となる。よって、電子装置２１の製造歩留まりを向上させることが可能となる。
＜電子モジュールの構成＞
図２に電子モジュール３１の例を示す。電子モジュール３１は、電子装置２１とその上面に位置する筐体３２を備えている。
本実施形態の電子素子実装用基板１および電子装置２１は、電子装置２１と電子装置２１の上面または電子装置２１上に位置した筐体３２とを有した電子モジュール３１を構成していてもよい。なお、以下に示す例では説明のため撮像モジュールを例に説明する。ここで、電子装置２１の上面に位置した筐体３２とは、例えば電子装置２１自体が筐体３２で覆われている場合なども、筐体３２の一部が電子装置２１上に位置しているため、本構成に含まれる。
電子モジュール３１は筐体３２（レンズホルダー等）を有していてもよい。筐体３２を有することでより気密性の向上または電子装置２１の外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１の表面に位置するパッド等と半田などの接合材を介して電気的に接続されていてもよい。
なお、筐体３２は上面視において４方向または下面側の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。
＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、多数個取り配線基板を用いた基体２の製造方法である。
（１）まず、基体２を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ２Ｏ３）質焼結体である基体２を得る場合には、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
なお、基体２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法、インジェクションモールド法または金型等での押圧等で成形することによって基体２を形成することができる。また、基体２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基体２を形成できる。
（２）次に、前述のグリーンシートを金型等によって加工する。ここで基体２がノッチ等を有する場合、基体２となるグリーンシートの所定の箇所に、ノッチ等を同様に形成してもよい。
（３）次に、基体２の各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基体２（電子素子実装用基板１）となるセラミックグリーンシート積層体を作製する。なお、この時適宜切欠き部等となる部分を金型などで作製してもよい。
（４）次に、スクリーン印刷法等によって、セラミックグリーンシートまたセラミックグリーンシート積層体に電極パッド３、外部回路接続用電極、内部配線導体および内部貫通導体となる部分に、金属ペーストを塗布または充填する。なお、セラミックグリーンシートを積層する工程の前に金属ペーストを塗布または充填してもよい。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基体２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。
また、基体２が樹脂から成る場合には、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体は、スパッタ法、蒸着法等によって作製することができる。また、表面に金属膜を設けた後に、めっき法を用いて作製してもよい。
この工程において、第１導体層６および第２導体層７を上述した方法で作製してもよい。
（５）次にグリーンシートの所定の位置に、金型、パンチング、またはレーザー等を用いて分割溝を設ける。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、この工程において複数の穴６を例えば金型等で押圧することで作製してもよい。
（６）次に、このセラミックグリーンシート積層体を約１５００℃～１８００℃の温度で焼成して、基体２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基体２（電子素子実装用基板１）となるセラミックグリーンシートと同時に焼成され、電極パッド３、外部回路接続用電極、内部配線導体および貫通導体となる。
（７）次に、焼成して得られた多数個取り配線基板を複数の基体２（電子素子実装用基板１）に分断する。この分断においては、基体２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に（５）の工程で分割溝を形成しておき、この分割溝に沿って破断させて分割する方法がある。また、（５）の工程を行わずスライシング法等により基体２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法もある。なお、上述した多数個取り配線基板を複数の基体２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。
（８）次に、電子素子実装用基板１に電子素子１０を実装する。電子素子１０は電子素子接続部材１３で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。
以上（１）～（７）の工程のようにして電子素子実装用基板１を作製し、電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）～（８）の工程順番は加工可能な順番であれば指定されない。また上記した工程以外でも例えば３Ｄプリンター等を用いることでも作製することが可能となる。
（第２の実施形態）
次に、本開示の第２の実施形態による電子素子実装用基板１について、図１０を参照しつつ説明する。
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第１導体層６と第２導体層７との間にその他の絶縁層２ｄを有している点、第１クリアランス部６ｃと第２クリアランス部７ｃとが平面透視で重なっていない点である。
図１０に示す例では、電子素子実装用基板１の基板２は第１層２ａと第２層２ｂとの間にその他の絶縁層２ｄを有しており、第２導体層７とはその他の絶縁層２ｄと第２層２ｂとの間に位置している。言い換えると、第１導体層６と第２導体層７との間にその他の絶縁層２ｄがさらに追加になっている。このような場合においても、第１導体層６と第２導体層７が平面透視において、第１クリアランス部６ａと第２クリアランス部７ａとは重ならない箇所を有しており、基板２の第１周辺部６ｂおよび第２周辺部６ｂは、端に向かうにつれて厚みが薄くなっていることで、電子素子実装用基板１の表面に凹凸が発生することを低減させることが可能となる。また、配線層と絶縁層との間に空間が発生することを低減させることが可能となり、電子素子実装用基板の強度が低下することを低減させることが可能となる。さらに、その他の絶縁層２ｄを第１導体層６と第２導体層７との間にさらに有していることで、配線層と絶縁層との間に空間が発生することをより低減させることが可能となり、電子素子実装用基板の強度が低下することを低減させることが可能となる。
図１０に示す例では、電子素子実装用基板１の第１クリアランス部６ｃと第２クリアランス部７ｃは平面透視において離れて位置している。（重なって位置していない）このような場合においても、本実施形態の効果を奏することが可能となる。また、第１クリアランス部６ｃと第２クリアランス部７ｃとが離れて位置していることでの基板２の強度の低下および表面の凹凸の発生をより低減させることが可能となる。なおこのとき、第１クリアランス部６ｃと第２クリアランス部７ｃは距離をもって位置していてもよいし、それぞれの縁が平面透視で重なって位置していてもよい。第１クリアランス部６ｃと第２クリアランス部７ｃは距離をもって位置していることで、工程誤差等が生じた場合においても、第１クリアランス部６ｃと第２クリアランス部７ｃが重なる量を小さくすることが可能となり、よって、基板２の強度低下を減らすことが可能となる。また、第１クリアランス部６ｃと第２クリアランス部７ｃの縁が平面透視において重なっていることで、本実施形態の効果を奏しつつ、電子素子実装用基板１の小型化が可能となる。
（第３の実施形態）
次に、本開示の第３の実施形態による電子素子実装用基板１について、図１１を参照しつつ説明する。
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、基板２は第３導体層８を有しており、第１クリアランス部６ｃ、第２クリアランス部７ｃおよび第３クリアランス部８ｃは平面透視で離れて位置している点である。
図１１に示す例では、基板２は第３の導体層８を有しており、第１クリアランス部６ｃ、第２クリアランス部７ｃおよび第３クリアランス部８ｃは平面透視で離れて位置している。ここで、第３の導体層８は第１の導体層６および第２の導体層７と同様に、ビア導体５を囲む第３ランド部８ａと、第３ランド部８ａを囲むとともに電気的に絶縁された第３クリアランス部８ｃと、第３クリアランス部８ｃを囲む第３周辺部８ｂを有している。このような場合においても、第１クリアランス部６ｃ、第２クリアランス部７ｃおよび第３クリアランス部８ｃが重なっていないことで、電子素子実装用基板１の表面に凹凸が発生することを低減させることが可能となる。また、図１１に示す例では、各クリアランス部は各導体層のランド部と平面視で重なっている。これにより、各クリアランス部を各ランド部が補強することが可能となる。よって、電子素子実装用基板の強度が低下することを低減させることが可能となる。
図１１に示す例では、第３の導体層８の第３周辺部８ｂおよび第３ランド８ａ部は端に向かう、つまりビア導体５から遠ざかるにつれて厚みが薄くなる端部を有していてもよい。この端部は、曲線部を有していてもよい。この構造により、電子素子実装用基板１の各絶縁層が薄くなったとしても、第３周辺部８ｂおよび第３ランド８ａ部の端部が薄くなっている、さらに曲線部を描いていることで各絶縁層が第３導体層８との端部に沿って変形しやすくなる。よって、配線層と絶縁層との間に空間が発生することを低減させることが可能となり、電子素子実装用基板の強度が低下することを低減させることが可能となる。
第１導体層６と第２導体層７が平面透視において、第１クリアランス部６ａは第２クリアランス部７ａと重ならずに位置した第２部分６ｆを有している、つまり第１クリアランス部６ａは第２クリアランス部７ａと大きさおよび／または形状が異なっており、基板２の第１周辺部６ｂおよび第２周辺部６ｂは、ビア導体５から遠ざかるにつれて厚みが薄くなっている端部を有していることで、電子素子実装用基板１の表面に凹凸が発生することを低減させることが可能となる。また、配線層と絶縁層との間に空間が発生することを低減させることが可能となり、電子素子実装用基板の強度が低下することを低減させることが可能となる。
第３導体層８を構成する材料および製造方法は上述した第１導体層６および第２導体層８と同様の材料および製造方法で作製することが可能となる。
（第４の実施形態）
次に、本開示の第４の実施形態による電子素子実装用基板１について、図１２を参照しつつ説明する。
本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、断面視において第１導体層６と第２導体層７の間にその他の導体層９を有しており、その一部は線状のパターンである点である。
図１２に示す例では、電子素子実装用基板１は断面視において第１導体層６と第２導体層７の間にその他の導体層９を有しており、その一部は線状のパターンである。このような場合にも、本実施形態の効果を奏することが可能となる。
またこの時、線状のパターンが第１クリアランス部６ｃまたは／および第２クリアランス部７ｃと平面透視で重なる位置に位置していてもよい。これにより、線状のパターンであるその他の導体層９が第１クリアランス部６ｃまたは／および第２クリアランス部７ｃを埋めるように位置するため、電子素子実装用基板１の表面に凹凸が発生することをより低減させることが可能となる。
なお、本開示は上述の実施形態の例に限定されるものではなく、数値などの種々の変形は可能である。また、例えば、各図に示す例では、電極パッド３の形状は上面視において矩形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極パッド３の配置、数、形状および電子素子の実装方法などは指定されない。なお、本実施形態における特徴部の種々の組み合わせは上述の実施形態の例に限定されるものではない。また、各実施形態同士の組み合わせも可能である。
１・・・・電子素子実装用基板
２・・・・基体
２ａ・・・第１層
２ｂ・・・第２層
２ｃ・・・第３層
２ｄ・・・その他の層
３・・・・電極パッド
５・・・・ビア導体
６・・・・第１導体層
６ａ・・・第１ランド部
６ｂ・・・第１周辺部
６ｃ・・・第１クリアランス部
６ｄ・・・第１端部
６ｅ・・・第１部分
６ｆ・・・第２部分
７・・・・第２導体層
７ａ・・・第２ランド部
７ｂ・・・第２周辺部
７ｃ・・・第２クリアランス部
７ｄ・・・第２端部
８・・・・第３導体層
８ａ・・・第３ランド部
８ｂ・・・第３周辺部
８ｃ・・・第３クリアランス部
９・・・・その他の導体層
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接続部材
１４・・・蓋体接続部材
２１・・・電子装置
３１・・・電子モジュール
３２・・・筐体
ｒ１・・・第１径
ｒ２・・・第２径

Claims (13)

  1. 第１層と、前記第１層の下面に位置した第２層と、前記第２層の下面に位置した第３層とを有するとともに、電子素子が実装される基板と、
    前記第１層から前記第３層にわたって上下方向に貫通したビア導体と、
    前記第１層と前記第２層との間に位置するとともに、平面透視において前記ビア導体と接続された第１導体層と、
    前記第２層と前記第３層との間に位置するとともに、平面透視において前記ビア導体と接続された第２導体層と、
    前記第１導体層と前記第２導体層との間に位置する第３導体層と、を備えており、
    前記第１導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第１ランド部と、前記第１ランド部を囲む第１クリアランス部と、前記第１クリアランス部を囲むとともに前記第１クリアランス部を介して前記第１ランド部と電気的に絶縁された第１周辺部とを有しており、
    前記第２導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第２ランド部と、前記第２ランド部を囲む第２クリアランス部と、前記第２クリアランス部を囲むとともに前記第２クリアランス部を介して前記第２ランド部と電気的に絶縁された第２周辺部とを有しており、
    平面透視において、前記第１ランド部は、前記第２ランド部と重なって位置している第１部分を有しているとともに、
    平面透視において、前記第１クリアランス部は、前記第２クリアランス部と重ならずに位置している第２部分を有しており、
    上下方向の断面視において、前記第１周辺部および前記第２周辺部は、それぞれ、前記ビア導体から遠ざかるにつれて厚みが薄くなっている端部を有し、
    前記第３導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続され、前記ビア導体から離れる方向に延び、前記第１クリアランス部および前記第２クリアランス部の両方と重なっている電子素子実装用基板。
  2. 第１層と、前記第１層の下面に位置した第２層と、前記第２層の下面に位置した第３層とを有するとともに、電子素子が実装される基板と、
    前記第１層から前記第３層にわたって上下方向に貫通したビア導体と、
    前記第１層と前記第２層との間に位置するとともに、平面透視において前記ビア導体と接続された第１導体層と、
    前記第２層と前記第３層との間に位置するとともに、平面透視において前記ビア導体と接続された第２導体層と、を備えており、
    前記第１導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第１ランド部と、前記第１ランド部を囲む第１クリアランス部と、前記第１クリアランス部を囲むとともに前記第１クリアランス部を介して前記第１ランド部と電気的に絶縁された第１周辺部とを有しており、
    前記第２導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続された第２ランド部と、前記第２ランド部を囲む第２クリアランス部と、前記第２クリアランス部を囲むとともに前記第２クリアランス部を介して前記第２ランド部と電気的に絶縁された第２周辺部とを有しており、
    平面透視において、前記第１ランド部は、前記第２ランド部と重なって位置している第１部分を有しているとともに、
    平面透視において、前記第１クリアランス部は、前記第２クリアランス部と重ならずに位置している第２部分を有しており、
    上下方向の断面視において、前記第１周辺部および前記第２周辺部は、それぞれ、前記ビア導体から遠ざかるにつれて厚みが薄くなっている端部を有し、
    前記第ビア導体は、平面透視において、前記第２ランド部の中央からずれた位置で前記第２ランド部と接続される電子素子実装用基板。
  3. さらに、前記第１導体層と前記第２導体層との間に位置する第３導体層を備え、
    前記第３導体層は、平面透視において、前記ビア導体を囲むとともに前記ビア導体と接続され、前記ビア導体から離れる方向に延び、前記第１クリアランス部および前記第２クリアランス部の両方と重なっている請求項２に記載の電子素子実装用基板。
  4. さらに、前記第１導体層と前記第２導体層との間に位置する第４導体層を備え、
    前記第４導体層の一部は線状パターンであり、
    前記線状パターンは、平面透視において、前記ビア導体と離隔され、前記第１クリアランス部または前記第２クリアランス部と重なっている請求項１～３のいずれか１つに記載の電子素子実装用基板。
  5. 平面透視において、前記第１クリアランス部の少なくとも一部は、前記第２周辺部と重なっている請求項１～４のいずれか１つに記載の電子素子実装用基板。
  6. 平面透視において、前記第２クリアランス部の少なくとも一部は、前記第１周辺部と重なっている請求項１～５のいずれか１つに記載の電子素子実装用基板。
  7. 平面透視において、前記第１クリアランス部の少なくとも一部は、前記第２ランド部と重なっている請求項１～４および請求項６のいずれか１つに記載の電子素子実装用基板。
  8. 平面透視において、前記第２クリアランス部の少なくとも一部は、前記第１ランド部と重なっている請求項１～５のいずれか１つに記載の電子素子実装用基板。
  9. 平面透視において、前記第１クリアランス部の外縁は、第１径を有した円形状であり、
    前記第２クリアランス部の外縁は、前記第１径とは異なる第２径を有した円形状である請求項１～８のいずれか１つに記載の電子素子実装用基板。
  10. 平面透視において、前記第１クリアランス部の外縁から前記第２クリアランス部の外縁までの距離が一定でない請求項１～８のいずれか１つに記載の電子素子実装用基板。
  11. 上下方向の断面視において、前記第１周辺部および前記第２周辺部のそれぞれの外端は、湾曲している請求項１～１０のいずれか１つに記載の電子素子実装用基板。
  12. 請求項１～１１のいずれか１つに記載の電子素子実装用基板と、
    前記電子素子実装用基板に実装された電子素子と、
    を備えている電子装置。
  13. 請求項１２に記載の電子装置と、
    前記電子装置を囲んで位置した筐体と、を備えている電子モジュール。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002074029A1 (en) 2001-03-14 2002-09-19 Ibiden Co., Ltd. Multilayer printed wiring board
JP2004111769A (ja) 2002-09-20 2004-04-08 Kyocera Corp 電子部品搭載用基板
JP2006269692A (ja) 2005-03-23 2006-10-05 Tdk Corp 多層セラミック基板及びその製造方法
JP7273455B1 (ja) 2022-01-19 2023-05-15 塩野義製薬株式会社 新型コロナウイルス感染症治療用医薬

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5140621B1 (ja) * 1971-02-10 1976-11-05
JPS5122060A (ja) * 1974-08-19 1976-02-21 Fujitsu Ltd Tasopurintoban
JPH0717166Y2 (ja) * 1988-06-28 1995-04-19 株式会社フジクラ 多層フレキシブルプリント配線板
JP2958492B2 (ja) 1990-03-30 1999-10-06 京セラ株式会社 多層配線回路基板の製造方法
JPH0685457A (ja) 1992-08-31 1994-03-25 Kyocera Corp セラミック多層回路基板及びその製造方法
JPH07273455A (ja) * 1994-03-30 1995-10-20 Oki Electric Ind Co Ltd 多層セラミック基板及びその製造方法
JP3284896B2 (ja) 1995-09-08 2002-05-20 富士レビオ株式会社 酵素免疫アッセイ装置及び方法
JP3441318B2 (ja) 1996-11-25 2003-09-02 京セラ株式会社 半導体装置
JP2005072503A (ja) * 2003-08-27 2005-03-17 Kyocera Corp 配線基板およびそれを用いた電子装置
JP2005150552A (ja) * 2003-11-18 2005-06-09 Ngk Spark Plug Co Ltd 配線基板の製造方法
WO2008108172A1 (ja) * 2007-03-01 2008-09-12 Murata Manufacturing Co., Ltd. 多層配線基板
WO2012121141A1 (ja) * 2011-03-07 2012-09-13 株式会社村田製作所 セラミック多層基板およびその製造方法
JP5835282B2 (ja) * 2013-07-04 2015-12-24 株式会社村田製作所 多層配線基板の製造方法およびプローブカードの製造方法並びに多層配線基板およびプローブカード
JP2017050391A (ja) * 2015-09-01 2017-03-09 株式会社デンソー 多層基板およびその製造方法
JP2017123377A (ja) * 2016-01-05 2017-07-13 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP6832630B2 (ja) * 2016-03-28 2021-02-24 富士通インターコネクトテクノロジーズ株式会社 配線基板の製造方法
JP2019079987A (ja) * 2017-10-26 2019-05-23 京セラ株式会社 電子素子実装用基板、電子装置および電子モジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002074029A1 (en) 2001-03-14 2002-09-19 Ibiden Co., Ltd. Multilayer printed wiring board
JP2004111769A (ja) 2002-09-20 2004-04-08 Kyocera Corp 電子部品搭載用基板
JP2006269692A (ja) 2005-03-23 2006-10-05 Tdk Corp 多層セラミック基板及びその製造方法
JP7273455B1 (ja) 2022-01-19 2023-05-15 塩野義製薬株式会社 新型コロナウイルス感染症治療用医薬

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