JP7086582B2

JP7086582B2 - 表示装置

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Publication number: JP7086582B2
Application number: JP2017237061A
Authority: JP
Inventors: 拓磨西ノ原; 肇秋元
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2017-12-11
Filing date: 2017-12-11
Publication date: 2022-06-20
Anticipated expiration: 2037-12-11
Also published as: US20200303483A1; WO2019116720A1; JP2019106426A; US11605690B2

Description

本発明は、表示装置に関する。

例えばスマートフォンに採用される有機ＥＬ表示装置のように、折り曲げ可能なシートディスプレイが市場に供されるようになっている。そして、折り曲げが可能なシートディスプレイでは、基板に有機材料を用い、その基板の上にトランジスタが形成されるようになっている。

特開２０１６－１７７１８７号公報

有機材料を用いた基板は、無機材料の基板に比べ電荷を蓄積しやすい傾向がある。有機材料を用いた基板に電荷が蓄積されると、その電荷により生じる電界によりトランジスタの特性が変動し、表示される画像に影響がでることがあった。

本発明は、上記課題を鑑みてなされたものであって、その目的は、有機材料を用いた基板の上に配置されるトランジスタの特性の変動を抑えることのできる表示装置を提供することにある。

本発明に係る表示装置は、有機材料を含む基板と、前記基板の上に設けられる第１の下地膜と、前記第１の下地膜の上方に設けられる薄膜トランジスタと、前記薄膜トランジスタに備えられ、チャネル領域を有する半導体膜と、前記第１の下地層と前記半導体膜との間に設けられ、平面視で前記チャネル領域と重なる電界抑制膜と、を含み、前記電界抑制膜は、前記第１の下地膜よりも誘電率が高い。

本発明によれば、有機材料を用いた基板の上に配置されるトランジスタの特性の変動を抑えることができる。

本発明の実施形態にかかる有機ＥＬ表示装置の平面図である。図１に示す有機ＥＬ表示装置のII－II切断線における断面図である。有機ＥＬ表示装置の比較例を示す断面図である。図２に示す断面図の変形例を示す図である。図２に示す断面図の他の変形例を示す図である。

以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。

図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。

図１は、本発明の実施形態に係る有機ＥＬ（Electroluminescence）表示装置の平面図である。有機ＥＬ表示装置は、基板１０と、フレキシブルプリント基板１２と、フレキシブルプリント基板１２上に配置される集積回路パッケージ１４とを含む。この実施形態における有機ＥＬ表示装置は、屈曲が可能なシートディスプレイまたはフレキシブルディスプレイである。

基板１０は、表示領域４２及び表示領域４２を囲む周辺領域４６を含む。周辺領域４６は表示領域４２の外側にある。表示領域４２内には複数の単位画素４４が配置されている。有機ＥＬ表示装置は、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素を形成し、フルカラーの画像を表示するようになっている。基板１０のうち一方向の端には、フレキシブルプリント基板１２が接続されている。集積回路パッケージ１４には、単位画素４４に含まれる画素回路を駆動する駆動回路のうち一部が搭載される。また、基板１０上の周辺領域４６にも駆動回路の一部が配置される。

図２は、図１に示す有機ＥＬ表示装置のII－II切断線における断面図である。基板１０（アレイ基板）の材料はポリイミドであるが、シートディスプレイ又はフレキシブルディスプレイを構成するために十分な可撓性を有する基材であれば他の樹脂材料を用いても良い。

基板１０上に、酸化シリコンを含む第１の下地層２０ａが設けられている。また、第１の下地層２０ａの上には、窒化シリコンを含む第２の下地層２０ｂが設けられている。そして、第１の下地層２０ａと第２の下地層２０ｂとの間には、平面視で互いに離間する複数の電界抑制膜２０５が設けられている。平面視で第１の下地層２０ａおよび第２の下地層２０ｂは、基板１０の略全域に設けられており、少なくとも表示領域４２の全域と重なる。電界抑制膜２０５は、基板１０の略全域に設けられているわけではなく、表示領域４２の全域と重なるわけではない。図２に示すように、複数個の電界抑制膜２０５が互いに離間して設けられている。電界抑制膜２０５の側面は第２の下地層２０ｂで覆われており、また平面視で、第１の下地層２０ａと第２の下地層２０ｂとは一部において直接的に接する。電界抑制膜２０５は薄膜トランジスタの位置と重なるように設けられている。その配置の詳細については後述する。第２の下地層２０ｂの上には酸化シリコンを含む第３の下地層２０ｃが設けられる。

第１の下地層２０ａは、基板１０との密着性を向上させ、第２の下地層２０ｂは、外部からの水分及び不純物をブロックし、第３の下地層２０ｃは第２の下地層２０ｂ中に含有する水素原子が上部にある薄膜トランジスタの半導体膜４０３側に拡散しないようにブロックする。この３層をまとめて下地層２０とよぶ。下地層２０は、特にこの三層積層構造に限定するものではなく、さらに層が積層されても良いし、単層あるいは二層積層としても良い。下地層２０の厚さは、５００ｎｍ以上１０００ｎｍ未満である。

下地層２０の上には複数の薄膜トランジスタが形成されている。薄膜トランジスタのそれぞれは、ゲート電極４０１と、半導体膜４０３と、ソース電極４０５と、ドレイン電極４０７とを含む。半導体膜４０３は下地層２０の上に設けられる。半導体膜４０３はポリシリコンであるが、透明酸化物半導体（TAOS: Transparent Amorphous Oxide Semiconductor）であってもよい。半導体膜４０３の上には、酸化シリコンを含む第１の絶縁層２２が設けられ、第１の絶縁層２２の上には、平面視で半導体膜４０３と重畳するゲート電極４０１を含む第１の導電層が設けられている。ゲート電極４０１の上には、窒化シリコンを含む第２の絶縁層２４および酸化シリコンを含む第３の絶縁層２６が順に設けられる。第２の絶縁層と第３の絶縁層２６との一方は、省略してもよい。第１の絶縁層２２から第３の絶縁層２６は、他の絶縁性のある材質により構成されてもよい。第３の絶縁層２６の上には、ソース電極４０５およびドレイン電極４０７を含む第２の導電層が設けられる。第１の絶縁層２２はいわゆるゲート絶縁膜として設けられている。第１の導電層は、例えばＭｏＷにより形成される。第２の導電層は、例えば、Ｔｉ、Ａｌ及びＴｉの三層積層構造である。

半導体膜４０３は、ゲート電極４０１に重畳するチャネル領域４０３ｃと、チャネル領域４０３ｃを挟むソース領域４０３ｓおよびドレイン領域４０３ｄを有する。半導体膜４０３のうち、チャネル領域４０３ｃとソース領域４０３ｓおよびドレイン領域４０３ｄとの間に、低濃度不純物領域が設けられてよい。第１の絶縁層２２、第２の絶縁層２４および第３の絶縁層２６には、それぞれ半導体膜４０３のソース領域４０３ｓおよびドレイン領域４０３ｄの上面に達する２つのコンタクトホールが形成されており、コンタクトホールのそれぞれの中にはソース電極４０５およびドレイン電極４０７が設けられている。ソース電極４０５はソース領域４０３ｓと電気的に接続し、ドレイン電極４０７はドレイン領域４０３ｄと電気的に接続する。ドレイン電極４０７は画素回路を構成する配線（に接続され、ソース電極４０５画素電極３０１に接続される。

ここで、電界抑制膜２０５は、下地層２０を構成する窒化シリコンや酸化シリコンより比誘電率が高く、またこれらより絶縁性の強いアルミナ（酸化アルミニウム）により形成されている。また、電界抑制膜２０５は、酸化アルミニウムをＡＬＤ（Atomic Layer Deposition）法で積層することにより形成されている。ＡＬＤ法により、緻密なアルミナの膜を形成することができ、電界抑制膜２０５の誘電率や絶縁性をより高くすることができる。電界抑制膜２０５はスパッタ法などにより形成されてもよい。電界抑制膜２０５の厚さは１０ｎｍ以上１００ｎｍ以下である。電界抑制膜２０５は、平面視で半導体膜４０３のチャネル領域４０３ｃを覆っている。また、電界抑制膜２０５は、平面視で半導体膜４０３とゲート電極４０１とが重畳する領域を覆っている構造でもよい。電界抑制膜２０５は、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より内側に配置される。換言すれば、電界抑制膜２０５の薄膜トランジスタのチャネル長の方向の長さは、該チャネル長の長さ以上であり、記半導体膜４０３の該チャネル長の方向の長さよりも小さい。

誘電率が高い材料は、電界がかかると分極し、その電界を弱める。本実施形態では、ポリミイドのような有機材料を用いた基板１０は、製造過程や製造後の使用により電荷８１を貯める性質がある。この電荷８１を貯める現象をチャージアップと呼ぶ。電界抑制膜２０５により、電荷８１により半導体膜４０３にかかる電界を弱めることができる。これにより、電荷８１に起因する薄膜トランジスタの特性の変動を抑えることができる。なお、電界抑制膜２０５を用いる代わりに下地層２０を厚くすることによっても薄膜トランジスタの特性の変動を抑えることができるが、表示装置全体の厚み、或いはパネルの厚みが増加する。電界抑制膜２０５を用いることで、下地層２０の厚さを抑えつつ、換言すれば表示装置全体の厚さ増加を抑えつつ、電荷８１に起因する薄膜トランジスタの特性の変動を抑えることができる。また、電界抑制膜２０５は、絶縁性が高いため、薄膜トランジスタから基板１０への電荷の移動を抑えることができ、それによっても電荷の影響を抑えることができる。

図３は、有機ＥＬ表示装置の比較例を示す断面図である。図２の例では、ソース電極４０５およびドレイン電極４０７より上の層の記載を省略している。図３の例では、電界抑制膜２０５が設けられていない。この場合、基板１０に蓄積された電荷８１により生じる電界が本実施形態に比べて抑制されずに半導体膜４０３に及ぼされる。これにより、薄膜トランジスタの特性の変動がより起きやすくなる。

ここで、電界抑制膜２０５は、少なくともチャネル領域４０３ｃを覆っていればよく、図４に示すように、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より外側にも配置されてもよい。ただし、電界抑制膜２０５に用いられるアルミナは硬い材料であるため、クラック等の発生を避けるためにそのサイズを小さくすることが望ましい。電界抑制膜２０５は、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より内側に配置されることが望ましい。

また、半導体膜４０３がポリシリコンである場合は、電子移動度が大きいため基板１０内の電荷８１の影響をより受けやすい。そのため、半導体膜４０３がポリシリコンの場合に電界抑制膜２０５を用いることがより好適であるが、半導体膜４０３が酸化物半導体であっても効果を得ることができる。

平坦化層３０は、ソース電極４０５およびドレイン電極４０７を覆うように設けられる。平坦化層３０としては、ＣＶＤ（Chemical Vapor Deposition）等により形成される無機絶縁材料に比べ、表面の平坦性に優れることから、感光性アクリル等の有機材料が多く用いられる。

平坦化層３０は、ソース電極４０５を露出させる開口３０ａを有する。また、この開口３０ａを介してソース電極４０５に導通する画素電極３０１が設けられている。画素電極３０１は、例えば、ＩＺＯ（Indium Zinc Oxide）膜、Ａｇ膜、ＩＺＯ膜の三層積層構造であってよい。画素電極３０１は、開口３０ａの上端から側方に拡がっている。なお、ソース電極４０５の代わりにドレイン電極４０７が画素電極３０１に接続してもよい。

平坦化層３０の上であって例えば開口３０ａの上方に、バンク３２が形成されている。バンク３２は平坦化層３０と同じく絶縁性のある感光性アクリル等により形成される。バンク３２は互いに隣接する単位画素４４の間に設けられており、単位画素４４が備える発光領域に対応する開口３２ａを有する、開口３２ａの側面はテーパ形状を有し、開口３２ａの底には画素電極３０１が露出している。画素電極３０１の上かつ開口３２ａの中には有機ＥＬ層３０３が設けられている。有機ＥＬ層３０３は、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層を含む。これらの層は、蒸着によって形成されても良いし、塗布によって形成されてもよい。本図では、これらの層は開口３２ａの内部に形成されているが、少なくとも一部の層がバンク３２の上に形成されてもよい。その一部の層は複数の単位画素４４に跨って形成されてもよい。

有機ＥＬ層３０３の上には、対向電極３０５が設けられている。対向電極３０５は、例えば、有機ＥＬ層３０３からの出射光が透過する程度の薄膜として形成されるＭｇとＡｇとの合金で形成されてもよいし、ＩＴＯで形成されてもよい。対向電極３０５はバンク３２の上にも設けられている。有機ＥＬ層３０３は、画素電極３０１と対向電極３０５との間を流れる電流により発光する。

対向電極３０５の上には、封止層３４が設けられている。封止層３４は、外部からの水分が有機ＥＬ層３０３に侵入することを防止する。封止層３４は、例えば、シリコン窒化膜、有機樹脂層及びシリコン窒化膜の積層構造である。

なお、封止層３４上にカバーガラスやタッチパネル基板等が設けられても良い。この場合、封止層３４とカバーガラスやタッチパネル基板との間に、樹脂等の充填材が充填されてもよい。また、ポリイミド等の可撓性を有する基材を用いた対向基板が封止層３４の上に配置されてもよい。

ここで、折り曲げを容易にするために、下地層２０および第１の絶縁層２２から第３の絶縁層２６は、一部の領域が除去されていてもよい。この場合、下地層２０は互いに離間する複数の下地膜を含むが、下地膜のそれぞれは複数の電界抑制膜２０５を有してよい。表示領域を湾曲させる表示装置で、湾曲させる部分（湾曲部）が決まっている場合、電界抑制膜２０５を湾曲部には配置しない構造にしてもよい。電界抑制膜２０５に用いられるアルミナは硬い材料であるため、湾曲部には配置せず、非湾曲部には配置することで、フレキシブル性を維持しつつ、基板１０に蓄積された電荷８１による薄膜トランジスタの特性の変動を抑制するという、効果を得ることができる。

図２の例では、表示領域４２内の単位画素４４に用いられる薄膜トランジスタに本発明を適用する例について説明したが、周辺領域４６上の駆動回路を構成する薄膜トランジスタに本発明が適用されてもよい。基板１０上の周辺領域４６に形成される薄膜トランジスタは、より多くの電流を流す必要があるため、一般的にポリシリコンを用いた薄膜トランジスタが配置される。単位画素４４中と異なり酸化物半導体が用いられることが少ないため、電界抑制膜２０５を用いることでより確実に薄膜トランジスタの特性変動の抑制の効果を得ることができる。周辺領域４６に形成される薄膜トランジスタのうち一部では、そのソース電極４０５およびドレイン電極４０７のうち一方が表示領域４２内を延びる走査線に接続されており、その走査線は単位画素４４を構成する薄膜トランジスタのゲート電極４０１に電気的に接続されている。もちろん、電界抑制膜２０５は、表示領域４２内の薄膜トランジスタのみに設けられてもよいし、駆動回路を構成する薄膜トランジスタのみに設けられてもよい。また、電界抑制膜２０５は、表示領域４２内の薄膜トランジスタおよび駆動回路を構成する薄膜トランジスタの両方に用いられてもよい。

図５は、図２に示す構造の変形例を示している。図５において、電界抑制膜２０５は、第２の下地層２０ｂと第３の下地層２０ｃとの間に位置している。図５に示す電界抑制膜２０５は、図２と同様に、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より内側に配置されている。しかし、図４と同様に、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より外側にも配置されてもよい。図５に示す構成においても、基板１０に蓄積された電荷８１による薄膜トランジスタの特性の変動を抑制することができる。

本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。また、これまでに有機ＥＬ表示装置に本発明を適用する例について説明したが、例えば液晶表示装置など、有機材料を用いた基板を有する他の種類の表示装置にも本発明を適用できる。

１０基板、１２フレキシブルプリント基板、１４集積回路パッケージ、２０下地層、２０ａ第１の下地層、２０ｂ第２の下地層、２０ｃ第３の下地層、２２第１の絶縁層、２４第２の絶縁層、２６第３の絶縁層、３０平坦化層、３０ａ，３２ａ開口、３２バンク、３４封止層、４２表示領域、４４単位画素、４６周辺領域、８１電荷、２０５電界抑制膜、３０１画素電極、３０３有機ＥＬ層、３０５対向電極、４０１ゲート電極、４０３半導体膜、４０３ｃチャネル領域、４０３ｄドレイン領域、４０３ｓソース領域、４０５ソース電極、４０７ドレイン電極。

Claims

有機材料を含む基板と、
前記基板の上に設けられる第１の下地膜と、
前記第１の下地膜の上方に設けられる薄膜トランジスタと、
前記薄膜トランジスタに備えられ、チャネル領域を有する半導体膜と、
前記第１の下地膜と前記半導体膜との間に設けられ、平面視で前記チャネル領域と重なる電界抑制膜と、を含み、
前記電界抑制膜は、前記第１の下地膜よりも誘電率が高く、
前記薄膜トランジスタを複数有し、
前記電界抑制膜を複数有し、
複数の前記電界抑制膜の各々は、複数の前記薄膜トランジスタうちの、互いに異なる１つの薄膜トランジスタと平面視で重なる、
表示装置。
請求項１に記載の表示装置において、
前記電界抑制膜はアルミナを含む、
表示装置。
請求項１又は請求項２に記載の表示装置において、
前記第１の下地膜は、窒化シリコンおよび酸化シリコンの少なくとも一方を含み、
前記電界抑制膜の誘電率は、窒化シリコンの誘電率及び酸化シリコンの誘電率よりも高い、表示装置。
請求項１から３のいずれかに記載の表示装置において、
前記第１の下地膜と前記半導体膜との間に、第２の下地膜が位置し、
前記電界抑制膜は、前記第１の下地膜と前記第２の下地膜との間に位置する、表示装置。
請求項４に記載の表示装置において、
前記第１の下地膜は、酸化シリコンを含み、
前記第２の下地膜は、窒化シリコンを含み、
前記第１の下地膜と前記第２の下地膜とは、直に接する、表示装置。
請求項１から３のいずれかに記載の表示装置において、
前記第１の下地膜の上に第２の下地膜が位置し、
前記第２の下地膜の上に第３の下地膜が位置し、
前記第３の下地膜の上に、前記第３の下地膜と直に接して前記半導体膜が位置し、
前記電界抑制膜は、前記第２の下地膜と前記第３の下地膜との間に位置する、表示装置。
請求項６に記載の表示装置において、
前記第２の下地膜は、窒化シリコンを含み、
前記第３の下地膜は、酸化シリコンを含む、表示装置。
請求項１から７のいずれかに記載の表示装置において、
前記半導体膜は、ソース領域とドレイン領域とを有し、
前記電界抑制膜は、前記チャネル領域の延伸方向でみて前記ソース領域側の端および前記ドレイン領域側の端より内側に配置される、表示装置。
請求項１から８のいずれかに記載の表示装置において、
前記基板上に、前記薄膜トランジスタを含む画素を有し、
前記電界抑制膜は、平面視で前記画素と重なる、表示装置。
請求項１から８のいずれかに記載の表示装置において、
前記基板上に、複数の画素を含む表示領域と、前記表示領域の外側に位置する周辺領域と、を有し、
前記周辺領域には、前記複数の画素を駆動する駆動回路が位置し、
前記薄膜トランジスタは、前記駆動回路に含まれ、
前記電界抑制膜は、前記周辺領域に位置する、表示装置。
請求項１から１０のいずれかに記載の表示装置において、
前記基板上に、複数の画素を含む表示領域を有し、
前記表示領域に、前記基板が湾曲している湾曲部を有し、
前記電界抑制膜は、前記湾曲部に位置しない、表示装置。
請求項１１に記載の表示装置において、
前記電界抑制膜は、前記表示領域の前記湾曲部とは異なる部分に位置する、表示装置。
有機材料を含む基板と、
前記基板の上に設けられる第１の下地膜と、
前記第１の下地膜の上方に設けられる薄膜トランジスタと、
前記薄膜トランジスタに備えられ、チャネル領域を有する半導体膜と、
前記第１の下地膜と前記半導体膜との間に設けられ、平面視で前記チャネル領域と重なる電界抑制膜と、を含み、
前記電界抑制膜は、前記第１の下地膜よりも誘電率が高く、
前記基板上に、複数の画素を含む表示領域を有し、
前記表示領域に、前記基板が湾曲している湾曲部を有し、
前記電界抑制膜は、前記湾曲部に位置しない、表示装置。