JP6978243B2 - アレイ基板と当該アレイ基板を有する液晶表示装置 - Google Patents

Description

液晶表示装置を構成するアレイ基板に関するものである。

液晶表示装置は、互いに対向して配置された一対の基板と、それらの両基板の間に設けられた液晶層とを備えている。一対の基板の一方は、液晶表示装置の画素に対応する画素電極や、画素電極に信号電圧を伝達する薄膜トランジスタ等のスイッチング素子や、スイッチング素子に接続する配線等が形成されており、アレイ基板またはアクティブマトリクス基板と呼ぶことがある。他方の基板は対向基板と呼ぶことがある。

一般に、アレイ基板上に形成される画素電極としては可視光を透過する透明導電膜から形成されており、材料としては酸化インジウム錫（Indium-Tin-Oxide）や酸化インジウム亜鉛（Indium-Zinc-Oxide）が用いられている。一方、画素電極と薄膜トランジスタとの電気的な接続部材としては一般的に金属膜を使用するが、金属膜は可視光を反射するため、可視光を透過しない。

近年、液晶表示装置には高精細な画質が要求されており、そのために画素電極のサイズも小さくせざるをえないため、アレイ基板の画素あたりの透過光量も減少してしまう。あるいは、高輝度の液晶表示装置が求められることがあるが、そのためには、いずれにしても表示に必要な光量を確保するために上記した画素電極と薄膜トランジスタ間の接続部材のように可視光を透過しない領域を極力減らし、画素電極における光透過領域を増やす必要がある。

このような領域としては、薄膜トランジスタの電極や薄膜トランジスタに信号を伝達する配線も挙げられるが、そもそも電極や配線には電気的抵抗を小さくするために金属膜を用いているという背景があるため、これらの領域を狭くすることは電気的抵抗の増大を招き、表示不良を引き起こしてしまう。

そのため、上記の接続部材が画素電極における光透過面積を減少させる度合いを最小化する方策が考えられた。ここで、一般にこのような接続においては、薄膜トランジスタのドレイン電極の一部を画素電極の方に延在させて画素電極と直接積層させる構造が知られている。（特許文献１）

特開２０１０−１９１４１０号公報

この構造においては、ドレイン電極は金属膜で形成されているため、画素電極と積層して接続する領域も可視光を透過しないことになる。これにより画素の開口率が低下することとなる。積層する領域の面積を減少させれば開口率の低下を抑制することができるが、一方で画素電極とドレイン電極との間の電気的抵抗が増大し、信号電位の伝達に支障がでるおそれがある。本発明は、液晶表示装置において、画素電極とドレイン電極との接続構造や配置を最適化することにより、開口率を向上させることを目的とするものである。

本発明のアレイ基板は、基板上に、ゲート配線と、前記ゲート配線と絶縁膜を介して直交するソース配線と、前記ソース配線と接続するソース電極と、前記ソース電極の下層に形成される半導体層と、前記半導体層上において前記ソース電極と対向し、延在部を有するドレイン電極と、前記ドレイン電極の延在部上に直接積層する画素電極と、を有し、前記ドレイン電極の延在部の端辺は、前記画素電極の端辺と一致している。

本発明によって、画素電極とドレイン電極との接続構造や配置を最適化することができ、開口率を向上させ、高精細あるいは高輝度な液晶表示装置を得ることができる。

本実施の形態１にかかる液晶表示パネルの平面図である。 本実施の形態１に係る液晶表示パネルを構成するアクティブマトリクス基板の画素の平面図である。 図２中のＡ−Ａ線に沿った断面図である。 本実施の形態２に係る液晶表示パネルを構成するアクティブマトリクス基板の画素の平面図である。 図４中のＢ−Ｂ線に沿った断面図である。 アクティブマトリクス基板の画素の断面図である。 アクティブマトリクス基板の画素の断面図である。 アクティブマトリクス基板の画素の断面図である。 本実施の形態３に係る液晶表示パネルを構成するアクティブマトリクス基板の画素の平面図である。

実施の形態１．
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。図１に、本発明に係る液晶表示パネルの平面図を示す。

液晶表示パネル１２０は、上面視でアクティブマトリクス基板２０上に液晶層を介して対向基板３０が貼り合わされている構造である。対向基板３０はアクティブマトリクス基板２０よりも小さいため、アクティブマトリクス基板２０が露出する領域を有するが、通常その領域には後述の駆動回路等を形成する。

以降、アクティブマトリクス基板２０について説明する。アクティブマトリクス基板２０は、液晶表示パネルの表示画面と対応する表示領域５１とその周辺領域である額縁領域５２とに分かれている。表示領域５１内にはゲート配線２とソース配線６とが交差しており、両方の配線によって区切られる領域が画素に対応する。表示領域５１は画素の集合体からなるともいえる。両方の配線と接続するスイッチング素子である薄膜トランジスタ(Thin Film Transistor)ＴＦＴが各画素内に設けられ、各ＴＦＴは各画素内の画素電極７と各々接続する。

額縁領域５２にはゲート配線２またはソース配線６とつながる引き出し配線５３が延びており、各々ゲート駆動回路５４、ソース駆動回路５５と接続される。通常、両方の駆動回路と対向基板３０とは図に示すように重ならない。

対向電極（コモン電極、共通電極）が表示領域５１の全面に形成され、外部端子５６より共通電位に維持されている。後述するが、各画素にわたって同一の共通電位と各画素の画素電極に印加される信号電圧との差が液晶層（図示せず）に印加されることにより液晶分子が駆動されて画素ごとに表示がなされる。

次に、図２と図３を用いて、本発明に係る液晶表示パネルの実施形態を説明する。図２は、本実施形態１に係る液晶表示パネルを構成するアクティブマトリクス基板の画素の平面図である。図３は、図２中のＡ−Ａ線に沿った箇所における断面図である。

図２、図３を用いて、アクティブマトリクス基板２０の基本的な構造と製造方法とについて説明し、その後、本発明の効果に関係する構造について説明する。ガラス基板や樹脂基板などの第１の透明基板１上には第１の方向に沿って延在するゲート配線２が形成される。ゲート配線２は厚さ１００〜５００ｎｍ程度のＡｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｃｕ等の第一の金属膜からパターニング形成されている。ゲート配線２を覆うように酸化珪素や窒化珪素等の等の絶縁膜からなるゲート絶縁膜３が設けられる。

ゲート絶縁膜３上であって、ゲート配線２と少なくとも一部が重なるようにして、珪素やＩｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物半導体材料からなる半導体層４が１００〜３００ｎｍ程度の膜厚で形成されている。ゲート絶縁膜３の上層には、ゲート線２と交わって第２方向に延在するソース配線６が形成される。複数のゲート配線２と複数のソース配線６とが交わって区切られる領域が画素に相当する。

ソース配線６は半導体層４上にソース電極６ａとして延在する領域を有する。半導体層４上でソース電極６ａと対向するようにドレイン電極５が形成されており、ソース電極６ａとドレイン電極５とが対向する領域はチャネル領域とも呼ばれる。ドレイン電極５からは後述する画素電極と接続するための領域であるドレイン電極延在部（ドレインバー）５ａが延びている。

ソース電極６ａとドレイン電極５は厚さ１００〜５００ｎｍ程度のＡｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｃｕ等の金属膜や合金膜の単層または積層構造である第二の金属膜からパターニング形成される。図示しないが、半導体層４が珪素からなる場合には、半導体層４とドレイン電極５との間に挟まれるようにして、珪素にリン等の不純物を添加したオーミック層を形成してもよく、その場合にはドレイン電極５とソース電極６ａとが対向する領域であるチャネル領域上のオーミック層は除去する必要がある。以上の要素から、スイッチング素子である薄膜トランジスタＴＦＴが構成される。

薄膜トランジスタＴＦＴ上には、画素電極７が画素ごとにマトリクス状に配置するように設けられている。図２において各画素電極７は、画素形状を反映した矩形状のパターンが一部突出したような形状として図示されている。各画素電極７は、膜厚５０〜１５０ｎｍ程度の第一の透明導電膜からなり、ドレイン電極５と上面視で少なくとも一部が重なるように形成されている。透明導電膜の材料としては、ＩＴＯ（Indium-Tin-Oxide）やＩＺＯ（Indium-Zinc-Oxide）を用いても良い。

ここで、後述する製法とも関連するが、ドレイン電極５とドレイン電極延在部５ａとは、画素電極７と半導体層４とが両方とも存在する領域のみに形成されている。いいかえれば、ドレイン電極５とドレイン電極延在部５ａとは、画素電極７と半導体層４とが重畳する領域において両者によって上層と下層から挟まれるようにして形成されている。

薄膜トランジスタＴＦＴや画素電極７を覆うようにして、層間絶縁膜８が形成されている。層間絶縁膜８としては酸化珪素や窒化珪素等の無機絶縁膜を用いてもよい。

層間絶縁膜８上には、上面視で各画素電極７と重なるようにしてコモン電極９が形成されている。コモン電極９は、膜厚５０〜１５０ｎｍ程度の第二の透明導電膜からなり、透明導電膜の材料としては、ＩＴＯ（Indium-Tin-Oxide）やＩＺＯ（Indium-Zinc-Oxide）を用いても良い。そして、コモン電極９は前述の通り、表示領域５１内のほぼ全面に形成されているが、各画素においてはスリット９ａとＴＦＴ上の開口部９ｂとが形成されている。

スリット９ａと開口部９ｂはコモン電極９が形成されていない領域であり、これらの領域においては下地である層間絶縁膜８が露出していることになる。図２においては、スリット９ａ、開口部９ｂ以外の領域にはコモン電極９が全面にわたって広がっている形態を図示している。

さらに、コモン電極９を覆うように、液晶分子を配向させるための配向膜（図示せず）が形成されている。なお、配向膜は対向基板３０で液晶層と接する側にも形成されている。

図２と図３に図示したアレイ構造はＦＦＳ（Fringe Field Switching）方式の一形態であるが、ＦＦＳ方式においてはスリット９ａのエッヂ部において各画素電極７とコモン電極９との間に生じるフリンジ電界により液晶層の液晶分子を駆動させて各画素の表示を行うものである。したがって、各画素においては、画素電極７とコモン電極９との重畳する領域において透過する可視光が表示に寄与することになる。

次に、図２と図３で示すアレイ構造の製造方法について説明する。透明基板１上にスパッタリング等を用いて第一の金属膜を成膜し、ゲート配線２やゲート配線２とゲート駆動回路５４との間の引き出し配線５３をパターン形成する。次に、プラズマＣＶＤによりゲート絶縁膜３、半導体膜４を連続で成膜し、続いてスパッタリング等を用いて第二の金属膜１１を成膜する。

その後、写真製版工程を経た後で半導体膜４と第二の金属膜１１とをパターニングした後の断面構造を図６に示す。図６において、半導体膜４は所望のパターンに形成されているが、第二の金属膜１１についてはまだソース電極６ａとドレイン電極５とは分離されていない。

次に、スパッタリング等を用いて第一の透明導電膜１２を成膜し、写真製版工程によりレジスト１０をパターン形成した時の断面構造を図７に示す。第一の透明導電膜１２を覆うレジストパターン１０の形成領域は、表示領域内においてソース配線６、ソース電極６ａ、ドレイン電極５、ドレイン電極延在部５ａ、画素電極７等の形成領域に対応する。

特にドレイン電極延在部５ａが形成される領域においては半導体膜４と第二の金属膜１１との積層パターンが存在するが、実施の形態１においては、後述のエッチング後にこの積層パターンの端部側面と第一の透明導電膜１２の端部側面とが上面視で概略一致するようにレジスト１０が形成されている。

そしてこの後、レジスト１０から露出する透明導電膜１１をエッチング除去することにより、画素電極７を形成する。さらに、露出する第二の金属膜１１をエッチング除去することにより、ソース電極６ａ、ドレイン電極５、ドレイン電極延在部５ａをパターン形成する。

ここで、ドレイン電極延在部５ａにおいては、半導体膜４と第二の金属膜１１と第一の透明導電膜１２の端部側面とが互いに一致する。そして、このような製法により、半導体層４と、第二の金属膜１１と、第一の透明導電膜１２との３層のパターニングを２回の写真製版工程で実現することができる。

その後、プラズマＣＶＤにより層間絶縁膜８を形成し、必要なコンタクトホールを開口する。その後に、第二の透明導電膜を成膜し、写真製版工程によりコモン電極９をパターン形成する。

次に、本発明の効果に関する構造について説明する。本発明の構造においては、ドレイン電極延在部５ａのなかで画素電極７の中央から最も離れた辺、言い換えればゲート配線２に最も近いドレイン電極延在部の端辺５ｂが、画素電極７のなかでゲート配線２に最も近い端辺７ａと上面視で概略一致している。従来においては、ドレイン電極延在部の端辺５ｂよりも画素電極７の端辺７ａの方がゲート配線２に近くなるように配置されるため、その分ドレイン電極延在部５ａは画素中央部の方向に配置されていた。しかし、本発明のような配置にすることにより、ドレイン電極延在部５ａを従来よりもゲート配線２に近接させることができ、これにより画素電極７において可視光を透過する領域を増やすことができる。

実施の形態２．
図４と図５を用いて、本発明に係る液晶表示パネルの実施形態を説明する。図４は、本実施の形態２に係る液晶表示パネルを構成するアクティブマトリクス基板の画素の平面図である。図５は、図４中のＢ−Ｂ線に沿った箇所における断面図である。

実施の形態２において、実施の形態１と異なる点は、ドレイン電極延在部５ａのみであるため、これについて説明する。図４、５において、ドレイン電極延在部の端辺５ｂと画素電極７の端辺７ａとの側面が概略一致している点は実施の形態１と同様である。異なる点は、ドレイン電極延在部５ａからゲート配線２の方に向かって下層の半導体膜４がはみ出ている点である。

実施の形態１においては、電気的抵抗が低いドレイン電極延在部５ａがゲート配線２に近接することから両者の間の容量が増大し、信号伝達に影響を与えることが起こりうる。しかし、実施の形態２においてゲート配線と最も近接する領域は高抵抗の半導体層４であるため、寄生容量の増大を抑えることができる。したがって、実施の形態１と比較してドレイン電極延在部をより近くまでゲート配線２に近接することができる効果を奏する。

次に、図４、５に示す実施の形態２に係る構造の製造方法について説明する。実施の形態１で説明した図６までは、実施の形態２でも同様であるため、それ以降の製造工程について説明する。先に説明した通り、図６においては、半導体膜４は所望のパターンに形成されているが、第二の金属膜１１についてはまだソース電極６とドレイン電極５とは分離されていない状況である。

実施の形態１においては図６で示す構造の後の写真製版工程において図７で示す構造に移るが、実施の形態２においては、図８で示す構造に移る。図７と図８の違いは、第一の透明導電膜１２を覆うレジスト１０の形成領域である。ドレイン電極延在部５ａが形成される領域においては第二の金属膜１１と半導体膜４との積層パターンが形成されているが、実施の形態２におけるレジスト１０はこの積層パターンを完全には覆わない。そのため、続いて行われる第一の透明導電膜１２と第二の金属膜１１とのエッチング後においては半導体層４の端辺とドレイン電極延在部の端辺５ｂとは上面視で一致せず、結果として図４に示すように上面視で半導体層４がはみ出る構造となる。

実施の形態１においては、ドレイン電極延在部が従来よりもゲート配線２の方に近接することにより、パターン配置の精度によってはゲート配線２に近づきすぎてしまい、ゲート配線２との間の寄生容量が増大することにより信号伝達の遅延化を招くこともありえる。しかし、実施の形態２においてゲート配線と最も近接する領域は高抵抗の半導体層４であるため、寄生容量の増大を抑えることができる。したがって、実施の形態１と比較してドレイン電極延在部をより近くまでゲート配線２に近接することができる効果を奏する。

実施の形態３．
図９を用いて、本発明に係る液晶表示パネルの実施形態を説明する。図９は、本実施の形態３に係る液晶表示パネルを構成するアクティブマトリクス基板の画素の平面図である。図９に示すドレイン電極延在部５ａにおいて、画素電極７で覆われる側の端辺５ｃは直線では無く、ジグザグ状の凹凸となるように加工されている。図ではジグザグとなるような形態を図示しているが、凹凸形状であればこれに限られないし、曲線が含まれていてもよい。

このような形状とすることにより、画素電極７がドレイン電極延在部５ａを覆う距離が延びて被覆性が向上するため、画素電極７とドレイン電極５との電気的接続抵抗が減少する。これにより、画素電極７への信号電位の伝達を向上できるという効果を奏する。なお、図９で示した形状は実施の形態１の構造にも適用することが可能である。

なお、本発明の実施の形態においては、ＦＦＳ型のアクティブマトリクス基板を例にとって説明を行ったが、この形態には限定されない。コモン電極が対向基板３０上に形成されるいわゆるＴＮ型のアクティブマトリクス基板を用いた液晶表示パネルにも適用は可能である。トップゲート型薄膜トランジスタへの適用も可能である。また、対向基板３０には通常、ＲＧＢやＲＧＢＷ等の多色のカラーフィルタを形成するが、アクティブマトリクス基板上にカラーフィルタを形成してもよい。

実施の形態１〜３で説明した液晶表示パネルは、その両面に偏光板を貼り、駆動回路を実装し、ＬＥＤ等の光源や反射シートを有するバックライトと組み合せることにより液晶表示モジュールが構成され、さらに筐体内に組み込まれ、接続されることにより液晶表示装置が構成される。

１ 基板、２ ゲート配線、３ ゲート絶縁膜、４ 半導体層、４ａ 端辺、
５ ドレイン電極、５ａ ドレイン電極延在部、５ｂ 端辺、５ｃ 端辺、
６ ソース配線、６ａ ソース電極、
７ 画素電極、７ａ 端辺、
８ 層間絶縁膜、
９ コモン電極、９ａ スリット、９ｂ 開口部、１０ レジスト、
１１ 第二の金属膜、１２ 第一の透明導電膜、
２０ アクティブマトリクス基板、３０ 対向基板、
５１ 表示領域、５２ 額縁領域、５３ 引き出し配線、
５４ ゲート駆動回路、５５ ソース駆動回路、５６ 外部端子、
１２０ 液晶表示パネル。

Claims (5)

1. 基板上に、
   第一方向に沿って延在するゲート配線と、
   前記ゲート配線と絶縁膜を介して直交するソース配線と、
   前記ソース配線と接続するソース電極と、
   前記ソース電極の下層に形成される半導体層と、
   前記半導体層上において前記ソース電極と対向し、延在部を有するドレイン電極と、
   前記ドレイン電極の延在部上に直接積層する画素電極と、を有し、
   前記ドレイン電極の延在部は、前記ドレイン電極の本体部から、前記第一方向に交差する第二方向に沿って前記ゲート配線から遠ざかる方向に延在し、前記ドレイン電極の延在部の前記第一方向における寸法が、前記ドレイン電極の本体部の前記第一方向における寸法よりも大きく、
   前記ドレイン電極の延在部の前記ゲート配線側の端辺は、前記画素電極の前記ゲート配線側の端辺と一致していることを特徴とするアレイ基板。
2. 前記半導体層は、前記ドレイン電極の延在部の下層に形成された部分から、前記ドレイン電極の延在部の前記ゲート配線側の端辺よりも、前記第二方向に沿って前記ゲート配線に近づく方向に延在していることを特徴とする請求項１に記載のアレイ基板。
3. 前記ドレイン電極の延在部において、前記ゲート配線側の端辺と反対側の端辺がジグザグ形状または凹凸形状であることを特徴とする請求項１または２に記載のアレイ基板。
4. 前記ソース配線、前記画素電極を覆う層間絶縁膜と、
   前記層間絶縁膜上において前記画素電極と重畳するように形成されるコモン電極と
   を有することを特徴とする請求項１から３のいずれか１項に記載のアレイ基板。
5. 請求項１から４のいずれか１項に記載のアレイ基板を有する液晶表示装置。

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