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JP6870962B2 - 半導体装置、通信装置およびリセット方法 - Google Patents

半導体装置、通信装置およびリセット方法 Download PDF

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Description

本発明は、半導体装置、通信装置およびリセット方法に関する。
無線通信、例えば非接触型無線通信方式であるNFC(Near Field Communication:近距離無線通信)においては、データにより変調した電磁波を発生してデータを送信する送信装置と、アンテナコイルによる相互誘導現象を介して、送信装置が発生した電磁波を受けて動作する受信装置を備えている。このような通信方式における受信装置は通常専用の電源を有しておらず、受信した電磁波から電源を生成して受信装置の各回路部分に供給する。また、このような通信方式の受信装置では、各回路部分で用いるクロック信号を生成するクロック源を備えることなく、アンテナを介して受信した電磁波から抽出したクロック信号を用いる場合もある。
上記のような非接触型無線通信では、データの送受信時に、例えば送信装置と受信装置との物理的な距離が大きいこと等が原因で、アンテナコイルの相互誘導現象による受信が不十分な状態が存在する。このような状態で受信装置を動作させると受信データの誤り等の通信異常が発生する虞があるので、受信状態が良好になるまでの間受信装置をリセット状態とし、受信装置の動作を停止させておく場合もある。
図4ないし図6を参照して、上記のリセット動作についてより詳細に説明する。図4は、比較例に係る通信装置100、受信装置110を示している。図4に示すように受信装置110は、アンテナコイルACR、電圧生成部116、レギュレータ120、クロック抽出部124、クロック監視部126、内部回路112、および不揮発性メモリ114を含んで構成されている。内部回路112は、主として受信装置110における受信機能が集積化された回路である。不揮発性メモリ114は、受信装置110を動作させるために必要となるパラメータ等が、電源電圧が供給されていない状態でも保持できるように設けられている。
受信装置110では、電流i1によって送信装置140のアンテナコイルACTから発生する電磁波を、アンテナコイルACRによって受信し、電流i2を発生させる。電圧生成部116は電流i2を用いて受信電圧を生成し、受信電圧はレギュレータ120によって内部回路112において使用される内部回路電圧に変換される。クロック抽出部124は、電流i2からクロックを抽出する。クロック監視部126はクロック抽出部124で抽出されたクロックを監視し、クロックの抽出状態に応じて内部回路112のリセット状態制御する制御信号を発生する。すなわち、予め定められた条件によって、内部回路112をリセット状態からリセット解除状態に移行させる信号、またはリセット解除状態からリセット状態に移行させる信号を発生する。
図5に示すタイミングチャートを参照して、受信装置110の動作についてより詳細に説明する。図5(b)に示すように、本例では時刻t1においてアンテナコイルACRによる電磁波の受信が開始され、電圧生成部116において受信電圧の生成が始まり、受信電圧が立ち上がっている。同時に、図5(a)に示すように、時刻t1においてクロック抽出部124におけるクロックの抽出が開始され、クロック信号の振幅が増大している。
本例では、時刻t1においてリセット信号が発出され、内部回路112がリセット状態とされている。
比較例に係る受信装置110のクロック監視部126では、クロック抽出部124で抽出されたクロックの振幅が、図5(a)に示すように閾値Vtc3以上となった場合、すなわちクロックパルスCp3になった時刻t2において、アンテナコイルACRによる受信状態が良好になったと判断し、図5(d)に示すように、リセット状態を解除する。すると、図5(e)に示すように、内部回路112の状態がリセット状態から動作状態に遷移する。
以上の構成を有する比較例に係る受信装置110では、クロック監視部126によってアンテナコイルACRによる受信状態を監視し、受信状態が十分でない状態の間、すなわちクロック監視部126においてクロックの抽出状態が予め定められた条件を満たさない間は内部回路112をリセット状態とする。一方、受信状態が良好となった時点、つまり、クロック監視部126においてクロックの抽出状態が一定の条件を充足した時点で当該リセットを解除する。このようにして比較例に係る受信装置では受信状態が良好となるまでの間の誤動作を抑制している。
一方、非接触型通信装置の従来技術としては、例えば特許文献1に開示された非接触型情報システムが知られている。特許文献1に開示された非接触型情報システムでは、データを非接触ICカードからリーダライタに返信する場合には、不揮発性メモリ回路部よりも低電圧で動作できるロジック回路部に返信すべきデータを保持させ、データが返信される期間には、リセット発生回路で用いるリセット検知下限電圧をそれ以外の期間に比べ低下させている。特許文献1に係る非接触型情報システムでは、このような構成により、非接触型ICカードとリーダライタとの間の通信可能な距離を延ばし、また、非接触型ICカードからデータをリーダライタに返信する際に、電源電圧が低下しても安定してデータの送受信を行うことができるとしている。
国際公開第2005/101304号公報
しかしながら、比較例に係る受信装置110のリセット方式では、送信装置140と受信装置110との距離によっては、クロック監視部126による判断では受信状態が良好と判断されているにもかかわらず、内部回路112を動作させるための内部回路電圧が十分に立ち上がっていないという状態が想定される。すなわち、図5に示す例では時刻t2においてクロック監視部126により受信状態が良好と判断されているが、図5(c)に示すように、内部回路電圧は、内部回路電圧の閾値(内部回路が正常に動作するのに必要な最低電圧)Vtv5に到達していない。内部回路電圧が閾値Vtv5に達するのは時刻t3である。
図6を参照して、受信装置110におけるリセット動作についてより詳細に説明する。
図6において、時間Trの範囲は、送信装置140と受信装置110とが近づき、受信装置110における受信が開始された前後の各部動作波形を示している。時間Trの範囲は、図5と基本的に同じ動作である。一方時間Tfの範囲は、送信装置140と受信装置110とが離れ、受信装置110における受信が停止された前後の各部動作波形を示している。
先述したように、時間Trの範囲では、時刻t2においてリセットが解除され、時刻t3において内部回路電圧が閾値Vtv5に達している。換言すれば、時刻t2から時刻t3の間では十分な内部回路電圧が得られておらず、その結果、図6(e)に示すように内部回路112の状態は誤動作が発生し得る状態、すなわち不安定状態となっている。
一方時間Tfにおいては、どの時点で受信状態が不十分と判断し、リセット解除状態をリセット状態とするかが重要となる。本例では、図6(a)に示すように、時刻t5においてクロックの振幅が閾値Vtc4まで低下した時点(クロックパルスCp4が発生した時点)において、図6(d)に示すように、内部回路リセット信号がリセット解除状態からリセット状態に遷移している。しかしながら、内部回路電圧は時刻t4においてすでに閾値Vtv6より小さい電圧となっている。従って、時刻t4から時刻t5の間は不安定状態となっている。
以上のように、クロック信号の振幅を監視してリセット解除状態とリセット状態とを切り替えている比較例に係る受信装置110では、内部回路112で誤動作が発生し得る不安定状態が存在するという問題がある。不揮発性メモリ114を搭載している受信装置110では、この不安定動作の問題に加え、不揮発性メモリ114へ誤った書き込みが行われてしまうという懸念がある。すなわち、図6(e)に示す不安定状態の期間では内部回路電圧が不十分であるため、不揮発性メモリ114の制御動作も不安定となり、不揮発性メモリ114へ誤ったデータを書き込んでしまい、受信装置110の動作に必要なデータを破壊してしまう可能性がある。不揮発性メモリ114のデータが破壊された場合の復旧は、一般に非常に困難である。
この点、特許文献1に係る非接触型情報システムでも電源電圧の低下とリセットとの関係を問題としているが、データの保持、リセット検知下限電圧の変更等煩雑な動作が要求される。また、非接触型通信装置では送信装置と受信装置とが通信可能な距離と、不可能な距離との間を往復する場合がある。このような場合にはアンテナコイルで受信した電流i2で生成された電圧(受信電圧)は、内部回路の動作に対して十分な電圧と不十分な電圧との間を行き来することになり、受信電圧だけを直接監視してリセット状態を制御するだけでは信頼性的に不十分である。さらに、特許文献1に係る非接触型情報システムでは、クロック信号の生成とリセットとの関係については考慮されていない。
本発明は、上述した課題を解決するためになされたものであり、送信部が供給する電磁波によって内部回路を動作させるための電源およびクロックの供給を受ける半導体装置、および該半導体装置を用いた通信装置およびリセット方法において、電源およびクロック信号の供給状態を監視してリセット信号により内部回路の状態を制御する場合に、制御による内部回路の誤動作を抑制することを目的とする。
本発明に係る半導体装置は、送信部が供給する電磁波によって内部回路を動作させるための電源およびクロックの供給を受ける半導体装置であって、前記電源の供給状態に応じて前記内部回路をリセット状態またはリセット解除状態とする第1の制御信号を生成し、前記第1の制御信号を生成するための前記電源の電圧の第1の閾値を有する電源監視部と、前記クロックの供給状態に応じて前記内部回路をリセット状態またはリセット解除状態とする第2の制御信号を生成し、前記第2の制御信号を生成するための前記クロックの振幅の第2の閾値を有するクロック監視部と、前記第1の制御信号および前記第2の制御信号のいずれもがリセット解除状態とする信号である場合に、前記内部回路のリセット状態からリセット解除状態への移行を実行し、前記第1の制御信号および前記第2の制御信号のいずれかがリセット状態とする信号である場合に、前記内部回路のリセット解除状態からリセット状態への移行を実行する論理積回路であり、前記第1の閾値および前記第2の閾値の少なくとも一方を調整して、前記第1の制御信号および前記第2の制御信号の発出順序を変更する実行部と、を含むものである。
本発明に係る通信装置は、前記送信部が供給する電磁波を受信するアンテナコイルと、前記アンテナコイルに接続された上記の半導体装置と、を含むものである。
本発明に係るリセット方法は、送信部が供給する電磁波によって内部回路を動作させるための電源およびクロックの供給を受けるとともに、前記電源の供給状態に応じて前記内部回路をリセット状態またはリセット解除状態とする第1の制御信号を生成する電源監視部と、前記クロックの供給状態に応じて前記内部回路をリセット状態またはリセット解除状態とする第2の制御信号を生成するクロック監視部と、を含む半導体装置によるリセット方法であって、前記電源監視部は、前記第1の制御信号を生成するための前記電源の電圧の第1の閾値を有し、前記クロック監視部は、前記第2の制御信号を生成するための前記クロックの振幅の第2の閾値を有し、論理積回路である実行部により、前記第1の制御信号および前記第2の制御信号のいずれもがリセット解除状態とする信号である場合に、前記内部回路のリセット状態からリセット解除状態への移行を実行し、前記第1の制御信号および前記第2の制御信号のいずれかがリセット状態とする信号である場合に、前記内部回路のリセット解除状態からリセット状態への移行を実行させ、前記第1の閾値および前記第2の閾値の少なくとも一方を調整して、前記第1の制御信号および前記第2の制御信号の発出順序を変更させるものである。
本発明によれば、送信部が供給する電磁波によって内部回路を動作させるための電源およびクロックの供給を受ける半導体装置、および該半導体装置を用いた通信装置およびリセット方法において、電源およびクロック信号の供給状態を監視してリセット信号により内部回路の状態を制御する場合に、制御による内部回路の誤動作を抑制することが可能となる。
第1の実施の形態に係る受信装置の構成の一例を示すブロック図である。 第1の実施の形態に係る受信装置の動作を示すタイミングチャートである。 第2の実施の形態に係る受信装置の構成の一例を示すブロック図である。 比較例に係る受信装置の構成を示すブロック図である。 比較例に係る受信装置の動作を示すタイミングチャートである。 比較例に係る受信装置の問題を説明するタイミングチャートである。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
[第1の実施の形態]
図1および図2を参照して、本実施の形態に係る半導体装置、通信装置およびリセット方法について説明する。図1は、本実施の形態に係る半導体装置としての受信装置10および通信装置1を示すブロック図である。
図1に示すように、通信装置1は、受信装置10と送信装置40とによって構成されている。受信装置10は、アンテナコイルACR、電圧生成部16、受信電圧監視部18、レギュレータ20、内部回路電圧監視部22、クロック抽出部24、クロック監視部26、AND回路28、内部回路12、および不揮発性メモリ14を含んで構成されている。
内部回路12は、主として受信装置10における受信機能が集積化された回路である。不揮発性メモリ14は、受信装置10を動作させるために必要となるパラメータ等が、電源電圧が供給されていない状態でも保持されるように設けられている。
送信装置40は受信装置10に対してデータを送信する装置であり、アンテナコイルACTを備えている。送信装置40では、送信データによって変調された電流i1をアンテナコイルに流すことによって電磁波を発生させる。受信装置10ではアンテナコイルACRでこの電磁波を受信し、電流i2を発生させる。
電圧生成部16は、電流i2を入力して受信装置10の電源の元となる受信電圧を発生させる。レギュレータ20は、受信電圧を入力し、内部回路12の動作で要求される電圧である内部回路電圧に変換して出力する。また、クロック抽出部24は、電流i2からクロック信号を抽出し、内部回路12に供給する。
受信装置10では、内部回路12のリセット動作を制御するためのリセット信号(リセット動作の制御信号)として、リセット信号A、リセット信号B、およびリセット信号Cの3つのリセット信号を用いている。以下、各リセット信号の詳細について説明する。なお、本実施の形態において「リセット信号」とは、リセット信号の接続先をリセット解除状態とするか、リセット状態とするかを制御する信号であり、一例として、ローレベル(以下、「L」)でリセット状態とし、ハイレベル(以下、「H」)でリセット解除状態としている。むろん、この論理は逆、すなわち、Lでリセット解除状態とし、Hでリセット状態としてもよい。
受信電圧監視部18は、電圧生成部16で生成された受信電圧を入力してその状態を監視し、予め定められた条件に応じてリセット信号Bを発生させる。本実施の形態では、予め定められた条件の一例として、受信電圧の電位が予め定められた閾値Vtv1以上となった場合にリセット状態からリセット解除状態に遷移させる信号を発生し、受信電圧の電位が予め定められた閾値Vtv2未満となった場合にリセット解除状態からリセット状態に遷移させる信号を発生させる。閾値Vtv1とVtv2とは、同じであっても異なっていてもよい。
内部回路電圧監視部22は、レギュレータ20で発生した内部回路電圧を入力してその状態を監視し、予め定められた条件に応じてリセット信号Aを発生させる。本実施の形態では、予め定められた条件の一例として、内部回路電圧の電位が予め定められた閾値Vtv3以上となった場合にリセット状態からリセット解除状態に遷移させる信号を発生し、受信電圧の電位が予め定められた閾値Vtv4未満となった場合にリセット解除状態からリセット状態に遷移させる信号を発生させる。閾値Vtv3とVtv4とは、同じであっても異なっていてもよい。
クロック監視部26は、クロック抽出部24で抽出されクロック信号を入力してその状態を監視し、予め定められた条件に応じてリセット信号Cを発生させる。本実施の形態では、予め定められた条件の一例として、クロック信号の振幅が予め定められた閾値Vtc1以上となった場合にリセット状態からリセット解除状態に遷移させる信号を発生し、クロック信号の振幅が予め定められた閾値Vtc2未満となった場合にリセット解除状態からリセット状態に遷移させる信号を発生させる。閾値Vtc1とVtc2とは、同じであっても異なっていてもよい。
AND回路28は、リセット信号A、リセット信号B、およびリセット信号Cを入力とし、それらの論理積をとって内部回路リセット信号を生成する。すなわち、受信装置10の装置立ち上がり時(受信装置10と送信装置40とが近接した場合)には、リセット信号A、リセット信号B、およびリセット信号Cのいずれもがリセット解除状態(本実施の形態では、H)となった場合に、リセット解除状態を指示する内部回路リセット信号(本実施の形態では、H)を発生させる。内部回路リセット信号は内部回路12に入力され、この内部回路リセット信号によって、内部回路12がリセット解除状態に設定される。
一方、受信装置10の装置立ち下がり時(受信装置10と送信装置40とが離間した場合)には、リセット信号A、リセット信号B、およびリセット信号Cのいずれかがリセット状態(本実施の形態では、L)となった場合に、リセット状態を指示する内部回路リセット信号(本実施の形態では、L)を発生させる。内部回路リセット信号は内部回路12に入力され、この内部回路リセット信号によって、内部回路12がリセット状態に設定される。
次に、図2を参照して、受信装置10の動作についてより詳細に説明する。図2は、各部動作波形をタイミングチャートで示したものである。
まず、受信装置10の装置立ち上がり時の動作について説明する。受信装置10と送信装置40とが近接したことにより、時刻t1において、電圧生成部16で受信電圧の生成が開始され(図2(b))、クロック抽出部24でクロックの生成が開始されている(図2(a))。受信電圧が立ち上がったことにより、その後レギュレータ20によって内部回路電圧の生成が開始されている(図2(c))。時刻t1において、受信装置10はリセット状態とされる。
その後、時刻t3においてクロック信号の振幅が閾値Vtc1に達したので(図2(a)、クロックパルスCp1の位置)、クロック監視部26からリセット解除状態を指示するリセット信号Cが出力される(図2(f))。しかしながら、この時点ではリセット信号Aおよびリセット信号Bがリセット状態となっているので(図2(d)、(e))、AND回路28から出力される内部回路リセット信号はリセット状態を維持する(図2(g))。
その後、時刻t4において受信電圧の電位が閾値Vtv1に達したので、受信電圧監視部18からリセット解除状態を指示するリセット信号Bが出力される(図2(e))。しかしながら、この時点ではリセット信号Aがリセット状態となっているので(図2(d))、AND回路28から出力される内部回路リセット信号はリセット状態を維持する(図2(g))。
その後、時刻t5において内部回路電圧の電位が閾値Vtv3に達したので、内部回路電圧監視部22からリセット解除状態を指示するリセット信号Aが出力される(図2(d))。このとき、リセット信号B、リセット信号Cがリセット解除状態を指示する信号となっているので(図2(e)、(f))、AND回路28はリセット解除状態を指示する信号を出力する(図2(g))。これを受けて、内部回路12の状態はリセット状態から動作状態に遷移する(図2(h))。以上が、本実施の形態に係る受信装置10の装置立ち上がり時の動作である。
続けて、図2を参照し、受信装置10の装置立ち下り時の動作について説明する。図2に示す例では、受信装置10と送信装置40とが離間したことによって、時刻t6において、受信電圧が閾値Vtv2未満となったので、受信電圧監視部18がリセット状態を指示するリセット信号Bを出力する(図2(e))。その結果、AND回路28からリセット状態を指示する内部回路リセット信号が出力されている(図2(g))。これを受けて、内部回路12の状態は動作状態からリセット状態に遷移している(図2(h))。つまり、AND回路28は、リセット信号A、B、Cの何れかがリセット状態を指示する信号となると、リセット状態を指示する内部回路リセット信号を出力する。
その後、時刻t7において内部回路電圧が閾値Vtv4未満になったので、内部回路電圧監視部22がリセット状態を指示するリセット信号Aを出力している(図2(d))。
その後、時刻t8においてクロック信号の振幅が閾値Vtc2に達したので(クロックパルスCp2の位置)、クロック監視部26がリセット状態を指示するリセット信号Cを出力している(図2(f))。しかしながら、時刻t7におけるリセット信号Aの遷移、時刻t8におけるリセット信号Cの遷移によっては、内部回路リセット信号は影響を受けず(図2(g))、従って、内部回路12の状態はリセット状態に維持される(図2(h))。
以上詳述したように、本実施の形態に係る受信装置10では、電磁波を受信して生成された受信電圧、およびクロック信号、並びに受信電圧を変換した内部回路電圧の3つについて監視し、各々の監視結果をもとに内部回路のリセット状態を制御する3つのリセット信号(リセット信号A、リセット信号B、リセット信号C)を生成している。そして、装置立ち上がり時には、すべてのリセット信号がリセット状態からリセット解除状態に移行することを指示する信号となった場合に、内部回路をリセット解除状態としている。換言すると、生成した電圧、およびクロック信号が内部回路の動作に必要な程度に十分に供給されておらず、内部回路が動作するのに必要な条件がそろっていないときはリセットをアサートし続ける(リセット状態を維持する)ことにより、内部回路の誤動作を抑制している。一方、装置立ち下り時には、いずれかのリセット信号がリセット解除状態からリセット状態に移行することを指示する信号となった場合に、内部回路をリセット解除状態からリセット状態としている。換言すると、監視している複数の条件のうちいずれかの条件が満たされなくなった場合には、速やかに内部回路をリセット状態とし、内部回路の誤動作を抑制している。
以上の構成を備えた本実施の形態に係る受信装置、通信装置、リセット方法によれば、リセット信号の信頼度が高められるので、電源およびクロック信号の供給状態を監視してリセット信号により内部回路の状態を制御する場合に、制御による内部回路の誤動作が抑制される。特に、信頼性の高い内部回路電圧が供給されるので、不揮発性メモリ14に誤った書込みが行われることも抑制される。
なお、本実施の形態では、装置立ち上がり時にリセット信号C(クロック信号)、リセット信号B(受信電圧)、リセット信号A(内部回路電圧)の順でリセット状態がリセット解除状態とされ、装置立ち下がり時にリセット信号B(受信電圧)、リセット信号A(内部回路電圧)、リセット信号C(クロック信号)の順でリセット解除状態がリセット状態とされる形態を例示して説明したが、各リセット信号の発出順序はこれに限られず、実際の設計条件等に応じて適切な順序としてよい。また、各リセット信号の発出順序は、閾値(Vtv1〜Vtv4、Vtc1〜Vtc2)を調整することにより変更することができる。これらの閾値については、例えば受信装置10の設計段階において、実験あるいはシミュレーション等により設定しておいてもよい。
[第2の実施の形態]
図3を参照して、本実施の形態に係る受信装置10aについて説明する。受信装置10aは、上記実施の形態に係る受信装置10の各リセット信号(リセット信号A、リセット信号B、リセット信号C)に対するマスク機能を設けた形態である。受信装置10aと送信装置40によって本実施の形態に係る通信装置1aが構成されている。送信装置40は、上記実施の形態に係る通信装置1の送信装置40と同じものである。なお、図3では不揮発性メモリ14の図示を省略しているが、不揮発性メモリ14は必要に応じて設ければよいもので、必須のものではない。
図3に示すように、受信装置10aは、受信装置10に対しテスト部30、OR回路32、34、36を付加した点が異なる。その他の構成については変更がないので、同様の構成には同じ符号を付し、詳細な説明を省略する。
ここで、受信装置10aに限らず、半導体装置においては、製品出荷前の半導体装置の性能をチェックする評価、あるいは製品出荷時の半導体装置の検査等、内部回路を主体としたテストが行われるのが一般的である。しかしながら、このような場合には上記実施の形態に係る受信装置10のように、内部回路の状態がリセット信号によって制御されていると、逐一リセット信号の生成源(受信電圧監視部18、内部回路電圧監視部22、クロック監視部26)を設定し直す必要があって不便である。そこで、本実施の形態では、テスト時には各リセット信号をマスク可能なように構成されている。
図3を参照して、受信装置10aの動作についてより詳細に説明する。図3に示すように、内部回路電圧監視部22からのリセット信号AはOR回路32を介してAND回路28に入力されている。受信電圧監視部18からのリセット信号BはOR回路34を介してAND回路28に入力されている。クロック監視部26からのリセット信号CはOR回路36を介してAND回路28に入力されている。そして、通常時(受信装置10aの稼働時)にはテスト部30からOR回路32、34、36の各々にLを出力しておく。このことにより、OR回路32、34、36の各々は単純なゲートと等価となり、受信装置10aは上記実施の形態に係る受信装置10と同様に動作する。
一方、テスト時には、テスト部30からOR回路32、34、36の各々にHを出力させる。このことにより、OR回路32、34、36の各々の出力がHに固定され、AND回路28からH、すなわち内部回路12をリセット解除状態とする信号が出力される。このことにより、本実施の形態に係る受信装置10aによれば、テスト時(評価、検査等)において各リセット信号の影響をなくした状態でテストが可能となり、テストの容易化が可能となっている。なお、ここではテスト時にテスト部30からOR回路32、34、36の各々にHを出力させる形態を例示して説明したが、これに限られず、テスト内容によっては、OR回路32、34、36のいずれかにHを出力させる形態としてもよい。
なお、上記各実施の形態では、受信電圧、内部回路電圧、およびクロック信号を監視して各々からリセット信号を発生させる形態を例示して説明したがこれに限られない。例えば、受信電圧または内部回路電圧と、クロック信号の2つを監視し、各々からリセット信号を発生させる形態としてもよい。逆に、内部回路12の動作に必要なその他の条件(例えば、送信装置40から送信される特定の信号等)があれば、その条件が充足されるまでの間はリセット状態をアサートさせる形態としてもよい。
1、1a 通信装置
10、10a 受信装置
12 内部回路
14 不揮発性メモリ
16 電圧生成部
18 受信電圧監視部
20 レギュレータ
22 内部回路電圧監視部
24 クロック抽出部
26 クロック監視部
28 AND回路
30 テスト部
32、34、36 OR回路
40 送信装置
100 通信装置
110 受信装置
112 内部回路
114 不揮発性メモリ
116 電圧生成部
120 レギュレータ
124 クロック抽出部
126 クロック監視部
140 送信装置
ACT、ACR アンテナコイル、Cp1〜Cp4 クロックパルス、i1、i2 電流、Vtc1〜Vtc3、Vtv1〜Vtv6 閾値

Claims (8)

  1. 送信部が供給する電磁波によって内部回路を動作させるための電源およびクロックの供給を受ける半導体装置であって、
    前記電源の供給状態に応じて前記内部回路をリセット状態またはリセット解除状態とする第1の制御信号を生成し、前記第1の制御信号を生成するための前記電源の電圧の第1の閾値を有する電源監視部と、
    前記クロックの供給状態に応じて前記内部回路をリセット状態またはリセット解除状態とする第2の制御信号を生成し、前記第2の制御信号を生成するための前記クロックの振幅の第2の閾値を有するクロック監視部と、
    前記第1の制御信号および前記第2の制御信号のいずれもがリセット解除状態とする信号である場合に、前記内部回路のリセット状態からリセット解除状態への移行を実行し、前記第1の制御信号および前記第2の制御信号のいずれかがリセット状態とする信号である場合に、前記内部回路のリセット解除状態からリセット状態への移行を実行する論理積回路であり、前記第1の閾値および前記第2の閾値の少なくとも一方を調整して、前記第1の制御信号および前記第2の制御信号の発出順序を変更する実行部と、
    を含む半導体装置。
  2. 前記電磁波から前記電源を生成する電圧生成部と、
    前記電磁波から前記クロックを抽出するクロック抽出部と、をさらに含み、
    前記電源監視部は、前記電圧生成部で生成された電圧が第1の閾値以上となった場合に前記内部回路をリセット解除状態とする前記第1の制御信号を生成し、
    前記クロック監視部は、前記クロック抽出部で抽出されたクロックの振幅が第2の閾値以上となった場合に前記内部回路をリセット解除状態とする前記第2の制御信号を生成する
    請求項1に記載の半導体装置。
  3. 前記電圧生成部で生成された電源の電圧を前記内部回路の動作電圧に変換する電圧変換部と、
    前記電圧変換部で変換された前記動作電圧が第3の閾値以上となった場合に前記内部回路をリセット解除状態とする第3の制御信号を生成する動作電圧監視部と、をさらに含み、
    前記実行部は、前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号のすべてがリセット解除状態とする信号である場合に、前記内部回路のリセット状態からリセット解除状態への移行を実行する
    請求項2に記載の半導体装置。
  4. 前記電源監視部は、前記電圧生成部で生成された電圧が第4の閾値未満となった場合に、前記内部回路をリセット状態とする前記第1の制御信号を生成し、
    前記クロック監視部は、前記クロック抽出部で抽出されたクロックの振幅が第5の閾値未満となった場合に、前記内部回路をリセット状態とする前記第2の制御信号を生成し、 前記動作電圧監視部は、前記動作電圧が第6の閾値未満となった場合に、前記内部回路をリセット状態とする前記第3の制御信号を生成し、
    前記実行部は、前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号のいずれかがリセット状態とする信号である場合に、前記内部回路のリセット解除状態からリセット状態への移行を実行する
    請求項3記載の半導体装置。
  5. 記第1の制御信号、前記第2の制御信号、および前記第3の制御信号の各々は2値のデジタル信号である
    請求項3または請求項4に記載の半導体装置。
  6. 前記第1の制御信号、前記第2の制御信号、および前記第3の制御信号のすくなくとも1つの生成を無効化する無効化部をさらに含む
    請求項3〜請求項5のいずれか1項に記載の半導体装置。
  7. 前記送信部が供給する電磁波を受信するアンテナコイルと、
    前記アンテナコイルに接続された請求項1〜請求項6のいずれか1項に記載の半導体装置と、
    を含む通信装置。
  8. 送信部が供給する電磁波によって内部回路を動作させるための電源およびクロックの供給を受けるとともに、前記電源の供給状態に応じて前記内部回路をリセット状態またはリセット解除状態とする第1の制御信号を生成する電源監視部と、前記クロックの供給状態に応じて前記内部回路をリセット状態またはリセット解除状態とする第2の制御信号を生成するクロック監視部と、を含む半導体装置によるリセット方法であって、
    前記電源監視部は、前記第1の制御信号を生成するための前記電源の電圧の第1の閾値を有し、
    前記クロック監視部は、前記第2の制御信号を生成するための前記クロックの振幅の第2の閾値を有し、
    論理積回路である実行部により、前記第1の制御信号および前記第2の制御信号のいずれもがリセット解除状態とする信号である場合に、前記内部回路のリセット状態からリセット解除状態への移行を実行し、前記第1の制御信号および前記第2の制御信号のいずれかがリセット状態とする信号である場合に、前記内部回路のリセット解除状態からリセット状態への移行を実行させ、前記第1の閾値および前記第2の閾値の少なくとも一方を調整して、前記第1の制御信号および前記第2の制御信号の発出順序を変更させる
    リセット方法。
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JPH0863264A (ja) * 1994-08-25 1996-03-08 Fujitsu Ltd パワーオンリセット回路
JPH0877318A (ja) * 1994-09-08 1996-03-22 Toshiba Corp 非接触式情報記録媒体
JPH08115145A (ja) * 1994-10-18 1996-05-07 Toshiba Microelectron Corp 半導体集積回路装置
EP0709774A1 (en) * 1994-10-27 1996-05-01 STMicroelectronics S.r.l. Method and circuit for detecting a fault in a clock signal for microprocessor electronic devices including memory elements
JPH10254501A (ja) * 1997-03-14 1998-09-25 Okuma Mach Works Ltd リセット回路
JP3904859B2 (ja) * 2001-07-30 2007-04-11 シャープ株式会社 パワーオンリセット回路およびこれを備えたicカード
EP1742172B1 (en) * 2004-04-15 2011-01-19 Panasonic Corporation Semiconductor integrated circuit and contactless type information system including the same
JP2006042213A (ja) * 2004-07-29 2006-02-09 Nec Electronics Corp 半導体装置
WO2006117866A1 (ja) * 2005-04-28 2006-11-09 Hitachi Ulsi Systems Co., Ltd. Icタグ

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