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KR102089488B1 - 반도체 장치 - Google Patents

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KR102089488B1
KR102089488B1 KR1020130121898A KR20130121898A KR102089488B1 KR 102089488 B1 KR102089488 B1 KR 102089488B1 KR 1020130121898 A KR1020130121898 A KR 1020130121898A KR 20130121898 A KR20130121898 A KR 20130121898A KR 102089488 B1 KR102089488 B1 KR 102089488B1
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에스케이하이닉스 주식회사
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Abstract

외부 입력 신호의 메타-스테이블 상태를 검출하여 메타-스테이블 감지 신호를 생성하기 위한 메타-스테이블 검출부;및 상기 메타-스테이블 감지 신호에 응답하여 상기 외부 입력 신호를 선택적으로 내부 회로로 전달하기 위한 신호 전달부를 구비하며, 상기 메타-스테이블 검출부는, 상기 외부 입력 신호를 인가받아 상기 외부 입력 신호의 레벨 변환 시점을 감지하여 상태 신호를 생성하기 위한 상태 신호 생성부;및 상기 상태 신호에 따라 상기 외부 입력 신호의 전압 레벨과 기준 레벨을 비교하여, 상기 외부 입력 신호의 메타-스테이블 상태를 나타내는 메타-스테이블 감지 신호를 출력하는 상태 판단부를 포함하는 반도체 장치가 제공되며, 이에 의해 낮은 소비 전력으로 입력 신호의 메타-스테이블 상태를 판단할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 특허문헌은 반도체 설계 기술에 관한 것으로서, 구체적으로 입력 신호의 메타-스테이블(Meta-stable) 상태를 검출하기 위한 메타-스테이블(Meta-stable) 검출 회로를 갖는 반도체 장치에 관한 것이다.
현재 DRAM 또는 반도체 회로의 신호 입력은 시스템의 클럭 신호를 이용하여 수행된다. 이러한 클럭 신호가 외부와 내부의 노이즈 성분에 의해 변동될 경우, 비정상적인 신호 입력이 될 수 있다. 또한, 구성 회로의 불완전성에 의해 입력 신호의 클럭 신호의 마진이 확보되지 않을 경우에 역시 비정상적인 신호 입력으로 인지하여 출력 신호에 영향을 줄 수 있다. 기존의 시스템 구성에서는 로직 회로의 비정상 출력 신호를 판정할 수 없기 때문에 이 비정상 출력 신호를 입력 신호로 하는 다른 로직 회로의 오 동작의 원인이 될 수 있다. 비정상적인 출력은 '하이' 레벨 혹은 '로우' 레벨 상태로 판정할 수 없는 경우를 메타-스테이블(Meta-Stable) 상태라고 한다.
도1은 메타-스테이블 상태를 설명하기 위한 회로도이다.
도1의 (A)는 외부에서 입력되는 신호가 다수의 동기화부를 지나면서 클럭 신호에 동기되어 최종 출력 신호를 출력하는 회로이다.
도1의 (A)를 참조하면, 동기화부는 입력 신호(Input)를 인가받아 클럭 신호(CLK)에 동기되어 출력 신호(Q)를 출력한다. 출력 신호(Q)는 다음 동기화부로 인가되고 클럭 신호(CLK)에 동기되어 출력된다. 동기화부의 직렬 구성에서 클럭 신호(CLK)에 응답하여 입력 신호(Input)를 출력한다. 다수의 동기화부를 지난 신호를 최종 출력 신호(OUT)라고 하면, 각각의 동기화부의 입력 신호에 대해 클럭 신호의 라이징 에지(Rising edge)에 상대적인 타이밍 마진에 따라 입력되는 신호의 메타-스테이블 상태의 발생이 가능해진다. 예컨대, 라이징-에지 트리거 플립-플럽(Rising-edge triggered F/F)의 경우, 입력 신호(Input)는 클럭 신호의 라이징 에지 앞과 뒤로 임의의 일정한 시간 동안 입력 신호를 유지해야 한다. 여기서 라이징 에지 기준 앞의 일정 데이터 유지 시간을 셋업 시간(Setup Time), 뒤를 홀드 시간(Hold Time)이라고 한다. 도1의 (B)를 참조하여, 입력 신호에 따른 각 노드별 파형으로서 메타-스테이블 상태의 발생 원인을 확일할 수 있다. (a)의 경우는 셋업 타임과 홀드 타임 이상으로 마진을 가지며 '하이' 레벨이 입력이 되어 동기화부의 출력이 '하이' 상태를 갖는다. 마찬가지로, (b)는 '로우' 레벨이 인가되어 출력이 '로우' 상태를 갖게 된다. 반면에, (c)와 (d),(e)는 셋업 및 홀드 시간을 만족하지 못하는 입력을 가지고 있어 출력 신호(Q)가 메타-스테이블 상태로 출력하거나 변화 기울기(Transition Slope)가 작은 신호가 발생한다. 이러한 불안정한 신호가 시스템 내의 다수의 동기화 부를 거치면서 최종 출력 신호(OUT)는 최초 입력 신호의 레벨이 아닌 레벨의 판단이 불가한 불확실한 출력 값을 가지게 된다. 이러한 최종 출력 신호(OUT)로 인하여 메모리 시스템에서는 동작 페일(fail)이 발생할 가능성이 높아지게 된다.
본 발명의 실시예들이 해결하고자 하는 기술적 과제는 전력 소모가 적으면서 입력 신호의 메타-스테이블(Meta-stable) 상태를 검출하기 위한 반도체 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 외부 입력 신호의 메타-스테이블 상태를 검출하여 메타-스테이블 감지 신호를 생성하기 위한 메타-스테이블 검출부;및 상기 메타-스테이블 감지 신호에 응답하여 상기 외부 입력 신호를 선택적으로 내부 회로로 전달하기 위한 신호 전달부를 구비하며, 상기 메타-스테이블 검출부는, 상기 외부 입력 신호를 인가받아 상기 외부 입력 신호의 레벨 변환 시점을 감지하여 상태 신호를 생성하기 위한 상태 신호 생성부;및 상기 상태 신호에 따라 상기 외부 입력 신호의 전압 레벨과 기준 레벨을 비교하여, 상기 외부 입력 신호의 메타-스테이블 상태를 나타내는 메타-스테이블 감지 신호를 출력하는 상태 판단부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, 외부 입력 신호를 클럭 신호에 동기시켜 제1 내부 신호를 생성하기 위한 제1 동기화부; 상기 외부 입력 신호를 인가받아 상기 외부 입력 신호의 레벨 변환 시점을 감지하여 상태 신호를 생성하기 위한 상태 신호 생성부; 상기 상태 신호에 따라 상기 제1 내부 신호의 전압 레벨과 기준 레벨을 비교하여, 상기 제1 내부 신호의 메타-스테이블 상태를 나타내는 메타-스테이블 감지 신호를 출력하는 상태 판단부; 및 상기 메타-스테이블 감지 신호에 응답하여 상기 제1 내부 신호를 내부 회로로 전달하는 것을 제어하기 위한 신호 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 메타-스테이블 검출 방법은, 외부 입력 신호의 레벨 변환 시점을 감지하여, 상기 외부 입력 신호의 레벨 변환 시점에 상태 신호를 생성하는 단계; 상기 상태 신호에 응답하여 상기 외부 입력 신호의 전압 레벨을 제1 기준 레벨 및 제2 기준 레벨과 비교하는 단계; 상기 외부 입력 신호의 전압 레벨이 상기 제1 기준 레벨보다 높거나 상기 제2 기준 레벨보다 낮은 경우에 메타-스테이블 감지 신호를 생성하는 단계;및 상기 메타-스테이블 감지 신호에 응답하여 상기 외부 입력 신호를 선택적으로 내부 회로로 전달하는 단계를 포함할 수 있다.
제안된 실시예의 반도체 장치는 입력 신호의 메타-스테이블(Meta-stable) 상태를 신호의 레벨 변환 시점을 감지하여 메타-스테이블 상태를 검출함으로써 반도체 장치의 구동에 대한 전력 소모를 줄일 수 있다.
또한, 제안된 반도체 장치는 메타-스테이블 상태인 신호가 시스템에 적용되지 않도록 제어하여 전체 시스템에서 발생할 수 있는 오동작 미리 방지할 수 있다.
도1은 메타-스테이블 상태를 설명하기 위한 회로도 및 타이밍도.
도2는 본 발명의 일 실시예에 따른 반도체 장치를 도시한 블록 구성도.
도3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 상세 블록 구성도.
도4는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 블록 구성도.
도5는 도2 및 도4의 상태 신호 생성부를 설명하기 위한 상세 회로도.
도6은 도2 및 도4의 상태 판단부를 설명하기 위한 상세 회로도.
도7은 본 발명의 실시예에 따른 반도체 장치의 적용 범위를 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도2는 본 발명의 일 실시예에 따른 반도체 장치를 도시한 블록 구성도이다.
도2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 메타-스테이블 검출부(100)와, 신호 전달부(200) 및 내부 회로(300)를 구비한다. 여기서, 메타-스테이블 검출부(100)는 상태 신호 생성부(110)와 상태 판단부(130)가 포함된다.
메타-스테이블 검출부(100)의 구성 요소 중 상태 신호 생성부(110)는 외부 입력 신호(Ex_INPUT)를 인가받아 외부 입력 신호(Ex_INPUT)의 레벨 변환 시점을 감지하여 상태 신호(STATE_EN)를 생성한다. 참고로, 신호의 토글(Toggle)되는 지점에서 메타-스테이블 상태가 발생할 가능성이 높아진다. 따라서 상태 신호 생성부(110)는 외부 입력 신호(Ex_INPUT)의 레벨이 '하이' 에서 '로우' 레벨로, 혹은 '로우' 에서 '하이' 레벨로 천이되는 시점에 상태 신호(STATE_EN)를 생성하도록 한다.
메타-스테이블 검출부(100)의 구성 요소 중 상태 판단부(130)는 상태 신호(STATE_EN)에 따라 외부 입력 신호(Ex_INPUT)의 전압 레벨과 기준 레벨(VREF)을 비교하여 외부 입력 신호(Ex_INPUT)의 메타-스테이블 상태를 나타내는 메타-스테이블 감지 신호(STATE_DET)를 출력한다.
신호 전달부(200)는 메타-스테이블 감지 신호(STATE_DET)에 응답하여 외부 입력 신호(Ex_INPUT)를 선택적으로 내부 회로(300)로 전달한다. 이에 대한 자세한 설명은 도3을 참조하여 설명하기로 한다.
전술한 구성에 따른 반도체 장치의 전반적인 동작을 설명하면, 반도체 장치는 외부 입력 신호(Ex_INPUT)가 '하이' 레벨 혹은 '로우' 레벨로 변환되는 시점을 감지하여 이를 상태 신호(STATE_EN)로써 생성된다. 생성된 상태 신호(STATE_EN)가 활성화되는 경우에 외부 입력 신호(Ex_INPUT)를 기준 레벨(VREF)과 비교하여 외부 입력 신호(Ex_INPUT)의 메타-스테이블 상태를 판단하게 된다. 메타-스테이블이 발생할 가능성이 있는 시점에만 외부 입력 신호(Ex_INPUT)의 메타-스테이블 상태를 판단한다. 따라서, 메타-스테이블 상태를 판단함에 있어서 전력 소모를 줄일 수 있다.
도3은 도2의 반도체 장치를 설명하기 위한 상세 블록 구성도이다.
도3을 참조하면, 반도체 장치는 메타-스테이블 검출부(100)와, 신호 전달부(200) 및 내부 회로(300)를 구비한다. 메타-스테이블 검출부(100)는 상태 신호 생성부(110)와 상태 판단부(130)가 포함된다. 여기서, 상태 판단부(130)는 레벨 비교부(131)와 감지 신호 출력부(133)가 포함된다. 또한, 신호 전달부(200)는 제1 동기화부(210)와, 신호 제어부(230) 및 제2 동기화부(250)를 구비한다.
전술한 바와 같이, 메타-스테이블 검출부(100)의 구성 요소 중 상태 신호 생성부(110)는 외부 입력 신호(Ex_INPUT)를 인가받아 외부 입력 신호(Ex_INPUT)의 레벨 변환 시점을 감지하여 상태 신호(STATE_EN)를 생성한다.
메타-스테이블 검출부(100)의 구성 요소 중 상태 판단부(130)는 상태 신호(STATE_EN)에 따라 외부 입력 신호(Ex_INPUT)의 전압 레벨과 제1 기준 레벨(Vlow_max) 및 제2 기준 레벨(Vhigh_min)을 비교하여 외부 입력 신호(Ex_INPUT)의 메타-스테이블 상태를 나타내는 메타-스테이블 감지 신호(STATE_DET)를 출력한다. 여기서, 상태 판단부(130)의 구성 요소 중 레벨 비교부(131)는 외부 입력 신호(Ex_INPUT)의 전압 레벨을 제1 기준 레벨인 제1 전압의 최대 레벨(Vlow_max) 및 제2 기준 레벨인 제2 전압의 최소 레벨(Vhigh_min)과 비교한다. 또한, 상태 판단부(130)의 구성 요소 중 감지 신호 출력부(133)는 외부 입력 신호(Ex_INPUT)의 전압 레벨이 제1 기준 레벨(Vlow_max)보다 높은 경우와 제2 기준 레벨(Vhigh_min)보다 낮은 경우에 메타-스테이블 감지 신호(STATE_DET)를 출력하게 된다.
신호 전달부(200)는 메타-스테이블 감지 신호(STATE_DET)에 응답하여 외부 입력 신호(Ex_INPUT)를 선택적으로 내부 회로로 전달한다. 신호 전달부(200)는 외부 입력 신호(Ex_INPUT)를 인가받아 내부 회로로 전달할 때 클럭 신호(CLK)에 동기시키기 위한 동기화 부(210,250)를 구비할 수 있다. 이는, 외부에서 입력되는 신호를 인가받아 클럭 신호에 동기시키는 동기화 부를 거쳐 내부 신호를 생성함으로써, 클럭 신호(CLK)에 동기된 내부 신호가 내부 회로에 사용됨을 의미한다.
제1 동기화부(210)는 외부 입력 신호(Ex_INPUT)를 클럭 신호(CLK)에 동기시켜 제1 내부 신호(In_INPUT1)를 생성한다.
신호 제어부(230)는 제1 내부 신호(In_INPUT1)를 인가받고, 메타-스테이블 감지 신호(STATE_DET)에 응답하여 제1 내부 신호(In_INPUT1)가 내부 회로(300)로 전달되는 것을 제어한다.
제2 동기화부(250)는 신호 제어부(230)에서 출력한 제1 내부 신호(In_INPUT1)를 클럭 신호(CLK)에 동기시켜 제2 내부 신호(In_INPUT2)를 생성하고, 이를 내부 회로(300)로 전달한다.
이때, 제1 및 제2 동기화 부(210,250)는 그 상세회로가 구체적으로 도시되어 있지 않으나 디-플립플롭(D-FF)으로 구성될 수 있다. 디-플립플롭(D-FF)은 데이터단, 클럭단, 출력단을 구비하고, 클럭단으로 클럭 신호(CLK)를 인가받아 데이터 단으로 입력되는 신호를 출력단으로 전달한다. 설명의 용이함을 위해 본 발명의 동기화부는 디-플립플롭(D-FF)으로 설명하였으나, 입력 신호를 클럭 신호에 동기시켜 출력하기 위한 수단이라면 모두 가능하다. 또한, 본 발명의 신호 전달부(200)는 제1 및 제2 동기화부(210,250)로 구성되는 것으로 설명하였으나, 이는 설명의 원활함을 위한 것일 뿐이며 실제로는 더 많거나 더 작은 개수의 동기화부를 포함할 수 있다.
다음으로는 반도체 장치의 동작을 설명하면, 상태 신호 생성부(110)에서 외부에서 입력되는 외부 입력 신호(Ex_INPUT)의 레벨 변환 시점을 감지한다. 상태 신호 생성부(110)는 외부 입력 신호(Ex_INPUT)가 '로우' 또는 '하이' 레벨로 천이되는 시점을 나타내는 상태 신호(STATE_EN)를 생성하게 된다. 생성된 상태 신호(STATE_EN)는 레벨 비교부(131)로 인가된다. 외부 입력 신호(Ex_INPUT)의 전압 레벨은 상태 신호(STATE_EN)에 응답하여 제1 기준 레벨(Vlow_max) 및 제2 기준 레벨(Vhigh_min)과 비교된다. 만약, 외부 입력 신호(Ex_INPUT)의 전압 레벨이 제1 전압의 최대 레벨(Vlow_max)보다 높은 경우와 제2 전압의 최소 레벨(Vhigh_min)보다 낮은 경우에 감지 신호 출력부(133)에서 메타-스테이블 감지 신호(STATE_DET)가 활성화된다. 반면, 외부 입력 신호(Ex_INPUT)의 전압 레벨이 제1 전압의 최대 레벨(Vlow_max)보다 낮은 경우와 제2 전압의 최소 레벨(Vhigh_min)보다 높은 경우에 메타-스테이블 감지 신호(STATE_DET)는 비활성화된다. 활성화된 메타-스테이블 감지 신호(STATE_DET)는 신호 전달부(200)로 인가되어, 신호 전달부(200)의 제어 신호가 된다. 즉, 활성화된 메타-스테이블 감지 신호(STATE_DET)에 의해 신호 제어부(230)는 외부 입력 신호(Ex_INPUIT)가 클럭 신호(CLK)에 동기화된 제1 내부 신호(In_INPUT1)를 제2 동기화부(250)로 전달되지 않도록 제어한다.
본 발명의 반도체 장치는 외부 입력 신호(Ex_INPUT)를 인가받아 반도체 시스템 내부적으로 이용하는 경우에 외부 입력 신호(Ex_INPUT)의 메타-스테이블 상태를 판단하여 외부 입력 신호(Ex_INPUT)의 입력 시점이나 입력 신호의 불완전성으로 인한 불확실한 신호가 반도체 시스템 내에 입력되면서 발생되는 동작 페일을 미리 방지할 수 있게 된다.
참고로, 본 발명은 외부 입력 신호(Ex_INPUT)의 메타-스테이블 상태를 판단할 뿐만 아니라 반도체 메모리 내부에서 생성되는 내부 신호의 메타-스테이블 상태를 판단할 수 있다. 이에 대한 자세한 설명은 도4을 참조하여 설명하고자 한다.
도4는 본 발명의 다른 실시예인 반도체 장치를 도시한 블록 구성도이다.
도4를 참조하면, 반도체 장치는 외부 입력 신호(Ex_INPUT)를 클럭 신호(CLK)에 동기시켜 생성된 제1 내부 신호(In_INPUT1)의 메타-스테이블 상태를 판단하여 내부 회로(600)로 전달하는 것을 제어한다.
먼저, 반도체 장치는 상태 신호 생성부(410)와, 상태 판단부(430)와, 제1 동기화부(510)와, 신호 제어부(530)와, 제2 동기화부(550)와, 내부 회로(600)로 구성된다. 여기서, 상태 판단부(430)는 레벨 비교부(431)와 감지 신호 출력부(433)를 구비한다.
반도체 장치의 구성 요소 중 제1 동기화부(510)는 외부 입력 신호(Ex_INPUT)를 클럭 신호(CLK)에 동기시켜 제1 내부 신호(In_INPUT1)를 생성한다.
반도체 장치의 구성 요소 중 상태 신호 생성부(410)는 외부 입력 신호(Ex_INPUT)를 인가받아 외부 입력 신호(Ex_INPUT)의 레벨 변환 시점을 감지하여 상태 신호(STATE_EN)를 생성한다. 참고로, 신호의 토글(Toggle)되는 지점에서 메타-스테이블이 발생할 가능성이 높아진다. 따라서 상태 신호 생성부(410)는 외부 입력 신호(Ex_INPUT)의 레벨이 '하이' 에서 '로우' 레벨로, 혹은 '로우' 에서 '하이' 레벨로 천이되는 시점에 상태 신호(STATE_EN)를 생성하도록 한다.
반도체 장치의 구성 요소 중 상태 판단부(430)는 상태 신호(STATE_EN)에 따라 제1 내부 신호(In_INPUT1)의 전압 레벨과 제1 기준 레벨(Vlow_max) 및 제2 기준 레벨(Vhigh_min)을 비교하여 제1 내부 신호(In_INPUT1)의 메타-스테이블 상태를 나타내는 메타-스테이블 감지 신호(STATE_DET)를 출력한다. 여기서, 상태 판단부(430)의 구성 요소 중 레벨 비교부(431)는 제1 내부 신호(In_INPUT1)의 전압 레벨을 제1 기준 레벨인 제1 전압의 최대 레벨(Vlow_max) 및 제2 기준 레벨인 제2 전압의 최소 레벨(Vhigh_min)과 비교한다. 또한, 상태 판단부(430)의 구성 요소 중 감지 신호 출력부(433)는 제1 내부 신호(In_INPUT1)의 전압 레벨이 제1 기준 레벨(Vlow_max)보다 높은 경우와 제2 기준 레벨(Vhigh_min)보다 낮은 경우에 메타-스테이블 감지 신호(STATE_DET)를 출력하게 된다.
반도체 장치의 구성 요소 중 신호 제어부(530)는 메타-스테이블 감지 신호(STATE_DET)에 응답하여 제1 내부 신호(In_INPUT1)를 내부 회로(600)로 전달하는 것을 제어한다.
또한, 반도체 장치의 구성 요소 중 제2 동기화부(550)를 구비하여 신호 제어부(530)에서 출력된 제1 내부 신호(In_INPUT1)를 클럭 신호(CLK)에 동기시켜 제2 내부 신호(In_INPUT2)를 생성하고, 이를 내부 회로(600)로 전달할 수 있다.
다음으로는 반도체 장치의 동작을 설명하면, 외부 입력 신호(Ex_INPUT)가 제1 동기화부(510)로 인가되고, 클럭 신호(CLK)에 동기되어 제1 내부 신호(In_INPUT1)가 생성된다. 이때 생성된 제1 내부 신호(In_INPUT1)의 메타-스테이블 상태를 판단하기 위해서 외부에서 입력되는 외부 입력 신호(Ex_INPUT)의 레벨 변환 시점을 감지한다. 외부 입력 신호(Ex_INPUT)를 상태 신호 생성부(410)에 인가하여 외부 입력 신호(Ex_INPUT)가 '로우' 또는 '하이' 레벨로 천이되는 시점을 나타내는 상태 신호(STATE_EN)를 생성한다. 생성된 상태 신호(STATE_EN)는 레벨 비교부(431)로 인가된다. 제1 내부 신호(In_INPUT1)의 전압 레벨은 상태 신호(STATE_EN)에 응답하여 제1 기준 레벨(Vlow_max) 및 제2 기준 레벨(Vhigh_min)과 비교된다. 만약, 제1 내부 신호(In_INPUT1)의 전압 레벨이 제1 전압의 최대 레벨(Vlow_max)부터 제2 전압의 최소 레벨(Vhigh_min) 내에서 감지된다면 감지 신호 출력부(433)에서 메타-스테이블 감지 신호(STATE_DET)를 생성하게 된다. 메타-스테이블 감지 신호(STATE_DET)는 신호 제어부(530)로 인가되어 신호 제어부(530)의 제어 신호가 된다. 즉, 신호 제어부(530)는 메타-스테이블 감지 신호(STATE_DET)가 활성화되면 제1 내부 신호(In_INPUT1)를 메타-스테이블 상태인 페일 신호로 판정되어 제2 동기화부(550)로 전달되지 않도록 한다. 만약, 메타-스테이블 감지 신호(STATE_DET)가 비활성화되면 제1 내부 신호(In_INPUT1)가 메타-스테이블 상태 신호가 아닌 정상 신호로 판단하여 제2 동기화부(550)로 전달되도록 한다. 제2 동기화부(550)는 정상 신호로 전달된 제1 내부 신호(In_INPUT1)를 클럭 신호(CLK)에 동기되어 제2 내부 신호(In_INPUT2)를 생성하여 내부 회로(600)로 전달한다.
본 발명의 실시예인 반도체 장치는 외부 입력 신호(Ex_INPUT)를 인가받아 클럭 신호(CLK)에 동기되어 생성되는 내부 신호가 다음 동기화 부로 전달되기 전에 메타-스테이블 상태를 미리 판단하여 정상 신호가 아닌 페일 신호가 다음 동기화 부에 적용되지 않도록 한다.
도5는 도2 및 도4의 상태 신호 생성부(110,410)를 설명하기 위한 상세 회로도이다.
도5를 참조하면, 상태 신호 생성부는 라이징-에지 트리거 플립플롭(Rising-Edge triggered F/F,111)과, 폴링-에지 트리거 플립플롭(Falling-Edge triggered F/F,113)과, 지연부(115)와 노어 게이트(NOR GATE)를 구비한다.
먼저, 라이징-에지 플립 플롭(711) 및 폴링-에지 플립 플롭(713)은 각각 데이터단(D), 클럭단(CLK), 출력단(Q)과 리셋단(RST)으로 구성된다. 라이징-에지 플립 플롭(711)은 '하이' 레벨의 고정 신호(Fx_HIGH)를 데이터 단(D)으로 입력받으며, 클럭단(CLK)으로 인가된 외부 입력 신호(Ex_INPUT)에 동기되어 '하이' 레벨을 출력단(Q)으로 전달한다. 라이징-에지 플립 플롭(711)은 외부 입력 신호(Ex_INPUT)가 라이징-에지인 시점에 동기되어 '하이' 레벨의 고정 신호(Fx_HIGH)가 출력단(Q)으로 전달된다. 폴링-에지 플립 플롭(713)도 역시 '하이' 레벨의 고정 신호(Fx_HIGH)를 데이터 단(D)으로 입력 받으며, 클럭단(CLK)으로 인가된 외부 입력 신호(Ex_INPUT)에 동기 되어 '하이' 레벨을 출력단(Q)으로 전달된다. 폴링-에지 플립 플롭(713)은 외부 입력 신호(Ex_INPUT)가 폴링-에지인 시점에 동기되어 '하이' 레벨의 고정 신호(Fx_HIGH)가 출력단(Q)으로 전달된다. 각각 라이징-에지 플립 플롭(711) 및 폴링-에지 플립 플롭(713)에서 출력된신호는 노어 게이트(NOR GATE)로 전달되고, 외부 입력 신호(Ex_INPUT)가 '하이' 레벨과 '로우' 레벨인 경우에 상태 신호(STATE_EN)가 '하이' 레벨로 출력되도록 한다.
지연부(715)는 라이징-에지 플립 플롭(711) 및 폴링-에지 플립 플롭(713)에서 출력된 신호를 일정량 지연시킨 신호를 리셋단(RST)로 전달되어 각각의 플립 플롭(711,713)을 초기화한다. 지연부(715)의 지연량을 조절하므로써 각각의 플립 플롭(711,713)의 초기화 시간을 설정하여 상태 신호(STATE_EN)가 활성화되는 시간을 조절할 수 있다.
도6은 도2 및 도4의 상태 판단부를 설명하기 위한 상세 회로도이다.
도6을 참조하면, 상태 판단부는 레벨 비교부(831)와 감지 신호 출력부(833)를 구비한다. 여기서 레벨 비교부(831)는 입력 신호(INPUT)의 전압 레벨을 제1 전압의 최대 레벨(Vlow_max)을 판단하기 위한 제1 비교부(831a)와, 입력 신호(INPUT)의 전압 레벨을 제2 전압의 최소 레벨(Vhigh_min)을 판단하기 위한 제2 비교부(831b)를 구비한다. 이때, 입력 신호(INPUT)는 도2의 외부 입력 신호(Ex_INPUT) 혹은 도4의 제1 내부 신호(In_INPUT1)로서 메타-스테이블 상태를 판단하기 위한 신호를 의미한다.
제1 비교부(831a)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 소스-드레인 경로를 가지는 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)와 제1 NMOS 트랜지스터(MN1)및 제2 NMOS 트랜지스터(MN2)로 구성되며 전류-미러 형태를 가진다. 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)와 접지 전압(VSS) 사이에 소스-드레인 경로를 가지며, 상태 신호(STATE_EN)에 응답하는 게이트로 구성된 제3 NMOS 트랜지스터(MN3)가 구비된다. 제1 PMOS 트랜지스터(MP1)는 제1 전압 최대 레벨(Vlow_max)의 신호에 응답하고, 제2 PMOS 트랜지스터(MP2)는 입력 신호(INPUT)에 응답하는 게이트로 구성된다. 제1 및 제2 NMOS 트랜지스터의 게이트는 제1 PMOS 트랜지스터(MP1)의 드레인과 접속된다. 또한, 제2 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN2) 사이에 출력 노드(A)가 연결된다. 제 1 비교부(831a)는 전류 미러 형태로 구성되기 때문에 상태 신호(STATE_EN)가 활성화 되고, 제1 전압의 최대 레벨(Vlow_max)과 입력 신호(INPUT)에 응답하여 전원 전압(VDD)와 접지 전압(VSS) 사이에 전류 패스가 형성된다. 이때, 제1 전압의 최대 레벨(Vlow_max)와 입력 신호(INPUT)에 따라 흐르는 전류의 크기로 출력 노드(A)의 레벨이 결정된다. 만약, 입력 신호(INPUT)의 전압 레벨이 제1 전압의 최대 레벨(Vlow_max)보다 높다면, 출력 노드(A)는 '로우' 레벨로 출력된다. 입력 신호(INPUT)의 전압 레벨이 제1 전압의 최대 레벨(Vlow_max)보다 낮게 되면, 출력 노드(A)는 '하이' 레벨로 출력된다.
제2 비교부(831b)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 소스- 드레인 경로를 가지는 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)와 제4 NMOS 트랜지스터(MN4) 및 제5 NMOS 트랜지스터(MN5)가 전류-미러 형태를 가진다. 제4 NMOS 트랜지스터(MN4) 및 제5 NMOS 트랜지스터(MN5)와 접지 전압(VSS) 사이에 소스- 드레인 경로를 가지며 상태 신호(STATE_EN)에 응답하는 게이트로 구성된 제6 NMOS 트랜지스터(MN6)가 구비된다. 제4 NMOS 트랜지스터(MN4)의 게이트는 제2 전압 최소 레벨(Vhigh_min)의 신호에 응답하고, 제5 NMOS 트랜지스터(MN5)는 입력 신호(INPUT)에 응답하는 게이트로 구성된다. 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)의 게이트는 서로 연결되어 제4 PMOS 트랜지스터(MP4)와 제5 NMOS 트랜지스터(MN5)의 드레인에 접속된다. 또한, 제4 PMOS 트랜지스터(MP4)와 제5 NMOS 트랜지스터(MN5) 사이에 출력 노드(B)가 연결된다. 제2 비교부(831b)는 전류 미러 형태로 구성되기 때문에 상태 신호(STATE_EN)가 활성화 되고, 제2 전압의 최소 레벨(Vhigh_min)과 입력 신호(INPUT)에 응답하여 전원 전압(VDD)와 접지 전압(VSS) 사이에 전류 패스가 형성된다. 이때, 제2 전압의 최소 레벨(Vhigh_min)과 입력 신호(INPUT)에 따라 흐르는 전류의 크기로 출력 노드(B)의 레벨이 결정된다. 만약, 입력 신호(INPUT)의 전압 레벨이 제2 전압의 최소 레벨(Vhigh_min)보다 높다면, 출력 노드(B)는 '로우' 레벨로 출력된다. 입력 신호(INPUT)의 전압 레벨이 제2 전압의 최소 레벨(Vhigh_min)보다 낮다면, 출력 노드(B)는 '하이' 레벨로 출력된다.
감지 신호 출력부(833)는 제1 비교부(831a)의 출력 노드(A)와 제2 비교부(831b)의 출력 노드(B)가 각각 인버터 체인을 지나 난드 게이트(NAND GATE)로 입력된다.
따라서, 상태 판단부는 제1 비교부(831a)에서 '로우' 레벨의 신호와 제2 비교부(831b)에서 '하이' 레벨의 신호가 출력되면 메타-스테이블 감지 신호(STATE_DET)를 '하이' 레벨로 출력한다. 제1 비교부(831a)의 '로우' 레벨 및 제2 비교부(831b)에서 '하이' 레벨 이외의 신호 레벨이 출력되면 메타-스테이블 감지 신호(STATE_DET)는 '로우' 레벨로 출력된다. 참고로, 메타-스테이블 감지 신호(STATE_DET)가 '하이' 레벨로 활성화되고, '로우' 레벨로 비활성화되는 것은 설계자에 의해 얼마든지 변경이 가능하다.
도7은 본 발명의 실시예인 반도체 장치의 이해를 돕기 위한 타이밍도이다.
도7을 참조하면, 정상 상태(A)와 메타-스테이블 상태(B)를 확인할 수 있다. 먼저, 정상 상태(A)는 입력 신호(INPUT)의 전압 레벨이 접지 전압(VSS) 레벨부터 제1 전압의 최대 레벨(Vlow_max) 사이에 존재하거나, 제2 전압의 최소 레벨(Vhigh_min)부터 전원 전압(VDD) 사이에 존재하는 경우이다. 이때는 메타-스테이블 감지 신호(STATE_DET)는 '로우' 레벨로 비활성화됨을 나타낸다. 반면, 메타-스테이블 상태(B)는 입력 신호(INPUT)의 전압 레벨이 제1 전압의 최대 레벨(Vlow_max)부터 제2 전압의 최소 레벨(Vhigh_min) 사이에 존재하게 되는 경우로, 메타-스테이블 감지 신호(STATE_DET)는 '하이' 레벨로 활성화되게 된다. 참고로, 입력 신호(INPUT)는 앞서 설명하였듯이 외부 입력 신호(Ex_INPUT)일 수 있으며, 외부 입력 신호(Ex_INPUT)를 인가받아 다수의 동기화 부를 통해 클럭 신호(CLK)에 동기되어 출력된 내부 신호일 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리에 인가되는 외부 신호 또는 외부 신호를 이용하여 생성된 내부 신호의 메타-스테이블 상태를 인지하고, 이를 이용하여 외부 신호 또는 내부 신호를 이용하는 다른 회로에 전달되지 않도록 한다. 따라서, 메타-스테이블 상태인 페일 동작을 유발하는 신호를 판별하므로써 반도체 메모리 및 반도체 시스템의 오동작을 사전에 방지할 수 있다.
또한, 메타-스테이블 상태가 발생할 가능성이 있는 레벨 변환 시점을 감지하여 메타-스테이블 검출 동작 여부를 결정하므로 전력 소모를 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100:메타-스테이블 검출부 110,410:상태 신호 생성부
130,430:상태 판단부 131,431,831:레벨 비교부
133,433,833:감지 신호 출력부 200:신호 전달부
210,510:제1 동기화부 230,530:신호 제어부
250,550:제2 동기화부 300,600:내부 회로
711:라이징-에지 트리거 플립플롭 713:폴링-에지 트리거 플립플롭
715:지연부 831a:제1 비교부
831b:제2 비교부

Claims (15)

  1. 외부 입력 신호의 메타-스테이블 상태를 검출하여 메타-스테이블 감지 신호를 생성하기 위한 메타-스테이블 검출부;및
    상기 메타-스테이블 감지 신호에 응답하여 상기 외부 입력 신호를 선택적으로 내부 회로로 전달하기 위한 신호 전달부
    를 구비하며,
    상기 메타-스테이블 검출부는,
    상기 외부 입력 신호를 인가받아 상기 외부 입력 신호의 레벨 변환 시점을 감지하여 상태 신호를 생성하기 위한 상태 신호 생성부;및
    상기 상태 신호에 따라 상기 외부 입력 신호의 전압 레벨과 기준 레벨을 비교하여, 상기 외부 입력 신호의 메타-스테이블 상태를 나타내는 메타-스테이블 감지 신호를 출력하는 상태 판단부
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    제1 전압은 상기 외부 입력 신호를 로우 레벨로 판단하기 위한 최소 전압 레벨이고, 제2 전압은 상기 외부 입력 신호를 하이 레벨로 판단하기 위한 최대 전압 레벨이며,
    상기 기준 레벨은,
    상기 제1 전압의 최대 레벨부터 상기 제2 전압의 최소 레벨 내의 범위인 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 상태 판단부는,
    상기 외부 입력 신호의 전압 레벨을 상기 제1 및 제2 전압의 최대 레벨과 각각 비교하기 위한 레벨 비교부;및
    상기 레벨 비교부의 출력 신호에 응답하여 상기 메타-스테이블 감지 신호를 출력하기 위한 감지 신호 출력부
    를 구비하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 레벨 비교부는,
    상기 외부 입력 신호의 전압 레벨을 상기 제1 전압의 최대 레벨과 비교하기 위한 제1 비교부와,
    상기 외부 입력 신호의 전압 레벨을 상기 제2 전압의 최소 레벨과 비교하기 위한 제2 비교부
    를 구비하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 감지 신호 출력부는,
    상기 외부 입력 신호의 전압 레벨이 상기 제1 전압의 최대 레벨보다 높은 경우와 상기 제2 전압의 최소 레벨보다 낮은 경우에 상기 메타-스테이블 감지 신호를 활성화시키고,
    상기 외부 입력 신호의 전압 레벨이 상기 제1 전압의 최대 레벨보다 낮은 경우와 상기 제2 전압의 최소 레벨보다 높은 경우에 상기 메타-스테이블 감지 신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 신호 전달부는,
    상기 외부 입력 신호를 클럭 신호에 동기시켜 제1 내부 신호를 생성하기 위한 제1 동기화부;및
    상기 제1 내부 신호를 인가받고, 상기 메타-스테이블 감지 신호에 응답하여 상기 제1 내부 신호를 상기 내부 회로로 전달하는 것을 제어하기 위한 신호 제어부
    를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 신호 제어부에서 출력된 상기 제1 내부 신호를 상기 클럭 신호에 동기시켜 제2 내부 신호를 생성하고, 상기 제2 내부 신호를 상기 내부 회로로 전달하기 위한 제2 동기화부
    를 더 포함하는 반도체 장치.
  8. 외부 입력 신호를 클럭 신호에 동기시켜 제1 내부 신호를 생성하기 위한 제1 동기화부;
    상기 외부 입력 신호를 인가받아 상기 외부 입력 신호의 레벨 변환 시점을 감지하여 상태 신호를 생성하기 위한 상태 신호 생성부;
    상기 상태 신호에 따라 상기 제1 내부 신호의 전압 레벨과 기준 레벨을 비교하여, 상기 제1 내부 신호의 메타-스테이블 상태를 나타내는 메타-스테이블 감지 신호를 출력하는 상태 판단부; 및
    상기 메타-스테이블 감지 신호에 응답하여 상기 제1 내부 신호를 내부 회로로 전달하는 것을 제어하기 위한 신호 제어부
    를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    제1 전압은 상기 제1 내부 신호를 로우 레벨로 판단하기 위한 최소 전압 레벨이고, 제2 전압은 상기 제1 내부 신호를 하이 레벨로 판단하기 위한 최대 전압 레벨이며,
    상기 기준 레벨은
    상기 제1 전압의 최대 레벨부터 상기 제2 전압의 최소 레벨 내의 범위인 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 상태 판단부는,
    상기 제1 내부 신호의 전압 레벨과 상기 제1 및 제2 전압의 레벨과 각각 비교하기 위한 레벨 비교부;및
    상기 레벨 비교부의 출력 신호에 응답하여 상기 메타-스테이블 감지 신호를 출력하기 위한 감지 신호 출력부
    를 구비하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 레벨 비교부는,
    상기 제1 내부 입력 신호의 전압 레벨을 상기 제1 전압의 최대 레벨과 비교하기 위한 제1 비교부와,
    상기 제1 내부 입력 신호의 전압 레벨을 상기 제2 전압의 최소 레벨과 비교하기 위한 제2 비교부
    를 구비하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 감지 신호 출력부는,
    상기 제1 내부 신호의 전압 레벨이 상기 제1 전압의 최대 레벨보다 높은 경우와 상기 제2 전압의 최소 레벨보다 낮은 경우에 상기 메타-스테이블 감지 신호를 활성화시키고,
    상기 제1 내부 신호의 전압 레벨이 상기 제1 전압의 최대 레벨보다 낮은 경우와 상기 제2 전압의 최소 레벨보다 높은 경우에 상기 메타-스테이블 감지 신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 신호 제어부에서 출력된 상기 제1 내부 신호를 상기 클럭 신호에 동기시켜 제2 내부 신호를 생성하고, 상기 제2 내부 신호를 상기 내부 회로로 전달하기 위한 제2 동기화부
    를 더 포함하는 반도체 장치.
  14. 외부 입력 신호의 레벨 변환 시점을 감지하여, 상기 외부 입력 신호의 레벨 변환 시점에 상태 신호를 생성하는 단계;
    상기 상태 신호에 응답하여 상기 외부 입력 신호의 전압 레벨을 제1 기준 레벨 및 제2 기준 레벨과 비교하는 단계;
    상기 외부 입력 신호의 전압 레벨이 상기 제1 기준 레벨보다 높거나 상기 제2 기준 레벨보다 낮은 경우에 메타-스테이블 감지 신호를 생성하는 단계;및
    상기 메타-스테이블 감지 신호에 응답하여 상기 외부 입력 신호를 선택적으로 내부 회로로 전달하는 단계
    를 포함하는 반도체 장치의 메타-스테이블 검출 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    제1 전압은 상기 외부 입력 신호를 로우 레벨로 판단하기 위한 최소 전압 레벨이고, 제2 전압은 상기 외부 입력 신호를 하이 레벨로 판단하기 위한 최대 전압 레벨이며,
    상기 제1 기준 레벨은 상기 제1 전압의 최대 레벨이며, 상기 제2 기준 레벨은 상기 제2 전압의 최소 레벨인 반도체 장치의 메타-스테이블 검출 방법.
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