WO2006117866A1

WO2006117866A1 - Ｉｃタグ

Info

Publication number: WO2006117866A1
Application number: PCT/JP2005/008205
Authority: WO
Inventors: Yoshihiro Fukao; Kousuke Tsuji; Hidekazu Fukuda; Yoshihiko Inoue; Hiroyuki Shigehisa
Original assignee: Hitachi Ulsi Systems Co., Ltd.
Priority date: 2005-04-28
Filing date: 2005-04-28
Publication date: 2006-11-09
Also published as: JP4680256B2; JPWO2006117866A1

Abstract

　例えば、不揮発性メモリアレイＮＶＭ＿ＡＲＹを、一般ユーザが利用可能な記憶領域ＮＭＬ＿ＡＲＡと特定ユーザが利用可能な拡張記憶領域ＥＸＴＤ＿ＡＲＡとで構成し、ＥＸＴＤ＿ＡＲＡに、レギュレータ回路のトリミングデータを格納する領域ＴＲＩＭ＿ＡＲＡとセキュリティ関連のデータを格納する領域ＳＥＣＵ＿ＳＷを設ける。トリミングデータおよびセキュリティ関連のデータは、例えば、ＶＲＥＧ＿ＤＥＴが発生するレギュレータ回路の立ち上がり検出信号と、ＰＲＥ＿ＤＥＴが発生するプリアンブル開始の検出信号とのＡＮＤ出力をトリガとして、メモリ制御回路ＮＶＭ＿ＣＴＬを介してＮＶＭ＿ＡＲＹより読み出される。読み出されたトリミングデータは、レギュレータ回路に設定され、セキュリティ関連のデータは、例えばユーザに対するＥＸＴＤ＿ＡＲＡの解放／非解放を設定するためなどに使用される。

Description

明細書

ICタグ

技術分野

[0001] 本発明は、 ICタグに関し、特に、パッシブ型の ICタグに適用して有効な技術に関するものである。

背景技術

[0002] 本発明者が検討したところによれば、 ICタグの技術に関しては、以下のような技術が考えられる。

[0003] ICタグとは、記憶媒体、無線通信機能およびアンテナなどを備えた小型のデバイスのことを指す。 ICタグは、「無線タグ」、「電子タグ」、または「RFID (Radio Frequen cy Identification)タグ」などと呼ばれることもある。その外形は、例えば、直径 2cm 程度のコイン型や、長さ 5cm程度のスティック型や、キャッシュカード程度のラベル型およびカード型など様々な形体が存在する。

[0004] このような ICタグは、その記憶媒体に情報を備えて、る。そして、その情報は、リーダライタなどと呼ばれる装置を用い、無線によって読み出すことが可能となっている。近年では、例えば、製品組み立て工程において ICタグを用いた工程管理を行ったり、また、バーコードの代わりに ICタグを用いて商品管理を行ったりする試みがなされている。

[0005] ところで、 ICタグは、その電源供給方法の違!、からアクティブ型とパッシブ型に大別される。アクティブ型の ICタグは、電池等を搭載することで動作に必要な電力を得る。一方、ノッシブ型の ICタグは、電池等を搭載せず、リーダライタとの無線通信を通じて動作に必要な電力を得る。すなわち、リーダライタ力も送られてくる電波を、信号として使用するのみでなぐ電波エネルギーとして電力に変換して使用する。

[0006] なお、 ICタグとリーダライタとの間の通信で使用される電波は、規格によって周波数帯が定められている。その一例として、電磁誘導方式を用いる 13. 56MHz帯やマイクロ波方式を用いる 2. 45GHz帯などが挙げられる。この内、 2. 45GHz帯の規格は、国際標準規格である ISO18000— 4に定められている。通常、 2. 45GHz帯の電波は、 13. 56MHz帯に比べて通信距離が長ぐ例えば lm程度の通信距離を備えている。また、最近では、更に通信距離を伸ばせる周波数帯として、 900MHz帯の電波が着目されている。

発明の開示

発明が解決しょうとする課題

[0007] ところで、前記のような ICタグの技術にっ、て、本発明者が検討した結果、以下のようなことが明ら力となった。

[0008] 例えば、前述したような標準規格 ISO18000— 4には、 ICタグとリーダライタとの間の信号送受信の手順が定められている。この規格の中では、 ICタグへの入力信号に対して同期を取るための信号フォーマットや、スタートビット等の規定はある力特に具体的な回路についての規定はない。

[0009] リーダライタ力も ICタグへのデータの送受信は、リーダライタによる ICタグの指定とアドレスの指定によって行われる。例えば、 READコマンドの場合、 ICタグは、記憶媒体から固有の ID値を読み出し、その ID値とリーダライタが指定した ID値とがー致した場合に、リーダライタが指定したアドレスのデータを記憶媒体力も読み出してリーダライタに返信する。

[0010] こうした中、このような ICタグには、例えば次のような問題が考えられる。

[0011] 第 1に、 ICタグの動作の信頼性に関する問題が挙げられる。例えば、前述したようなパッシブ型の ICタグは、リーダライタカゝら送信される搬送波を整流して電源電圧を生成する。この搬送波の入力電圧レベルは、通信時におけるリーダライタと ICタグの距離に依存し、近距離では大きぐ遠距離では小さくなる。このため、この電源電圧をそのまま ICタグ内の記憶媒体等の動作電源にすると、例えば 1. 5V〜4V程度のばらつきが生じ、記憶媒体等の動作保証範囲を外れる恐れがある。そこで、記憶媒体等の動作電源を安定化させるため、レギユレータ回路を設けることが考えられる。しかしながら、 ICタグ内にレギユレータ回路を搭載する場合でも、レギユレータ回路のプロセスばらつき等によって、その出力電圧がばらつき、これに伴う信頼性の低下が懸念される。

[0012] 第 2に、 ICタグのデータセキュリティに関する問題が挙げられる。 ICタグにおいては、前述したように ID値が一致すれば記憶媒体の情報を読むことが可能である。したがつて、 ID値さえわ力ていれば、汎用的なリーダライタを用いた遠隔操作によって容易に記憶媒体内の情報を盗用することが可能である。勿論、読まれても問題がない情報しか ICタグ内に記憶させな、と、うような使、方であれば特に盗用されても支障はないが、場合によっては、自由に読めるデータとそうでないデータとを使い分けたい時などがある。

[0013] そこで、本発明の目的は、 ICタグの信頼性を向上させることにある。また、本発明の他の目的は、 ICタグのデータセキュリティを向上させることにある。また、更には、 ICタグの低コストィ匕を実現することにある。

[0014] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

[0015] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

[0016] 本発明による ICタグは、不揮発性メモリとレギユレータ回路を含むパッシブ型の ICタグであり、不揮発性メモリ内に、レギユレータ回路が発生する内部電源電圧の値を調整するためのトリミングデータを備え、これを読み出してレギユレータ回路に反映するものとなっている。このようにトリミングデータを不揮発性メモリ内に備えることで、プロセスばらつきなどによる内部電源電圧のばらつきを低コストまたは小面積で抑制でき、 ICタグの信頼性を向上させることが可能となる。

[0017] ここで、不揮発性メモリからのトリミングデータの読み出しは、リーダライタからの電力供給を受けてレギユレータ回路が立ち上がり、これに伴い不揮発性メモリに対して動作可能な電圧レベルが供給された後で行う必要がある。そして、更に、リーダライタからの同期信号に対応して、 ICタグ内での内部クロックの同期が完了する前に行うことが望ましい。すなわち、内部クロックの同期後では、トリミングデータの反映に伴い内部電源電圧が変化し、これに伴い同期が外れることが懸念される。したがって、同期が完了する前に反映させておくことで、安定した内部クロックを生成でき、 ICタグの信頼性が向上する。 [0018] また、リーダライタは、通常、電力供給のための信号の後に例えば 10サイクル程度の同期信号を送信するが、この同期信号の始まり（すなわち、最初の信号エッジ)をトリガとして、トリミングデータの読み出しを行ってもよい。通常、このトリガの時点前に、レギユレータ回路は既に立ち上がっており、このトリガの時点力クロック再生回路などによって同期信号とほぼ同一クロック周期の内部クロック信号が生成され始める。したがって、不揮発性メモリをこの内部クロック信号を用いて動作させることができるため、トリミングデータの読み出しが容易となる。なお、このトリガを用いた場合でも、リーダライタから同期信号が送信されている時間内に (すなわち、同期が完全に確定する前に）トリミングデータの読み出しおよび反映を十分に行うことが可能である。

[0019] また、本発明による ICタグは、不揮発性メモリとレギユレータ回路を含むパッシブ型の ICタグであり、不揮発性メモリ内に、第 1記憶領域および第 2記憶領域を備え、第 1 記憶領域のみにアクセス可能な第 1モードと、第 1記憶領域と第 2記憶領域の両方にアクセス可能な第 2モードとを有するものとなっている。そして、前記第 2記憶領域には、第 1モードか第 2モードかを設定するための第 1データが格納されている。

[0020] このような構成において、リーダライタ力もの電力供給を受けてレギユレータ回路が立ち上がり、これに伴!、不揮発性メモリに対して動作可能な電圧レベルが供給された後で、まず、不揮発性メモリから第 1データが読み出される。そして、この第 1データと ICタグ内に予め設けてある特定値とを比較判定し、第 1モードか第 2モードかを切り替える。これによつて、 1個の ICタグを用いて、リーダライタからの見かけ上の記憶領域が異なる 2種類の ICタグを容易に実現できる。

[0021] したがって、例えば、第 1記憶領域を一般ユーザへの開放領域とし、第 2記憶領域を特定ユーザのみが使用可能なセキュリティ領域とすると、製造段階で第 1データを設定することで、一般ユーザに向けたセキュリティ領域を持たない ICタグと、特定ュ一ザに向けたセキュリティ領域を備えた ICタグとを実現できる。

[0022] また、この第 2記憶領域に、第 1データにカ卩えて、更に第 2記憶領域へのアクセス可否を認証するための第 2データを格納するとよい。この第 2データは、リーダライタからセキュリティコードが送信された際にこのセキュリティコードと比較され、 ICタグは、これが一致した場合にのみ第 2記憶領域へのアクセスを許可する。 [0023] したがって、第 2記憶領域が開放されている ICタグ (すなわち第 2モードの ICタグ）であっても、セキュリティコードの認証に成功しない限り第 2記憶領域へのアクセスが不可能となり、データセキュリティが向上する。なお、この第 2データは、この第 2データを知っている特定ユーザのみが書き換えられるようにするとよい。そうすると、必要に応じてセキュリティコード (すなわち第 2データ）を変更することができる。また、この第 1および第 2データに加えて、 ICタグ内に第 2記憶領域へアクセスするための独自コマンドを設けると、更にデータセキュリティを向上させることが可能となる。

[0024] また、本発明による ICタグは、前述した第 2記憶領域内に、前述した第 1データおよび第 2データに加えてトリミングデータを備えたものとなっている。この場合、不揮発性メモリに対して動作可能な電圧レベルが供給された後で、まず、トリミングデータが読み出され、次いで第 1データが読み出される。そして、前述したようなトリミングデータの反映と共に、第 1データを用いてセキュリティ関連の処理が行われる。さらにリーダライタ力も独自コマンドと共にセキュリティコードが発行された際に、第 2データが読み出され、セキュリティコードと一致した場合に、第 2記憶領域へのアクセスが可能となる。これによつて、低コストまたは小面積で ICタグの信頼性の向上と、データセキュリティの向上とを実現できる。

[0025] なお、このトリミングデータと第 1データは、製造段階のみで書き込まれ、以降は読み出しのみ可能で書き換え不可能にすることが望ましい。また、トリミングデータと第 1 データは、第 2記憶領域内の連続したメモリアドレスに格納するとよい。これによつて、例えばアドレスカウンタなどを用いることで、これらのデータを効率的に読み出して所望の処理を行うことが可能となる。

発明の効果

[0026] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、 ICタグの信頼性を向上させることが可能になる。また、 ICタグのデータセキュリティを向上させることが可能になる。また、更には、 ICタグの低コストィ匕を実現できる。

図面の簡単な説明

[0027] [図 1]本発明の一実施の形態による ICタグにおいて、それを含めたシステム構成の一例を示す概略図である。

[図 2]本発明の一実施の形態による ICタグにおいて、その全体構成の一例を示すブロック図である。

[図 3]図 2の ICタグにおいて、リーダライタ力読み出し要求があった際の信号フォーマットの一例を示す説明図であり、 (a)はリーダライタ力も ICタグに向けた信号フォーマットの一例、（b)は ICタグからリーダライタに向けた信号フォーマットの一例を示すものである。

[図 4]図 2の ICタグにおいて、その論理制御回路、 VREG検出回路および不揮発性メモリの一部の構成例を示すブロック図である。

[図 5]図 2および図 4の ICタグにおいて、そのトリミングデータの設定に関連する回路の詳細な構成例を示す回路図である。

[図 6]図 2の ICタグにおいて、その不揮発性メモリのメモリマップの一例を示す説明図である。

[図 7]図 2および図 6の ICタグにおいて、そのセキュリティトランザクションまたは通常動作トランザクションの処理の一例を示すフロー図である。

[図 8]図 7のフローにおいて、セキュリティトランザクションである場合のリーダライタから ICタグに向けた信号フォーマットの一例を示す説明図であり、（a)は、その前半部の信号フォーマット、（b)は、（a)に続く後半部の信号フォーマットである。

発明を実施するための最良の形態

[0028] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知の CMOS (相補型 MOSトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

[0029] なお、図面において、 PMOSトランジスタにはゲートに丸印の記号を付すことで、 N MOSトランジスタと区別することとする。また、図面において、 MOSトランジスタの基板電位の接続は明記してヽな、が、 MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、以降の説明では、標準規格 ISO18000 —4に基づく 2. 45GHz帯で動作するパッシブ型の ICタグを例として説明を行うが、特にこれに限定されるものではなぐ他の周波数帯を備えた ICタグに対しても同様に適用可能である。

[0030] 図 1は、本発明の一実施の形態による ICタグにおいて、それを含めたシステム構成の一例を示す概略図である。図 1に示すシステムは、例えば、リーダライタ RWと、複数の ICタグ TGなどカゝら構成されている。リーダライタ RWは、例えば、電波によって複数の ICタグ TGに電力を供給すると共に、所望の TGとの間で電波による通信を行う。 TGは、 RWからの電波による命令に応じた処理を行い、処理結果を RWに向けて返信する。

[0031] 図 1の ICタグ TGは、フィルム上に、記憶媒体や通信回路等が集積された ICチップとその ICチップに接続されたアンテナとが実装され、長辺方向の大きさが例えば数センチ程度となっている。図 1では、例えばインレットなどと呼ばれる ICタグ TGを示しており、これがパッケージングされることでスティック型やコイン型やカード型などの様々な形状となる。

[0032] 図 2は、本発明の一実施の形態による ICタグにおいて、その全体構成の一例を示すブロック図である。図 2に示す ICタグは、例えば、電源系の回路ブロックと、信号処理系の回路ブロックと、不揮発性メモリ NVMによって構成される。電源系の回路プロックは、例えば、アンテナ ATNに接続された整流回路 RECTと、その出力に接続された電圧リミッタ回路 LMTおよびレギユレータ回路 VREGと、 VREGの電圧を検出する VREG検出回路 VREG— DETなどを含んで!/、る。

[0033] 信号処理系の回路ブロックは、例えば、アンテナ ATNに接続された変調回路 MO DUおよび復調回路 DMODUと、これらの回路と不揮発性メモリ NVMとの間に設けられた論理制御回路 LOG— CTLなどを含んでいる。また、信号処理系の回路ブロックには、発振回路 OSCや、クロック再生回路 CLK— GENや、パワーオンリセット回路 PORなども含まれて、る。

[0034] アンテナ ATNは、リーダライタ RWからの電波を受信し、また、リーダライタ RWに向けて返信を行う。整流回路 RECTは、例えばダイオードブリッジや平滑コンデンサなどを含み、 ATNで受信した交流信号の電波（具体的には 2. 45GHzの搬送波）を整流および平滑ィ匕して直流電源電圧に変換する。この直流電源電圧は、高い場合で例えば 7〜8V程度となる。電圧リミッタ回路 LMTは、トランジスタの耐圧の確保等を目的として RECTによって変換された直流電源電圧を一定の範囲内に制限する。すなわち、例えば、 7〜8V程度の電圧を 5V以下などの直流電源電圧 RFvddに制限する。

[0035] レギユレータ回路 VREGは、 LMTによって制限された直流電源電圧 RFvddを基に、信号処理系の回路ブロックや不揮発性メモリ NVM等に供給する内部電源電圧 Vd dを生成する。 VREG検出回路 VREG— DETは、 RFvddで動作し、 VREGの出力電圧を判定することで VREGの電源立ち上がりを検出する。なお、 VREGおよび VR EG— DETの詳細については図 5で後述する。

[0036] 変調回路 MODUは、リーダライタ RWに返信を行う際に、論理制御回路 LOG— C TLから出力されたベースバンドのデータに基づいて、リーダライタ RWから送信される搬送波に対する変調を行う。具体的には、例えば、 40kHzのベースバンドのデータに対して FM0と呼ばれる符号化を行い、そのデータに基づいてアンテナ ATNのィンピーダンスを変更する。そうすると、 RWから送信された 2. 45GHzの搬送波が AT Nで反射され、 RWは、そのインピーダンスの変化に対応した異なる反射波を受信するため、これを検出することで ICタグからの返信を受け取ることができる。

[0037] 復調回路 DMODUは、リーダライタ RWから ATNを介して受信した電波を復調し、ベースバンドの信号を生成する。具体的には、例えば、 2. 45GHzの搬送波に対して振幅変調などが行われている電波力その信号部分を検波し、また、マンチェスタ一と呼ばれる形式に基づいて復号化を行うことで 40kHzのベースバンドの信号を生成する。この生成された信号は、論理制御回路 LOG— CTLおよびクロック再生回路 CLK— GENへ出力される。

[0038] 論理制御回路 LOG— CTLは、各種ベースバンドの処理を行う。例えば、 DMOD Uを経て入力された信号からコマンドを解読する処理や、コマンドに基づいて NVM に対して記憶データの読み出し又は書き込みを行う処理や、 NVMから読み出した記憶データを MODUに出力する処理などが挙げられる。発振回路 OSCは、例えば、内部電源電圧 Vddが供給され、複数のインバータ回路を含む所謂リングオシレータなどで構成されており、 1MHzのクロック信号を出力する。クロック再生回路 CLK— G ENは、例えば、内部電源電圧 Vddが供給され、 OSCからの 1MHzのクロック信号で動作するカウンタなどを含んで、る。

[0039] このような CLK— GENは、例えば、カウンタ値に基づく周期で内部クロック信号を生成する。そして、このカウンタ値は、 DMODUからの 40kHzのプリアンブル信号（同期信号)が入力された際に、例えば、その複数の立ち上がり Z立ち下がりエッジ間の時間をこのカウンタを用いて計測し、それらを平均化することなどで定められる。これによって、 ATN力受信した電波に同期し、デューティ比が揃った内部クロック信号 (40kHz)を生成することが可能になる。そして、この内部クロック信号は、 LOG— CTL等の内部回路に対する基準クロック信号として使用される。

[0040] パワーオンリセット回路 PORは、レギユレータ回路 VREGの電源立ち上がり又はこれにカ卩えて内部クロック信号の発生を待って各内部回路のリセットを解除する処理や、 VREGの電源立ち下がりを検出して各内部回路をリセットする処理などを行う。不揮発性メモリ NVMは、 Vddが供給され、読み出しおよび書き込みが可能な例えば、 EEPROM (Electronically Erasable and Programmaole Read Only Me mory)や FLASHメモリ等となっている。 NVMは、ここでは、 256バイトの容量を備えるちのとする。

[0041] このような構成において、本発明の主要な特徴は、不揮発性メモリ NVM内に、通常備える IDデータ等にカ卩えて、レギユレータ回路 VREGのトリミングデータと、セキュリティ関連のデータとを備えたことにある。そして、これらのデータを、例えば ISO180 00— 4で規定された標準規格を遵守しながら活用することにある。以降、これらの詳細について説明する。

[0042] 図 3は、図 2の ICタグにおいて、リーダライタ力も読み出し要求があった際の信号フォーマットの一例を示す説明図であり、 (a)はリーダライタ力も ICタグに向けた信号フォーマットの一例、（b)は ICタグ力もリーダライタに向けた信号フォーマットの一例を示すものである。

[0043] 読み出し要求に際し、リーダライタ RWは ICタグに向けて、図 3 (a)に示すような信号フォーマットの電波を出力する。図 3 (a)に示す信号フォーマットは、プリアンブル検出 300と、プリアンプノレ 301と、 Sデリミタ 302と、 =fマンド 303と、 ID304と、ドレス 305と、 CRC306から構成されている。プリアンブル検出 300は、 ICタグの電源立ち上げを目的としており、一定時間連続した ' 1，レベル信号となって、る。

[0044] なお、図示はしな!/、が、実際の電波上での ' 1，レベル信号は、 2. 45GHzの搬送波を' 1 'レベル信号で変調した後の波形となるため、例えば振幅 Aを備えた搬送波となる。一方、実際の電波信号上での' 0'レベル信号は、例えば振幅変調を用いる場合には、 ' 1 'レベル信号の振幅 Aよりも小さい振幅 Bの備えた搬送波となる。

[0045] プリアンブル 301は、 ICタグの同期を目的としており、 '0'レベル信号と' 1 'レベル信号を 9回繰り返した同期信号で構成される。 Sデリミタ 302は、コマンド 303の開始を通知することを目的としており、例えば" 1100111010"信号となっている。コマンド 303は、 8ビットの信号となっており、 READコマンドの場合は例えば" 00001100" 信号となる。 ID304は、送信先の ICタグを特定するための 8バイト（64ビット）の信号である。アドレス 305は、送信先の ICタグにおけるメモリアドレスを指定するものであり、例えば 8ビットの信号となっている。 CRC (Cyclic Redundancy Check) 306は、データ通信が正常に行えた力否かを検査するためのものであり、例えば 16ビットの信号となっている。

[0046] 一方、 ICタグは、図 3 (a)に示したような信号を受信し、それに応じた動作 (ここでは、メモリ読み出し動作)を行い、リーダライタ RWに向けて図 3 (b)に示すような信号フォーマットの返信を行う。図 3 (b)に示す信号フォーマットは、クワイエツト 307と、プリアンプノレ返信 308と、リードデータ 309と、 CRC310から構成される。

[0047] クワイエツト 307は、前述したプリアンブル検出 300と同様に、低下した恐れがある I Cタグの電源を再生成するために設けられた例えば 16ビット分の期間である。ブリアンブル返信 308は、リーダライタ RWに対して返信する同期信号であり、例えば 16ビットとなっている。リードデータ 309は、 RWからの読み出し要求に対応して NVMから読み出したデータに該当する信号であり、例えば 8バイト（64ビット）となっている。 CR C310は、前述したのと同様の信号である。

[0048] そして、このような信号フォーマットにおいて、 ICタグは、リーダライタ RW力も読み出し要求があった際に、それに対応して、例えば、図 3 (a)の下部に示すような動作を行う。まず、この動作における第 1のポイントは、プリアンブルが終了するまでにトリミングデータ (TRIM— DAT)が NVM力も読み出され、なおかつその設定が完了していることである。プリアンブル 301では、図 2で述べたようなクロック再生回路 CLK— GE Nを用いてリーダライタ RWと ICタグの同期が取られる。ここで、仮にプリアンブル 301 の終了後にトリミングデータの設定が完了する場合を想定すると、同期後に CLK— G ENの内部電源電圧 Vddが変動することになり、これに伴う発振回路の周期および力ゥンタ周期の変動等によって同期が外れる恐れがある。

[0049] そこで、プリアンブル 301が終了するまでに、トリミングデータの設定を完了させることで、このような同期の不具合を防止することが可能となる。さらに、トリミングデータの設定後（および同期後）は、このトリミングデータに基づく内部電源電圧 Vddで ICタグを動作させることができる。したがって、プロセスばらつき等に伴う内部電源電圧 Vdd のばらつきが低減され、電源電圧値の不適切による ICタグの誤動作や、過剰な電源電圧値による ICタグの破壊等を防止できる。また、製造工程上の ICタグの歩留まりも向上する。このようなこと力も、 ICタグの信頼性を向上させることが可能になる。また、 I Cタグの製造コスト低減なども可能となる。

[0050] 図 3 (a)の ICタグ動作における第 2のポイントは、 NVMからトリミングデータ（TRIM —DAT)が読み出された後で、なおかつ IDデータ (ID— DAT)が読み出される前にセキュリティスィッチ（SECU—SW)を読み出していることにある。ここで、例えば、 TR IM— DATと SECU— SWを連続するメモリアドレスに格納し、 TRIM— DATと SEC U—SWを連続して読み出すようにしてもよい。そうすると、読み出し時間の短縮と、読み出し電力の低減等が可能になる。

[0051] なお、 SECU— SWの詳細な使用例に関しては、図 6および図 7で後述する。 SEC U—SWの読み出し後の ID— DATの読み出しに関しては、標準規格に基づいて行われる。すなわち、標準規格で規定された NVMのメモリアドレスから ID— DATを読み出し、この ID— DATと、前述したリーダライタ RWから送信された IDとを比較判定することで ICタグの特定が行われる。

[0052] このようなトリミングデータ TRIM— DATおよびセキュリティスィッチ SECU— SWの読み出しは、例えば図 4に示すような構成を用いて行われる。図 4は、図 2の ICタグにおいて、その論理制御回路、 VREG検出回路および不揮発性メモリの一部の構成例を示すブロック図である。なお、ここでは、説明を容易にするため各回路を回路ブロックに分類して説明を行うが、この各回路と回路ブロックの対応関係は勿論これに限定されるものではない。

[0053] 図 4では、論理制御回路 LOG— CTL内に、 Sデリミタ解析回路 S— CTLと、コマンド解析回路 CMD— CTLと、リードライトアドレスレジスタ ADD— REGと、プリアンプル立ち下がり検出回路 PRE— DETとが含まれている。また、 PRE— DETと前述した VREG検出回路 VREG— DETとのアンド回路 ANDも含まれている。そして、これらの回路の出力信号が、不揮発性メモリ NVMに入力される。

[0054] 不揮発性メモリ NVMは、例えば、不揮発性メモリアレイ NVM— ARYと、このメモリアレイを制御するメモリ制御回路 NVM—CTLとに分類される。 NVM— CTL内には、カウント制御回路 CUNT— CTLと、ロード値制御回路 LD— CTLと、アドレスカウンタ ADD— CUNTと、メモリアドレスレジスタ MADD— REGとが含まれて!/、る。

[0055] CUNT— CTLには、 S— CTLおよび CMD— CTLの出力信号と、前述したアンド回路 ANDの出力信号 trgとが入力される。 LD— CTUこは、出力信号 trgと、 S— CT Lおよび ADD— REGの出力信号とが入力される。そして、 CUNT— CTLおよび LD — CTLの出力信号は、アドレスカウンタ ADD— CUNTに入力され、 ADD— CUNT の出力信号が、メモリアドレスレジスタ MADD— REGにセットされる。不揮発性メモリアレイ NVM— ARYでは、この MADD— REGのアドレス値を用いた読み出し動作または書き込み動作が行われる。なお、 MADD— REGのビット幅は、例えば 8ビット幅とする。

[0056] ここで、不揮発性メモリ NVMの記憶領域は、標準規格で規定された通常の記憶領域 NML— ARAに加えて、拡張記憶領域 EXTD— ARAを備えている。 NVMは、例えば 256ノイトとし、 NML— ARAに 128バイトを割り当て、 EXTD— ARAにも 128 バイトを割り当てる。 NML— ARAは、標準規格に従い、アドレスの下位より、 ICタグの IDが格納された ID格納領域 ID— ARAと、ユーザによって使用可能なユーザ領域 USR_ARAとを備える。 EXTD_ARAは、例えばトリミングデータが格納された領域 TRIM— ARAと、セキュリティ関連のデータが格納された領域 (セキュリティスイツチ SECU— SWおよびセキュリティコード SECU— CD)と、固有メモリ領域 SPE— A RAとを備える。

[0057] 次に、図 4の動作について説明する。まず、 VREG検出回路 VREG— DETは、レギユレータ回路 VREGが立ち上がり、その出力電圧が所望の値に達したことを検出する。また、プリアンブル立ち下がり検出回路 PRE— DETは、図 3 (a)のプリアンブル 301における最初の立ち下がり信号を検出する。すなわち、図 3 (a)において、ブリアンブル検出 300からプリアンブル 301に遷移する際の ' 1，レベル信号から' 0，レベル信号への変化を検出する。そして、これらの検出信号のアンド演算を行った出力信号 trgがロード値制御回路 LD— CTLおよびカウント制御回路 CUNT— CTLに入力される。

[0058] LD_CTLは、この出力信号 trgを受けて、予め備えてある初期値 (すなわち、トリミングデータが格納されてある先頭アドレス）をアドレスカウンタ ADD— CUNTに出力する。そして、 ADD— CUNTの出力がメモリアドレスレジスタ MADD— REGにセットされ、次いで、不揮発性メモリアレイ NVM—ARYからトリミングデータの読み出しが開始される。一方、 CUNT— CTLは、出力信号 trgを受けて、 ADD— CUNTにおけるカウントを制御する。したがって、予め設定した分だけアドレスを逐次カウントアツプすることで、トリミングデータを完全に読み出すことが可能になる。更に、トリミングデータとセキュリティ関連のデータが連続して格納されてヽる場合 (すなわち、 TRIM— ARAと SECU— SWが連続する場合）には、カウントを制御することで、両方のデータを続けて読み出すことが可能になる。

[0059] なお、ここでは、レギユレータ回路 VREGの立ち上がりに加えて、プリアンブルの最初の立ち下がりを受けてトリミングデータの読み出しを行っている力、場合によっては、 VREGの立ち上がりのみでトリミングデータの読み出しを行うことも可能である。図 4 の動作で、 VREGの立ち上がり以降に発生するプリアンブルの最初の立ち下がりを条件に加えているのは、 NVMの読み出し動作のタイミングを容易化するためである。すなわち、ここでは、図 2のクロック再生回路 CLK—GENが出力した 40kHzの内部クロック信号に基づいて NVMが動作する構成を前提としており、この 40kHzの内部クロック信号は、プリアンブルの最初の立ち下がりから出力されることになる。したがつて、 VREGの立ち上がりから別のクロック信号を用いて NVMを動作させられる構成であれば、 VREGの立ち上がりのみでトリミングデータの読み出しを行うこともできる。

[0060] Sデリミタ解析回路 S— CTLは、図 3 (a)の Sデリミタ 302に際し、例えばその最初の立ち下がり信号を検出する回路である。 S— CTLは、 TRIM— ARAと SECU— SW が連続しな、場合や、トリミングデータと SECU—SWを個別に読み出した、場合などで使用する。すなわち、 S— CTLの検出信号を起点として、前述したトリミングデータの読み出しと同様に LD— CTLが SECU— SWの先頭アドレスをロードし、 CUNT —CTLが ADD— CUNTを制御することによって NVM— ARYから SECU— SWを完全に読み出す。

[0061] リードライトアドレスレジスタ ADD— REGには、図 3 (a)のアドレス 305で入力された値がセットされる。コマンド解析回路 CMD— CTLは、例えば、図 3 (a)におけるコマンド 303力 1バイト読み出しコマンド力 8バイト読み出しコマンドかを解析する。 1バイト読み出しコマンドの場合は、 ADD— REGの値を LD—CTLおよび ADD— CUNT を介して MADD— REGにセットすることで、当該アドレスの 1バイト分の読み出しが行われる。一方、 8バイト読み出しコマンドの場合は、 1バイト読み出しの動作にカロえて CUNT— CTLが ADD— CUNTを制御することによって 8バイト分の読み出しが行われる。

[0062] 図 5は、図 2および図 4の ICタグにおいて、そのトリミングデータの設定に関連する回路の詳細な構成例を示す回路図である。図 5においては、図 2のレギユレータ回路 VREGと、図 4の VREG検出回路 VREG— DET、プリアンブル立ち下がり検出回路 PRE— DET、アンド回路 AND、不揮発性メモリアレイ NVM— ARYおよびメモリ制御回路 NVM— CTLとが示されて!/、る。

[0063] レギユレータ回路 VREGは、例えば、 2段構成の所謂シリーズレギユレータを備えている。一方のシリーズレギユレータ（第 1シリーズレギユレータ）は、電源電圧 RFvddと接地電圧 GNDの間〖こ PMOSトランジスタ MP 1と可変抵抗 RVが直列に接続され、 MP 1のゲートにアンプ回路 AMP 1の出力が接続された構成となつて、る。可変抵抗 RVは、複数の抵抗が直列接続され、その抵抗間のいずれかの接続ノードを出カノード ND1に接続可能な構成となっている。すなわち、抵抗比の可変によって ND1の電圧を変更可能な構成となっている。そして、この接続ノードの選択は、例えばスイツチ SWの選択によって行われ、この SWの選択は、トリミング設定レジスタ TRIM— RE Gの値に基づいて行われる。なお、ここでは、 SWを 16個として、 TRIM— REGが 16 ビット（2バイト)構成となって!/、る。

[0064] アンプ回路 AMP1は、一方の入力に基準電圧 BIASが入力され、他方の入力に、可変抵抗 RV内の特定の接続ノード ND11からのフィードバック信号が入力される。また、この他方の入力と出力ノード ND 1の間には NMOSトランジスタ MN 1が接続されている。この MN1のゲートは、 VREG検出回路 VREG— DETによって制御される

[0065] 他方のシリーズレギユレータ（第 2シリーズレギユレータ）は、電源電圧 RFvddと接地電圧 GNDの間に PMOSトランジスタ MP2と複数の抵抗 RLが直列に接続され、 MP 2のゲートにアンプ回路 AMP2の出力が接続された構成となっている。アンプ回路 A MP2は、一方の入力に、前述した出力ノード ND1が接続され、他方の入力に、複数の抵抗 RL内のある接続ノード ND21からのフィードバック信号が入力される。また、複数の抵抗 RL内の他の接続ノード ND22は、 VREG検出回路 VREG— DETと接続される。そして、 MP2のドレインからは、内部電源電圧 Vddが出力される。

[0066] VREG検出回路 VREG— DETは、例えば、コンパレータ回路 CMPと、その出力に接続されたインバータ回路 INVによって構成される。なお、 CMPの出力は、前述した NMOSトランジスタ MN1のゲートにも接続される。コンパレータ回路 CMPの一方の入力は、前述した出力ノード ND1に接続され、他方の入力は、前述した接続ノード ND22に接続される。

[0067] アンド回路 ANDは、例えば、 2段構成のフリップフロップ DFF1, DFF2から構成される。 1段目のフリップフロップ DFF1は、前述したインバータ回路 INVの立ち上がりによって、電源電圧 RFvddを DFF2に出力し、 DFF2は、前述したプリアンブル立ち下がり検出回路 PRE— DETの検出信号によって、出力信号 trgを発生する。すなわち、 VREG— DETの出力と PRE— DETの出力との ANDが取られることになる。そして、この ANDの出力信号 trgは、メモリ制御回路 NVM— CTLに出力される。 [0068] 次に、図 5の構成の動作概要について説明する。まず、 VREGが立ち上がる段階では、 CMPの出力力 1 'レベル信号となる。したがって、 MN1がオンであり、出力信号 trgは、 '0'レベル信号となる。この際、 TRIM— REGの出力および SWの状態は不定となって、るが、この MN1のオンによって AMP2に対する接続が確保される。すなわち、 MN1によって、等価的に初期状態での SWの接続点を定めている。

[0069] その後、 MP1の出力が可変抵抗 RVおよび MN1を介して AMP2に入力され、 AM P2の駆動によって MP2がオンになっていく。そして、 ND22の電圧が所望の判定値以上になると (すなわち、 VREGが立ち上がり、 NVMなどが正常に動作可能な電圧レベル以上になると）、 CMPの出力が ' 1，レベル信号から' 0，レベル信号に反転する。これによつて、 MN1はオフとなる。ここで、 ND1の電圧の不定が懸念されるが、 MN1がオフとなる以前のタイミングで TRIM— REGのリセットを行うことで、予めいずれかの SW (例えば Y6)をオンにしておく。

[0070] 一方、 CMP出力の' 0'レベル信号への遷移を受けて、 DFF1から' 1 'レベル信号が出力され、なおかつ、その後のプリアンブル信号の最初の立ち下がりを受けて、 D FF2の出力信号 trgが '0'レベル信号から ' 1，レベル信号に遷移する。これによつて、図 4で述べたような動作が行われ、不揮発性メモリアレイ NVM—ARYから TRIM —REGに向けてトリミングデータの転送が行われる。仮に、 NVMのデータ幅を 8ビットとすると、 2回のデータ転送で TRIM— REGがセットされる。 TRIM— REGがセットされると、それに応じた SWの設定が行われ、所望の内部電源電圧 Vddを発生することが可能になる。なお、 Vddの値は、トランジスタの動作範囲や消費電力等を考慮し、トリミングによって例えば 1. 7Vになるように設定される。

[0071] また、トリミングデータの値は、 ICタグの製造工程 (テスト工程）内において、個々の I Cタグが検査され、各 ICタグ毎に最適な値が求められる。そして、製造工程内において、その最適な値が各 NVMに書き込まれる。ここで、トリミングデータを設定する手段としては、 NVM以外にも広く知られているフューズなどを用いることも可能である。この場合、レギユレータ回路が立ち上がった時には既にトリミングデータを反映した内部電源電圧が生成されているため、特に標準規格と適合させる上での困難性は生じない。 [0072] し力しながら、フューズを用いると、そのフューズ切断に伴う製造コストが増加し、更に回路面積も増加する可能性が生じる。 ICタグにおいては、低コスト化および小面積化の要求が非常に高ぐこのような問題はあまり好ましくない。そこで、 NVMを用い、前述したような構成および方法でトリミングデータを設定すると、標準規格に影響を与えることなぐ低コストおよび小面積で ICタグの信頼性を向上させることが可能となる。更に、 NVMからのトリミングデータの読み出しにカ卩えて、後述するようなセキュリティ関連のデータを続けて読み出すことで、 ICタグの信頼性の向上とデータセキュリティの向上とを効率的に図ることが可能となる。

[0073] つぎに、 NVMに記憶したセキュリティ関連データの使用例について説明する。

[0074] 図 6は、図 2の ICタグにおいて、その不揮発性メモリのメモリマップの一例を示す説明図である。図 6では、例えば NVMにおける 256バイトのメモリマップが示されている。この内、アドレス下位の 128バイトは、標準規格で定義された記憶領域 NML— AR Aであり、例えば ICタグの IDが格納された 8バイトの領域 ID— ARAと、一般ユーザが自由に使用可能な領域 USR— ARAとを含んでいる。なお、 USR— ARA内には、更に製造番号等を格納する領域を設ける場合もある。

[0075] 一方、アドレス上位の 128バイトは、拡張して設けた記憶領域 EXTD— ARAである。その内部には、例えば、 2バイトのトリミングデータの格納領域 TRIM— ARAと、 1 バイトのセキュリティ切り替えデータの格納領域 SECU—SWと、 8バイトのセキユリティコードの格納領域 SECU— CDと、固有メモリ領域 SPE— ARAとを備えている。この EXTD—ARAは、例えば特定ユーザのみが利用可能な領域として活用される。

[0076] SPE— ARAには、特定ユーザの秘密情報などが格納される。 SECU— SWには、セキュリティ機能を有効にする力否かを切り替えるためのデータが格納される。そして、 SECU— SWにある特定コードが格納されている場合は、 EXTD— ARAを解放し、そうでない場合は EXTD— ARAを解放しない。すなわち、 SECU— SWによって 2 つモードを切り替えることになり、一方のモードだと、 NML—ARAのみが使用可能で、他方のモードだと、 NML— ARAと EXTD— ARAの両方が使用可能となる。また、 SECU— CDには、例えば、 SPE— ARAへのアクセス許可を認証するためのセキユリティコードが格納されて、る。 [0077] このような構成において、リーダライタ RWから前述した図 3 (a)と同様の信号フォーマットを受信すると、図 2の ICタグの論理制御回路 LOG— CTLは、例えば、図 7に示すような動作を行う。図 7は、図 2および図 6の ICタグにおいて、そのセキュリティトランザクシヨンまたは通常動作トランザクションの処理の一例を示すフロー図である。図 8 は、図 7のフローにおいて、セキュリティトランザクションである場合のリーダライタから I Cタグに向けた信号フォーマットの一例を示す説明図であり、（a)は、その前半部の信号フォーマット、（b)は、（a)に続く後半部の信号フォーマットである。

[0078] まず、図 7の処理フローの概要について説明する。本実施の形態の ICタグは、互換性がある 2通りの信号フォーマットに対応することが可能となっている。その一方は、図 3 (a)のような通常の信号フォーマットであり、他方は、図 8 (a) , (b)のような、標準規格のコマンドと競合しな、独自コマンド 303aを含む独自に設けた信号フォーマットである。そして、図 3 (a)の信号フォーマットの場合は、通常動作トランザクションとして処理を行、、図 8 (a) , (b)の信号フォーマットの場合は、セキュリティトランザクションとして処理を行う。なお、このどちらのトランザクションを行うかは、 SECU— SWのデータと独自コマンドの受信有無などによって切り分けられる。以下、これらの詳細について説明する。

[0079] まず、 03 (a) ,図 8 (a)のプリアンブル検出 300, 300aおよびプリアンブル 301, 3 Olaの最初の立ち下がりを受けて、前述したように、トリミングデータとセキュリティ関連のデータが連続して読み出される。すなわち、図 6の TRIM— ARA、 SECU— S Wが読み出される。そして、トリミングデータを NVMから VREGに送信する一方、 SE CU— SWのデータは、 NVMから論理制御回路 LOG— CTLに送信され、 LOG— C TL内で保持される。ここで、リーダライタからの入力信号に迅速に対応して ICタグの内部処理を進めるためには、遅くとも図 3 (a) ,図 8 (a)のコマンド 303, 303aの送信が終了するまでには、 SECU— SWのデータが LOG— CTL内で保持されることが望ましい。なお、トリミングデータの直後に 1バイトの SECU— SWを読み出す場合だと、十分にこの条件を満たすことができる。

[0080] その後、図 7に示すように、 LOG— CTLは、 SECU— SWの値を見て、それが特定コードか否かの判定を行う（S701)。そして、特定コードであれば、 EXTD ARAを解放し（S702)、そうでなければ解放を行わない（S707)。すなわち、 SECU— SW に特定コードが記憶されていない場合は、見かけ上 128バイトの NML—ARAのみを備えた ICタグとなる。したがって、この場合、以降のコマンド 303, 303aにおいて独自コマンドを受信した際は認識せず (S708)、通常コマンドを受信した際のみで動作する。すなわち、図 8 (a)の信号フォーマットでは機能せず、図 3 (a)の信号フォーマツトのみで機能する。

[0081] なお、通常コマンドを受信した場合（S709)は、図 3 (a)の信号フォーマットに従い、 ID304と ID— DATの一致判定（S709a)等を含む通常動作を行う（S710)。この通常コマンドを受信して力通常動作を行う際の一連の処理を、ここでは通常動作トランザクシヨンと呼ぶことにする。

[0082] 一方、 SECU— SWに特定コードが記憶され、 EXTD— ARAが解放された場合（S 702)、以降のコマンド 303, 303aが独自コマンドであるか否かを判定する（S703)。独自コマンドでない場合は、通常コマンドの判定が行われ (S709)、図 3 (a)の信号フォーマットに従う通常動作トランザクションとなる。独自コマンドであった場合は、図 8 (a)の信号フォーマットに従い、 ID304aと ID— DATの一致判定が行われる（S703a ) o不一致であった場合は、例えば、リーダライタに対して何も返信しないなどの返信拒否の処理となる（S706)。

[0083] ID304aがー致であった場合は、 LOG— CTLは、 NVMから SECU— CDのデータを読み出して保持する。この際に、リーダライタ力もの入力信号に迅速に対応して I Cタグの内部処理を進めるためには、遅くとも図 8 (a)でのセキュリティコード 31 laの送信が終了するまでには、 SECU— CDのデータが LOG— CTL内で保持されることが望ましい。

[0084] そして、 LOG— CTLは、この読み出した SECU— CDのデータと、図 8 (a)の信号フォーマットに従いリーダライタが送信したセキュリティコード 31 laとを比較する（S70 4)。この結果が一致した場合は、 SPE— ARAへのアクセスを許可し（S705)、不一致の場合は返信拒否とする（S706)。この独自コマンドを受信してから SPE— ARA へのアクセス可否を認証するまでの一連の処理を、ここでは認証トランザクションと呼ぶことにする。そして、この認証トランザクションと後述する固有動作トランザクションを含めてセキュリティトランザクションと呼ぶことにする。

[0085] 認証トランザクションによって SPE—ARAへのアクセスが許可されると、続けて固有動作トランザクションが行われる。固有動作トランザクションでは、図 8 (b)に示すような信号フォーマットに基づ、て、リーダライタ力 SPE— ARAに対して具体的な命令（読み出しまたは書き込みなど）が発せられる。ここで、図 8 (b)に示す信号フォーマットは、図 3 (a)の信号フォーマットと同様な構成となっており、アドレス 305aとして SPE —ARAのアドレスを指定して所望の動作を行うことが可能となっている。

[0086] さらに、図 8 (b)に示す信号フォーマットは、図 8 (a)の信号フォーマットの直後に発せられ、図 8 (b)に示す信号フォーマットの初期段階から、 VREGの内部電源電圧 V ddを維持したままとなっている。すなわち、図 8 (b)では、内部電源電圧 Vddが維持されているため、 NVM力ものトリミングデータやセキュリティ関連データの読み出しは行われない。したがって、認証トランザクションによって認証が行われ、その認証状態を維持したままで固有動作トランザクションが行われることになる。

[0087] 以上のように、 NVM内にセキュリティ関連のデータを備え、標準規格の信号フォーマットに適合するようにそれらのデータの処理を行うことで、 ICタグのデータセキユリティを容易に向上させることが可能になる。また、共通のチップに対して SECU—SW のデータを切り替えることによって、通常の ICタグとセキュリティ機能を備えた ICタグとを実現することができるため、チップの共通化に伴うコストの低減が可能となる。

[0088] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲で種々変更可能であることは、うまでもな!/、。

[0089] 例えば、これまでは、標準規格に基づく 2. 45GHz帯のパッシブ型の ICタグを例として説明を行ったが、他の周波数帯の ICタグにおいても、ほぼ同様の信号フォーマットになると考えられるため、これまでに述べたのと同様な方式を用いてトリミングの設定ゃセキュリティの設定を行うことが可能である。また、アクティブ型の ICタグに対しても、 NVM内にトリミングデータやセキュリティ関連のデータを格納することは有益と考えられる。すなわち、内蔵電池によって、これらのデータを常時保持し続けることは、省電力化の点であまり好ましくないため、実際に動作を行う際にこれまでに述べたのと同様な方式を用いて NVM力データをロードする方式にするとよ、。

産業上の利用可能性

本発明の ICタグは、パッシブ型でなおかつデータセキュリティが必要な ICタグに適用して特に有益なものであり、これに限らず、 ICタグ全般に対して広く適用可能である。

Claims

請求の範囲

[1] リーダライタカゝら無線により送信された電力を用いて電源電圧を生成する回路と、前記電源電圧を変換して内部電源電圧を生成し、なおかつ前記内部電源電圧の値をトリミングデータに基づいて調整可能なレギユレータ回路と、

前記レギユレータ回路の動作の開始に伴い、前記内部電源電圧が所望の電圧レベル以上に達した際に検出信号を発生する電圧検出回路と、

前記リーダライタ力送信された同期信号に基づいて内部クロック信号の同期を行うクロック再生回路と、

前記内部電源電圧が供給される不揮発性メモリとを有する ICタグであって、前記不揮発性メモリに、前記トリミングデータが格納され、

前記電圧検出回路が検出信号を発生した後で、なおかつ前記クロック再生回路による内部クロック信号の同期が確定する前に、前記トリミングデータを前記不揮発性メモリから読み出して前記レギユレータ回路に反映させておくことを特徴とする ICタグ。

[2] 請求項 1記載の ICタグにおいて、さらに、

前記リーダライタ力送信された同期信号における最初のエッジを検出した際に検出信号を出力する信号検出回路を有し、

前記電圧検出回路が検出信号を発生し、なおかつ前記信号検出回路が検出信号を発生した後で、前記クロック再生回路による内部クロック信号の同期が確定する前に、前記トリミングデータを前記不揮発性メモリから読み出して前記レギユレータ回路に反映させておくことを特徴とする ICタグ。

[3] 請求項 1または 2記載の ICタグにおいて、

前記レギユレータ回路は、

第 1電圧を基準電圧として第 1ノードに電圧を出力する第 1シリーズレギユレータと、前記第 1ノードの電圧を基準電圧として第 2ノードに前記内部電源電圧を出力する第 2シリーズレギユレータと、

前記不揮発性メモリから読み出したトリミングデータが保持されるトリミング設定レジスタとを有し、

前記第 1および第 2シリーズレギユレータは、それぞれ、アンプ回路、出カトランジスタおよび直列接続の複数の抵抗を含み、

前記第 1ノードは、

前記トリミング設定レジスタで前記トリミングデータを保持した以降は、前記保持したトリミングデータに基づいて、前記第 1シリーズレギユレータが備える複数の抵抗内の V、ずれかの接続点と接続され、

前記トリミングデータを保持する前は、予め初期状態として定めた前記、ずれかの接続点と接続され、

前記電圧検出回路は、前記トリミングデータを保持する前の前記第 1ノードの電圧と前記第 2ノードの電圧とを比較するコンパレータ回路を含むことを特徴とする ICタグ。

[4] リーダライタカゝら無線により送信された電力を用いて電源電圧を生成する回路と、前記電源電圧を変換して内部電源電圧を生成するレギユレータ回路と、前記レギユレータ回路の動作の開始に伴い、前記内部電源電圧が所望の電圧レベル以上に達した際に検出信号を発生する電圧検出回路と、

前記内部電源電圧が供給され、第 1記憶領域および第 2記憶領域を備えた不揮発性メモリと、

前記不揮発性メモリに対するアクセス制御機能を含む制御回路とを有する ICタグであって、

前記 ICタグは、

前記第 1記憶領域のみにアクセス可能な第 1モードと、

前記第 1記憶領域と前記第 2記憶領域にアクセス可能な第 2モードとを有し、前記第 2記憶領域には、前記第 1モードか前記第 2モードかを設定するための第 1 データが格納され、

前記制御回路は、前記電圧検出回路が検出信号を発生した後に、前記第 1データを前記不揮発性メモリから読み出し、前記第 1データが予め設定してある特定値と同一か否かを判定し、前記特定値と同一であれば前記第 2モードへ移行し、そうでない場合は、前記第 1モードへ移行することを特徴とする ICタグ。

[5] 請求項 4記載の ICタグにおいて、

前記第 2記憶領域には、更に、前記第 2記憶領域へのアクセス可否を認証するための第 2データが格納され、

前記制御回路は、前記電圧検出回路が検出信号を発生した後に、前記第 1データおよび前記第 2データを前記不揮発性メモリから読み出し、前記第 2モードへ移行した場合かつ前記リーダライタ力も送信されたセキュリティコードと前記第 2データとが一致した場合に前記第 2記憶領域へのアクセスを許可することを特徴とする ICタグ。

[6] 請求項 4記載の ICタグにおいて、

前記第 1データの前記不揮発性メモリからの読み出しは、前記リーダライタからのコマンドの送信が終える前に完了することを特徴とする ICタグ。

[7] 請求項 5記載の ICタグにおいて、

前記第 2データの前記不揮発性メモリからの読み出しは、前記リーダライタからのセキユリティコードの送信が終える前に完了することを特徴とする ICタグ。

[8] 請求項 5記載の ICタグにおいて、

前記 ICタグは、更に、前記第 2記憶領域へアクセスするために特別に設けた独自コマンドを有し、

前記リーダライタより前記独自コマンドが送信された後に IDが送信され、次いでセキユリティコードが送信される場合、

前記第 1データの読み出しは、前記独自コマンドの送信が終える前に完了し、前記第 2データの読み出しは、前記セキュリティコードの送信が終える前に完了し、前記制御回路は、前記第 1データの読み出しによって前記第 1モードまたは前記第 2モードへの移行を行ヽ、前記第 2モードへ移行した場合かつ前記リーダライタより前記独自コマンドが送信された場合かつ前記送信された IDと前記 ICタグの IDとが一致した場合かつ前記読み出した第 2データと前記送信されたセキュリティコードとがー致した場合に前記第 2記憶領域へのアクセスを許可することを特徴とする ICタグ。

[9] リーダライタカゝら無線により送信された電力を用いて電源電圧を生成する回路と、前記電源電圧を変換して内部電源電圧を生成し、なおかつ前記内部電源電圧の値をトリミングデータに基づいて調整可能なレギユレータ回路と、

前記レギユレータ回路の動作の開始に伴い、前記内部電源電圧が所望の電圧レベル以上に達した際に検出信号を発生する電圧検出回路と、前記リーダライタ力送信された同期信号に基づいて内部クロック信号の同期を行うクロック再生回路と、

前記 ICタグは、

前記第 1記憶領域のみにアクセス可能な第 1モードと、

前記第 1記憶領域と前記第 2記憶領域にアクセス可能な第 2モードとを有し、前記第 2記憶領域には、

前記トリミングデータと、

前記第 1モードか前記第 2モードかを設定するための第 1データとが格納され、前記制御回路は、

前記電圧検出回路が検出信号を発生した後で、なおかつ前記クロック再生回路による内部クロック信号の同期が確定する前に、前記トリミングデータの読み出しを行つて前記レギユレータ回路に反映し、

前記トリミングデータの読み出しを行った後で前記第 1データの読み出しを行い、前記読み出した第 1データが予め設定してある特定値と同一であれば前記第 2モードへ移行し、そうでない場合は、前記第 1モードへ移行することを特徴とする ICタグ

[10] 請求項 9記載の ICタグにおいて、さらに、

[11] 請求項 9または 10記載の ICタグにおいて、さらに、アドレスカウンタを有し、

前記トリミングデータと前記第 1データは、前記不揮発性メモリ内で近接するメモリアドレスに格納されており、

前記不揮発性メモリからの前記トリミングデータと前記第 1データの読み出しは、前記アドレスカウンタを用いて連続して行われることを特徴とする ICタグ。