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JP6847007B2 - 半導体装置およびその製造方法 - Google Patents

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JP6847007B2 JP2017175603A JP2017175603A JP6847007B2 JP 6847007 B2 JP6847007 B2 JP 6847007B2 JP 2017175603 A JP2017175603 A JP 2017175603A JP 2017175603 A JP2017175603 A JP 2017175603A JP 6847007 B2 JP6847007 B2 JP 6847007B2
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Description

本発明は、半導体装置およびその製造方法に関し、特に、トレンチゲート構造のトランジスタを有する半導体装置およびその製造方法に関する。
パワーエレクトロニクス機器の省エネルギー化のため、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、ダイアモンドなどのワイドギャップ半導体材料を用いた低損失パワー半導体素子が研究されている。
ワイドギャップ半導体材料の応用先として、ユニポーラ素子であるショットキーバリアダイオード（Schottky Barrier Diode: SBD）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、またバイポーラ素子であるＰＮダイオードや絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor: IGBT）などがある。特に、炭化ケイ素（ＳｉＣ）を用いたバイポーラ素子は、６．５ｋＶを超える超高耐圧用途において低い導通損失を実現する素子として期待できる。
炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）は、絶縁破壊電界強度がシリコン（Ｓｉ）より１０倍程度高いため、同じ耐圧のパワー半導体素子の場合、ドリフト領域の膜厚をシリコン（Ｓｉ）の１０分の１にすることができる。このようにドリフト領域を薄くすることにより、ドリフト領域の抵抗が大幅に下げられるため、素子全体のオン抵抗を下げることができる。
パワーＭＯＳＦＥＴやＩＧＢＴなどのパワースイッチング素子のオン抵抗を低減する手段として、チャネル密度を高くすることが有効であり、シリコン素子においてはトレンチゲート構造が採用され、実用化されている。しかしながら、トレンチゲート構造のＭＯＳＦＥＴをワイドギャプ半導体基板に形成した場合、トレンチ内に形成されたゲート絶縁膜にシリコン（Ｓｉ）素子の１０倍の強度の電界がかかり、特に、トレンチ角部においてゲート絶縁膜が容易に破壊してしまうという問題がある。
例えば、特開２０１２−１６９３８６号公報（特許文献１）および特開２０１５−１２８１８４号公報（特許文献２）には、ゲート絶縁膜破壊を防止する技術が開示されている。
特開２０１２−１６９３８６号公報 特開２０１５−１２８１８４号公報
特開２０１２−１６９３８６号公報（特許文献１）は、トレンチ構造のゲート電極９と交差するように、ストライプ状に複数のｐ型ディープ層１０を設けることで、ゲート絶縁膜の破壊を防止している。
しかしながら、特許文献１の構造では、トレンチ６の一部だけがｐ型ディープ層１０（電界緩和層）で覆われているため、ｐ型ディープ層１０で覆われていない領域での電界緩和効果は期待できない。つまり、半導体装置の、より一層の信頼性向上が望まれる。また、ストライプ状にｐ型ディープ層１０を形成するため、製造工程の増加を引き起こす。
特開２０１５−１２８１８４号公報（特許文献２）は、トレンチ１８の延在方向に沿って、トレンチ１８の底部および側面部に、ｐ形の電界緩和領域２０を選択的に形成することで、ゲート絶縁膜の絶縁破壊を防止している。
しかしながら、電界緩和領域２０の形成工程では、トレンチ１８内に選択的に埋め込み材３２を形成する工程、不純物を斜めイオン注入する工程が必要であり、製造工程の増加を引き起こす。
そこで、本発明は、半導体装置の信頼性を向上させるものである。
また、本発明の別の側面では、半導体装置の製造工程を簡略化するものである。
一実施例の半導体装置は、主面と裏面とを有する半導体基板と、主面に接するように、半導体基板内に設けられた第１導電型を有するドリフト領域と、ドリフト領域内に選択的に設けられ、第１導電型と異なる第２導電型を有するボディ領域と、ボディ領域を貫通し、平面視にて、第１方向に延在し、第１方向と直交する第２方向において、離間して配置された第１溝および第２溝と、を有する。さらに、半導体装置は、ボディ領域内に形成され、第１溝と第２溝との間に配置された第２導電型を有する第１半導体領域と、ボディ領域内に形成され、第１溝と第１半導体領域との間に配置された第１導電型を有する第２半導体領域と、ボディ領域内に形成され、第２溝と第１半導体領域との間に配置された第１導電型を有する第３半導体領域と、を有する。さらに、半導体装置は、ドリフト領域内であって、第１溝および第２溝の下に配置され、第２導電型を有する第４半導体領域と、第１溝内に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、第２溝内に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、半導体基板の主面上に形成され、第１半導体領域、第２半導体領域および第３半導体領域に電気的に接続された第１電極と、半導体基板の裏面上に形成された、第２電極と、を有する。そして、第４半導体領域は、第１方向において、第１溝の下および第２溝の下にそれぞれ連続的に延在しており、第４半導体領域は、第２方向において、第１溝、第２半導体領域、第１半導体領域、第３半導体領域および第２溝の下に連続的に延在している。
また、一実施例の半導体装置の製造方法は、（ａ）主面と裏面とを有し、平面視にて、主面には活性領域と、活性領域を取り囲むターミネーション領域とを有し、断面視にて、主面に接するように第１導電型のドリフト領域を有する半導体基板を準備する工程、（ｂ）活性領域に対応する第１開口を有し、主面上に形成された第１マスク層を用い、第１マスク層から露出した半導体基板に、第１導電型とは異なる第２導電型のボディ領域と、ボディ領域の下部に位置する第２導電型の第１半導体領域とを形成する工程、（ｃ）主面上に形成され、複数の第２開口を有する第２マスク層を用いて、ボディ領域内に第２導電型の複数の第２半導体領域を形成する工程、（ｄ）ボディ領域内であって、複数の第２半導体領域間に、第１導電型の第３半導体領域を形成する工程、（ｅ）主面から裏面に向かって延び、第３半導体領域およびボディ領域を貫通し、第１半導体領域は貫通しない溝を形成する工程、（ｆ）溝内にゲート絶縁膜を介してゲート電極を形成する工程、を有する。
本発明の一側面によれば、半導体装置の信頼性を向上させることができる。
本発明の他の側面によれば、半導体装置の製造工程を簡略化することができる。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
実施例１の半導体装置の平面図である。 図１の要部拡大平面図である。 図１のＡ−Ａ´線に沿う断面図である。 図１のＢ−Ｂ´線に沿う断面図である。 実施例１の半導体装置の等価回路図である。 実施例１の半導体装置の動作電圧を示す表である。 実施例１の半導体装置のオフ動作時の空乏層を示す模式図である。 実施例１の半導体装置のオン動作時の空乏層を示す模式図である。 実施例１の半導体装置の製造工程中の断面図である。 実施例１の半導体装置の製造工程中の断面図である。 実施例１の半導体装置の製造工程中の断面図である。 実施例１の半導体装置の製造工程中の断面図である。 実施例１の半導体装置の製造工程中の断面図である。 実施例１の半導体装置の製造工程中の断面図である。 実施例１の半導体装置の製造工程中の断面図である。 実施例２の半導体装置の断面図である。 実施例２の半導体装置の製造工程中の断面図である。 実施例３の半導体装置の断面図である。 実施例３の半導体装置の製造工程中の断面図である。 実施例４の半導体装置の断面図である。 実施例４の半導体装置の製造工程中の断面図である。 実施例５の半導体装置の断面図である。 実施例５の半導体装置の等価回路図である。 実施例６の半導体装置の断面図である。 実施例７の半導体装置の断面図である。 実施例８の半導体装置の断面図である。
本実施例の半導体装置（半導体チップ）１００は、例えば、半導体基板ＳＢに形成された、パワーＭＯＳＦＥＴまたは絶縁ゲートバイポーラトランジスタに関する。そして、半導体基板ＳＢは、シリコン（Ｓｉ）よりもバンドギャップの広い半導体材料、例えば、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンドなどのワイドギャップ半導体からなる。以下の実施例では、炭化ケイ素（ＳｉＣ）を用いて説明する。
以下、本発明の実施例を、図面を用いて説明する。
＜半導体装置の構造＞
実施例１の半導体装置１００は、トレンチゲート型パワーＭＯＳＦＥＴであり、半導体基板ＳＢには、トレンチゲート型パワーＭＯＳＦＥＴ（なお、単に「トランジスタ」と呼ぶ場合もある）が形成されている。実施例１では、ｎチャネルのトレンチゲート型パワーＭＯＳＦＥＴを例に説明するが、ｐチャネル型のトレンチゲート型パワーＭＯＳＦＥＴとすることも出来る。
図１は、実施例１の半導体装置（半導体チップ）１００の平面図である。なお、図１は、半導体基板ＳＢの主面ＳＢａ側から見た平面図である。また、図１では、紙面の横方向をＸ方向、縦方向をＹ方向（Ｘ方向に直交）としている。図２は、図１の要部拡大平面図である。図３は、図１のＡ−Ａ´線に沿う断面図である。図４は、図１のＢ−Ｂ´線に沿う断面図である。
図１に示すように、半導体装置１００は、直方体または立方体を有する。言い換えると、半導体装置１００は、直方体または立方体の半導体基板ＳＢに形成されている。半導体装置１００（または、半導体基板ＳＢ）は、主面ＳＢａ、裏面ＳＢｂおよび４つの側壁（側面）ＥＤ１Ｓ、ＥＤ２Ｓ、ＥＤ３ＳおよびＥＤ４Ｓを有する。主面ＳＢａおよび裏面ＳＢｂは、それぞれ、４つの辺ＥＤ１、ＥＤ２、ＥＤ３およびＥＤ４を有し、例えば、側壁ＥＤ１Ｓは、主面ＳＢａの辺ＥＤ１と裏面ＳＢｂの辺ＥＤ１とを繋いでいる。他の側壁ＥＤ２Ｓ、ＥＤ３ＳおよびＥＤ４Ｓも同様である。
半導体基板ＳＢの主面ＳＢａの中央部には、略４角形のアクティブ領域（活性領域）１０２が配置され、アクティブ領域１０２の周囲には、ターミネーション領域１０１が配置されている。アクティブ領域１０２には、その全域において、後述するボディ領域（ｐ型半導体領域）４および電界緩和層（ｐ型半導体領域）１２が、形成されている。つまり、ボディ領域４および電界緩和層１２は、アクティブ領域１０２と等しい平面形状を有する。ターミネーション領域１０１は、アクティブ領域１０２と辺ＥＤ１、ＥＤ２、ＥＤ３およびＥＤ４との間に配置されている。
アクティブ領域１０２には、複数の単位アクティブセル１０３で構成されたパワーＭＯＳＦＥＴが形成されている。単位アクティブセル１０３は、長方形の形状を有し、Ｙ方向の幅よりもＸ方向の長さが大きい。つまり、単位アクティブセル１０３は、Ｘ方向に延在している。Ｘ方向において、例えば、２つの単位アクティブセル１０３が配置され、Ｙ方向において、複数の単位アクティブセル１０３が、多段に積層配置されている。
そして、アクティブ領域１０２内には、複数の単位アクティブセル１０３を覆うように、ソース電極９が配置されており、ソース電極９の一部には、ソースパッド１０４が配置されている。また、アクティブ領域１０２内において、ソース電極９が配置されていない領域には、ゲートパッド１０５が配置されている。ソースパッド１０４およびゲートパッド１０５は、半導体装置１００と外部とを接続するための端子が接続される領域であり、ソースパッド１０４は、ソース電極９と、ゲートパッド１０５は、後述するゲート電極８と、電気的に接続されている。
ターミネーション領域１０１には、例えば、リング状のガードリング（ｐ形半導体領域）ＧＲが形成されており、ガードリングＧＲは、アクティブ領域１０２の周囲を連続的に取り囲んでいる。
図２は、図１の要部拡大平面図であり、Ｘ方向およびＹ方向に隣接する４つの単位アクティブセルを示している。単位アクティブセル１０３は、溝１１と、ゲート電極８と、Ｙ方向において、ゲート電極８の両端に位置する２つのソース領域（ｎ型半導体領域）５と、Ｙ方向において、ソース領域５に対して、ゲート電極８の反対側に配置された２つのボディ接続領域（ｐ型半導体領域）６と、を有している。なお、図２では、ソース電極９、層間絶縁膜１０、および、開口１０ａは、省略している。溝１１、ゲート電極８、ソース領域５、および、ボディ接続領域６は、それぞれ、Ｘ方向に延在している。
図２に示すように、Ｘ方向およびＹ方向において、ゲート電極８は、溝１１よりも大きい形状を有し、溝１１の全域を覆っている。また、Ｘ方向に隣接する２つの単位アクティブセル１０３において、２つの溝１１は、独立して形成されている。つまり、Ｘ方向に隣接する２つの単位アクティブセル１０３において、溝１１は分離している。ただし、Ｘ方向に隣接する２つの単位アクティブセル１０３において、ゲート電極８は連続的に形成されており、２つの溝１１を覆っている。
また、単位アクティブセル１０３の全域には、ボディ領域４および電界緩和層１２が形成されている。また、Ｘ方向およびＹ方向において互いに隣接する４つの単位アクティブセル１０３に対して、ボディ領域４および電界緩和層１２は、連続的に形成されている。
図３は、図１のＡ−Ａ´線に沿う断面図であり、図４は、図１のＢ−Ｂ´線に沿う断面図である。図３および図４に示すように、半導体基板ＳＢは、主面ＳＢａと裏面ＳＢｂとを有する。そして、主面ＳＢａ側にはソース電極９が形成され、裏面ＳＢｂ側にはドレイン電極１が形成されている。半導体基板ＳＢは、バルク基板ＢＫと、バルク基板ＢＫ上のエピタキシャル層ＥＰとの積層構造を有する。バルク基板ＢＫには、窒素やリンなどを含むｎ型のドレイン領域（ｎ型半導体領域）２が形成されており、エピタキシャル層ＥＰには、窒素やリンなどを含むｎ型のドリフト領域（ｎ型半導体領域）３が形成されている。そして、ドレイン領域２にはドレイン電極１が接続している。ドレイン領域２の不純物濃度は、例えば、１×１０１８ｃｍ−３以上であり、ドリフト領域３の不純物濃度は、例えば、５×１０１５ｃｍ−３未満である。つまり、ドレイン領域２の不純物濃度は、ドリフト領域３の不純物濃度よりも高い。
ドリフト領域３内であって、半導体基板ＳＢの主面ＳＢａに接するように、アルミニウムやボロンなどを含むｐ形のボディ領域（ｐ型半導体領域）４が形成されている。ボディ領域４の不純物濃度は、例えば、１×１０１７ｃｍ−３である。ボディ領域４は、アクティブ領域１０２の全域に、連続的に形成されており、ターミネーション領域１０１には形成されていない。
ボディ領域４内であって、半導体基板ＳＢの主面ＳＢａに接するように、窒素やリンなどを含むｎ型のソース領域（ｎ型半導体領域）５が形成されている。ソース領域５の不純物濃度は、例えば、１×１０１９ｃｍ−３以上であり、ドリフト領域３およびドレイン領域２の不純物濃度より高い。
ボディ領域４内であって、半導体基板ＳＢの主面ＳＢａに接するように、アルミニウムやボロンなどを含むｐ型のボディ接続領域（ｐ型半導体領域）６が形成されている。ボディ接続領域６は、Ｙ方向において、２つのソース領域５に挟まれている。また、ボディ接続領域６は、ボディ領域４に接続している。ボディ接続領域６の不純物濃度は、例えば、１×１０１９ｃｍ−３以上であり、ボディ領域４の不純物濃度よりも高い。
溝１１は、半導体基板ＳＢの主面ＳＢａから裏面ＳＢｂに向かって延在し、ソース領域５およびボディ領域４を貫通している。溝１１の内壁には、例えば、酸化シリコン膜などの絶縁膜からなるゲート絶縁膜７が形成されており、ゲート絶縁膜７上には、例えば、ポリシリコン膜等の導体膜からなるゲート電極８が形成されている。図３に示すように、断面視において、ゲート電極８は、ネイルヘッド形状を有する。つまり、ゲート電極８は、溝１１の内部に埋め込まれ、さらに、半導体基板ＳＢの主面ＳＢａ上に乗り上げている。ただし、ゲート電極８は、必ずしもネイルヘッド形状とする必要はなく、溝１１の内部のみに形成しても良い。複数の溝１１およびゲート電極８は、図３のＹ方向に所定の間隔で配置されており、図３の紙面と垂直な方向（図示しないが、Ｘ方向）に延在している。溝１１の深さは、例えば、１μｍである。そして、図２で説明したように、Ｙ方向において、隣り合う２つの溝１１（言い換えると、ゲート電極８）の間には、順に、ソース領域５、ボディ接続領域６およびソース領域５が配置されている。また、図１、２、３および４から分かるように、溝１１は、Ｘ方向およびＹ方向において、ボディ領域４の内部に形成されており、ボディ領域４の外には形成されていない。ただし、深さ方向（図３および４のＺ方向）においては、溝１１は、ボディ領域４を貫通している。
半導体基板ＳＢの主面ＳＢａ上には、ゲート電極８を覆うように、酸化シリコン膜等の絶縁膜からなる層間絶縁膜（絶縁膜）１０が形成されている。層間絶縁膜１０は、複数の開口１０ａを有し、開口１０ａ内には、ソース領域５の一部分およびボディ接続領域６が露出している。
アクティブ領域１０２において、層間絶縁膜１０上および開口１０ａ内に、例えば、アルミニウム膜、チタン膜、ニッケル膜、金膜等の金属導体膜からなるソース電極９が形成され、ソース電極９は、ソース領域５およびボディ接続領域６に接続されている。
また、半導体装置１００は、アルミニウムやボロンなどを含むｐ型の電界緩和層（ｐ型半導体領域）１２を有する。電界緩和層１２は、溝１１の下に設けられており、溝１１は、電界緩和層１２を貫通していない。電界緩和層１２は、溝１１の下に存在することが肝要であり、深さ方向（主面ＳＢａから裏面ＳＢｂに向かうＺ方向）において、溝１１が部分的に電界緩和層１２に入り込んでいても良い。また、電界緩和層１２は、ボディ領域４の下に、ボディ領域４に接触して形成されている。さらに、電界緩和層１２は、平面視において、ボディ領域４の全域に、連続的に形成されている。言い換えると、電界緩和層１２は、Ｘ方向およびＹ方向において、溝１１、ソース領域５およびボディ接続領域６の下に、板状に連続的に形成されている。なお、「Ａが、Ｂの下に形成される」とは、深さ方向（Ｚ方向）において、ＡがＢよりも半導体基板ＳＢの裏面ＳＢｂ側に位置することを意味する。
ここで、電界緩和層１２の不純物濃度は、例えば、２×１０１６ｃｍ−３〜１×１０１７ｃｍ−３である。電界緩和層１２の不純物濃度は、ドリフト領域３の不純物濃度よりも高いことが肝要であり、ボディ領域４の不純物濃度と等しいか、または、若干低いことが好ましい。なぜなら、パワーＭＯＳＦＥＴのオン動作（ＯＮ）時に、深さ方向（Ｚ方向）において、電界緩和層１２の全域を空乏化させるためである。また、同様の理由で、溝１１の下において、電界緩和層１２の厚さは、１００ｎｍ程度とするのが好ましい。
また、図３および図４に示すように、ターミネーション領域１０１には、アルミニウムやボロンなどを含むｐ型のガードリング（ｐ形半導体領域）ＧＲが形成されている。ガードリングＧＲは、ボディ領域４および電界緩和層１２から離間している。図１で説明したように、ガードリングＧＲは、リング形状を有し、ボディ領域４の周囲を連続的に囲んでいる。図３では、１重のガードリングＧＲを示したが、多重のガードリングＧＲとしても良い。ガードリングＧＲの不純物濃度は、例えば、ボディ領域４の不純物濃度と等しくし、ボディ領域４の形成工程と同時に形成しても良い。
図４に示すように、Ｘ方向において、ゲート電極８は、２つの溝１１の内部領域および２つの溝１１の間の領域において、連続的に形成されている。
また、図３および図４に示すように、電界緩和層１２は、Ｘ方向およびＹ方向において、溝１１と側壁ＥＤ１Ｓ、ＥＤ２Ｓ、ＥＤ３ＳおよびＥＤ４Ｓとの間、言い換えると、溝１１とターミネーション領域１０１（または、ガードリングＧＲ）との間で終端している。
＜ＭＯＳＦＥＴの動作説明＞
図５は、実施例１の半導体装置１００（トランジスタ）の等価回路図である。図６は、半導体装置（トランジスタ）１００の動作電圧の一例を示す表である。図７は、実施例１の半導体装置（トランジスタ）１００のオフ動作時の空乏層を示す模式図である。図８は、実施例１の半導体装置（トランジスタ）１００のオン動作時の空乏層を示す模式図である。
図５に示すように、トランジスタは、ソースＳ、ドレインＤおよびゲートＧを有する。ゲートＧは、図３のゲート電極８に、ソースＳは、図３のソース領域５（および、ソース電極９）に、ドレインＤは、図３のドリフト領域３およびドレイン領域２（ならびに、ドレイン電極１）に対応している。
例えば、トランジスタのソースＳ、ドレインＤおよびゲートＧに図６示す電圧を印加することによって、オン動作（ＯＮ）時には、ソースＳおよびドレインＤ間に所望の電流がながれ、オフ動作（ＯＦＦ）時には、ソースＳおよびドレインＤ間の電圧が遮断される。つまり、トランジスタは、スイッチング素子として機能する。
オフ動作（ＯＦＦ）時には、ドレインＤに接続された負荷により、ドレインＤに高電圧（例えば、６００Ｖ）が印加される。図７に示すように、ドレイン電極１とソース電極９間に逆バイアスが印加され、ボディ領域４および電界緩和層１２と、ドリフト領域３およびドレイン領域２と、に空乏層ＤＥＰが形成される。ここで、ボディ領域４および電界緩和層１２の不純物濃度が、ドリフト領域３の不純物濃度に比べて高いため、空乏層ＤＥＰは、ほとんどドリフト領域３側へと伸び、一部、ドレイン領域２にも伸びる。実施例１によれば、溝１１、ソース領域５、および、ボディ接続領域６の下部全体が電界緩和層１２で覆われるため、電界緩和層１２を形成しない場合、もしくは、電界緩和層１２を溝１１の一部に形成した場合よりも溝１１の下部に空乏層ＤＥＰが深くかつ広く形成され、ゲート絶縁膜７にかかる電界が緩和される。したがって、ゲート絶縁膜７の耐圧が向上し、ゲート絶縁膜７のリーク電流も低減する。また、ゲート絶縁膜７の信頼性が向上する。
なお、「溝１１の下部全体」とは、図１〜図４を用いて説明したように、平面視において、ボディ領域４の全域を意味している。つまり、電界緩和層１２は、ボディ領域４の下部であって、かつ、ボディ領域４の全域に延在している。言い換えると、図４に示すように、電界緩和層１２は、Ｘ方向において、溝１１の下の領域、および、２つの溝１１の間の領域に連続的に延在している。さらに、図３に示すように、各溝１１の下部、ソース領域５の下部、および、ボディ接続領域６の下部に、連続的に延在している。
オン動作（ＯＮ）時には、トランジスタのドレインＤ、ソースＳおよびゲートＧに、図６に示す電圧を印加すると、図８に示すように、ボディ領域４、電界緩和層１２およびドリフト領域３に空乏層ＤＥＰが広がる。深さ（Ｚ）方向において、溝１１の下部の電界緩和層１２がすべて空乏化することが望ましい。これは、溝１１の下部とドリフト領域３の間にｐ型中性領域が存在すると、ゲート絶縁膜７と接するボディ領域４に形成されるチャネルから、ドリフト領域３に流れる電荷に対して、ポテンシャル障壁が大きくなってオン抵抗が増大するためである。したがって、溝１１の下部の電界緩和層１２の厚さは、熱平衡状態時に形成される空乏層の厚さ以下であることが望ましい。この条件が満たされたら、トランジスタのオン動作時は熱平衡状態時よりも空乏層が広がるため、溝１１の下部の電界緩和層１２がすべて空乏化することが保証される。
このように、電界緩和層１２をボディ領域４の全域に渡って、連続的に形成したので、オフ動作時のゲート絶縁膜７の信頼性が向上することができる。そして、トランジスタのオン動作時に、電界緩和層１２の全体を空乏化させることで、トランジスタのオン電流の低減を抑制できる。つまり、トランジスタの信頼性を向上することができる。
＜半導体装置の製造方法＞
次に、実施例１の半導体装置の製造方法を図９〜図１５を用いて説明する。図９〜図１５は、実施例１の半導体装置の製造工程中の断面図である。図９〜図１５は、図３の断面図に対応している。
先ず、半導体基板ＳＢを準備する工程を実施する。図９に示すように、半導体基板ＳＢは、バルク基板ＢＫと、バルク基板ＢＫ上に形成されたエピタキシャル層ＥＰで構成されている。そして、バルク基板ＢＫには、ｎ型のドレイン領域２が形成されており、エピタキシャル層ＥＰには、ｎ型のドリフト領域３が形成されている。なお、半導体基板ＳＢは、炭化ケイ素（ＳｉＣ）からなる。
次に、電界緩和層１２およびボディ領域４の形成工程を実施する。図９に示すように、半導体基板ＳＢの主面ＳＢａ上に、ターミネーション領域１０１を覆い、アクティブ領域１０２を露出する開口ＯＰ１を有するマスク層ＭＳＫ１を形成する。そして、マスク層ＭＳＫ１から露出した領域に、アルミニウムまたはボロン等の不純物をイオン注入し、電界緩和層１２およびボディ領域４を形成する。電界緩和層１２は、ボディ領域４に接し、ボディ領域４の下に位置する。
次に、ガードリングＧＲの形成工程を実施する。図１０に示すように、半導体基板ＳＢの主面ＳＢａ上に、アクティブ領域１０２を覆い、ターミネーション領域１０１の一部を露出する開口ＯＰ２を有するマスク層ＭＳＫ２を形成する。そして、マスク層ＭＳＫ２から露出した領域に、アルミニウムまたはボロン等の不純物をイオン注入し、ガードリングＧＲを形成する。
次に、ボディ接続領域６の形成工程を実施する。図１１に示すように、半導体基板ＳＢの主面ＳＢａ上に、ターミネーション領域１０１を覆い、アクティブ領域１０２に、所定の間隔で複数の開口ＯＰ３を有するマスク層ＭＳＫ３を形成する。そして、マスク層ＭＳＫ３から露出した領域に、アルミニウムまたはボロン等の不純物をイオン注入し、ボディ接続領域６を形成する。
次に、ソース領域５の形成工程を実施する。図１２に示すように、半導体基板ＳＢの主面ＳＢａ上に、ターミネーション領域１０１を覆い、アクティブ領域１０２に、所定の間隔で複数の開口ＯＰ４を有するマスク層ＭＳＫ４を形成する。アクティブ領域１０２において、マスクＭＳＫ４は、ボディ接続領域６を覆っている。そして、マスク層ＭＳＫ４から露出した領域に、窒素またはリン等の不純物をイオン注入し、ソース領域５を形成する。
ここで、マスク層ＭＳＫ１、ＭＳＫ２、ＭＳＫ３およびＭＳＫ４は、例えば、フォトレジスト膜等の有機絶縁膜である。また、前述した電界緩和層１２、ボディ領域４、ガードリングＧＲ、ボディ接続領域６、および、ソース領域５の形成する順番は、この限りでない。
次に、アニール工程を実施する。マスク層ＭＳＫ４を除去した後、半導体基板ＳＢの主面ＳＢａ上に、例えば、カーボンで構成される保護膜（図示せず）を形成し、例えば、１７００〜１９００℃でアニール処理を行う。そして、イオン注入により導入した不純物を活性化する。保護膜は、炭化ケイ素（ＳｉＣ）からなる半導体基板ＳＢの表面ＳＢａからシリコン（Ｓｉ）が気化して、主面ＳＢａが炭素リッチになるのを防止している。アニール処理後、例えば、酸素プラズマ処理を用いて保護膜を除去する。
次に、溝１１の形成工程を実施する。図１３に示すように、半導体基板ＳＢの主面ＳＢａ上に、ターミネーション領域１０１を覆い、アクティブ領域１０２に、所定の間隔で複数の開口ＯＰ５を有するマスク層ＭＳＫ５を形成する。マスク層ＭＳＫ５は、例えば、酸化シリコン膜、窒化シリコン膜からなる。そして、半導体基板ＳＢにドライエッチング処理を施すことにより、開口ＯＰ５に対応する位置に溝１１を形成する。開口ＯＰ５は、図１２のソース領域５形成工程で形成されたソース領域５を露出している。溝１１の深さは、例えば、１μｍであり、ソース領域５およびボディ領域４を貫通し、電界緩和層１２に達するが、電界緩和層１２は貫通しない。
次に、ゲート絶縁膜７およびゲート電極８の形成工程を実施する。図１４に示すように、溝１１の内壁に、例えば、酸化シリコン膜等の絶縁膜からなるゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば、ウェット酸化、ドライ酸化あるいはＣＶＤ（Chemical Vapor Deposition）法で形成する。次に、溝１１内であって、ゲート絶縁膜７上に、例えば、ポリシリコン膜等の導体膜からなるゲート電極８を形成する。ＣＶＤ法を用いて、溝１１の内部および半導体基板ＳＢの主面ＳＢａ上に、ゲート絶縁膜７を介してポリシリコン膜を堆積させる。そして、溝１１内および溝１１の両側の主面ＳＢａ上にポリシリコン膜を残こすようにパターニングして、ゲート電極８を形成する。
次に、層間絶縁膜１０およびソース電極９の形成工程を実施する。図１５に示すように、ゲート電極８を覆うように、主面ＳＢａ上に、層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば、ＣＶＤ法を用いて形成した酸化シリコン膜からなる。酸化シリコン膜を堆積後、ソース領域５の一部分およびボディ接続領域６を露出する複数の開口１０ａを形成し、層間絶縁膜１０を形成する。続いて、層間絶縁膜１０上および開口１０ａ内に金属導体膜を堆積した後、金属導体膜を所望のパターンにパターニングしてソース電極９を形成する。金属導体膜は、例えば、アルミニウム膜、チタン膜、ニッケル膜、または、金膜からなる。
実施例１の製法によれば、電界緩和層１２を、ボディ領域４形成用のマスク層ＭＳＫ１を兼用して形成するため、マスク枚数を低減することができる。言い換えると、電界緩和層１２を形成するためのマスク層形成工程を削減できる。前述の特許文献１では、ｐ形ディープ層（１０）を形成するための専用マスクと専用マスク形成工程が必要となる。
また、実施例１の製法によれば、電界緩和層１２、ボディ領域４、ガードリングＧＲ、ボディ接続領域６、および、ソース領域５を形成した後に、溝１１の形成工程を実施する。つまり、イオン注入した不純物の活性化アニール工程を、溝１１の形成工程の前に実施することができる。平坦な半導体基板ＳＢの主面ＳＢａに保護膜を形成している為、保護膜の除去が容易となり、半導体装置の信頼性および製造歩留りを向上することができる。前述の特許文献２では、トレンチ（１８）形成後に電界緩和領域（２０）をイオン注入し、その後に、アニール工程を実施する。そして、アニール工程では、トレンチ（１８）内に埋め込み材（３２）を形成しているため、埋め込み材（３２）除去工程で、トレンチ（１８）内部に埋め込み材（３２）が残存する不良が懸念される。
実施例２の半導体装置１００ａは、実施例１の変形例であり、上記実施例１と共通する構成には同じ符号を付している。図１６は、実施例２の半導体装置１００ａの断面図である。図１７は、実施例２の半導体装置１００ａの製造工程中の断面図である。
図１６に示すように、実施例２では、ボディ領域４と電界緩和層１２との間に、ｎ型半導体領域１３が介在している。そして、溝１１は、ボディ領域４を貫通してｎ型半導体領域１３に達するが、電界緩和層１２には達していない。溝１１の下端（先端）は、深さ方向（Ｚ方向）において、ｎ型半導体領域１３内で終端している。そして、図１７に示すように、ｎ型半導体領域１３は、前記実施例１のマスク層ＭＳＫ１を用いて前述のｎ型不純物を半導体基板ＳＢに注入することにより形成する。従って、ｎ型半導体領域１３は、電界緩和層１２と同様に、ボディ領域４の全域にわたって連続的に形成されている。なお、ボディ領域４、電界緩和層１２およびｎ型半導体領域１３の形成順は、特に、限定されない。また、ｎ型半導体領域１３以外の構成は、上記実施例１の製造方法と同様である。
実施例２では、溝１１の深さにバラツキが発生しても、溝１１の下端（先端）は、ｎ型半導体領域１３内で終端し、電界緩和層１２に達しない。つまり、溝１１形成用のドライエッチング工程の加工バラツキが、電界緩和層１２の厚さに影響を与えないため、電界緩和層１２の厚さの制御性が高い。
また、ｎ型半導体領域１３を、電界緩和層１２およびボディ領域４形成用のマスク層ＭＳＫ１を兼用して形成するため、マスク枚数を低減することができる。言い換えると、ｎ型半導体領域１３を形成するためのマスク層形成工程を削減できる。
実施例３の半導体装置１００ｂは、実施例２の変形例であり、実施例１および実施例２と共通する構成には同じ符号を付している。図１８は、実施例３の半導体装置１００ｂの断面図である。図１９は、実施例３の半導体装置１００ｂの製造工程中の断面図である。
図１８に示すように、実施例３では、ｐ形の電界緩和層１２とｐ型のボディ領域４とを接続する複数のｐ型半導体領域１４が、ｎ型半導体領域１３内に形成されている。実施例３では、電界緩和層１２が、ボディ領域４に電気的に接続されており、電界緩和層１２もボディ領域４と等しい電位を有する。一方、実施例２では、電界緩和層１２の電位はフローティングとなっている。したがって、実施例３では、実施例２に比べ、トレンチゲート型パワーＭＯＳＦＥＴのＯＮ時において、容易に電界緩和層１２を空乏化することができる。そして、トレンチゲート型パワーＭＯＳＦＥＴの動作を安定化することができる。
図１９に示すように、ｐ形半導体領域１４は、前記実施例１のマスク層ＭＳＫ３を用いて前述のｐ型不純物を半導体基板ＳＢに注入することにより形成する。ｐ型半導体領域１４を、ボディ接続領域６を形成するマスク層ＭＳＫ３を兼用して形成するため、マスク枚数を低減することができる。言い換えると、ｐ型半導体領域１４を形成するためのマスク層形成工程を削減できる。ｐ形半導体領域１４と、ボディ接続領域６とは、どちらを先に形成しても良い。また、ｐ形半導体領域１４以外の構成は、上記実施例２の製造方法と同様である。
実施例４の半導体装置１００ｃは、実施例２の変形例であり、実施例１および実施例２と共通する構成には同じ符号を付している。図２０は、実施例４の半導体装置１００ｃの断面図である。図２１は、実施例４の半導体装置１００ｃの製造工程中の断面図である。
図２０に示すように、実施例４では、電界緩和層１２の下に、電界緩和層１２に接触してｎ型半導体領域１５が形成されている。そして、図２１に示すように、ｎ型半導体領域１５は、前記実施例１のマスク層ＭＳＫ１を用いて前述のｎ型不純物を半導体基板ＳＢに注入することにより形成する。従って、ｎ型半導体領域１５は、電界緩和層１２と同様に、ボディ領域４の全域にわたって連続的に形成されている。
ｎ型半導体領域１５の不純物濃度は、例えば、２×１０１６ｃｍ−３以上であり、ドリフト領域３の不純物濃度よりも高い。電界緩和層１２の下に、電界緩和層１２に接触して、ドリフト領域３よりも高濃度のｎ型半導体領域１５を設けることで、電界緩和層１２の厚さを薄くすることが出来る。言い換えると、電界緩和層１２が厚くなるのを防止することができる。例えばイオン注入を用いて電界緩和層１２を形成する場合、深さ方向（Ｚ方向）における不純物のプロファイルは、ガウシアン分布と似た分布を持つ。したがって電界緩和層１２の不純物濃度とドリフト領域３の不純物濃度の差が大きくなると、注入プロファイルの裾部がドリフト領域３の不純物で補償されなくなるため、電界緩和層１２の厚さが大きくなる。実施例４では、電界緩和層１２の下に、高濃度のｎ型半導体領域１５を設けることで、電界緩和層１２の拡がりを防止できる。つまり、電界緩和層１２の厚さを、さらに高精度に制御できる。
なお、ボディ領域４、電界緩和層１２、ｎ型半導体領域１３およびｎ型半導体領域１５の形成順は、特に、限定されない。また、ｎ型半導体領域１５以外の構成は、上記実施例２の製造方法と同様である。
また、実施例４のｎ型半導体領域１５を、実施例１または実施例３に適用しても良い。
実施例５の半導体装置１００ｄは、実施例１の変形例であり、実施例１の電界緩和層１２をＩＧＢＴに適用した例である。図２２は、実施例５の半導体装置１００ｄの断面図であり、半導体装置１００ｄは、ＩＧＢＴである。図２３は、実施例５の半導体装置（ＩＧＢＴ）の等価回路図である。
図２３に示すように、ＩＧＢＴは、コレクタＣ、エミッタＥ、および、ゲートＧを有する。図３と図２２の対応を説明する。図３のドレイン電極１、ドレイン領域２、ソース電極９、および、ソース領域５を、図２２では、コレクタ電極２１、コレクタ領域２２、エミッタ電極２９、および、エミッタ領域２５と読み替える。また、そして、図２２の半導体装置１００ｄでは、コレクタ領域２２とドリフト領域３との間にｎ型のバッファ領域２３が追加形成されている。従って、実施例１の説明は、上記読み替えにより、実施例５の説明とすることができる。
バッファ領域２３の不純物濃度は、ドリフト領域３の不純物濃度よりも高く、ＩＧＢＴの耐圧の向上と導通損失の抑制のために設けている。ただし、バッファ領域２３は、必ずしも必要ではなく、省略しても良い。
実施例６の半導体装置１００ｅは、実施例５の変形例であり、実施例５にｎ型半導体領域１３を設けた例である。図２４は、実施例６の半導体装置１００ｅの断面図であり、半導体装置１００ｅは、ＩＧＢＴである。上記実施例５の対応付けおよびバッファ領域２３の追加により、実施例２の説明を実施例６の説明とすることができる。
実施例７の半導体装置１００ｆは、実施例６の変形例であり、実施例６にｐ型半導体領域１４を設けた例である。図２５は、実施例７の半導体装置１００ｆの断面図であり、半導体装置１００ｆは、ＩＧＢＴである。上記実施例５の対応付けおよびバッファ領域２３の追加により、実施例３の説明を実施例７の説明とすることができる。
実施例８の半導体装置１００ｇは、実施例６の変形例であり、実施例６にｎ型半導体領域１５を設けた例である。図２６は、実施例８の半導体装置１００ｇの断面図であり、半導体装置１００ｇは、ＩＧＢＴである。上記実施例５の対応付けおよびバッファ領域２３の追加により、実施例４の説明を実施例８の説明とすることができる。
なお、本発明は、上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１ ドレイン電極
２ ドレイン領域（ｎ型半導体領域）
３ ドリフト領域（ｎ型半導体領域）
４ ボディ領域（ｐ型半導体領域）
５ ソース領域（ｎ型半導体領域）
６ ボディ接続領域（ｐ型半導体領域）
７ ゲート絶縁膜
８ ゲート電極
９ ソース電極
１０ 層間絶縁膜（絶縁膜）
１０ａ 開口
１１ 溝
１２ 電界緩和層（ｐ型半導体領域）
１３ ｎ型半導体領域
１４ ｐ型半導体領域
１５ ｎ型半導体領域
２１ コレクタ電極
２２ コレクタ領域（ｐ形半導体領域）
２３ バッファ領域（ｎ型半導体領域）
２５ エミッタ領域（ｎ型半導体領域）
２９ エミッタ電極
１００ 半導体装置（半導体チップ）
１０１ ターミネーション領域
１０２ アクティブ領域（活性領域）
１０３ 単位アクティブセル
１０４ ソースパッド
１０５ ゲートパッド
ＢＫ バルク基板
Ｃ コレクタ
Ｄ ドレイン
ＤＥＰ 空乏層
Ｅ エミッタ
ＥＰ エピタキシャル層
ＥＤ１、ＥＤ２、ＥＤ３、ＥＤ４ 辺
ＥＤ１Ｓ、ＥＤ２Ｓ、ＥＤ３Ｓ、ＥＤ４Ｓ 側壁（側面）
Ｇ ゲート
ＧＲ ガードリング（ｐ形半導体領域）
ＭＳＫ１、ＭＳＫ２、ＭＳＫ３、ＭＳＫ４、ＭＳＫ５ マスク層
ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、ＯＰ５ 開口
Ｓ ソース
ＳＢ 半導体基板
ＳＢａ 主面
ＳＢｂ 裏面

Claims (12)

  1. 主面と裏面とを有する半導体基板と、
    前記主面に接するように、前記半導体基板内に設けられた第１導電型を有するドリフト領域と、
    前記ドリフト領域内に選択的に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
    前記ボディ領域を貫通し、平面視にて、第１方向に延在し、前記第１方向と直交する第２方向において、互いに離間して配置された第１溝および第２溝と、
    前記ボディ領域内に形成され、前記第１溝と前記第２溝との間に配置された前記第２導電型を有する第１半導体領域と、
    前記ボディ領域内に形成され、前記第１溝と前記第１半導体領域との間に配置された前記第１導電型を有する第２半導体領域と、
    前記ボディ領域内に形成され、前記第２溝と前記第１半導体領域との間に配置された前記第１導電型を有する第３半導体領域と、
    前記ドリフト領域内に形成され、前記第１溝および前記第２溝の下に配置された前記第２導電型を有する第４半導体領域と、
    前記第１溝内に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記第２溝内に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
    前記半導体基板の前記主面上に形成され、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
    前記半導体基板の前記裏面上に形成された、第２電極と、
    前記ボディ領域と前記第４半導体領域との間に位置し、前記第１導電型を有する第５半導体領域と、
    前記ドリフト領域内において、前記第４半導体領域の下に配置され、前記第１導電型を有する第６半導体領域と、
    を有し、
    前記第４半導体領域は、前記第１方向において、前記第１溝の下および前記第２溝の下にそれぞれ連続的に延在しており、
    前記第４半導体領域は、前記第２方向において、前記第１溝、前記第２半導体領域、前記第１半導体領域、前記第３半導体領域および前記第２溝の下に連続的に延在しており、
    前記第６半導体領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高い、半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視において、前記第４半導体領域は、前記ボディ領域の全域に連続的に延在している、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記半導体基板は、シリコンよりもバンドギャップの広い半導体材料からなる、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第４半導体領域の不純物濃度は、前記ボディ領域の不純物濃度よりも低い、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記半導体装置は、前記第１電極と前記第２電極との間に形成されたトランジスタを有し、前記トランジスタのオン動作時において、前記第４半導体領域は、その厚さ方向で完全に空乏化している、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第４半導体領域は、前記ボディ領域の下に位置し、前記ボディ領域に接している、半導体装置。
  7. 請求項１に記載の半導体装置において、
    さらに、
    前記第２方向において、前記第５半導体領域を分断するように配置され、前記ボディ領域と前記第４半導体領域とを連結し、前記第２導電型を有する第７半導体領域を有する、半導体装置。
  8. （ａ）主面と裏面とを有し、平面視にて、前記主面には活性領域と、前記活性領域を取り囲むターミネーション領域とを有し、断面視にて、前記主面に接するように第１導電型のドリフト領域を有する半導体基板を準備する工程、
    （ｂ）前記活性領域に対応する第１開口を有し、前記主面上に形成された第１マスク層を用い、前記第１マスク層から露出した前記半導体基板に、前記第１導電型とは異なる第２導電型のボディ領域と、前記ボディ領域の下部に位置する前記第２導電型の第１半導体領域とを形成する工程、
    （ｃ）前記主面上に形成され、複数の第２開口を有する第２マスク層を用いて、前記ボディ領域内に前記第２導電型の複数の第２半導体領域を形成する工程、
    （ｄ）前記ボディ領域内であって、前記複数の第２半導体領域間に、前記第１導電型の第３半導体領域を形成する工程、
    （ｅ）前記主面から前記裏面に向かって延び、前記第３半導体領域および前記ボディ領域を貫通し、前記第１半導体領域は貫通しない溝を形成する工程、
    （ｆ）前記溝内にゲート絶縁膜を介してゲート電極を形成する工程、
    を有し、
    前記（ｂ）工程は、さらに、
    （ｂ１）前記第１マスク層を用いて、前記ボディ領域と前記第１半導体領域との間に、前記第１導電型の第５半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記溝は、前記第１半導体領域に達する、半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    さらに、
    （ｇ）平面視において、前記ボディ領域の周囲を連続的に取り囲む前記第２導電型の第４半導体領域を、前記ターミネーション領域に形成する工程、
    を有する、半導体装置の製造方法。
  11. 請求項８に記載の半導体装置の製造方法において、
    前記（ｃ）工程は、さらに、
    （ｃ１）前記第２マスク層を用いて、前記ボディ領域と前記第１半導体領域とを連結する前記第２導電型の複数の第７半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項８に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、さらに、
    （ｂ２）前記第１マスク層を用いて、前記第１半導体領域の下に、前記第１導電型の第６半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
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