JP6803725B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

高耐圧抵抗素子に関する技術として以下の技術が知られている。例えば、特許文献１には、Ｐ型の半導体基板の表面層に選択的に形成されたＮ型の空欠領域と、空乏領域と接して半導体基板の表面層に形成されたＰウェル領域と、空乏領域の上に形成されたＬＯＣＯＳ酸化膜と、Ｐウェル領域とＬＯＣＯＳ酸化膜を被う層間絶縁膜と、ＬＯＣＯＳ酸化膜上の領域において層間絶縁膜内に埋め込まれた渦巻き状の高耐圧高抵抗素子と、空乏領域および高耐圧高抵抗素子の一端に接続された第１電極と、高耐圧高抵抗素子の他端に接続された第１の抵抗接続配線と、Ｐウェル領域に電気的に接続された第２電極と、を備えた半導体装置が記載されている。また、特許文献１には、上記の高耐圧高抵抗素子が分圧回路に含まれる２つの抵抗素子を構成していることが記載されている。

特開２００８−１５３６３６号公報

上記の特許文献１に記載の高耐圧高抵抗素子によって構成される分圧回路において、分圧回路から出力される電圧の大きさを変更するためには、高耐圧高抵抗素子自体のシート抵抗値を変更すること、または高耐圧高抵抗素子の長さを変更することを要する。

しかしながら、特許文献１に記載の高耐圧高抵抗素子は、それ自体が電界緩和効果を生じさせるフィールドプレートとしての機能を有しており、高耐圧高抵抗素子のシート抵抗値または長さを変更した場合には、フィールドプレートとしての電界緩和効果に変化が生じ、高耐圧高抵抗素子の耐圧が低下するおそれがある。

また、特許文献１に記載の分圧回路において、分圧回路の出力電圧を出力する出力配線を、渦巻き状に形成された高耐圧高抵抗素子の中間点に接続し、渦巻き状パターンの内側から外側に向けて引き出した場合には、出力配線が高耐圧高抵抗素子の渦巻き状パターンと交差することとなる。しかしながら、分圧回路の出力電圧を出力する出力配線が、フィールドプレートとして機能する高耐圧高抵抗素子と交差するように配置された場合には、出力配線に生じる高電圧による強電界により、フィールドプレートとしての電界緩和効果に変化が生じ、高耐圧高抵抗素子の耐圧が低下するおそれがある。従って、特許文献１に記載の高耐圧高抵抗素子の構成では、分圧回路の分圧比を変更して出力電圧の大きさを変更することが困難であるといえる。

本発明は上記した点に鑑みてなされたものであり、耐圧低下を抑制しつつ抵抗分圧回路における分圧比の変更を容易に行うことができる抵抗体を備えた半導体装置およびその製造方法を提供することを目的とする。

本発明に係る半導体装置は、半導体基板の表層部に形成された第１の導電型を有する第１の半導体層と、前記半導体基板の表層部において前記第１の半導体層から離間して設けられ且つ前記第１の導電型とは反対の第２の導電型を有する第２の半導体層と、一端が前記第１の半導体層に電気的に接続されると共に他端が前記第２の半導体層に電気的に接続された抵抗体と、前記抵抗体のパターンに対応するパターンを有し、絶縁体層を介して前記抵抗体と重なるように設けられ且つ前記抵抗体の一端と他端との間の部位に電気的に接続された配線と、を含む。

本発明に係る半導体装置の製造方法は、半導体基板の表層部に第１の導電型を有する第１の半導体層を形成する工程と、前記第１の導電型とは反対の第２の導電型を有する第２の半導体層を、前記半導体基板の表層部において前記第１の半導体層から離間した位置に形成する工程と、前記半導体基板の表面に設けられた絶縁体の表面に抵抗体を形成する工程と、前記抵抗体の一端を前記第１の半導体層に電気的に接続する第１の配線を形成する工程と、前記抵抗体の他端を前記第２の半導体層に電気的に接続する第２の配線を形成する工程と、前記抵抗体の一端と他端との間の部位に電気的に接続され、前記抵抗体のパターンに対応するパターンを有し、絶縁体層を介して前記抵抗体と重なる第３の配線を形成する工程と、を含む。

本発明によれば、耐圧低下を抑制しつつ抵抗分圧回路における分圧比の変更を容易に行うことができる抵抗体を備えた半導体装置およびその製造方法が提供される。

本発明の実施形態に係る半導体装置の構成を示す平面透視図である。 図１における２Ａ−２Ａ線に沿った断面図である。 図１における２Ｂ−２Ｂ線に沿った断面図である。 本発明の実施形態に係る半導体装置の等価回路図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

図１は、本発明の実施形態に係る半導体装置１の構成を示す平面透視図である。図２Ａは、図１における２Ａ−２Ａ線に沿った断面図である。図２Ｂは、図１における２Ｂ−２Ｂ線に沿った断面図である。

半導体装置１は、例えばＰ型のシリコンで構成される半導体基板１０と、半導体基板１０の表層部に設けられたＮ型のＮウェル１１と、Ｎウェル１１内に設けられたＮ型半導体層１３と、Ｎウェル１１の外側に設けられたＰ型半導体層１４とを有する。Ｎ型半導体層１３の不純物濃度は、Ｎウェル１１の不純物濃度よりも高く、Ｐ型半導体層１４の不純物濃度は、半導体基板１０の不純物濃度よりも高くなっている。なお、半導体基板１０は、本発明における半導体基板の一例である。Ｎ型半導体層１３は、本発明における第１の半導体層の一例である。Ｐ型半導体層１４は、本発明における第２の半導体層の一例である。

Ｎ型半導体層１３とＰ型半導体層１４とは、半導体基板１０の表層部において互いに離間して設けられている。本実施形態において、Ｎ型半導体層１３は円形の形状を有し、Ｐ型半導体層１４はＮ型半導体層１３の外周を囲む円環状の形状を有している。半導体基板１０の表面には、Ｎ型半導体層１３とＰ型半導体層１４との間の領域にＳｉＯ_２等の絶縁体で構成される絶縁分離膜２０が設けられている。絶縁分離膜２０は円環状の形状を有している。

Ｐ型半導体層１４の外側にもＳｉＯ_２等の絶縁体で構成される絶縁分離膜２１が設けられている。Ｎウェル１１内において絶縁分離膜２０の下方には、Ｎ型半導体層１３の外周を囲むようにＰ型半導体層１２が設けられている。Ｐ型半導体層１２の不純物濃度は、Ｐ型半導体層１４の不純物濃度よりも低くなっている。Ｐ型半導体層１２の電位はフローティングとなっている。なお、Ｐ型半導体層１２は、本発明における第３の半導体層の一例である。

絶縁分離膜２０の表面には、ポリシリコンで構成される抵抗体３０が設けられている。図１に示すように、抵抗体３０はＮ型半導体層１３を中心とする渦巻き状のパターンを有している。抵抗体３０の一端は、Ｎ型半導体層１３の近傍に配置され、抵抗体３０の他端は、Ｐ型半導体層１４の近傍に配置されている。

半導体基板１０の表面には、抵抗体３０を覆うように、ＳｉＯ_２等の絶縁体で構成される絶縁体層４０が設けられている。絶縁体層４０の表面には、例えばＡｌ等の導電体で構成される配線５１、５２および５３が設けられている。なお、絶縁体層４０は、本発明における絶縁体層の一例である。配線５１は、本発明における第１の配線の一例である。配線５２は、本発明における第２の配線の一例である。配線５３は、本発明における配線および第３の配線の一例である。

配線５１は、円形の形状を有し、Ｎ型半導体層１３および抵抗体３０の内周部の上方に配置されている。配線５１は、コンタクト４１を介してＮ型半導体層１３に電気的に接続されると共にコンタクト４３を介して抵抗体３０の内側の端部に接続されている。すなわち、抵抗体３０の内側の端部は、Ｎ型半導体層１３に電気的に接続されている。

配線５２は、Ｐ型半導体層１４の円環状パターンに沿うようにＰ型半導体層１４の上方に配置された円環状をなす第１の部分５２ａと、第１の部分５２ａから分岐した第２の部分５２ｂと、を有する。配線５２は、Ｐ型半導体層１４の円環状パターンに沿って配置された複数のコンタクト４２を介して第１の部分５２ａがＰ型半導体層１４に電気的に接続されるとともに、コンタクト４４を介して第２の部分５２ｂが抵抗体３０の外側の端部に電気的に接続されている。すなわち、抵抗体３０の外側の端部は、Ｐ型半導体層１４に電気的に接続されている。

配線５３は、抵抗体３０の渦巻き状パターンに沿うように抵抗体３０の上方を覆っている。すなわち、配線５３は、抵抗体３０と同様の渦巻き状のパターンを有し、絶縁体層４０を介して抵抗体３０と重なるように設けられている。配線５３の一端は、コンタクト４５を介して抵抗体３０の内側の端部と外側の端部との間の中間点に電気的に接続されている。配線５３は、一端がコンタクト４５を介して抵抗体３０に接続され、抵抗体３０の渦巻き状パターンに沿った経路を辿って抵抗体３０の外側の端部の近傍に至り、配線５２の切れ目からＰ型半導体層１４の外側に引き出されている。配線５３の線幅は、抵抗体３０の線幅よりも小さいことが好ましく、抵抗体３０のパターンからはみ出さないように抵抗体３０のパターンをトレースするように配置されていることが好ましい。

図３は、半導体装置１の等価回路図である。半導体装置１は、抵抗体３０によって構成される抵抗素子Ｒ１およびＲ２を含む抵抗分圧回路１００を構成している。半導体装置１は、配線５１を介して抵抗体３０の一端に入力電圧ＶＩＮを印加すると共に、配線５２を介して抵抗体３０の他端に接地電位を印加することで、分圧回路として機能する。なお、入力電圧ＶＩＮは、半導体装置１と共に半導体基板１０上に設けられた他の半導体装置（図示せず）から供給されてもよい。抵抗体３０のコンタクト４３が接続された端部から、抵抗体３０のコンタクト４５が接続された部分までが抵抗素子Ｒ１に相当し、抵抗体３０のコンタクト４５が接続された部分から抵抗体３０のコンタクト４４が接続された端部までが抵抗素子Ｒ２に相当する。抵抗体３０に印加された入力電圧ＶＩＮは、抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗比に応じた分圧比で分圧され、抵抗素子Ｒ１と抵抗素子Ｒ２との接続点に相当する抵抗体３０の中間点に接続された配線５３から分圧によって得られた出力電圧ＶＯＵＴが出力される。

半導体装置１においては、抵抗体３０の内側の端部に電気的に接続されたＮ型半導体層１３を介してＮウェル１１に入力電圧ＶＩＮが印加され、抵抗体３０の外側の端部に電気的に接続されたＰ型半導体層１４を介して半導体基板１０に接地電位が印加される。これにより、半導体基板１０とＮウェル１１とによって形成されるＰＮ接合が逆バイアスされ、抵抗体３０の耐圧が確保される。本実施形態において、Ｎ型半導体層１３の外周にフローティングのＰ型半導体層１２が設けられており、これにより抵抗体３０の耐圧性能の向上およびＥＳＤ（ElectroStatic Discharge）に対する耐性の向上が図られている。

以下に半導体装置１の製造方法について説明する、図４Ａ〜図４Ｉは、半導体装置１の製造方法の一例を示す断面図である。はじめに、Ｐ型のシリコンで構成される半導体基板１０を用意する（図４Ａ）。

次に、公知のイオン注入法を用いて半導体基板１０の表面にＰ（リン）またはＡｓ（ヒ素）等のＮ型の不純物を注入することにより半導体基板１０の表層部にＮウェル１１を形成する（図４Ｂ）。本実施形態において、Ｎウェル１１は円形に形成される。

次に、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、半導体基板１０の所定領域に絶縁分離膜２０および２１を形成する（図４Ｃ）。すなわち、絶縁分離膜２０および２１は、ＳｉＯ_２からなるパッド酸化膜とシリコン窒化膜とによる積層膜をマスクとして半導体基板１０の表面を部分的に熱酸化することにより形成される。絶縁分離膜２０は、Ｎウェル１１の中央部を露出させるようにＮウェル１１の外縁に沿って円環状に形成される。絶縁分離膜２１は、絶縁分離膜２０との間に間隙を挟んでＮウェル１１の外周を囲むように形成される。

続いて、公知のイオン注入法を用いて半導体基板１０の表面にＢ（ボロン）等のＰ型の不純物を注入することにより絶縁分離膜２０の下方に比較的低濃度のＰ型半導体層１２を形成する（図４Ｃ）。Ｐ型半導体層１２は、絶縁分離膜２０のパターンに沿って円環状に形成される。

次に、公知のＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁分離膜２０および２１の表面を覆うように半導体基板１０の表面にポリシリコン膜を形成する。その後、公知のフォトリソグラフィー技術およびエッチング技術を用いてポリシリコン膜をパターニングすることにより絶縁分離膜２０の表面に抵抗体３０を形成する（図４Ｄ）。抵抗体３０は、絶縁分離膜２０の円環状パターンの中央部において露出するＮウェル１１を中心とする渦巻き状のパターンを有するように形成される。

次に、公知のイオン注入法を用いて、円環状をなす絶縁分離膜２０の中央部において露出しているＮウェル１１の表面に、Ｐ（リン）またはＡｓ（ヒ素）等のＮ型の不純物を注入することにより当該部位に、Ｎウェル１１の不純物濃度よりも高濃度のＮ型半導体層１３を形成する（図４Ｅ）。

次に、公知のイオン注入法を用いて、絶縁分離膜２０と絶縁分離膜２１との間の領域において露出している半導体基板１０の表面に、Ｂ（ボロン）等のＰ型の不純物を注入することにより当該部位に、半導体基板１０およびＰ型半導体層１２の不純物濃度よりも高濃度のＰ型半導体層１４を形成する（図４Ｆ）。

次に、公知のＣＶＤ法を用いて抵抗体３０を覆うように半導体基板１０の表面にＳｉＯ_２等の絶縁体で構成される絶縁体層４０を形成する（図４Ｇ）。

次に、公知のフォトリソグラフィー技術およびエッチング技術を用いて絶縁体層４０の所定位置に複数のコンタクトホールを形成し、これらのコンタクトホールの各々にタングステン等の導電体を埋め込むことによりコンタクト４１〜４５を形成する（図４Ｈ）。コンタクト４１は、Ｎ型半導体層１３に接続される。複数のコンタクト４２は、Ｐ型半導体層１４の円環状パターンに沿って配置され、Ｐ型半導体層１４の複数の部位に接続される（図１、図２Ｂ参照）。コンタクト４３は、抵抗体３０の内側の端部に接続される。コンタクト４４は、抵抗体３０の外側の端部に接続される（図１、図２Ｂ参照）。コンタクト４５は、抵抗体３０の内側の端部と外側の端部の間の部位に接続される。

次に、公知の蒸着法またはスパッタ法を用いて、絶縁体層４０の表面にＡｌ等の導電膜を形成する。続いて、公知のフォトリソグラフィー技術およびエッチング技術を用いてこの導電膜をパターニングすることで、配線５１〜５３を形成する（図４Ｉ）。

配線５１は、円形の形状を有し、Ｎ型半導体層１３および抵抗体３０の内周部の上方に配置され、コンタクト４１を介してＮ型半導体層１３に電気的に接続されると共にコンタクト４３を介して抵抗体３０の内側の端部に接続される。すなわち、抵抗体３０の内側の端部とＮ型半導体層１３とが配線５１によって電気的に接続される。

配線５２は、Ｐ型半導体層１４の円環状パターンに沿うようにＰ型半導体層１４の上方を覆う円環状をなす第１の部分５２ａと、第１の部分５２ａから分岐した第２の部分５２ｂと、を有するようにパターニングされる（図１参照）。配線５２は、複数のコンタクト４２を介してＰ型半導体層１４に接続されるとともに、コンタクト４４を介して抵抗体３０の外側の端部に接続される。すなわち、抵抗体３０の外側の端部とＰ型半導体層１４とが配線５２によって電気的に接続される。

配線５３は、抵抗体３０の渦巻き状パターンに沿うように抵抗体３０の上方に形成される。すなわち、配線５３は、抵抗体３０と同様の渦巻き状のパターンを有し、抵抗体３０と重なるように形成される。配線５３の一端は、コンタクト４５を介して抵抗体３０の内側の端部と外側の端部との間の部位に電気的に接続される。配線５３は、抵抗体３０に接続された端部から、抵抗体３０の渦巻き状パターンに沿った経路を辿って抵抗体３０の外側の端部の近傍に至り、配線５２の切れ目からＰ型半導体層１４よりも外側に引き出される。配線５３の線幅は、抵抗体３０の線幅よりも小さいことが好ましく、抵抗体３０のパターンからはみ出さないように抵抗体３０のパターンをトレースするように配置されていることが好ましい。

本実施形態に係る半導体装置１によれば、渦巻き状のパターンを有する抵抗体３０の中間点に接続された配線５３が、抵抗体３０のパターンと同様の渦巻き状のパターンを有し、抵抗体３０と重なるように配置されている。これにより、配線５３に生ずる高電圧による強電界が、配線５３の下方に延在する抵抗体３０によってシールドされる。これにより、配線５３に生ずる高電圧による強電界に起因する抵抗体３０の耐圧の低下を抑制することが可能となる。

更に、配線５３は、抵抗体３０の渦巻き状パターンに沿うように抵抗体３０の上方に配置されているので、配線５３と抵抗体３０とを接続するコンタクト４５の位置を変更するのみで耐圧低下を生じることなく抵抗体３０を含んで構成される抵抗分圧回路１００の分圧比を変更することができるので、抵抗分圧回路１００の出力電圧ＶＯＵＴを容易に変更することができる。

なお、本実施形態において例示したＮウェル１１、Ｐ型半導体層１２、Ｎ型半導体層１３、Ｐ型半導体層１４のレイアウト並びに抵抗体３０および配線５３のパターンは適宜変更することが可能である。例えば、Ｎ型半導体層１３とＰ型半導体層１４とが、一方向においてのみ対向するレイアウトとしてもよい。また、本実施形態では、抵抗体３０および配線５３が渦巻き状のパターンを有する場合を例示したが、これに限定されるものではない。例えば、抵抗体３０および配線５３のパターンは、Ｎ型半導体層１２とＰ型半導体層１３との間を蛇行する蛇行パターンであってもよい。抵抗体３０が、渦巻き状パターンおよび蛇行パターンのような、Ｎ型半導体層１３とＰ型半導体層１４とを結ぶ直線を複数回に亘り横切るパターンを有することで、小さいスペースでも抵抗体３０において所望の抵抗値を得ることができる。

１ 半導体装置
１０ 半導体基板
１１ Ｎウェル
１２ Ｐ型半導体
１３ Ｎ型半導体
１４ Ｐ型半導体
２０、２１ 絶縁分離膜
３０ 抵抗体
４０ 絶縁体層
４１、４２、４３、４４、４５ コンタクト
５１、５２、５３ 配線
１００ 抵抗分圧回路

Claims (9)

1. 半導体基板の表層部に形成された第１の導電型を有する第１の半導体層と、
   前記半導体基板の表層部において前記第１の半導体層から離間して設けられ且つ前記第１の導電型とは反対の第２の導電型を有する第２の半導体層と、
   一端が前記第１の半導体層に電気的に接続されると共に他端が前記第２の半導体層に電気的に接続された抵抗体と、
   前記抵抗体のパターンに対応するパターンを有する配線と、
   を含み、
   前記配線は、絶縁体層を介して前記抵抗体と重なるように設けられ且つ前記抵抗体の一端と他端との間の部位に電気的に接続され、前記配線のパターンの幅は前記抵抗体のパターンの幅より小さい
   半導体装置。
2. 前記抵抗体は、前記第１の半導体層と前記第２の半導体層とを結ぶ直線を複数回に亘り横切る線状のパターンを有する
   請求項１に記載の半導体装置。
3. 前記抵抗体は、前記半導体基板の表面に設けられた絶縁体の表面に設けられている
   請求項１または請求項２に記載の半導体装置。
4. 前記第２の半導体層は、前記第１の半導体層の外周を囲む環状の形状を有し、
   前記抵抗体は、前記第１の半導体層と前記第２の半導体層との間の領域に設けられ且つ前記第１の半導体層を中心とする渦巻き状のパターンを有する
   請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記第１の半導体層は、前記第１の半導体層の不純物濃度よりも低い不純物濃度の前記第１の導電型を有するウェル内に設けられ、
   前記半導体基板は、前記第２の半導体層の不純物濃度よりも低い不純物濃度の前記第２の導電型を有する
   請求項１から請求項４のいずれか１項に記載の半導体装置。
6. 前記ウェル内において前記第１の半導体層から離間して設けられると共に前記第１の半導体層の外周を囲み且つ前記第２の導電型を有する第３の半導体層を更に含む
   請求項５に記載の半導体装置。
7. 半導体基板の表層部に第１の導電型を有する第１の半導体層を形成する工程と、
   前記第１の導電型とは反対の第２の導電型を有する第２の半導体層を、前記半導体基板の表層部において前記第１の半導体層から離間した位置に形成する工程と、
   前記半導体基板の表面に設けられた絶縁体の表面に抵抗体を形成する工程と、
   前記抵抗体の一端を前記第１の半導体層に電気的に接続する第１の配線を形成する工程と、
   前記抵抗体の他端を前記第２の半導体層に電気的に接続する第２の配線を形成する工程と、
   前記抵抗体の一端と他端との間の部位に電気的に接続され、前記抵抗体のパターンに対応するパターンを有し、絶縁体層を介して前記抵抗体と重なる第３の配線を形成する工程と、
   を含み、
   前記第３の配線のパターンの幅は前記抵抗体のパターンの幅より小さい
   半導体装置の製造方法。
8. 前記第１の半導体層と前記第２の半導体層とを結ぶ直線を複数回に亘り横切る線状のパターンを有するように前記抵抗体を形成する
   請求項７に記載の製造方法。
9. 前記第１の半導体層の外周を囲む環状の形状を有するように前記第２の半導体層を形成し、
   前記第１の半導体層と前記第２の半導体層との間の領域において前記第１の半導体層を中心とする渦巻き状のパターンを有するように前記抵抗体を形成する
   請求項７または請求項８に記載の製造方法。