JP6663289B2 - アクティブマトリクス表示装置 - Google Patents

Description

本発明は、アクティブマトリクス表示装置に関する。

有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置などのアクティブマトリクス表示装置（表示パネル）は、複数の画素が行列状に配置された表示領域を備えている。各画素は、スイッチング素子、駆動素子および容量素子などで構成される駆動回路と、液晶素子または有機ＥＬ素子などの表示素子とを備える。

アクティブマトリクス表示装置には、各画素に電源電圧を供給する電源線が設けられている。電源線は、例えば、画素行ごとまたは画素列ごとに配置されている。

特許文献１には、隣り合う画素列に属する画素を線対称にレイアウトするとともに、当該隣り合う画素列間で、ＥＬ素子に電流を供給する電源線（電流供給線）を共有するアクティブマトリクス型の電子装置が開示されている。

また、特許文献２には、隣り合う画素列に属する画素を線対称にレイアウトするとともに、当該隣り合う画素列間で、駆動素子および容量素子に初期化電圧を供給する電源線（初期化線）を共有するアクティブマトリクス型の電気光学装置が開示されている。

これらの構成によれば、電源線の本数を低減することができるため、表示領域のレイアウト効率を向上させることができる。

特開２００９−８０４９１号公報 特開２００９−２２２７７９号公報

各画素に電源電圧を供給する電源線は抵抗成分を有しているため、電源と各画素との間で電流が流れると、電源線において電圧降下が生じる。このため、電源線の配置レイアウトによっては、各画素における電圧降下量に差異が生じるため、表示領域における輝度ムラが発生する。この観点から、特許文献１および特許文献２のように、電源線を画素列間で共有すると、レイアウト効率は向上するものの、電源線の負荷が大きくなって電圧降下量は大きくなる。また、電源の種類により電圧降下量は異なる。例えば、特許文献１に開示された電流供給線と特許文献２に開示された初期化線とでは、同じように画素列間で共有されたとしても、各電源線を流れる電流量が異なるので電圧降下量は異なる。

つまり、複数種の電源線が配置されるアクティブマトリクス型の表示装置では、電源線の配置に起因する電圧降下量がアンバランスに発生し、例えば、初期化線の電圧降下量に比べて電流供給線の電圧降下量が極端に大きくなってしまう。電源線の電圧降下による表示領域の輝度ムラを低減するには、異なる電源線種間で電圧降下量を均等化することが要求される。

本発明は、上記問題を解決するためになされたものであり、電源線の配置レイアウトに起因した表示領域における電圧降下量のアンバランスが低減されたアクティブマトリクス表示装置を提供することを目的とする。

上記目的を達成するために、本発明に係るアクティブマトリクス表示装置の一態様は、行列状に配置された複数の画素と、画素行方向および画素列方向の一方である第１方向に延び、前記複数の画素に第１電源電圧を供給する複数の第１電源線と、前記第１方向に延び、前記複数の画素に前記第１電源電圧と異なる第２電源電圧を供給する複数の第２電源線と、を備え、前記複数の第１電源線の本数は、前記複数の第２電源線の本数よりも多い。

本発明に係るアクティブマトリクス表示装置によれば、レイアウト効率を落とさず、電源線の配置レイアウトに起因した表示領域における電圧降下量のアンバランスを低減できる。よって、表示品質を向上させることが可能となる。

実施の形態に係るアクティブマトリクス表示装置の一部切り欠き斜視図である。 実施の形態１に係る複数の画素の配置構成および各画素の回路構成を示す図である。 実施の形態１に係る複数の画素の配線レイアウトを示す上面透視図である。 実施の形態１に係る画素の構成を示す断面図（図３のＩＶＡ−ＩＶＡ線断面図）である。 実施の形態に係る画素の構成を示す断面図（図３のＩＶＢ−ＩＶＢ線断面図）である。 比較例に係る表示装置の複数の画素の配置構成および回路構成を示す図である。 比較例に係る表示装置の複数の画素の配線レイアウトを示す上面透視図である。 実施の形態２に係る複数の画素の配置構成および各画素の回路構成を示す図である。 アクティブマトリクス表示装置の外観図である。

以下、本発明に係るアクティブマトリクス表示装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、構成要素、構成要素の配置位置および接続形態などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

各図において、実質的に同一の構成要素については同一の符号を付している。また、各図は、模式図であり、膜厚および各部の大きさの比などは、必ずしも厳密に表したものではない。さらに、以下の実施の形態および各図において、行方向および列方向とは、説明のために設定した方向であり、異なる２つの方向に任意に設定可能である。また、行方向および列方向は、以下では、直交する場合を例に説明するが、必ずしも直交している必要はない。

（実施の形態１）
まず、本発明の実施の形態１に係る表示装置１について、図１〜図４Ｂを用いて説明する。なお、本実施の形態に係る表示装置は、アクティブマトリクス型の有機ＥＬ表示装置（有機ＥＬ表示パネル）であり、複数の画素が行方向及び列方向にマトリクス状に配置された表示領域（画素部）を備えている。

［１−１．全体構成］
本実施の形態における表示装置１の構成について、図１を用いて説明する。図１は、本実施の形態に係る表示装置１の一部切り欠き斜視図である。

図１に示すように、表示装置１は、有機ＥＬ素子（有機発光素子）１０と、アクティブマトリクス基板２０とを備え、複数の画素３０がマトリクス状に配置されているアクティブマトリクス表示装置である。

有機ＥＬ素子１０は、アノードを含むＡＭ（アノードメタル）層１１１と、発光層を含む有機ＥＬ層１１２と、カソードを含む透明電極層１１３とを備える発光素子である。ＡＭ層１１１、有機ＥＬ層１１２および透明電極層１１３は、アクティブマトリクス基板２０上に、この順で積層されている。

なお、本実施の形態では、表示装置１の光出射側を上側として説明するが、実際の使用態様においては、表示装置１の光出射側が上側とはならない場合もある。このため、実際の使用態様においては、表示装置１の光出射側は上側には限定されない。

アクティブマトリクス基板２０は、画素の行方向に延伸する複数のゲート線ＧＬと、画素３０の列方向に延設された複数のソース線ＳＬ（データ線）と、画素３０の列方向に延設された複数の電源線ＰＬとを備える基板であり、例えば表示装置用薄膜半導体アレイ装置である。複数のソース線ＳＬと複数のゲート線ＧＬとは、直交するように構成されている。なお、複数の電源線ＰＬは、さらに、画素３０の行方向に延設されていてもよい。

各画素３０は、直交するゲート線ＧＬとソース線ＳＬとによって区画されている。各画素３０は、当該画素３０に対応する有機ＥＬ素子１０を駆動する駆動回路を含む。本実施の形態において、各画素３０は、ＲＧＢの３原色のいずれかに対応するサブ画素であって、青色（Ｂ）に対応する画素３０、赤色（Ｒ）に対応する画素３０、および緑色（Ｇ）に対応する画素３０の３つの画素３０で、一画素３０Ｇが構成されている。なお、同じ色の画素３０は、列方向に隣接して配置される。なお、図１では、画素３０はアクティブマトリクス基板２０に形成された駆動回路を指しているが、上述したように、画素３０は、上記駆動回路と、当該駆動回路上に形成された有機ＥＬ素子１０とを含むものと定義される。

複数のゲート線ＧＬの各々は、同一行の複数の画素３０で構成される画素行毎に設けられている。各ゲート線ＧＬに対応する画素行に属する全ての画素３０は、当該ゲート線ＧＬによって制御回路（走査線駆動回路）に接続される。

複数のソース線ＳＬの各々は、同一列の複数の画素３０で構成される画素列毎に設けられている。各ソース線ＳＬに対応する画素列に属する全ての画素３０は、当該ソース線ＳＬによって制御回路（信号線駆動回路）に接続される。

電源線ＰＬは、画素列方向（第１方向）に延びる電源線であり、後述するように、画素３０に第１電源電圧を供給する第１電源線と、画素３０に第２電源電圧を供給する第２電源線とを含む。

このように、本実施の形態に係る表示装置１は、画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。

［１−２．画素の回路構成］
次に、各画素３０の回路構成について説明する。図２は、実施の形態１に係る複数の画素３０の配置構成および画素３０の回路構成を示す図である。具体的には、同図には、表示領域の一部として、行方向に隣り合って配置される６つの画素３０が示されている。

図２に示すように、表示装置１における各画素３０は、駆動トランジスタＴｄと、トランジスタＴｗｓおよびＴａｚと、容量素子ＣＳと、有機ＥＬ素子１０とを備える。また、各画素３０は、ゲート線ＧＬ、ソース線ＳＬおよび電源線ＰＬに接続されている。

駆動トランジスタＴｄは、容量素子ＣＳに保持された電圧に応じた画素電流を有機ＥＬ素子１０に供給することにより、有機ＥＬ素子１０を発光させる駆動素子である。具体的には、駆動トランジスタＴｄは、ソースおよびドレインの一方（第１端子）が第１電源線ＰＬ１に接続され、ソースおよびドレインの他方（第２端子）が有機ＥＬ素子１０のアノード（第３端子）に接続されている。

トランジスタＴｗｓは、ソース線ＳＬによって供給されるデータ電圧Ｖｄａｔａ（発光電圧）を容量素子ＣＳに書き込むためのスイッチングトランジスタ（第１トランジスタ）である。具体的には、トランジスタＴｗｓは、ゲート線ＧＬに供給されるＷＳ信号にしたがって、ソース線ＳＬと容量素子ＣＳの第１電極との導通および非導通を切り換える。

容量素子ＣＳは、ソース線ＳＬによって供給されるデータ電圧Ｖｄａｔａに対応する電圧を保持する。本実施の形態では、容量素子ＣＳは、駆動トランジスタＴｄの閾値電圧Ｖｔｈを保持し、さらに、ソース線ＳＬによって供給されるデータ電圧Ｖｄａｔａによって、駆動トランジスタＴｄの閾値電圧Ｖｔｈが補償された電圧（Ｖｄａｔａ＋Ｖｔｈ）を保持する。具体的には、容量素子ＣＳは、第１電極が駆動トランジスタＴｄのゲートに接続され、第２電極が駆動トランジスタＴｄのソースおよびドレインの他方（第２端子）に接続されている。

有機ＥＬ素子１０は、駆動トランジスタＴｄによって供給される画素電流に応じて発光する発光素子である。有機ＥＬ素子１０は、ＡＭ層１１１により形成されたアノード（第３端子）と、透明電極層１１３により形成されたカソード（第４端子）と、ＡＭ層１１１および透明電極層１１３に挟まれた有機ＥＬ層１１２とで構成されている。具体的には、有機ＥＬ素子１０は、アノード（第３端子）が駆動トランジスタＴｄのソースおよびドレインの他方（第２端子）に接続されている。

トランジスタＴａｚは、容量素子ＣＳの電圧を初期化（オートゼロ）させるためのスイッチングトランジスタ（第２トランジスタ）である。ここで、トランジスタＴａｚの接続構成は、画素３０ｂ、３０ｃ、３０ｄおよび３０ｅと、画素３０ａおよび３０ｆとで異なる。

画素３０ｂ〜３０ｅにおけるトランジスタＴａｚは、ゲート線ＧＬに供給されるＡＺ信号にしたがって、第２電源電圧（初期化電圧ＶＩＮＩ）が供給される第２電源線ＰＬ２と容量素子ＣＳの第２電極との導通及び非導通を切り換える。つまり、画素３０ｂ〜３０ｅにおけるトランジスタＴａｚは、ソースおよびドレインの一方が第２電源線ＰＬ２に接続され、ソースおよびドレインの他方が容量素子ＣＳの第２電極に接続されている。

一方、画素３０ａにおけるトランジスタＴａｚは、ゲート線ＧＬに供給されるＡＺ信号にしたがって、画素３０ａの第２電極と画素３０ｂの第２電極との導通及び非導通を切り換える。つまり、画素３０ａにおけるトランジスタＴａｚは、ソースおよびドレインの一方が画素３０ａの第２電極に接続され、ソースおよびドレインの他方が画素３０ｂの第２電極に接続されている。また、画素３０ｆにおけるトランジスタＴａｚは、ゲート線ＧＬに供給されるＡＺ信号にしたがって、画素３０ｆの第２電極と画素３０ｅの第２電極との導通及び非導通を切り換える。つまり、画素３０ｆにおけるトランジスタＴａｚは、ソースおよびドレインの一方が画素３０ｆの第２電極に接続され、ソースおよびドレインの他方が画素３０ｅの第２電極に接続されている。

本実施の形態では、駆動トランジスタＴｄ、トランジスタＴｗｓおよびＴａｚは、それぞれ、ｎチャネル型のＴＦＴによって構成される。

ゲート線ＧＬは、複数の画素３０にＷＳ信号およびＡＺ信号等のタイミング信号（ゲート電圧）を供給し、本実施の形態では、同一の画素行に含まれる各画素３０に当該タイミング信号を供給する。

ソース線ＳＬは、複数の画素３０に発光電圧を供給するデータ配線であり、本実施の形態では、同一の画素列に含まれる各画素３０に、階調に対応するデータ電圧Ｖｄａｔａを供給する。

第１電源線ＰＬ１は、画素列方向（第１方向）に延びる電源線であり、画素３０ａ〜３０ｆに第１電源電圧（電源電圧ＶＣＣ）を供給する。また、第２電源線ＰＬ２は、画素列方向（第１方向）に延びる電源線であり、画素３０ｂ、３０ｃ、３０ｄおよび３０ｅに、第１電源電圧と異なる第２電源電圧（初期化電圧ＶＩＮＩ）を供給する。本実施の形態では、表示装置１に配置された全ての画素３０は、第１電源線ＰＬ１から電源電圧ＶＣＣを供給される。また、画素３０ｂ〜３０ｅを含む画素列に属する画素は、第２電源線ＰＬ２から初期化電圧ＶＩＮＩを供給される。一方、画素３０ａを含む画素列に属する画素は、画素３０ｂを含む画素列に属する画素から初期化電圧ＶＩＮＩを供給され、画素３０ｆを含む画素列に属する画素は、画素３０ｅを含む画素列に属する画素から初期化電圧ＶＩＮＩを供給される。

言い換えると、画素３０ａは、画素行方向において最近接する第２電源線ＰＬ２との間に画素３０ｂが配置されており、画素３０ａは、画素３０ｂから初期化電圧ＶＩＮＩを供給される。また、画素３０ｆは、画素行方向において最近接する第２電源線ＰＬ２との間に画素３０ｅが配置されており、画素３０ｆは、画素３０ｅから初期化電圧ＶＩＮＩを供給される。つまり、複数の画素３０のうち一の画素は、画素列方向と直交する画素行方向において最近接する第２電源線ＰＬ２との間に、他の画素が配置されており、当該一の画素は、当該他の画素から初期化電圧ＶＩＮＩを供給される。

上記のように構成された画素３０では、ＡＺ信号によってトランジスタＴａｚがオン状態からオフ状態となることにより、容量素子ＣＳが駆動トランジスタＴｄの閾値電圧Ｖｔｈを検出して保持する。その後、ＷＳ信号によってトランジスタＴｗｓがオン状態となってデータ電圧Ｖｄａｔａが供給されることにより、容量素子ＣＳに閾値電圧Ｖｔｈが補償された電圧（Ｖｄａｔａ＋Ｖｔｈ）が保持される。これにより、駆動トランジスタＴｄが当該駆動トランジスタＴｄの閾値電圧Ｖｔｈに因らないデータ電圧Ｖｄａｔａに応じた画素電流を有機ＥＬ素子１０に供給する。よって、有機ＥＬ素子１０は、データ電圧Ｖｄａｔａの階調に応じた輝度で発光することができる。

ここで、第１電源線ＰＬ１の本数は、第２電源線ＰＬ２の本数よりも多い。本実施の形態では、図２に示すように、画素３０ａ〜３０ｆの６画素に対して、第１電源線ＰＬ１が３本配置されており、第２電源線ＰＬ２が２本配置されている。言い換えると、１本の第１電源線ＰＬ１から電源電圧ＶＣＣが供給される画素３０の個数は、１本の第２電源線ＰＬ２から初期化電圧ＶＩＮＩが供給される画素３０の個数より少ない。本実施の形態では、図２に示すように、１本の第１電源線ＰＬ１から電源電圧ＶＣＣが供給される画素３０の個数は、１行あたり２個である。一方、１本の第２電源線ＰＬ２から初期化電圧ＶＩＮＩが、直接的または間接的に供給される画素３０の個数は、１行あたり３個である。具体的には、図２の左側の第２電源線ＰＬ２からは、３０ｂおよび３０ｃに直接的に初期化電圧ＶＩＮＩが供給され、画素３０ａに間接的に初期化電圧ＶＩＮＩが供給される。また、図２の右側の第２電源線ＰＬ２からは、画素３０ｄおよび３０ｅに直接的に初期化電圧ＶＩＮＩが供給され、画素３０ｆに間接的に初期化電圧ＶＩＮＩが供給される。

複数の画素３０が配置された表示領域に、複数種の電源線が配置されたアクティブマトリクス表示装置において、第１電源線ＰＬ１の本数と第２電源線ＰＬ２の本数とが等しく、かつ、第１電源線ＰＬ１から画素３０への電力供給量と第２電源線ＰＬ２から画素３０への電力供給量とが異なる場合、表示領域における１本の第１電源線ＰＬ１の電圧降下量と１本の第２電源線ＰＬ２の電圧降下量とが異なり、電圧降下量にアンバランスが発生する。

これに対して、本実施の形態に係る表示装置１では、画素３０への電力供給量が異なる第１電源線ＰＬ１と第２電源線ＰＬ２との本数を異ならせることにより、１本の第１電源線ＰＬ１の電圧降下量と１本の第２電源線ＰＬ２の電圧降下量とのバランスをとることが可能となる。本実施の形態の場合、第１電源線ＰＬ１は有機ＥＬ素子１０に流れる電流を供給するための電源線であり、第２電源線ＰＬ２は容量素子ＣＳの第２電極に初期化電圧ＶＩＮＩを印加するための電源線である。このため、第１電源線ＰＬ１から画素３０への電力供給量は、第２電源線ＰＬ２から画素３０への電力供給量よりも大きいので、第１電源線ＰＬ１の本数を第２電源線ＰＬ２の本数よりも多くすることで、画素回路のレイアウト構成を大幅に変更することなく、１本の電源線あたりの電圧降下量のアンバランスを低減できる。よって、画素回路のレイアウト効率を落とさず、各画素３０の電圧降下量を均等化することが可能となる。

また、本実施の形態において、画素３０のうち第１電源線ＰＬ１を共有する２つの画素（例えば画素３０ｃおよび３０ｄ）では、画素回路の構成要素、つまり、有機ＥＬ素子１０、駆動トランジスタＴｄ、容量素子ＣＳ、トランジスタＴｗｓおよびＴａｚが、当該第１電源線ＰＬ１を中心に線対称に配置されている。これにより、第１電源線ＰＬ１を中心に線対称に配置された２つの画素の、第１電源線ＰＬ１との接続形態を等しくすることができる。よって、上記２つの画素に供給される電源電圧ＶＣＣの電圧降下量を等しくできるので、第１電源線の電圧降下量を均等化できる。

［１−３．画素の配線の構成］
次に、本実施の形態に係る表示装置１における画素３０の配線の構成について、図３〜図４Ｂを用いて説明する。

図３は、本実施の形態に係る表示装置１における画素３０の配線レイアウトを示す上面図であり、光出射側から見たときの構成を示している。また、図４Ａおよび図４Ｂは、実施の形態に係る画素３０の構成を示す断面図である。具体的には、図３は、図４Ａおよび図４Ｂに示された、下部配線層１０３、チャネル半導体層１０１、上部配線層１０５およびＡＭ層１１１の上面図である。なお、図３において、ＡＭ層１１１については、外形のみを示し内部を透過して示している。また、図４Ａは図３のＩＶＡ−ＩＶＡ線断面図であり、図４Ｂは図３のＩＶＢ−ＩＶＢ線断面図である。なお、これらの断面図では、簡明のため、構成要素の幅を一部縮小している場合がある。

これらの図に示すように、表示装置１はトップエミッション型の表示装置であり、アクティブマトリクス基板２０と有機ＥＬ素子１０とが、この順で下から積層されている。

具体的には、本実施の形態に係る表示装置１は、基板１００と、基板１００側から順に積層された、チャネル半導体層１０１、ゲート絶縁層１０２、下部配線層１０３、パッシベーション層１０４、上部配線層１０５、平坦化層１０６、ＡＭ層１１１、有機ＥＬ層１１２、透明電極層１１３、封止材料層１１４およびバンク１１５からなる積層構造を備える。なお、表示装置１は、さらに、当該積層構造に貼り合わされた対向基板、および、封止材料層１１４を保護する保護膜等を備えるが、これらについては図示を省略する。

このように構成された表示装置１において、基板１００と、チャネル半導体層１０１と、ゲート絶縁層１０２と、下部配線層１０３と、パッシベーション層１０４と、上部配線層１０５とで、アクティブマトリクス基板２０が構成される。また、ＡＭ層１１１と、有機ＥＬ層１１２と、透明電極層１１３とで、有機ＥＬ素子１０が構成される。

基板１００は、例えばガラス基板である。なお、基板１００としては、樹脂からなるフレキシブル基板を用いることもできる。

チャネル半導体層１０１は、図３および図４Ｂに示すように、各トランジスタ（駆動トランジスタＴｄならびにトランジスタＴｗｓおよびＴａｚ）のチャネルを含む層である。チャネルは、例えばシリコン半導体膜や酸化物半導体膜等の半導体膜をパターニングすることによって島状に形成されている。

ゲート絶縁層１０２は、図４Ａおよび図４Ｂに示すように、各トランジスタのゲート絶縁膜であり、チャネル半導体層１０１を覆うように表示領域全体に形成される。

下部配線層１０３は、ゲート線ＧＬ、各トランジスタのゲート電極（いわゆるＧＭ（ゲートメタル））、および容量素子ＣＳの第１電極を構成する配線層である。ゲート線ＧＬ、ゲート電極、および第１電極は、同一の金属膜をパターニングすることによって所定形状に形成されている。

パッシベーション層１０４は、図４Ａおよび図４Ｂに示すように、下部配線層１０３と上部配線層１０５とを絶縁するための層間絶縁層である。

上部配線層１０５は、電源線ＰＬ、ソース線ＳＬ、各トランジスタのソース電極／ドレイン電極（いわゆるＳＤ（ソースドレイン）メタル）、および容量素子ＣＳの第２電極を構成する配線層である。電源線ＰＬ、ソース線ＳＬ、各トランジスタのソース電極／ドレイン電極、および第２電極は、同一の金属膜をパターニングすることによって所定形状に形成されている。

平坦化層（層間絶縁層）１０６は、図４Ａおよび図４Ｂに示すように、有機ＥＬ素子１０の平坦性等を確保するために、アクティブマトリクス基板２０と有機ＥＬ素子１０との間に形成される。平坦化層１０６の材料としては、アクリル系材料等の粘性が低くて柔らかい材料が用いられる。

ＡＭ層１１１は、有機ＥＬ素子１０のアノードを構成する金属電極層である。ＡＭ層１１１は、例えば光反射性を有する反射電極層であり、反射率の高い金属を用いて構成されている。ＡＭ層１１１としては、例えばＡｌ、Ａｇ、またはそれらの合金によって形成することができる。

有機ＥＬ層１１２は、発光部であって、正孔輸送層、発光層および電子輸送層等を積層して構成されている。有機ＥＬ層１１２は、図４Ａに示すように、バンク１１５によって囲繞されており、本実施の形態では、バンク１１５によって画素３０毎に分離して形成されている。

透明電極層１１３は、有機ＥＬ素子１０のカソードを構成する層である。透明電極層１１３は、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはインジウム亜鉛酸化物（ＩＺＯ：Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等からなる透明金属酸化物を用いることができる。本実施の形態において、透明電極層１１３は、図４Ａおよび図４Ｂに示すように、全画素３０の有機ＥＬ素子１０のカソードとして共通に設けられた共通電極である。

封止材料層１１４は、絶縁材料からなる絶縁層であって、有機ＥＬ素子１０への水分や酸素の浸入を防ぐための保護層である。

バンク（隔壁）１１５は、図４Ａに示すように、有機ＥＬ層１１２をサブ画素ごとに分離して区画するための開口部を有し、ＡＭ層１１１および有機ＥＬ層１１２はバンク１１５の開口部内に形成されている。

本実施の形態では、バンク１１５は、複数の画素３０（サブ画素）を画素３０毎に分離して区画するピクセルバンクである。つまり、バンク１１５は、画素３０の列方向に延びる凸部と画素３０の行方向に延びる凸部とが互いに交差するように形成されている。そして、この凸部で囲まれる部分である開口部に有機ＥＬ層１１２が形成されている。なお、バンク１１５は、ラインバンクであってもかまわない。

表示領域の上記配線レイアウトにおいて、図３に示すように、電源電圧ＶＣＣを供給する第１電源線ＰＬ１は、画素３０ａと３０ｂとの間、画素３０ｃと３０ｄとの間との間、画素３０ｅと３０ｆとの間、さらには、画素３０ａの左側、および画素３０ｆの右側に、それぞれ配置されている。また、第１電源線ＰＬ１を挟む画素３０ａ〜３０ｆは、画素回路の構成要素、つまり、有機ＥＬ素子１０、駆動トランジスタＴｄ、容量素子ＣＳ、トランジスタＴｗｓおよびＴａｚが、当該第１電源線ＰＬ１を中心に線対称に配置されている。第１電源線ＰＬ１の上記配置構成により、画素３０ａ〜３０ｆのそれぞれは、最近接する第１電源線ＰＬ１から、電源電圧ＶＣＣを直接供給される。

また、初期化電圧ＶＩＮＩを供給する第２電源配線ＰＬ２は、画素３０ｂと画素３０ｃとの間、および画素３０ｄと画素３０ｅとの間に、それぞれ配置されている。また、第２電源線ＰＬ２を挟むこれらの画素３０ｂ〜３０ｅは、画素回路の構成要素、つまり、有機ＥＬ素子１０、駆動トランジスタＴｄ、容量素子ＣＳ、トランジスタＴｗｓおよびＴａｚが、当該第２電源線ＰＬ２を中心に線対称に配置されている。第２電源線ＰＬ２の上記配置構成により、画素３０ｂ〜３０ｅのそれぞれでは、容量素子ＣＳの第２電極（上部配線層１０５）に、第２電極ＰＬ２から、トランジスタＴａｚを介して初期化電圧ＶＩＮＩが供給される。

一方、画素３０ａおよび３０ｆのそれぞれでは、容量素子ＣＳの第２電極（上部配線層１０５）に、画素３０ｂおよび３０ｅの第２電極（上部配線層１０５）から、トランジスタＴａｚを介して初期化電圧ＶＩＮＩが供給される。つまり、画素３０のうち画素３０ａおよび３０ｆは、それぞれ、画素行方向において最近接する第２電源線ＰＬ２との間に配置された画素３０ｂおよび３０ｅから初期化電圧ＶＩＮＩを供給される。

図３に示された画素レイアウト構成に示すように、第１電源線ＰＬ１の本数は、第２電源線ＰＬ２の本数よりも多い。画素３０ａ〜３０ｆの６画素に対して、第１電源線ＰＬ１が３本配置されており、第２電源線ＰＬ２が２本配置されている。つまり、１本の第１電源線ＰＬ１から電源電圧ＶＣＣが供給される画素３０の個数は、１行あたり２個である。一方、１本の第２電源線ＰＬ２から初期化電圧ＶＩＮＩが、直接的または間接的に供給される画素３０の個数は、１行あたり３個である。具体的には、図３の左側の第２電源線ＰＬ２からは、３０ｂおよび３０ｃに直接的に初期化電圧ＶＩＮＩが供給され、画素３０ａに間接的に初期化電圧ＶＩＮＩが供給される。また、図３の右側の第２電源線ＰＬ２からは、画素３０ｄおよび３０ｅに直接的に初期化電圧ＶＩＮＩが供給され、画素３０ｆに間接的に初期化電圧ＶＩＮＩが供給される。

［１−４．効果等］
上記のように配置された複数の画素３０を備える表示装置１は、第１電源線ＰＬ１と第２電源線ＰＬ２とが、同一の方向に同数配置された表示領域を有する表示装置に比べて、表示品位を改善することが可能となる。このことの理解を容易にするために、参考として、比較例に係る表示装置の構成を説明する。

図５は、比較例に係る表示装置の画素９３０の配置構成および回路構成を示す図である。図６は、比較例に係る表示装置の画素９３０の配線レイアウトを示す上面透視図である。

図５および図６に示された画素９３０において、画素９３０ａは、実施の形態に係る画素３０ｃと回路配置構成が同じであり、画素９３０ｂは、実施の形態に係る画素３０ｄと回路配置構成が同じである。一方、第１電源線ＰＬ９０１および第２電源線ＰＬ９０２の配線レイアウトは、実施の形態に係る第１電源線ＰＬ１および第２電源線ＰＬ２の配線レイアウトと異なる。具体的には、比較例に係る第１電源線ＰＬ９０１と第２電源線ＰＬ９０２とは、画素行方向に、交互に配置されている。つまり、表示領域において、電源線ＰＬ９０１の本数と第２電源線ＰＬ９０２の本数とは、等しい。

表示領域に複数種の電源線が配置されたアクティブマトリクス表示装置において、比較例のように、第１電源線ＰＬ９０１の本数と第２電源線ＰＬ９０２の本数とが等しく、かつ、第１電源線ＰＬ９０１から画素９３０への電力供給量が第２電源線ＰＬ９０２から画素９３０への電力供給量よりも大きい場合、１本の第１電源線ＰＬ９０１の電圧降下量は１本の第２電源線ＰＬ９０２の電圧降下量よりも大きくなる。例えば、２０型の表示パネルにおいて、第１電源線ＰＬ９０１を流れる電流量は、第２電源線ＰＬ９０２を流れる電流量の１０倍程度となる。この場合、例えば、第１電源線ＰＬ９０１による電圧降下量の最大値は、第２電源線ＰＬ９０２による電圧降下量の最大値よりも大きくなり、電圧降下量のアンバランスが発生する。

これに対して、本実施の形態に係る表示装置１では、画素３０への電力供給量が異なる第１電源線ＰＬ１と第２電源線ＰＬ２との本数を異ならせている。これにより、第１電源線ＰＬ１の電圧降下量と第２電源線ＰＬ２の電圧降下量とのバランスをとることが可能となる。具体的には、本実施の形態では、第１電源線ＰＬ１から１画素への電力供給量が第２電源線ＰＬ２から１画素への電力供給量よりも大きい。これに対して、第１電源線ＰＬ１の本数を第２電源線ＰＬ２の本数よりも多くすることで、１本の第１電源線ＰＬ１から電源電圧ＶＣＣが供給される画素３０の個数を、１本の第２電源線ＰＬ２から電源電圧ＶＣＣが供給される画素３０の個数よりも少なくしている。これにより、第１電源線ＰＬ１の電圧降下量の最大値と第２電源線ＰＬ２の電圧降下量の最大値との差が小さくなり、電圧降下量のアンバランスを低減できる。つまり、画素回路のレイアウト構成を大幅に変更することなく（画素回路のレイアウト効率を落とさず）、電圧降下量を均等化することが可能となる。

また、複数の画素３０のうち一の画素（３０ａおよび３０ｆ）は、画素行方向において最近接する第２電源線ＰＬ２との間に、他の画素（３０ｂおよび３０ｅ）が配置されており、一の画素（３０ａおよび３０ｆ）は、他の画素（３０ｂおよび３０ｅ）から初期化電圧ＶＩＮＩを供給されてもよい。

これにより、一の画素（３０ａおよび３０ｆ）と第２電源線ＰＬ２との遠い距離を繋ぐ引き出し配線を配置することなく、一の画素の初期化電圧ＶＩＮＩを、第２電源線ＰＬ２からではなく他の画素（３０ａおよび３０ｆ）から供給することが可能となる。よって、第２電源線ＰＬ２の本数を第１電源線ＰＬ１の本数よりも少ない構成としつつ、追加の引出し配線を設けることなく（レイアウト効率を落とすことなく）、電圧降下量を均等化することが可能となる。

また、複数の画素３０のそれぞれは、電流に応じて発光する有機ＥＬ素子１０と、有機ＥＬ素子１０に流れる電流を駆動する駆動トランジスタＴｄとを備え、第１電源線ＰＬ１は、駆動トランジスタＴｄに電源電圧ＶＣＣを供給することにより、有機ＥＬ素子１０に当該電流を流してもよい。これにより、複数の画素３０のそれぞれは、電流駆動型の発光素子を有し、第１電源線ＰＬ１の電圧降下量が第２電源線ＰＬ２の電圧降下量よりも大きくなる。これに対して、第１電源線ＰＬ１の本数が第２電源線ＰＬ２の本数よりも多いので、第１電源線ＰＬ９０１と第２電源線ＰＬ９０２の本数が等しい比較例に比べ、第１電源線ＰＬ１の電圧降下量を抑制できるので、第１電源線ＰＬ１の電圧降下量と第２電源線ＰＬ２の電圧降下量とのバランスをとることが可能となる。

また、複数の画素３０のうち第１電源線ＰＬ１を共有する２つの画素（３０ａおよび３０ｂ、３０ｃおよび３０ｄ、または３０ｅおよび３０ｆ）では、有機ＥＬ素子１０および駆動トランジスタＴｄを含む回路素子が、当該第１電源線ＰＬ１を中心に線対称に配置されていてもよい。これにより、第１電源線ＰＬ１を中心に線対称に配置された２つの画素の当該第１電源線ＰＬ１との接続形態を等しくすることができる。よって、上記２つの画素に供給される電源電圧ＶＣＣの電圧降下量を等しくできるので、第１電源線ＰＬ１の電圧降下量を均等化できる。

また、表示装置１は、さらに、画素列または画素行ごとに配置され、有機ＥＬ素子１０を発光させるための発光電圧を画素３０に供給する複数のソース線ＳＬを備え、画素３０は、さらに、第１電極が駆動トランジスタＴｄのゲートに接続され、第２電極が有機ＥＬ素子１０のアノードに接続された容量素子ＣＳと、ソース線ＳＬと第１電極との導通および非導通を切り替えるトランジスタＴｗｓと、駆動トランジスタＴｄのソースおよびドレインの他方と有機ＥＬ素子１０のアノードとの接続点に初期化電圧ＶＩＮＩを印加する、および、印加しないを切り替えるトランジスタＴａｚとを備える。ここで、画素３０では、駆動トランジスタＴｄのソースおよびドレインの一方に電源電圧ＶＣＣが印加され、画素３０ａおよび３０ｆでは、画素行方向において最近接する第２電源線ＰＬ２との間に、それぞれ、画素３０ｂおよび３０ｅが配置されており、画素３０ａおよび３０ｆの第２電極は、それぞれ、画素３０ｂおよび３０ｅの第２電極と、トランジスタＴａｚを介して接続されていてもよい。

これにより、各画素３０は、駆動トランジスタＴｄ、有機ＥＬ素子１０、容量素子ＣＳ、トランジスタＴｗｓおよびＴａｚで構成される、いわゆる３Ｔｒ１Ｃ型の回路構成となる。このとき、有機ＥＬ素子１０の電流供給用電源線である第１電源線ＰＬ１の本数が初期化電源線である第２電源線ＰＬ２の本数よりも多いので、電力供給量の少ない第２電源線ＰＬ２の本数を削減して第１電源線ＰＬ１の電圧降下量と第２電源線ＰＬ２の電圧降下量とのバランスをとることが可能となる。これにより、上記３Ｔｒ１Ｃのレイアウト効率を低減させることなく、電圧降下量を均等化することが可能となる。

（実施の形態２）
本実施の形態に係る表示装置は、実施の形態１に係る表示装置１と比較して、表示領域における電源種の異なる２つの電源線（第１電源線ＰＬ１および第２電源線ＰＬ２）の配置構成は同じであるが、各画素の回路構成が異なる。以下、実施の形態２の表示装置について、実施の形態１に係る表示装置１と同じ点は説明を省略し、異なる点を中心に説明する。

［２−１．全体構成］
本実施の形態における表示装置の全体構成は、実施の形態１に係る表示装置１の全体構成と同様である。本実施の形態に係る表示装置は、有機ＥＬ素子（発光素子）１０と、アクティブマトリクス基板２０とを備え、複数の画素４０がマトリクス状に配置されているアクティブマトリクス表示装置である。

アクティブマトリクス基板２０は、画素の行方向に延伸する複数のゲート線ＧＬと、画素４０の列方向に延設された複数のソース線ＳＬ（データ線）と、画素４０の列方向に延設された複数の電源線ＰＬとを備える基板であり、例えば表示装置用薄膜半導体アレイ装置である。複数のソース線ＳＬと複数のゲート線ＧＬとは、直交するように構成されている。

各画素４０は、直交するゲート線ＧＬとソース線ＳＬとによって区画されている。各画素４０は、当該画素４０に対応する有機ＥＬ素子１０を駆動する駆動回路を含む。本実施の形態において、各画素４０は、ＲＧＢの３原色のいずれかに対応するサブ画素であって、青色（Ｂ）に対応する画素４０、赤色（Ｒ）に対応する画素４０、および緑色（Ｇ）に対応する画素４０の３つの画素４０で、一画素４０Ｇが構成されている。なお、同じ色の画素４０は、列方向に隣接して配置される。

複数のゲート線ＧＬの各々は、同一行の複数の画素４０で構成される画素行毎に設けられている。複数のソース線ＳＬの各々は、同一列の複数の画素４０で構成される画素列毎に設けられている。

電源線ＰＬは、画素列方向（第１方向）に延びる電源線であり、後述するように、画素４０に第１電源電圧を供給する第１電源線と、画素４０に第２電源電圧を供給する第２電源線とを含む。

［２−２．画素の回路構成］
次に、各画素４０の回路構成について説明する。図７は、実施の形態２に係る複数の画素４０の配置構成および画素４０の回路構成を示す図である。具体的には、同図には、表示領域の一部として、行方向に隣り合って配置される６つの画素４０が示されている。

図７に示すように、本実施の形態に係る表示装置における各画素４０は、駆動トランジスタＴｄと、トランジスタＴｗｓおよびＴｒｆと、容量素子ＣＳと、有機ＥＬ素子１０とを備える。また、各画素４０は、ゲート線ＧＬ、ソース線ＳＬおよび電源線ＰＬに接続されている。

トランジスタＴｒｆは、容量素子ＣＳの第１電極に参照電圧ＶＲＥＦを印加するためのスイッチングトランジスタ（第２トランジスタ）である。ここで、トランジスタＴｒｆの接続構成は、画素４０ｂ、４０ｃ、４０ｄおよび４０ｅと、画素４０ａおよび４０ｆとで異なる。

画素４０ｂ〜４０ｅにおけるトランジスタＴｒｆは、ゲート線ＧＬに供給されるＲＦ信号にしたがって、第２電源電圧（参照電圧ＶＲＥＦ）が供給される第２電源線ＰＬ２と容量素子ＣＳの第１電極との導通及び非導通を切り換える。つまり、画素４０ｂ〜４０ｅにおけるトランジスタＴｒｆは、ソースおよびドレインの一方が第２電源線ＰＬ２に接続され、ソースおよびドレインの他方が容量素子ＣＳの第１電極に接続されている。

一方、画素４０ａにおけるトランジスタＴｒｆは、ゲート線ＧＬに供給されるＲＦ信号にしたがって、画素４０ａの第１電極と画素４０ｂの第１電極との導通及び非導通を切り換える。つまり、画素４０ａにおけるトランジスタＴｒｆは、ソースおよびドレインの一方が画素４０ａの第１電極に接続され、ソースおよびドレインの他方が画素４０ｂの第１電極に接続されている。また、画素４０ｆにおけるトランジスタＴｒｆは、ゲート線ＧＬに供給されるＲＦ信号にしたがって、画素４０ｆの第１電極と画素４０ｅの第１電極との導通及び非導通を切り換える。つまり、画素４０ｆにおけるトランジスタＴｒｆは、ソースおよびドレインの一方が画素４０ｆの第１電極に接続され、ソースおよびドレインの他方が画素４０ｅの第１電極に接続されている。

本実施の形態では、駆動トランジスタＴｄ、トランジスタＴｗｓおよびＴｒｆは、それぞれ、ｎチャネル型のＴＦＴによって構成される。

ゲート線ＧＬは、複数の画素４０にＷＳ信号およびＲＦ信号等のタイミング信号（ゲート電圧）を供給し、本実施の形態では、同一の画素行に含まれる各画素４０に当該タイミング信号を供給する。

ソース線ＳＬは、複数の画素４０に発光電圧を供給するデータ配線であり、本実施の形態では、同一の画素列に含まれる各画素４０に、階調に対応するデータ電圧Ｖｄａｔａを供給する。

第１電源線ＰＬ１は、画素列方向（第１方向）に延びる電源線であり、画素４０ａ〜４０ｆに第１電源電圧（電源電圧ＶＣＣ）を供給する第１電源線である。また、第２電源線ＰＬ２は、画素列方向（第１方向）に延びる電源線であり、画素４０ｂ、４０ｃ、４０ｄおよび４０ｅに、第１電源電圧と異なる第２電源電圧（参照電圧ＲＥＦ）を供給する第２電源線である。本実施の形態では、表示領域に配置された全ての画素４０は、第１電源線ＰＬ１から電源電圧ＶＣＣを供給される。また、画素４０ｂ〜４０ｅを含む画素列に属する画素は、第２電源線ＰＬ２から参照電圧ＶＲＥＦを供給される。一方、画素４０ａを含む画素列に属する画素は、画素４０ｂを含む画素列に属する画素から参照電圧ＶＲＥＦを供給され、画素４０ｆを含む画素列に属する画素は、画素４０ｅを含む画素列に属する画素から参照電圧ＶＲＥＦを供給される。

言い換えると、画素４０ａは、画素行方向において最近接する第２電源線ＰＬ２との間に画素４０ｂが配置されており、画素４０ａは、画素４０ｂから参照電圧ＶＲＥＦを供給される。また、画素４０ｆは、画素行方向において最近接する第２電源線ＰＬ２との間に画素４０ｅが配置されており、画素４０ｆは、画素４０ｅから参照電圧ＶＲＥＦを供給される。つまり、複数の画素４０のうち一の画素は、画素列方向と直交する画素行方向において最近接する第２電源線ＰＬ２との間に、他の画素が配置されており、当該一の画素は、当該他の画素から参照電圧ＶＲＥＦを供給される。

上記のように構成された画素４０では、ＲＦ信号によってトランジスタＴｒｆがオン状態となることにより、容量素子ＣＳの第１電極に参照電圧ＶＲＥＦが印加され駆動トランジスタＴｄの閾値電圧Ｖｔｈの検出動作が開始される。また、ＲＦ信号によってトランジスタＴｒｆがオン状態からオフ状態となることにより、容量素子ＣＳへの閾値電圧Ｖｔｈの保持が完了する。その後、ＷＳ信号によってトランジスタＴｗｓがオン状態となってデータ電圧Ｖｄａｔａが供給されることにより、容量素子ＣＳに閾値電圧Ｖｔｈが補償された電圧（Ｖｄａｔａ＋Ｖｔｈ）が保持される。これにより、駆動トランジスタＴｄが当該駆動トランジスタＴｄの閾値電圧Ｖｔｈに因らないデータ電圧Ｖｄａｔａに応じた画素電流を有機ＥＬ素子１０に供給する。よって、有機ＥＬ素子１０は、データ電圧Ｖｄａｔａの階調に応じた輝度で発光することができる。

上記回路構成により、各画素４０は、駆動トランジスタＴｄ、有機ＥＬ素子１０、容量素子ＣＳ、トランジスタＴｗｓ、およびトランジスタＴｒｆで構成される、いわゆる３Ｔｒ１Ｃ型の回路構成となる。

ここで、第１電源線ＰＬ１の本数は、第２電源線ＰＬ２の本数よりも多い。本実施の形態では、図７に示すように、画素４０ａ〜４０ｆの６画素に対して、第１電源線ＰＬ１が３本配置されており、第２電源線ＰＬ２が２本配置されている。言い換えると、１本の第１電源線ＰＬ１から電源電圧ＶＣＣが供給される画素４０の個数は、１本の第２電源線ＰＬ２から参照電圧ＶＲＥＦが供給される画素４０の個数より少ない。本実施の形態では、図７に示すように、１本の第１電源線ＰＬ１から電源電圧ＶＣＣが供給される画素４０の個数は、１行あたり２個である。一方、１本の第２電源線ＰＬ２から参照電圧ＶＲＥＦが、直接的または間接的に供給される画素４０の個数は、１行あたり３個である。具体的には、図７の左側の第２電源線ＰＬ２からは、４０ｂおよび４０ｃに直接的に参照電圧ＶＲＥＦが供給され、画素４０ａに間接的に参照電圧ＶＲＥＦが供給される。また、図７の右側の第２電源線ＰＬ２からは、画素４０ｄおよび４０ｅに直接的に参照電圧ＶＲＥＦが供給され、画素４０ｆに間接的に参照電圧ＶＲＥＦが供給される。

本実施の形態に係る表示装置では、画素４０への電力供給量が異なる第１電源線ＰＬ１と第２電源線ＰＬ２との本数を異ならせることにより、１本の第１電源線ＰＬ１の電圧降下量と１本の第２電源線ＰＬ２の電圧降下量とのバランスをとることが可能となる。本実施の形態の場合、第１電源線ＰＬ１は有機ＥＬ素子１０に流れる電流を供給するための電源線であり、第２電源線ＰＬ２は容量素子ＣＳの第１電極に参照電圧ＶＲＥＦを印加するための電源線である。このため、第１電源線ＰＬ１から画素４０への電力供給量は、第２電源線ＰＬ２から画素４０への電力供給量よりも大きいので、第１電源線ＰＬ１の本数を第２電源線ＰＬ２の本数よりも多くすることで、画素回路のレイアウト構成を大幅に変更することなく（上記３Ｔｒ１Ｃの配置構成を変更することなく）、１本の電源線あたりの電圧降下量のアンバランスを低減できる。よって、画素回路のレイアウト効率を落とさず、各画素４０の電圧降下量を均等化することが可能となる。

また、本実施の形態において、画素４０のうち第１電源線ＰＬ１を共有する２つの画素（例えば画素４０ｃおよび４０ｄ）では、画素回路の構成要素、つまり、有機ＥＬ素子１０、駆動トランジスタＴｄ、容量素子ＣＳ、トランジスタＴｗｓおよびＴｒｆが、当該第１電源線ＰＬ１を中心に線対称に配置されている。これにより、第１電源線ＰＬ１を中心に線対称に配置された２つの画素の、第１電源線ＰＬ１との接続形態を等しくすることができる。よって、上記２つの画素に供給される電源電圧ＶＣＣの電圧降下量を等しくできるので、第１電源線の電圧降下量を均等化できる。

（その他の実施の形態など）
以上、本発明に係るアクティブマトリクス表示装置について、実施の形態１および２に基づいて説明したが、本発明は上記の実施の形態に限定されるものではない。上述した実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス表示装置を内蔵した各種機器も本発明に含まれる。

例えば、実施の形態１および２では、画素行方向に並ぶ６画素に対して、３本の第１電源線ＰＬ１と２本の第２電源線ＰＬ２とを配置する構成を挙げたが、電源線の本数構成はこれに限定されない。第１電源線ＰＬ１および第２電源線ＰＬ２を流れる電流量の差異に応じて、第１電源線ＰＬ１および第２電源線ＰＬ２の本数構成を決定すればよく、例えば、５本の第１電源線ＰＬ１に対して１本の第２電源線ＰＬ２という本数構成としてもよい。

また、実施の形態１および２では、全ての画素が第１電源線ＰＬ１と隣り合っており、１本の第１電源線ＰＬ１が、２列の画素列に属する画素に電源電圧ＶＣＣを供給する構成としたが、これに限定されない。例えば、１本の第１電源線ＰＬ１が、３列以上の画素列に属する画素に電源電圧ＶＣＣを供給する構成であってもよい。

また、上記実施の形態１および２では、表示領域に、複数種の電源線として第１電源線ＰＬ１および第２電源線ＰＬ２が配置されている構成を示したが、電源線は３種類以上配置されていてもよい。

また、上記説明では、画素３０および４０は、発光素子（上記説明では有機ＥＬ素子１０）を駆動する画素回路として、３つのトランジスタ（駆動トランジスタＴｄ、トランジスタＴｗｓ、トランジスタＴａｚまたはＴｒｆ）と１つの容量素子ＣＳとを有する、いわゆる３Ｔｒ１Ｃの構成について説明した。しかし、画素回路の構成は、これに限らず、例えば、上述したトランジスタおよび容量素子以外のトランジスタ、容量素子、またはその他の回路素子を有する構成であってもかまわない。

また、各トランジスタ（駆動トランジスタＴｄ、トランジスタＴｗｓ、Ｔａｚ、およびＴｒｆ）はｎチャネル型のＴＦＴとしたが、ｐチャネル型のＴＦＴであってもかまわない。また、複数のトランジスタのうちの一部のトランジスタがｎチャネル型のＴＦＴであって、他のトランジスタがｐチャネル型のＴＦＴであってもかまわない。

また、各トランジスタはトップゲート型のＴＦＴに限らず、ボトムゲート型のＴＦＴであってもかまわない。さらには、各トランジスタは、ＴＦＴに限らず、同様の機能を実現することができる例えばバイポーラトランジスタであってもかまわない。

また、発光素子は、電流によって発光する有機ＥＬ素子に限らず、例えば、電圧によって発光する無機化合物を用いた無機ＥＬ素子であってもかまわない。また、発光素子は、カソードが金属電極層によって構成され、アノードが透明電極層によって構成されてもかまわない。

また、例えば、本発明に係るアクティブマトリクス表示装置は、図８に示すような薄型ディスプレイ装置に好適である。図８は、薄型ディスプレイ装置の外観図である。このような薄型ディスプレイ装置は、本発明に係るアクティブマトリクス表示装置を用いることにより、高い表示品位で映像等を表示することができる。

本発明は、特に有機ＥＬ素子を用いた表示装置を内蔵する有機ＥＬフラットパネルディスプレイに有用であり、画質の均一性が要求される小型高精細なディスプレイの表示装置として用いるのに最適である。

１ 表示装置
１０ 有機ＥＬ素子
２０ アクティブマトリクス基板
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０Ｇ、４０、４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、９３０、９３０ａ、９３０ｂ 画素
１００ 基板
１０１ チャネル半導体層
１０２ ゲート絶縁層
１０３ 下部配線層
１０４ パッシベーション層
１０５ 上部配線層
１０６ 平坦化層
１１１ ＡＭ層
１１２ 有機ＥＬ層
１１３ 透明電極層
１１４ 封止材料層
１１５ バンク
ＰＬ１、ＰＬ９０１ 第１電源線
ＰＬ２、ＰＬ９０２ 第２電源線

Claims (5)

1. 行列状に配置された複数の画素と、
   画素行方向および画素列方向の一方である第１方向に延び、前記複数の画素に第１電源電圧を供給する複数の第１電源線と、
   前記第１方向に延び、前記複数の画素に前記第１電源電圧と異なる第２電源電圧を供給する複数の第２電源線と、を備え、
   前記複数の第１電源線の本数は、前記複数の第２電源線の本数よりも多く、
   前記複数の画素のそれぞれは、
   電流に応じて発光する発光素子と、
   前記発光素子に流れる前記電流を駆動する駆動素子と、を備え、
   前記複数の第１電源線のそれぞれは、前記駆動素子に前記第１電源電圧を供給することにより、前記発光素子に前記電流を流し、
   さらに、画素列または画素行ごとに配置され、前記発光素子を発光させるための発光電圧を前記複数の画素に供給する複数のデータ線を備え、
   前記駆動素子は、第１端子、第２端子および制御端子を有する駆動トランジスタであり、
   前記発光素子は、第３端子および第４端子を有する有機ＥＬ素子であり、
   前記複数の画素のそれぞれは、さらに、
   第１電極が前記制御端子に接続され、第２電極が前記第３端子に接続された容量素子と、
   前記複数のデータ線の１つと前記第１電極との導通および非導通を切り替える第１トランジスタと、
   前記第２電極に前記第２電源電圧を印加する、および、印加しないを切り替える第２トランジスタと、を備え、
   前記複数の画素のそれぞれは、前記第１端子に前記第１電源電圧が印加され、
   前記複数の画素のうち一の画素は、前記複数の第２電源線のうち前記第１方向と直交する第２方向において最近接する第２電源線との間に、他の画素が配置されており、
   前記一の画素の前記第２電極は、前記他の画素の前記第２電極と前記一の画素の前記第２トランジスタを介して接続されている
   アクティブマトリクス表示装置。
2. 行列状に配置された複数の画素と、
   画素行方向および画素列方向の一方である第１方向に延び、前記複数の画素に第１電源電圧を供給する複数の第１電源線と、
   前記第１方向に延び、前記複数の画素に前記第１電源電圧と異なる第２電源電圧を供給する複数の第２電源線と、を備え、
   前記複数の第１電源線の本数は、前記複数の第２電源線の本数よりも多く、
   前記複数の画素のそれぞれは、
   電流に応じて発光する発光素子と、
   前記発光素子に流れる前記電流を駆動する駆動素子と、を備え、
   前記複数の第１電源線のそれぞれは、前記駆動素子に前記第１電源電圧を供給することにより、前記発光素子に前記電流を流し、
   さらに、画素列または画素行ごとに配置され、前記発光素子を発光させるための発光電圧を前記複数の画素に供給する複数のデータ線を備え、
   前記駆動素子は、第１端子、第２端子および制御端子を有する駆動トランジスタであり、
   前記発光素子は、第３端子および第４端子を有する有機ＥＬ素子であり、
   前記複数の画素のそれぞれは、さらに、
   第１電極が前記制御端子に接続され、第２電極が前記第２端子に接続された容量素子と、
   前記複数のデータ線の１つと前記第１電極との導通および非導通を切り替える第１トランジスタと、
   前記第１電極に前記第２電源電圧を印加する、および、印加しないを切り替える第２トランジスタと、を備え、
   前記複数の画素のそれぞれは、前記第１端子に前記第１電源電圧が印加され、
   前記複数の画素のうち一の画素は、前記複数の第２電源線のうち前記第１方向と直交する第２方向において最近接する第２電源線との間に、他の画素が配置されており、
   前記一の画素の前記第１電極は、前記他の画素の前記第１電極と前記一の画素の前記第２トランジスタを介して接続されている
   アクティブマトリクス表示装置。
3. 前記複数の画素のうち、前記複数の第１電源線のうちの一の第１電源線から前記第１電源電圧が供給される画素の個数は、前記複数の画素のうち、前記複数の第２電源線のうちの一の第２電源線から前記第２電源電圧が供給される画素の個数よりも少ない
   請求項１または２に記載のアクティブマトリクス表示装置。
4. 前記複数の画素のうち一の画素は、前記第１方向と直交する第２方向において前記複数の第２電源線のうち最近接する第２電源線との間に、他の画素が配置されており、
   前記一の画素は、前記他の画素から前記第２電源電圧を供給される
   請求項１〜３のいずれか1項に記載のアクティブマトリクス表示装置。
5. 前記複数の画素のうち前記第１電源線を共有する２つの画素では、前記発光素子および前記駆動素子を含む回路素子が、前記第１電源線を中心に線対称に配置されている
   請求項１に記載のアクティブマトリクス表示装置。

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