JP6632169B2

JP6632169B2 - アレイ基板、液晶表示パネル及び液晶表示装置

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Publication number: JP6632169B2
Application number: JP2018528952A
Authority: JP
Inventors: 思坤 ▲はお▼
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2016-01-06
Filing date: 2016-02-25
Publication date: 2020-01-22
Anticipated expiration: 2036-02-25
Also published as: GB201805415D0; JP2018537716A; DE112016004400T5; DE112016004400B4; GB2557159B; KR102043578B1; CN105629605B; GB2557159A; US9971212B2; US20170322466A1; CN105629605A; WO2017117850A1; KR20180069874A

Description

本発明は液晶表示技術の分野に関し、具体的には、アレイ基板及び該アレイ基板を有する液晶表示パネルと液晶表示装置に関する。

電子技術の発展に伴い、ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ、液晶ディスプレイ）は、様々な表示分野に幅広く使用されている。ＬＣＤの重要な構成要素であるアレイ基板は、主に複数のマトリックス状に配置された画素領域を備え、各画素領域は複数のサブ画素領域を含む。現在の画素構造では、各サブ画素領域に共通電極ビアホール（ｃｏｍｖｉａ）が設けられて、共通電極がこのビアホールを介して走査電圧を受ける。しかしながら、大量の共通電極ビアホールが存在すると、比較的多くのサブ画素領域が占有されるため、表示領域の面積が減少し、画素の開口率が低下し、画素の光透過率が低下する。

以上のことに鑑みて、本発明は、画素の開口率を増加し、画素の光透過率を向上させることができるアレイ基板、液晶表示パネル及び液晶表示装置を提供する。

本発明によるアレイ基板は、複数の走査線、複数のデータ線、第１画素電極、第２画素電極、共通電極、第１ビアホール、及び第２ビアホールを備え、複数の走査線と複数のデータ線は交差して複数の第１サブ画素領域及び複数の第２サブ画素領域を画定し、第１画素電極は、第１サブ画素領域内に位置し、第２画素電極は、第２サブ画素領域内に位置し、共通電極は、隣接する２つの第１画素電極の間、及び隣接する第１画素電極と第２画素電極との間に位置し、第１ビアホールは、第１サブ画素領域及び第２サブ画素領域内に位置し、第１ビアホールは、第１画素電極とデータ線との間の電気的な接続、及び第２画素電極とデータ線との間の電気的な接続を実現するために使用され、第２ビアホールは、共通電極が第２ビアホールを介して電圧を受けるように、第２サブ画素領域内に位置する。

第１画素電極の面積は、第２画素電極の面積より大きい。

アレイ基板の１つの画素領域は、２つの第１サブ画素領域と１つの第２サブ画素領域を含み、第２サブ画素領域は、Ｒ、Ｇ、Ｂサブ画素領域の中の１つであり、各画素領域内において、共通電極は、第２サブ画素領域内の第２ビアホールを介して電圧を受ける。

アレイ基板の１つの画素領域は、３つの第１サブ画素領域と１つの第２サブ画素領域を含み、第２サブ画素領域は、Ｒ、Ｇ、Ｂ、Ｗサブ画素領域の中の１つであり、各画素領域内において、共通電極は、第２サブ画素領域内の第２ビアホールを介して電圧を受ける。

アレイ基板は、行方向に沿って配置された複数の走査線を備え、各第１サブ画素領域は、１つの走査線に対応して接続され、各第２サブ画素領域は、１つの走査線に対応して接続され、第ｎ行と第ｎ＋１行の走査線の間の第１サブ画素領域及び第２サブ画素領域は、第ｎ行の走査線に電気的に接続され、ｎは正の整数である。

共通電極、第１画素電極及び第２画素電極は、同じフォトマスク製造プロセスで形成される。

共通電極は、対応するデータ線と重畳して設けられ、共通電極は、不透光性導電金属層を備える。

第１ビアホールと第２ビアホールは、走査線の両側に位置し、第１ビアホールは、走査線と第１画素電極との間、及び走査線と第２画素電極との間に位置する。

本発明による液晶表示パネルはアレイ基板を備え、アレイ基板は、複数の走査線、複数のデータ線、第１画素電極、第２画素電極、共通電極、第１ビアホール、及び第２ビアホールを備え、複数の走査線と複数のデータ線は交差して複数の第１サブ画素領域及び複数の第２サブ画素領域を画定し、第１画素電極は、第１サブ画素領域内に位置し、第２画素電極は、第２サブ画素領域内に位置し、共通電極は、隣接する２つの第１画素電極の間、及び隣接する第１画素電極と第２画素電極との間に位置し、第１ビアホールは、第１サブ画素領域及び第２サブ画素領域内に位置し、第１ビアホールは、第１画素電極とデータ線との間の電気的な接続、及び第２画素電極とデータ線との間の電気的な接続を実現するために使用され、第２ビアホールは、共通電極が第２ビアホールを介して電圧を受けるように、第２サブ画素領域内に位置する。

第１画素電極の面積は、第２画素電極の面積より大きい。

本発明による液晶表示装置は、液晶表示パネルと、液晶表示パネルにバックライトを供給するバックライトモジュールを備え、液晶表示パネルはアレイ基板を備え、アレイ基板は、複数の走査線、複数のデータ線、第１画素電極、第２画素電極、共通電極、第１ビアホール、及び第２ビアホールを備え、複数の走査線と複数のデータ線は交差して複数の第１サブ画素領域及び複数の第２サブ画素領域を画定し、第１画素電極は、第１サブ画素領域内に位置し、第２画素電極は、第２サブ画素領域内に位置し、共通電極は、隣接する２つの第１画素電極の間、及び隣接する第１画素電極と第２画素電極との間に位置し、第１ビアホールは、第１サブ画素領域及び第２サブ画素領域内に位置し、第１ビアホールは、第１画素電極とデータ線との間の電気的な接続、及び第２画素電極とデータ線との間の電気的な接続を実現するために使用され、第２ビアホールは、共通電極が第２ビアホールを介して電圧を受けるように、第２サブ画素領域内に位置する。

本発明の実施例のアレイ基板、液晶表示パネル及び液晶表示装置では、同じ画素領域内に位置する複数のサブ画素は、共通電極が電圧を受けるように、１つのビアホールを共有するように設計することによって、画素の開口率を増加させ、画素の光透過率を向上させることができる。

本発明の一実施例の液晶表示パネルの断面図である。図１に示される液晶表示パネルの一実施例の画素構造の一部の模式図である。図２に示される１つの画素領域の構造模式図である。本発明の一実施例の第１画素領域の形成模式図である。本発明の一実施例の第２画素領域の形成模式図である。本発明の一実施例の液晶表示装置の構造断面図である。

以下、本発明の実施例に係る添付図面を参照しながら、本発明の例示的な実施例に係る技術的解決手段を明確かつ詳細に説明する。

図１は、本発明の一実施例の液晶表示パネルの構造断面図である。図２は、図１に示される液晶表示パネルの一実施例の画素構造の一部の模式図である。図１と図２に示されるように、本実施例の液晶表示パネル１０は、対向して間隔を置いて配置されたカラーフィルター基板（ＣｏｌｏｒＦｉｌｔｅｒＳｕｂｓｔｒａｔｅ、ＣＦ基板、又はフォトクロミックフィルター基板とも称する）１１とアレイ基板（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒＳｕｂｓｔｒａｔｅ、ＴＦＴ基板、薄膜トランジスタ基板又はＡｒｒａｙ基板とも称する）１２、及び２つの基板の間に充填された液晶（液晶分子）１３を備える。液晶１３は、アレイ基板１１とカラーフィルター基板１２とが重畳して形成した液晶セル内にある。

アレイ基板１２は、列方向に沿って配置された複数のデータ線Ｄ、行方向に沿って配置された複数の走査線Ｇ、及び複数の走査線Ｇと複数のデータ線Ｄが交差して画定した複数のサブ画素領域Ｐを備える。各サブ画素領域Ｐは、対応する１つのデータ線Ｄと１つの走査線Ｇに接続され、各走査線Ｇは、ゲートドライバ２１に接続されて各サブ画素領域Ｐに走査電圧を供給し、各データ線Ｄは、ソースドライバ２２に接続されて各サブ画素領域Ｐに階調電圧を供給する。液晶表示パネル１０がＳ−ＩＰＳ（ＳｕｐｅｒＩｎ−ＰｌａｎｅＳｗｉｔｃｈｉｎｇ、スーパーインプレーンスイッチング）技術を使用していることを考慮すると、本実施例のアレイ基板１２は、ドメイン構造の画素構造設計を採用し、各サブ画素領域Ｐ内のサブ画素電極は「人」字形の電極又は「＜」形の電極となり、それに対応して、データ線Ｄは列方向に沿って配置された直線ではない。

本実施例のサブ画素領域Ｐは、第１サブ画素領域Ｐ_１及び第２サブ画素領域Ｐ_２を含む。ＲＧＢである３つのサブ画素を備える液晶表示パネル１０を例として、第２サブ画素領域Ｐ_２はＢ（Ｂｌｕｅ、青色）サブ画素領域に対応し、第１サブ画素領域Ｐ_１はＲ（Ｒｅｄ、赤色）サブ画素領域及びＧ（Ｇｒｅｅｎ、緑色）サブ画素領域に対応し、且つ、１つの第２サブ画素領域Ｐ_２と隣接する２つの第１サブ画素領域Ｐ_１とは、アレイ基板１２の１つの画素領域を形成する。マトリックス状に配置された複数の画素領域の構造が完全に同じであることを考慮して、以下、図３に示される第ｎ行に位置する画素領域を代表として説明するが、ｎは正の整数である。

図３に示されるように、第ｎ行と第ｎ＋１行の間に位置する２つの第１サブ画素領域Ｐ_１と１つの第２サブ画素領域Ｐ_２はいずれも第ｎ行の走査線Ｇ_ｎに接続される。アレイ基板１２は、共通電極３１、第１ビアホール３２、第２ビアホール３３、第１サブ画素領域Ｐ_１内に位置する第１画素電極３４、及び第２サブ画素領域Ｐ_２内に位置する第２画素電極３５を備える。共通電極３１は、隣接する２つの第１画素電極３４の間、及び隣接する第１画素電極３４と第２画素電極３５との間に位置する。第１ビアホール３２は、第１サブ画素領域Ｐ_１と第２サブ画素領域Ｐ_２内に位置する。第１サブ画素領域Ｐ_１内の第１ビアホール３２は具体的に、走査線Ｇ_ｎと第１画素電極３４との間に位置し、この第１ビアホール３２は、画素電極ビアホール（ｐｉｘｅｌｖｉａ）であり、第１画素電極３４と対応するデータ線Ｄとの間の電気的な接続を実現するために使用される。第２サブ画素領域Ｐ_２内の第１ビアホール３２は具体的に、走査線Ｇ_ｎと第２画素電極３５との間に位置し、第２画素電極３５と対応するデータ線Ｄとの間の電気的な接続を実現するために使用される。第２ビアホール３３は、第２サブ画素領域Ｐ_２内に位置し、且つ、第１ビアホール３２と走査線Ｇ_ｎの両側に位置する。この第２ビアホール３３は共通電極ビアホールであり、共通電極３１が第２ビアホール３３を介して電圧を受けるために使用される。この電圧は走査電圧であってもよい。第２ビアホール３３が第２サブ画素領域Ｐ_２内のみに設けられ、第１サブ画素領域Ｐ_１内に設けられていないため、第１画素電極３４の面積は第２画素電極３５の面積より大きい。

第２サブ画素領域Ｐ_２内に位置する共通電極は、第２ビアホール３３を介して電圧を受ける。第１サブ画素領域Ｐ_１内に位置する共通電極３１は、周辺配線により第２サブ画素領域Ｐ_２内に位置する共通電極３１に電気的に接続されてもよい。好ましくは、この周辺配線は、走査線Ｇ_ｎ又は走査線Ｇ_ｎ＋１と重畳して配置されてもよい。

以上から分かるように、同じ画素領域内に位置する複数のサブ画素（サブ画素電極）は、共通電極３１がビアホールを介して電圧を受けるように、１つのビアホールを共有する。従来技術と比較して、ビアホールの数が減少されるため、画素の開口率を増加させ、画素の光透過率を向上させることができる。

上記画素構造設計では、Ｒサブ画素とＧサブ画素は共通電極ビアホール（第２ビアホール３３）を含んでいないため、従来技術と比較して、第１画素電極３４の面積が大きくなり、画素の開口率が増加し、光透過率が向上する。また、本実施例において、第２ビアホール３３がＢサブ画素内に設けられる理由は以下のとおりである。Ｂサブ画素が青色光を透過させ、液晶表示パネル１０の表示輝度に対する青色光の貢献は、赤色光と緑色光より小さく、第２画素電極３５の面積が小さくなっても、画素全体の光透過率に対する影響が小さい。

当然のことながら、他の実施例では、第２ビアホール３３がＲサブ画素領域又はＧサブ画素領域内に設けられてもよい。即ち、第２サブ画素領域Ｐ_２は、Ｒサブ画素領域又はＧサブ画素領域である。

また、ＲＧＢＷの４つのサブ画素を含む液晶表示パネル１０において、アレイ基板１２の１つの画素領域は、３つの第１サブ画素領域Ｐ_１と１つの第２サブ画素領域Ｐ_２を含み、第２サブ画素領域Ｐ_２は、Ｒ、Ｇ、Ｂ、Ｗ（Ｗｈｉｔｅ、白色）サブ画素領域の中の１つ、例えば、Ｂサブ画素領域である。各画素領域内において、共通電極３１は、第２サブ画素領域Ｐ_２内の第２ビアホール３３を介して電圧を受ける。

図４は、本発明の一実施例の第１画素領域の形成模式図である。図４に示されるように、本実施例の第１サブ画素領域Ｐ_１の形成は、以下のステップを含む。
所定のパターンを有する第１金属層４１が形成される。この第１金属層４１は、走査線Ｇ、アレイ基板１２のＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）のゲートｇを形成するために使用され、第１ビアホール３２の金属層及び他の金属配線に対応する。
第１金属層４１上にＴＦＴの活性半導体層（ＡｃｔｉｖｅＳｅｍｉｃｏｎｄｕｃｔｏｒＬａｙｅｒ、ＡＳ）４２が形成される。この活性半導体層４２は、ゲートｇの上方に位置する。
活性半導体層４２上に所定のパターンを有する第２金属層４３が形成される。この第２金属層４３は、データ線Ｄ及びＴＦＴのソースｓとドレインｄを形成するために使用される。
第２金属層４３上に平坦なパッシベーション層が形成される。この平坦なパッシベーション層には、第１ビアホール３２が開設されている。
第１ビアホール３２が開設されている平坦なパッシベーション層上に第１画素電極３４及び共通電極３１が形成される。好ましくは、共通電極３１と第１画素電極３４は、同じフォトマスク製造プロセスで形成され、即ち、この共通電極３１は透明導電層となり、その材料はＩＴＯであってもよい。

図５は、本発明の一実施例の第１画素領域の形成模式図である。図５に示されるように、本実施例の第２サブ画素領域Ｐ_２の形成は、以下のステップを含む。
所定のパターンを有する第１金属層５１が形成される。この第１金属層５１は、走査線Ｇ、ＴＦＴのゲートｇを形成するために使用され、第１ビアホール３２の金属層、第２ビアホール３３の金属層、及び他の金属配線に対応する。
第１金属層５１上に、ゲートｇの上方に位置する活性半導体層５２が形成される。
活性半導体層５２上に所定のパターンを有する第２金属層５３が形成される。この第２金属層５３は、データ線Ｄ及びＴＦＴのソースｓとドレインｄを形成するために使用される。
第２金属層５３上に平坦なパッシベーション層が形成される。この平坦なパッシベーション層には、第１ビアホール３２だけでなく、第２ビアホール３３も開設されている。
第１ビアホール３２及び第２ビアホール３３が開設されている平坦なパッシベーション層上に、第２画素電極３５及び共通電極３１が形成される。ここで、好ましくは、共通電極３１と第１画素電極３５は、同じフォトマスク製造プロセスで形成され、即ち、この共通電極３１は透明導電層となり、その材料はＩＴＯを含むが、それに限定されない。当然のことながら、他の実施例では、共通電極３１は、別途のフォトマスク製造プロセス又は他の方式で形成されてもよい。共通電極３１は、対応するデータ線Ｄと重畳して設けられるため、共通電極３１は、不透光性導電金属層であってもよい。

実際に使用する場合、第１サブ画素領域Ｐ_１と第２サブ画素領域Ｐ_２は別個に形成されるものではない。図４と図５を組み合わせると、第１金属層４１、５１は、同じフォトマスク製造プロセスで形成されてもよい。活性半導体層４２、５２は、同じ製造プロセスで形成されてもよい。第２金属層４３、５３は、同じフォトマスク製造プロセスで形成されてもよい。平坦なパッシベーション層は、同じ製造プロセスで形成されてもよい。第２ビアホール３３及び全ての第１ビアホール３２は、同じ製造プロセスで形成されてもよい。同様に、共通電極３１と第１画素電極３４及び第２画素電極３５は、同じフォトマスク製造プロセスで形成されてもよい。

本発明の実施例は、図６に示されるような液晶表示装置６０を更に提供する。この液晶表示装置６０は、上記液晶表示パネル１０、及び液晶表示パネル１０に光を供給するバックライトモジュール６１を備える。この液晶表示装置６０もアレイ基板１２の上記設計を有するため、同じ有益な効果を有する。

以上の説明は本発明に係る実施形態にすぎず、本発明の保護範囲を制限するものではないことを理解されたい。本発明の明細書及び添付図面によって作成したすべての同等構造又は同等フローの変更（例えば、実施例間の技術的特徴の相互の組み合わせ）を、直接又は間接的に他の関連する技術分野に実施することは、いずれも同じ理由により本発明の保護範囲内に含まれるべきである。

Claims

アレイ基板であって、前記アレイ基板は、複数の走査線、複数のデータ線、第１画素電極、第２画素電極、共通電極、第１ビアホール、及び第２ビアホールを備え、
前記複数の走査線と前記複数のデータ線は交差して複数の第１サブ画素領域及び一つの第２サブ画素領域を画定し、
前記第１画素電極は、前記第１サブ画素領域内に位置し、
前記第２画素電極は、前記第２サブ画素領域内に位置し、
前記共通電極は、隣接する２つの前記第１画素電極の間、及び隣接する第１画素電極と第２画素電極との間に位置し、
前記第１ビアホールは、前記第１サブ画素領域及び前記第２サブ画素領域内に位置し、前記第１ビアホールは、前記第１画素電極と前記データ線との間の電気的な接続、及び前記第２画素電極と前記データ線との間の電気的な接続を実現するために使用され、
前記第２ビアホールは、前記共通電極が前記第２ビアホールを介して電圧を受けるように、前記第２サブ画素領域内に位置し、
前記データ線は、前記共通電極と重畳して設けられた重畳部分と、前記走査線との交差位置から前記走査線と直交する方向に延伸する延伸部分とを有し、
前記第１ビアホールは、前記走査線及び前記第２画素電極の積層方向における当該走査線と第２画素電極との間に位置し、
前記第２ビアホールは、前記第１ビアホールから、前記データ線の延伸部分の延伸方向に沿って前記第２画素電極のある側と反対側に離れた位置にある
ことを特徴とするアレイ基板。
前記延伸方向における前記第１ビアホール及び前記第２ビアホールの間の位置に、前記第２画素電極を駆動するＴＦＴのソース、ドレイン、及びゲートを含む金属層が形成されている
ことを特徴とする請求項１に記載のアレイ基板。
前記第１画素電極の面積は、前記第２画素電極の面積より大きい、ことを特徴とする請求項１又は２に記載のアレイ基板。
前記アレイ基板の１つの画素領域は、２つの前記第１サブ画素領域と１つの前記第２サブ画素領域を含み、前記第１サブ画素領域は、Ｒサブ画素領域及びＧサブ画素領域であり、前記第２サブ画素領域は、Ｂサブ画素領域であり、各前記画素領域内において、前記共通電極は、前記第２サブ画素領域内の第２ビアホールを介して前記電圧を受ける、ことを特徴とする請求項１又は２に記載のアレイ基板。
前記アレイ基板の１つの画素領域は、３つの前記第１サブ画素領域と１つの前記第２サブ画素領域を含み、前記第１サブ画素領域は、Ｒサブ画素領域、Ｇサブ画素領域、及びＷサブ画素領域であり、前記第２サブ画素領域は、Ｂサブ画素領域であり、各前記画素領域内において、前記共通電極は、前記第２サブ画素領域内の第２ビアホールを介して前記電圧を受ける、ことを特徴とする請求項１又は２に記載のアレイ基板。
前記アレイ基板は、行方向に沿って配置された前記複数の走査線を備え、各前記第１サブ画素領域は、１つの前記走査線に対応して接続され、各前記第２サブ画素領域は、１つの前記走査線に対応して接続され、第ｎ行と第ｎ＋１行の前記走査線の間の前記第１サブ画素領域及び前記第２サブ画素領域は、第ｎ行の前記走査線に電気的に接続され、前記ｎは正の整数である、ことを特徴とする請求項１又は２に記載のアレイ基板。
前記共通電極、前記第１画素電極及び前記第２画素電極は、同じフォトマスク製造プロセスで形成される、ことを特徴とする請求項６に記載のアレイ基板。
前記共通電極は、対応するデータ線と重畳して設けられ、前記共通電極は、不透光性導電金属層を備える、ことを特徴とする請求項６に記載のアレイ基板。
液晶表示パネルであって、前記液晶表示パネルはアレイ基板を備え、前記アレイ基板は、複数の走査線、複数のデータ線、第１画素電極、第２画素電極、共通電極、第１ビアホール、及び第２ビアホールを備え、
前記複数の走査線と前記複数のデータ線は交差して複数の第１サブ画素領域及び一つの第２サブ画素領域を画定し、
前記第１画素電極は、前記第１サブ画素領域内に位置し、
前記第２画素電極は、前記第２サブ画素領域内に位置し、
前記共通電極は、隣接する２つの前記第１画素電極の間、及び隣接する第１画素電極と第２画素電極との間に位置し、
前記第１ビアホールは、前記第１サブ画素領域及び前記第２サブ画素領域内に位置し、前記第１ビアホールは、前記第１画素電極と前記データ線との間の電気的な接続、及び前記第２画素電極と前記データ線との間の電気的な接続を実現するために使用され、
前記第２ビアホールは、前記共通電極が前記第２ビアホールを介して電圧を受けるように、前記第２サブ画素領域内に位置し、
前記データ線は、前記共通電極と重畳して設けられた重畳部分と、前記走査線との交差位置から前記走査線と直交する方向に延伸する延伸部分とを有し、
前記第１ビアホールは、前記走査線及び前記第２画素電極の積層方向における当該走査線と第２画素電極との間に位置し、
前記第２ビアホールは、前記第１ビアホールから、前記データ線の延伸部分の延伸方向に沿って前記第２画素電極のある側と反対側に離れた位置にある
ことを特徴とする液晶表示パネル。
前記延伸方向における前記第１ビアホール及び前記第２ビアホールの間の位置に、前記第２画素電極を駆動するＴＦＴのソース、ドレイン、及びゲートを含む金属層が形成されている
ことを特徴とする請求項９に記載の液晶表示パネル。
前記第１画素電極の面積は、前記第２画素電極の面積より大きい、ことを特徴とする請求項９又は１０に記載の液晶表示パネル。
前記アレイ基板の１つの画素領域は、２つの前記第１サブ画素領域と１つの前記第２サブ画素領域を含み、前記第１サブ画素領域は、Ｒサブ画素領域及びＧサブ画素領域であり、前記第２サブ画素領域は、Ｂサブ画素領域であり、各前記画素領域内において、前記共通電極は、前記第２サブ画素領域内の第２ビアホールを介して前記電圧を受ける、ことを特徴とする請求項９又は１０に記載の液晶表示パネル。
前記アレイ基板の１つの画素領域は、３つの前記第１サブ画素領域と１つの前記第２サブ画素領域を含み、前記第１サブ画素領域は、Ｒサブ画素領域、Ｇサブ画素領域、及びＷサブ画素領域であり、前記第２サブ画素領域は、Ｂサブ画素領域であり、各前記画素領域内において、前記共通電極は、前記第２サブ画素領域内の第２ビアホールを介して前記電圧を受ける、ことを特徴とする請求項９又は１０に記載の液晶表示パネル。
前記アレイ基板は、行方向に沿って配置された前記複数の走査線を備え、各前記第１サブ画素領域は、１つの前記走査線に対応して接続され、各前記第２サブ画素領域は、１つの前記走査線に対応して接続され、第ｎ行と第ｎ＋１行の前記走査線の間の前記第１サブ画素領域及び前記第２サブ画素領域は、第ｎ行の前記走査線に電気的に接続され、前記ｎは正の整数である、ことを特徴とする請求項９又は１０に記載の液晶表示パネル。
前記共通電極、前記第１画素電極及び前記第２画素電極は、同じフォトマスク製造プロセスで形成される、ことを特徴とする請求項１４に記載の液晶表示パネル。
前記共通電極は、対応するデータ線と重畳して設けられ、前記共通電極は、不透光性導電金属層を備える、ことを特徴とする請求項１４に記載の液晶表示パネル。
液晶表示装置であって、液晶表示パネルと、前記液晶表示パネルにバックライトを供給するバックライトモジュールを備え、前記液晶表示パネルはアレイ基板を備え、前記アレイ基板は、複数の走査線、複数のデータ線、第１画素電極、第２画素電極、共通電極、第１ビアホール、及び第２ビアホールを備え、
前記複数の走査線と前記複数のデータ線は交差して複数の第１サブ画素領域及び一つの第２サブ画素領域を画定し、
前記第１画素電極は、前記第１サブ画素領域内に位置し、
前記第２画素電極は、前記第２サブ画素領域内に位置し、
前記共通電極は、隣接する２つの前記第１画素電極の間、及び隣接する第１画素電極と第２画素電極との間に位置し、
前記第１ビアホールは、前記第１サブ画素領域及び前記第２サブ画素領域内に位置し、前記第１ビアホールは、前記第１画素電極と前記データ線との間の電気的な接続、及び前記第２画素電極と前記データ線との間の電気的な接続を実現するために使用され、
前記第２ビアホールは、前記共通電極が前記第２ビアホールを介して電圧を受けるように、前記第２サブ画素領域内に位置し、
前記データ線は、前記共通電極と重畳して設けられた重畳部分と、前記走査線との交差位置から前記走査線と直交する方向に延伸する延伸部分とを有し、
前記第１ビアホールは、前記走査線及び前記第２画素電極の積層方向における当該走査線と第２画素電極との間に位置し、
前記第２ビアホールは、前記第１ビアホールから、前記データ線の延伸部分の延伸方向に沿って前記第２画素電極のある側と反対側に離れた位置にある
ことを特徴とする液晶表示装置。