[go: up one dir, main page]

JP6607681B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6607681B2
JP6607681B2 JP2015041903A JP2015041903A JP6607681B2 JP 6607681 B2 JP6607681 B2 JP 6607681B2 JP 2015041903 A JP2015041903 A JP 2015041903A JP 2015041903 A JP2015041903 A JP 2015041903A JP 6607681 B2 JP6607681 B2 JP 6607681B2
Authority
JP
Japan
Prior art keywords
transistor
semiconductor
film
insulating film
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015041903A
Other languages
English (en)
Other versions
JP2015181159A5 (ja
JP2015181159A (ja
Inventor
知昭 熱海
修平 長塚
圭恵 森若
佑太 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2015041903A priority Critical patent/JP6607681B2/ja
Publication of JP2015181159A publication Critical patent/JP2015181159A/ja
Publication of JP2015181159A5 publication Critical patent/JP2015181159A5/ja
Priority to JP2019191830A priority patent/JP6954974B2/ja
Application granted granted Critical
Publication of JP6607681B2 publication Critical patent/JP6607681B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、微細化に適した半導体装置を提供することを課題の一とする。または、回路面積を縮小した半導体装置を提供することを課題の一とする。または、本発明の一態様は、動作速度を向上した半導体装置を提供することを課題の一とする。または、本発明の一態様は、書き込み速度を向上した半導体装置を提供することを課題の一とする。または、本発明の一態様は、読み出し速度を向上した半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力の小さい半導体装置を提供することを課題の一とする。
または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の一とする。または、本発明の一態様は、保持特性の良好な記憶素子を有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１乃至第ｃ（ｃは２以上の自然数）のサブメモリセルを有するメモリセルを有し、第ｊ（ｊは１からｃまでの自然数）のサブメモリセルは、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、第１のトランジスタが有する第１の半導体層及び第２のトランジスタが有する第２の半導体層は、酸化物半導体を有し、容量素子の端子の一方は、第２のトランジスタが有するゲート電極と電気的に接続し、第２のトランジスタが有するゲート電極は、第１のトランジスタが有するソース電極またはドレイン電極のいずれか一方と電気的に接続し、ｊ≧２において第ｊのサブメモリセルは、第ｊ−１のサブメモリ上に配置する半導体装置である。
または、本発明の一態様は、第１乃至第ｃ（ｃは２以上の自然数）のサブメモリセルを有するメモリセルを有し、第ｊ（ｊは１からｃまでの自然数）のサブメモリセルは、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、第１のトランジスタが有する第１の半導体層及び第２のトランジスタが有する第２の半導体層は、酸化物半導体を有し、容量素子の端子の一方は、第２のトランジスタが有するゲート電極と電気的に接続し、第２のトランジスタが有するゲート電極は、第１のトランジスタが有するソース電極またはドレイン電極のいずれか一方と電気的に接続し、ｊ≧２において、第ｊのサブメモリセルが有する第２のトランジスタＴｂ＿ｊが有する半導体層と、第（ｊ−１）のサブメモリセルが有する第１のトランジスタＴａ＿（ｊ−１）が有する半導体層は、第１の絶縁膜の上面に接し、ｊ≧２において、第ｊのサブメモリセルが有する第２のトランジスタＴｂ＿ｊが有するゲート電極と、第（ｊ−１）のサブメモリセルが有する第１のトランジスタＴａ＿（ｊ−１）が有するゲート電極は、第２の絶縁膜の下面に接する半導体装置である。
または、本発明の一態様は、第１乃至第ｃ（ｃは２以上の自然数）のサブメモリセルを有するメモリセルを有し、第ｊ（ｊは１からｃまでの自然数）のサブメモリセルは、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、ｊ≧２において第ｊのサブメモリセルは、第ｊ−１のサブメモリ上に配置し、第１のトランジスタが有する第１の半導体層及び第２のトランジスタが有する第２の半導体層は、酸化物半導体を有し、第１のサブメモリセルが有する第１のトランジスタが有する半導体層または第２のトランジスタが有する半導体層のいずれかと、第３のトランジスタが有する半導体層は、第１の絶縁膜上に接し、第ｃのサブメモリセルが有する第１のトランジスタが有する半導体層または第ｃのサブメモリセルが有する第２のトランジスタが有する半導体層のいずれかと、第４のトランジスタの半導体層は、第２の絶縁膜上に形成される半導体装置である。
また、上記構成において、第ｊ（ｊは１からｃまでの自然数）のサブメモリセルが有する第１のトランジスタが有する第１の半導体層と、第ｊのサブメモリセルが有する第２のトランジスタが有する第２の半導体層は、Ｉｎと、Ｍで表される元素と、Ｚｎを有する酸化物半導体を有し、第１の半導体層が有する酸化物半導体のＩｎ、Ｍ、Ｚｎの原子数の比はＩｎ：Ｍ：Ｚｎ＝ｇ：ｈ：ｉを満たし、第２の半導体層が有する酸化物半導体のＩｎ、Ｍ、Ｚｎの原子数の比はＩｎ：Ｍ：Ｚｎ＝ｄ：ｅ：ｆを満たし、ｇ／（ｇ＋ｈ＋ｉ）は、ｄ／（ｄ＋ｅ＋ｆ）よりも小さいことが好ましい。
本発明の一態様により、微細化に適した半導体装置を提供することができる。また、回路面積を縮小した半導体装置を提供することができる。また、本発明の一態様により、動作速度を向上した半導体装置を提供することができる。また、本発明の一態様により、書き込み速度を向上した半導体装置を提供することができる。また、本発明の一態様により、読み出し速度を向上した半導体装置を提供することができる。また、本発明の一態様により、消費電力の小さい半導体装置を提供することができる。
また、本発明の一態様により、信頼性の高い半導体装置を提供することができる。また、本発明の一態様により、半導体装置に良好な電気特性を付与することができる。また、本発明の一態様により、保持特性の良好な記憶素子を有する半導体装置を提供することができる。また、本発明の一態様により、新規な構成の半導体装置を提供することができる。また、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の一例及び回路図を示す図。 本発明の一態様に係るブロック図。 本発明の一態様に係る回路のタイミングチャートを示す図。 本発明の一態様に係る回路図。 本発明の一態様に係る回路図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 本発明の一態様に係る半導体装置の作製方法を示す図。 トランジスタの一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 本発明の一態様に係る半導体装置の一例を示す図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係るトランジスタの一部のバンド構造を示す図および導通時の電流の経路を説明する図。 実施の形態に係る、回路図。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦタグの使用例。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置７００が有する、メモリセルアレイ３００の回路構成及びその動作について説明する。
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。また、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。
また、半導体装置７００には、インバータ回路、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、バッファ、レベルシフタ、ＸＯＲ回路、ＸＮＯＲ回路、ＡＮＤ−ＮＯＲ回路、ＯＲ−ＮＡＮＤ回路、ＡＮＤ−ＯＲ−ＩＮＶ回路、ＯＲ−ＡＮＤ−ＩＮＶ回路、アナログスイッチ、フリップフロップ、セット可能なフリップフロップ、リセット可能なフリップフロップ、セットおよびリセット可能なフリップフロップ、加算器、半加算器、マルチプレクサ、デマルチプレクサ、レジスタ、スキャンレジスタ、リテンションレジスタ、アイソレータ、デコーダなどが含まれてもよい。
本発明の一態様に係る半導体装置７００の例を図２に示す。半導体装置７００は、メモリセルアレイ３００、メモリセルアレイの周辺回路５００を有する。また、メモリセルアレイの周辺回路５００には、行選択ドライバ、列選択ドライバ、及びＡ／Ｄコンバータ等を有することが好ましい。また、周辺回路５００は、論理回路等を有してもよい。また、半導体装置７００の構成は、図２に示す構成に限定されない。
ここで、メモリセルアレイ３００及びメモリセルアレイに接続する行選択ドライバ、列選択ドライバ、及びＡ／Ｄコンバータ等を含む構成を、記憶装置と称してもよい。
図１（Ａ）に示すメモリセルアレイ３００は、メモリセルＣＬを、平面において横ａ個×縦ｂ個（ａ、ｂは自然数）のマトリクス状に配置して構成されている。
各メモリセルＣＬは、ｃ個（ｃは２以上の自然数）のサブメモリセルＳＣＬからなる。ここで、第ｊ（ｊは１からｃまでの自然数）のサブメモリセルをＳＣＬ＿ｊとする。サブメモリセルＳＣＬ＿ｊは、第１のトランジスタＴａ＿ｊ、第２のトランジスタＴｂ＿ｊ及び第１の容量素子Ｃａ＿ｊを有する。
すなわちメモリセルＣＬは、ｃ層積層したサブメモリセルＳＣＬ＿ｊを有し、各サブメモリセルＳＣＬは、第１のトランジスタＴａ、第２のトランジスタＴｂ及び容量素子Ｃａを有する。
例えばトランジスタＴａ＿ｊまたはトランジスタＴｂ＿ｊに単結晶シリコンを用いる場合を考える。優れた単結晶シリコンを得るためには、単結晶シリコン基板等を用いてトランジスタを形成することが好ましい。一方、トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊに酸化物半導体層を用いる場合は、例えば後述するスパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などにより形成することができるため、繰り返し積層して半導体層を形成することが容易である。そのため、トランジスタの上に積層してトランジスタを形成することが容易である。図１（Ａ）に示すように、ｃ層のサブメモリセルＳＣＬを積層することが可能となる。メモリセルＣＬは、ｃ層積層したサブメモリセルＳＣＬを有する。よって、面積あたりの容量を高めることができる。
図１（Ｂ）に示すように、ｃ個のサブメモリセルＳＣＬからなるメモリセルＣＬにおいて、各サブメモリセルＳＣＬ＿ｊは、ビット線ＢＬ及びソース線ＳＬを共有している。
トランジスタＴａ＿ｊは、ゲートに、書き込みワード線ＷＷＬ＿ｊが接続される。また、トランジスタＴａ＿ｊは、ソース及びドレインの一方に、ビット線ＢＬが接続され、ソース及びドレインの他方に、フローティングノードＦＮが接続される。
トランジスタＴｂ＿ｊは、ゲートに、フローティングノードＦＮが接続される。また、トランジスタＴｂ＿ｊは、ソース及びドレインの一方に、ビット線ＢＬが接続され、ソース及びドレインの他方に、ソース線ＳＬが接続される。
容量素子Ｃａ＿ｊは、一方の電極に、フローティングノードＦＮが接続され、他方の電極に、読み出しワード線ＲＷＬ＿ｊが接続される。
書き込みワード線ＷＷＬ＿ｊには、ワード信号が与えられる。
ワード信号は、ビット線ＢＬの電位をフローティングノードＦＮに与えるために、トランジスタＴａ＿ｊを導通状態とする信号である。
ビット線ＢＬには、２値、または多値のデータが与えられる。多値のデータは、ｋビット（ｋは２以上の自然数）のデータである。具体的には、２ビットのデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。
読み出しワード線ＲＷＬ＿ｊには、読み出し信号が与えられる。
読み出し信号は、メモリセルからデータを選択的に読み出すために、容量素子Ｃａ＿ｊの他方の電極に与えられる信号である。
フローティングノードＦＮは、容量素子Ｃａ＿ｊの一方の電極、トランジスタＴａ＿ｊのソース及びドレインの他方の電極、及びトランジスタＴｂ＿ｊのゲートを接続する配線上のいずれかのノードに相当する。
なお本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上のいずれかの箇所のことである。
なお本明細書において、書き込みワード線ＷＷＬ＿ｊに与えられるワード信号を制御することで、フローティングノードＦＮの電位が、ビット線ＢＬの電位に応じた電位となることを、メモリセルにデータを書き込む、という。また、読み出しワード線ＲＷＬ＿ｊに与えられる読み出し信号を制御することで、ビット線ＢＬの電位が、フローティングノードＦＮの電位に応じた電位となることを、メモリセルからのデータを読み出す、という。
トランジスタＴａ＿ｊは、第２のゲート電極（ＢＧ）を有することが好ましい。第２のゲート電極にソース電極よりも低い電位または高い電位を印加し、トランジスタのしきい値電圧をプラス方向またはマイナス方向へ変動させることができる。例えば、トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電位が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合がある。なお、第２のゲート電極に印加する電圧は、可変であってもよいし、固定であってもよい。第２のゲート電極に印加する電圧を可変にする場合、電圧を制御する回路を第２のゲート電極に接続してもよい。また、第２のゲート電極は、第１のゲート電極と接続してもよい。第２のゲートと第１のゲートとを接続し、同じ電位を印加することにより、オン電流の増加、初期特性バラつきの低減、−ＧＢＴ（Ｍｉｎｕｓ Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。
また、図１（Ｂ）には図示しないが、トランジスタＴｂ＿ｊも、第２のゲート電極（ＢＧ）を有してもよい。トランジスタＴｂ＿ｊはオン電流が高いことが好ましい。トランジスタＴｂ＿ｊのオン電流を増加させることにより、例えばメモリセルアレイ３００の読み出し速度を高めることができる。
なお、ノードＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの表示素子を有する場合、例えばメモリセルアレイ３００の一部を表示装置の画素として機能させてもよい。
なおフローティングノードＦＮの電位は、ビット線ＢＬに与えられるデータに基づく電位である。また、フローティングノードＦＮは、トランジスタＴａ＿ｊを非導通状態とすることで、電気的に浮遊状態である。そのため、読み出しワード線ＲＷＬに与えられる読み出し信号の電圧を変化させた場合、フローティングノードＦＮの電位は、元の電位に読み出し信号の電圧の変化分が加わった電位となる。この電位の変化は、読み出しワード線ＲＷＬに与えられる読み出し信号が変化することで生じる、容量素子Ｃａ＿ｊの容量結合によるものである。
トランジスタＴａ＿ｊは、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、トランジスタＴａ＿ｊは、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。なおトランジスタＴａ＿ｊは、第１のトランジスタともいう。また、トランジスタＴａ＿ｊは、ｎチャネル型のトランジスタとして、説明を行うものとする。
なおトランジスタＴａ＿ｊは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。このようにオフ電流が少ないトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。
トランジスタＴａ＿ｊとして、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるフローティングノードＦＮの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができる。
なお、フローティングノードＦＮに保持された電位を８５℃において１０年間（３．１５×１０８秒）保持するためには、容量１ｆＦあたり、トランジスタのチャネル幅１μｍあたりのオフ電流の値が４．３ｙＡ（ヨクトアンペア：１ｙＡは１０−２４Ａ）未満であることが好ましい。このとき、許容されるフローティングノードＦＮの電位の変動が０．５Ｖ以内であることが好ましい。または、９５℃において、上記オフ電流が１．５ｙＡ未満であることが好ましい。本発明の一態様の半導体装置は、バリア膜よりも下層の水素濃度が十分に低減されている。その結果、バリア膜の上層の酸化物半導体を用いたトランジスタは、極めて低いオフ電流を実現することができる。
また、容量を多くすることにより、より長く、ノードＦＮに電位を保持することができる。つまり、保持時間を長くすることができる。
図１（Ｂ）に示すメモリセルアレイ３００の構成では、非導通状態を保持することで、書き込んだデータに基づく電位を保持している。そのため、フローティングノードＦＮでの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が少ないトランジスタが用いられることが特に好ましい。
トランジスタＴａ＿ｊをオフ電流が少ないトランジスタとし、非導通状態を保持することで、メモリセルアレイ３００を不揮発性のメモリとすることができる。よって、一旦、メモリセルアレイ３００に書き込まれたデータは、再度、トランジスタＴａ＿ｊを導通状態とするまで、フローティングノードＦＮに保持し続けることができる。
トランジスタＴｂ＿ｊは、フローティングノードＦＮの電位に従って、ソースとドレインとの間に電流Ｉｄを流す機能を有する。なお、図１（Ａ）に示すメモリセルアレイ３００の構成で、トランジスタＴｂ＿ｊのソースとドレインとの間に流れる電流Ｉｄは、ビット線ＢＬとソース線ＳＬとの間に流れる電流である。なお、トランジスタＴｂ＿ｊとして、例えばシリコンを半導体層に用いたトランジスタを用いてもよく、また酸化物半導体を半導体層に用いたトランジスタを用いてもよい。ここでは、トランジスタＴｂ＿ｊとして酸化物半導体を半導体層に用いたトランジスタを用いる例を示す。なおトランジスタＴｂ＿ｊは、第２のトランジスタともいう。また、トランジスタＴｂ＿ｊは、ｎチャネル型のトランジスタとして、説明を行うものとする。
トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊには、一例として、スイッチングスピードの速いｎチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングスピードは、１０ｎｓ未満、好ましくは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。一例として、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタ（以下、酸化物半導体を用いたトランジスタとも呼ぶ）を用いることができる。
次いで、図１（Ｂ）に示すメモリセルアレイ３００の動作を説明する。
図３に示すタイミングチャート図は、図１（Ｂ）で示した書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、フローティングノードＦＮ、ビット線ＢＬ、及びソース線ＳＬに与えられる各信号の変化について示すものである。
まず、書き込みの動作について、図３（Ａ）を用いて説明する。ここでは２値のデータの書き込みについて説明を行うが、メモリセルアレイ３００は２値のデータの書き込みに限定されず、多値のデータを書き込むこともできる。図３（Ａ）に示すタイミングチャートでは、書き込み期間Ｔ４、休止期間Ｔ５、非選択期間Ｔ６を示す。
書き込み期間Ｔ４では、まず書き込みワード線ＷＷＬに電位Ｖ２が与えられる。また、読み出しワード線ＲＷＬには電位Ｖ０が与えられる。次いで、ビット線ＢＬに２値のデータに応じた電位、つまりＨレベルの電位またはＬレベルの電位が与えられる。また、ソース線ＳＬにはＨレベルの電位が与えられる。
次いで休止期間Ｔ５では、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬには電位Ｖ０が与えられる。次いで、ビット線ＢＬ及びソース線ＳＬにＬレベルの電位が与えられる。ここで、例えば電位Ｖ０は接地電位とし、電位Ｖ２は正の電位とすればよい。また、電位Ｖ２の絶対値は、Ｈレベルの電位より大きいことが好ましい。例えば、トランジスタＴｂ＿ｊのしきい値程度から、しきい値の３倍程度とすればよい。
次いで非選択期間Ｔ６では、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬに電位Ｖ１が与えられる。ここで、電位Ｖ１は例えば負の電位とすればよい。また、電位Ｖ１の絶対値は、Ｈレベルの電位より大きいことが好ましい。また、ビット線ＢＬ及びソース線ＳＬにはＬレベルの電位が与えられる。
次に、読み出しの動作について、図３（Ｂ）を用いて説明する。図３（Ｂ）に示すタイミングチャートでは、ビット線ＢＬの電位をプリチャージする期間Ｔ１、データを読み出すためにビット線ＢＬの放電を行う期間Ｔ２、非選択の期間Ｔ３を示している。
図３（Ｂ）に示す期間Ｔ１では、ビット線ＢＬの電位をプリチャージする。つまりビット線ＢＬには、Ｈレベルと同程度の電位（電位Ｈ’）が与えられる。このとき、書き込みワード線ＷＷＬに電位Ｖ１が与えられる。また、読み出しワード線ＲＷＬには、電位Ｖ１が与えられる。また、フローティングノードＦＮは、データに対応する電位が保持されている。また、ソース線ＳＬは、Ｌレベルの電位が与えられる。
このとき、ビット線ＢＬは、Ｈレベルの電位が与えられた後、電気的に浮遊状態となる。すなわち、ビット線ＢＬは、電荷の充電又は放電により電位の変動が生じる状態となる。この浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフにすることで実現することができる。
次いで図３（Ｂ）に示す期間Ｔ２では、データを読み出すためにビット線ＢＬの放電を行う。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、電位Ｖ１が与えられる。また、読み出しワード線ＲＷＬは、Ｈレベルの電位、ここでは電位Ｖ０が与えられる。また、フローティングノードＦＮは、データに対応する電位がそれぞれ上昇する。またビット線ＢＬの電位は、フローティングノードＦＮの電位に従って変化する。例えば、フローティングノードＦＮにＬレベルの電位が入力されている場合には、ビット線ＢＬにはＨレベルの信号（電位Ｈ’）が出力され、フローティングノードＦＮにＨレベルの電位が入力されている場合には、ビット線ＢＬにはＬレベルの信号（電位Ｌ’）が出力される。また、ソース線ＳＬは、前の期間に引き続き、Ｌレベルの電位が与えられる。
次いで図３（Ｂ）に示す期間Ｔ３は、非選択の状態を示している。期間Ｔ３では、読み出しワード線ＲＷＬの電位をＶ１とする。
また、メモリセルアレイ３００は、図４に示すような回路構成でもよい。図４では、ビット線ＢＬにサブメモリセルＳＣＬ＿ｊが互い違いに接続することにより、メモリセルアレイ３００の集積度を高めることができる場合がある。さらには、面積あたりの記憶容量を高めることができる。ここで、図４にはｊ＝１乃至ｃまでのサブメモリセルＳＣＬ＿ｊのうち、ｊ＝１、２、３、ｃの４つのサブメモリセルＳＣＬ＿ｊを図示している。また、メモリセルアレイ３００は、図５に示すような回路構成でもよい。図５では図４と比較してソース線ＳＬの本数を少なくすることができる。ここで、図５にはｊ＝１乃至ｃまでのサブメモリセルＳＣＬ＿ｊのうち、ｊ＝１、２、３、ｃの４つのサブメモリセルＳＣＬ＿ｊを図示している。なお、図４及び図５においても、トランジスタＴａ＿ｊは、図１（Ｂ）と同様に第２のゲート電極（ＢＧ）を有してもよい。
［積層構造の構成例］
次に、図１で説明したメモリセルアレイ３００を有する積層構造の一例を図６を用いて説明する。
図６に示す積層構造は、メモリセルアレイ３００及び周辺回路５００を有する半導体装置７００の一例である。
周辺回路５００は、トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂを有する。トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂは、第１の半導体材料を含んで構成される。第１の半導体材料として用いることのできる半導体としては、例えばシリコンやゲルマニウムやガリウムやヒ素などの半導体材料、シリコンやゲルマニウムやガリウムやヒ素やアルミニウムなどを有する化合物半導体材料、有機半導体材料、または酸化物半導体材料などが挙げられる。ここでは、第１の半導体材料として単結晶シリコンを用いた場合について説明する。トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂは、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。ここではトランジスタ１３０ａ及びトランジスタ１３０ｂとして、ｎチャネル型のトランジスタの例を示し、トランジスタ２３０ａ及びトランジスタ２３０ｂとして、ｐチャネル型のトランジスタの例を示す。ここで、トランジスタ１３０ａ及びトランジスタ１３０ｂはほぼ同様の構成であるため、トランジスタ１３０ａのみについて説明を行う。また、トランジスタ２３０ａとトランジスタ２３０ｂはほぼ同様の構成であるため、トランジスタ２３０ａのみについて説明を行う。
トランジスタ１３０ａは、半導体基板１３１に設けられ、半導体基板１３１の一部からなる半導体層１３２、ゲート絶縁膜１３４、ゲート電極１３５、及びソース領域またはドレイン領域として機能する低抵抗層１３３ａ及び低抵抗層１３３ｂを有する。
半導体層１３２のチャネルが形成される領域やその近傍の領域や、ソース領域またはドレイン領域となる低抵抗層１３３ａ及び低抵抗層１３３ｂ等において、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ１３０ａをＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
また、トランジスタ１３０ａは、ＬＤＤ（ライトドープドレイン）領域である領域１７６ａと領域１７６ｂを有してもよい。
低抵抗層１３３ａ及び低抵抗層１３３ｂは、半導体層１３２に適用される半導体材料に加え、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極１３５は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
トランジスタ２３０ａは、半導体基板１３１に設けられ、半導体基板１３１の一部からなる半導体層２３２、ゲート絶縁膜１３４、ゲート電極２３５、及びソース領域またはドレイン領域として機能する低抵抗層２３３ａ及び低抵抗層２３３ｂを有する。
半導体層２３２は、半導体層１３２の記載を参照すればよい。また、低抵抗層２３３ａ及び低抵抗層２３３ｂは、低抵抗層１３３ａ及び低抵抗層１３３ｂの記載を参照すればよい。また、ゲート電極２３５は、ゲート電極１３５の記載を参照すればよい。
また、例えばトランジスタ１３０ａをｎチャネル型のトランジスタとし、トランジスタ２３０ａをｐチャネル型のトランジスタとする場合には、低抵抗層１３３ａ及び低抵抗層１３３ｂには例えばリンを添加し、低抵抗層２３３ａ及び低抵抗層２３３ｂには例えばホウ素を添加すればよい。また、例えば、ゲート電極１３５とゲート電極２３５に仕事関数の異なる材料をそれぞれ用いてもよい。
ここで、トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂに換えて図１７に示すようなトランジスタ１９０を用いてもよい。なお、図１７にはｎチャネル型のトランジスタの例を示すが、ｐチャネル型のトランジスタについても同様の構造とすることができる。図１７（Ａ）の一点鎖線Ａ−Ｂに示す断面を図１７（Ｂ）に示す。トランジスタ１９０はチャネルが形成される半導体層１３２（半導体基板１３１の一部）が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１３４及びゲート電極１３５が設けられている。このようなトランジスタ１９０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂを覆って、絶縁膜１３６、絶縁膜１３７、及び絶縁膜１３８が順に積層して設けられている。
絶縁膜１３６は半導体装置の作製工程において、低抵抗層１３３ａ、低抵抗層１３３ｂ、低抵抗層２３３ａ及び低抵抗層２３３ｂ等に添加された導電性を付与する元素の活性化の際の保護膜として機能する。絶縁膜１３６は不要であれば設けなくてもよい。
半導体層１３２及び半導体層２３２にシリコン系半導体材料を用いた場合、絶縁膜１３７は水素を含む絶縁材料を含むことが好ましい。水素を含む絶縁膜１３７をトランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂ上に設け、加熱処理を行うことで絶縁膜１３７中の水素により半導体層１３２及び半導体層２３２中のダングリングボンドが終端され、トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂの信頼性を向上させることができる。
絶縁膜１３８はその下層に設けられるトランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂなどによって生じる段差を平坦化する平坦化層として機能する。絶縁膜１３８の上面は、その上面の平坦性を高めるためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁膜１３６、絶縁膜１３７、絶縁膜１３８には低抵抗層１３３ａ、低抵抗層１３３ｂ、低抵抗層２３３ａ及び低抵抗層２３３ｂ等と電気的に接続するプラグ等が埋め込まれていてもよい。
また、メモリセルアレイ３００は、酸化物半導体を用いたトランジスタを有する。よって、図６に示す積層構造は、トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂと、メモリセルアレイ３００との間に、バリア膜１１１を有することが好ましい。
バリア膜１１１は、これよりも下層から水及び水素が上層に拡散することを抑制する機能を有する層である。また、バリア膜１１１は酸素透過性が低いことが好ましい。また、バリア膜１１１はこの上方に設けられる電極または配線と、下方に設けられる電極または配線とを電気的に接続するための開口やプラグを有していてもよい。ここで、水および水素が拡散しにくい膜、とは、例えば一般的に絶縁膜として用いられる酸化シリコン等と比較して、水および水素の透過性が低い膜を示す。また、酸素透過性が低い膜とは、一般的に絶縁膜として用いられる酸化シリコン等と比較して、酸素の透過性が低い膜を示す。
ここで、バリア膜１１１よりも下層では、水素や水などを出来る限り低減させておくことが好ましい。あるいは、脱離ガスを抑制することが好ましい。水素や水は酸化物半導体にとって電気特性の変動を引き起こす要因となりうる。またバリア膜１１１の下層から上層へ拡散する水素や水は、バリア膜１１１により抑制することができるが、バリア膜１１１に設けられる開口やプラグ等を介して水素や水が上層に拡散してしまう場合がある。
バリア膜１１１よりも下層に位置する各層に含まれる水素や水を低減させるため、あるいは脱離ガスを抑制するため、バリア膜１１１を形成する前、またはバリア膜１１１にプラグを形成するための開口を形成した直後に、バリア膜１１１よりも下層に含まれる水素や水を除去するため、あるいは脱離ガスを抑制するための加熱処理を施すことが好ましい。半導体装置を構成する導電膜などの耐熱性や、トランジスタの電気特性が劣化しない程度であれば、加熱処理の温度は高いほど好ましい。具体的には、例えば４５０℃以上、好ましくは４９０℃以上、より好ましくは５３０℃以上の温度とすればよいが、６５０℃以上で行ってもよい。不活性ガス雰囲気下または減圧雰囲気下で１時間以上、好ましくは５時間以上、より好ましくは１０時間以上の加熱処理を行うことが好ましい。バリア膜１１１よりも下層に位置する配線または電極の材料の耐熱性を考慮して決定すればよいが、例えば当該材料の耐熱性が低い場合には、５５０℃以下、または６００℃以下、または６５０以下、または８００℃以下の温度で行えばよい。またこのような加熱処理は、少なくとも１回以上行えばよいが、複数回行うとより好ましい。
バリア膜１１１より下層に設けられる絶縁膜は、昇温脱離ガス分光法分析（ＴＤＳ分析ともよぶ）によって測定される、基板表面温度が４００℃での水素分子の脱離量が、３００℃で水素分子の脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい。または、ＴＤＳ分析によって基板表面温度が４５０℃での水素分子の脱離量が、３５０℃での脱離量の１３０％以下、好ましくは１１０％以下であることが好ましい。
また、バリア膜１１１自体に含まれる水や水素も低減されていることが好ましい。あるいは脱離ガスを抑制されていることが好ましい。例えばバリア膜１１１として、ＴＤＳ分析によって基板表面温度が２０℃から６００℃の範囲における水素分子（Ｍ／ｚ＝２）の脱離量が、２×１０１５個／ｃｍ２未満、好ましくは１×１０１５個／ｃｍ２未満、より好ましくは５×１０１４個／ｃｍ２未満である材料をバリア膜１１１に用いることが好ましい。または、ＴＤＳ分析によって基板表面温度が２０℃から６００℃の範囲における水分子（Ｍ／ｚ＝１８）の脱離量が、１×１０１６個／ｃｍ２未満、好ましくは５×１０１５個／ｃｍ２未満、より好ましくは２×１０１２個／ｃｍ２未満である材料をバリア膜１１１に用いることが好ましい。
また、当該加熱処理は、トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂの半導体層に用いられるシリコンの不対結合手（ダングリングボンドともいう）を水素によって終端化する処理（水素化処理とも呼ぶ）を兼ねることができる。水素化処理によりトランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂのゲート絶縁膜や、バリア膜１１１より下層に形成されるその他の絶縁膜に含まれる水素の一部が脱離してトランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂの半導体層に拡散し、シリコン中のダングリングボンドを終端させることで、トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂの信頼性を向上させることができる。
バリア膜１１１に用いることのできる材料としては、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁膜を単層または積層で用いることができる。またはこれらの絶縁膜に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウム、酸化ガリウムを添加してもよい。またはこれらの絶縁膜を窒化処理して酸化窒化膜としてもよい。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。酸化ガリウム、などが挙げられる。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい。
バリア膜１１１は水や水素を透過しにくい材料の層のほかに、他の絶縁材料を含む層を積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属酸化物を含む層などを積層させて用いてもよい。
また、バリア膜１１１は、酸素を透過しにくい材料を用いることが好ましい。上述した材料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を用いることで、絶縁膜１１４ｊを加熱した時に放出される酸素がバリア膜１１１よりも下層に拡散することを抑制することができる。その結果、絶縁膜１１４ｊから放出され、トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊの半導体層に供給されうる酸素の量を増大させることができる。
このように、バリア膜１１１よりも下層に位置する各層に含まれる水素や水の濃度を減少する、または水素や水を除去し、または脱離ガスを抑制し、さらにバリア膜１１１により水素や水がトランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊへ拡散することを抑制する。そのため、絶縁膜１１４ｊや、トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊを構成する各層における水素及び水の含有量を、極めて低いものとすることができる。例えば、絶縁膜１１４ｊ、トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊの半導体層１０１ｊ、またはゲート絶縁膜１０２ｊに含まれる水素濃度を５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３未満、さらに好ましくは３×１０１７ｃｍ−３未満にまで低減することができる。
以上の構成により、シリコンを半導体層に用いたトランジスタを有する周辺回路５００と、酸化物半導体を半導体層に用いたトランジスタを有するメモリセルアレイ３００のいずれにおいても高い信頼性を両立することが可能となり、極めて信頼性の高い半導体装置を実現できる。
なお、上記では周辺回路５００にシリコンを半導体層に用いたトランジスタを有する例を示したが、周辺回路５００は、シリコンを半導体層に用いたトランジスタと、酸化物半導体を半導体層に用いたトランジスタの両方を有してもよい。その場合には、例えば、シリコンを半導体層に用いたトランジスタの上にバリア膜１１１を形成した後、酸化物半導体を半導体層に用いたトランジスタをバリア膜１１１の上に積層して形成し、周辺回路５００を形成すればよい。さらに周辺回路５００の上に、酸化物半導体を半導体層に用いたトランジスタを有するメモリセルアレイ３００を積層して形成すればよい。
ここで、周辺回路５００に適用できる、シリコンを半導体層に用いたｐチャネル型トランジスタと、酸化物半導体を半導体層に用いたｎチャネル型トランジスタを用いた回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図２６（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。なお図中、第２の半導体材料が適用されたトランジスタには「ＯＳ」の記号を付して示している。
〔アナログスイッチ〕
また図２６（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
［積層構造の例１］
次に、メモリセルアレイ３００及び周辺回路５００を有する半導体装置の積層構造の例について、図６を参照して説明する。周辺回路５００上に、メモリセルアレイ３００が設けられている。メモリセルアレイ３００はメモリセルＣＬを有する。メモリセルＣＬは、ｃ個のサブメモリセルＳＣＬ＿ｊ（ｊは１からｃまでの自然数）を有する。図６には、サブメモリセルＳＣＬ＿１及びサブメモリセルＳＣＬ＿２の積層構造の例を示しており、図示しないが、サブメモリセルＳＣＬ＿２の上には更にサブメモリセルＳＣＬ＿３が積層され、順にサブメモリセルＳＣＬ＿ｃまで積層される。なお、メモリセルアレイ３００の回路図は、図１（Ｂ）を参照する。
サブメモリセルＳＣＬ＿ｊは、トランジスタＴａ＿ｊ、トランジスタＴｂ＿ｊ及び容量素子Ｃａ＿ｊを有する。トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊは、酸化物半導体材料を含んで構成される。ここで、ｊ＝１の場合にはトランジスタＴｂ＿ｊと周辺回路５００との間に、バリア膜１１１が設けられることが好ましい。
また、トランジスタＴｂ＿ｊの上には容量素子Ｃａ＿ｊが設けられている。また、容量素子Ｃａ＿ｊの少なくとも一部は、トランジスタＴｂ＿ｊと重なるように設けられることが好ましい。ここで、容量素子Ｃａ＿ｊの端子の一方である導電層１５１ｊは、プラグ１４１ｊを介してトランジスタＴｂ＿ｊのゲート電極２０３ｊと電気的に接続する。また、トランジスタＴｂ＿ｊと容量素子Ｃａ＿ｊの間には絶縁膜２１６ｊが設けられている。
容量素子Ｃａ＿ｊの上にはトランジスタＴａ＿ｊが設けられている。トランジスタＴａ＿ｊの少なくとも一部は、容量素子Ｃａ＿ｊと重なるように設けられることが好ましい。ここで、ゲート電極２０３ｊ及び導電層１５１ｊは、プラグ１４１ｊ及びプラグ１４４ｊを介してトランジスタＴａ＿ｊのソース電極またはドレイン電極として機能する導電層１０４ｊ＿ｂと電気的に接続する。容量素子Ｃａ＿ｊが有する絶縁膜１１５ｊは、導電層１５１ｊ及び導電層１５２ｊに挟まれ、容量を形成する。また、容量素子Ｃａ＿ｊとトランジスタＴａ＿ｊの間には、絶縁膜１５６ｊが設けられている。また、トランジスタＴａ＿ｊ上には絶縁膜１１６ｊが設けられている。
トランジスタＴｂ＿ｊのソース電極またはドレイン電極として機能する導電層２０４ｊ＿ｂはソース線ＳＬに電気的に接続する。ここで、プラグ１４３ｊ、導電層１５４ｊ、プラグ１４６ｊ、プラグ１４８ｊ等はソース線ＳＬとして機能してもよい。
トランジスタＴｂ＿ｊのソース電極またはドレイン電極として機能する導電層２０４ｊ＿ａは、プラグ１４２ｊ、導電層１５３ｊ、プラグ１４５ｊ等を介してトランジスタＴａ＿ｊのソース電極またはドレイン電極として機能する導電層１０４ｊ＿ａと電気的に接続する。また、導電層２０４ｊ＿ａ及び導電層１０４ｊ＿ａは、ビット線ＢＬに電気的に接続する。ここで、プラグ１４２ｊ、導電層１５３ｊ、プラグ１４５ｊ等はビット線ＢＬとして機能してもよい。
また、サブメモリセルＳＣＬ＿ｊは、隣接するサブメモリセルＳＣＬ＿αと、プラグ１４２ｊ、導電層１５３ｊ、プラグ１４５ｊ、プラグ１４７ｊ等を共有する。サブメモリセルＳＣＬ＿αは、プラグ１４２ｊ、導電層１５３ｊ、プラグ１４５ｊ、プラグ１４７ｊ等を介してビット線ＢＬに電気的に接続する。同様に、サブメモリセルＳＣＬ＿ｊは、隣接するサブメモリセルＳＣＬ＿βと、プラグ１４３ｊ、導電層１５４ｊ、プラグ１４６ｊ、プラグ１４８ｊ等を共有する。サブメモリセルＳＣＬ＿βは、プラグ１４３ｊ、導電層１５４ｊ、プラグ１４６ｊ、プラグ１４８ｊ等を介してソース線ＳＬに電気的に接続する。このようにプラグや導電層を共有することにより、メモリセルアレイ３００の集積度を高めることができる。
ここで、サブメモリセルＳＣＬ＿αは、メモリセルＣＬと隣接するメモリセルＣＬ＿αが有するサブメモリセルである。ここで、隣接するメモリセルとは、図１（Ａ）に示すｘｙ座標（ｘ，ｙ）で、ｘまたはｙの値が１異なるメモリセルであることを示す。例えば、メモリセルＣＬ＿αは、メモリセルＣＬに対してｘ座標が１小さい座標に位置する。同様に、例えば、メモリセルＣＬ＿βは、メモリセルＣＬに対してｘ座標が１大きい座標に位置する。
サブメモリセルＳＣＬ＿ｊが有するトランジスタＴｂ＿ｊは、サブメモリセルＳＣＬ＿αが有するトランジスタＴｂ＿αと、導電層２０４ｊ＿ａを共有する。すなわち、導電層２０４ｊ＿ａは、トランジスタＴｂ＿ｊのソース電極またはドレイン電極の一方として機能し、かつ、トランジスタＴｂ＿αのソース電極またはドレイン電極の一方として機能する。また、トランジスタＴｂ＿ｊは、サブメモリセルＳＣＬ＿βが有するトランジスタＴｂ＿βと、導電層２０４ｊ＿ｂを共有する。すなわち、導電層２０４ｊ＿ｂは、トランジスタＴｂ＿ｊのソース電極またはドレイン電極の他方として機能し、かつ、トランジスタＴｂ＿βのソース電極またはドレイン電極の一方として機能する。このように導電層を共有することにより、メモリセルアレイ３００の集積度を高めることができる。
サブメモリセルＳＣＬ＿ｊの有するトランジスタＴａ＿ｊは、サブメモリセルＳＣＬ＿αが有するトランジスタＴａ＿αと、導電層１０４ｊ＿ａを共有する。すなわち、導電層１０４ｊ＿ａは、トランジスタＴａ＿ｊのソース電極またはドレイン電極の一方として機能し、かつ、トランジスタＴａ＿αのソース電極またはドレイン電極の一方として機能する。このように導電層を共有することにより、メモリセルアレイ３００の集積度を高めることができる。
ここで、トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊの構造について説明する。トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊは酸化物半導体を有するトランジスタである。トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊに用いることのできるトランジスタ構造の例を図７に示す。
図７（Ｂ）は、トランジスタＴａ＿ｊ及びＴｂ＿ｊに用いることのできるトランジスタ構造の上面図であり、図７（Ａ）は図７（Ｂ）に示す一点鎖線Ａ−Ｂの断面を示し、図７（Ｃ）は図７（Ｂ）に示す一点鎖線Ｃ−Ｄの断面を示す。ここでは例としてトランジスタＴａ＿ｊを示すが、トランジスタＴｂ＿ｊについても同様の構造とすることができる。また、トランジスタＴｂ＿ｊの各構成要素については、それぞれトランジスタＴａ＿ｊの記載を参照する。例えば、半導体層２０１ｊについては半導体層１０１ｊを参照する。また、ゲート絶縁膜２０２ｊについてはゲート絶縁膜１０２ｊを参照する。また、ゲート電極２０３ｊについてはゲート電極１０３ｊを参照する。また、導電層２０４ｊ＿ａ及び導電層２０４ｊ＿ｂについては導電層１０４ｊ＿ａ及び導電層１０４ｊ＿ｂを参照する。また、絶縁膜２１４ｊについては絶縁膜１１４ｊを参照する。また、導電層２０５ｊについては導電層１０５ｊを参照する。
トランジスタＴａ＿ｊは、絶縁膜１１４ｊの上面に接する半導体層１０１ｊと、導電層１０４ｊ＿ａ及び導電層１０４ｊ＿ｂと、半導体層１０１ｊ上のゲート絶縁膜１０２ｊと、ゲート絶縁膜１０２ｊを介して半導体層１０１ｊと重なるゲート電極１０３ｊと、を有する。また、トランジスタＴａ＿ｊを覆って、絶縁膜が設けられている。ここで、図示しないが、トランジスタＴａ＿ｊを覆う絶縁膜として、例えば絶縁膜１１２ｊ、絶縁膜１１３ｊ及び絶縁膜１１６ｊの３層を積層して用いることができる。絶縁膜１１２ｊ、絶縁膜１１３ｊ及び絶縁膜１１６ｊについては後述する作製方法例にて説明する。導電層１０４ｊ＿ａ及び導電層１０４ｊ＿ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
図７（Ａ）乃至（Ｃ）に示すトランジスタＴａ＿ｊは、半導体層１０１ｊ＿ａと、半導体層１０１ｊ＿ａの上面に接する半導体層１０１ｊ＿ｂと、半導体層１０１ｊ＿ｂの上面と接し、半導体層１０１ｊ＿ｂと重なる領域で離間する導電層１０４ｊ＿ａ及び導電層１０４ｊ＿ｂと、半導体層１０１ｊ＿ｂの上面に接する半導体層１０１ｊ＿ｃと、半導体層１０１ｊ＿ｃ上にゲート絶縁膜１０２ｊと、ゲート絶縁膜１０２ｊ及び半導体層１０１ｊ＿ｃを介して半導体層１０１ｊ＿ｂと重なるゲート電極１０３ｊと、を有する。また、トランジスタＴａ＿ｊは、第２のゲート電極として機能する導電層１０５ｊを有する。半導体層１０１ｊ＿ａは、絶縁膜１１４ｊと半導体層１０１ｊ＿ｂの間に設けられている。また、半導体層１０１ｊ＿ｃは、半導体層１０１ｊ＿ｂとゲート絶縁膜１０２ｊの間に設けられている。また、導電層１０４ｊ＿ａおよび導電層１０４ｊ＿ｂは、半導体層１０１ｊ＿ｂの上面に接する。
また、図７（Ａ）は図７（Ｄ）に、図７（Ｃ）は図７（Ｅ）にそれぞれ示す断面のように、絶縁膜１１４ｊが凸部を有し、該凸部上に半導体層１０１ｊ＿ａおよび半導体層１０１ｊ＿ｂが設けられてもよい。
また、図１８（Ａ）乃至１８（Ｃ）に示すように、例えば図１８（Ｃ）の断面において、半導体層１０１ｊ＿ｃの端部をゲート絶縁膜１０２ｊが覆う構成としてもよい。
トランジスタＴａ＿ｊの半導体層１０１ｊは、絶縁膜１１４ｊ上に設けられることが好ましい。絶縁膜１１４ｊは、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。第２の半導体材料として酸化物半導体を用いた場合、絶縁膜１１４ｊから脱離した酸素が酸化物半導体に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、第２のトランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
絶縁膜１１４ｊの上面は上述した平坦化処理によって平坦化されていることが好ましい。
絶縁膜１１４ｊは、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって測定される、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の範囲における酸素分子の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。金属酸化物として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いる事ができる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
同様に、トランジスタＴｂ＿ｊの有する半導体層２０１ｊは、絶縁膜２１４ｊ上に設けられることが好ましい。
また、トランジスタＴａ＿ｊは、導電層１０５ｊを有することが好ましい。導電層１０５ｊはトランジスタＴａ＿ｊの第２のゲートとして機能することが好ましい。
図１９（Ａ）乃至１９（Ｃ）に示すように、トランジスタＴｂ＿ｊは、絶縁膜２１４ｊの上面に接する半導体層２０１ｊと、導電層２０４ｊ＿ａ及び導電層２０４ｊ＿ｂと、半導体層２０１ｊ上のゲート絶縁膜２０２ｊと、ゲート絶縁膜２０２ｊを介して半導体層２０１ｊと重なるゲート電極２０３ｊと、を有する。また、トランジスタＴｂ＿ｊを覆って、絶縁膜２１２ｊ、絶縁膜２１３ｊ及び絶縁膜２１６ｊが設けられている。導電層２０４ｊ＿ａ及び導電層２０４ｊ＿ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
また、トランジスタＴｂ＿ｊは、導電層２０５ｊを有してもよい。導電層２０５ｊはトランジスタＴｂ＿ｊの第２のゲートとして機能してもよい。
ここで、トランジスタＴａ＿ｊの有する導電層１０５ｊと、トランジスタＴｂ＿ｊの有する導電層２０５ｊの電極間に電圧を印加する場合には、その電圧は異なってもよい。ここで、導電層１０５ｊに印加する電圧とソース電圧の差をＶｂｇ＿１とし、導電層２０５ｊに印加する電圧とソース電圧との差をＶｂｇ＿２とする。Ｖｂｇ＿１及びＶｂｇ＿２の絶対値を大きくすることにより、より低いオフ電流が実現できる場合がある。一方、Ｖｂｇ＿１及びＶｂｇ＿２の絶対値を大きくし過ぎると、オン電流の立ち上がり電圧が高くなってしまい、低い回路電圧でトランジスタを動作させることができる。よって、トランジスタＴａ＿ｊではトランジスタＴｂ＿ｊと比較して、オフ電流をより低くすることが好ましいことを鑑みて、例えば、Ｖｂｇ＿１の絶対値はＶｂｇ＿２の絶対値より大きくすればよい。このように、Ｖｂｇ＿１及びＶｂｇ＿２の絶対値を異なる値とすることにより、半導体装置の保持特性を向上し、消費電力を低くすることができる。また、半導体装置の動作速度を高めることができる。
なお、半導体層１０１ｊは、単層で形成してもよく、また図７に示す例のように、半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｂおよび半導体層１０１ｊ＿ｃの積層構造で形成されていてもよい。同様に、半導体層２０１ｊは、単層で形成してもよく、半導体層２０１ｊ＿ａ、半導体層２０１ｊ＿ｂおよび半導体層２０１ｊ＿ｃの積層構造で形成されていてもよい。
絶縁膜１１２ｊはバリア膜１１１と同様、水や水素が拡散しにくい材料を用いることが好ましい。また、特に、絶縁膜１１２ｊとして酸素を透過しにくい材料を用いることが好ましい。なお、絶縁膜１１２ｊを２層以上の積層構造としてもよい。その場合には、例えば絶縁膜１１２ｊを２層の積層構造とし、下層に例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。また上層にはバリア膜１１１と同様に水や水素が拡散しにくい材料を用いることが好ましい。また下層に設ける絶縁膜は、絶縁膜１１４ｊと同様の、加熱により酸素が脱離する絶縁膜としてゲート絶縁膜１０２ｊを介して半導体層１０１ｊの上側からも酸素を供給する構成としてもよい。
酸素を透過しにくい材料を含む絶縁膜１１２ｊで半導体層１０１ｊを覆うことで、半導体層１０１ｊから絶縁膜１１２ｊよりも上方に酸素が放出されることを抑制することができる。さらに、絶縁膜１１４ｊから脱離した酸素を絶縁膜１１２ｊよりも下側に閉じ込めることができるため、半導体層１０１ｊに供給しうる酸素の量を増大させることができる。
また、水や水素を透過しにくい絶縁膜１１２ｊにより、外部から酸化物半導体にとっての不純物である水や水素が混入することを抑制でき、トランジスタＴａ＿ｊの電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
なお、絶縁膜１１２ｊよりも下側に、絶縁膜１１４ｊと同様の、加熱により酸素が脱離する絶縁膜を設け、ゲート絶縁膜１０２ｊを介して半導体層１０１ｊの上側からも酸素を供給する構成としてもよい。
トランジスタＴｂ＿ｊ上の絶縁膜２１２ｊについては、絶縁膜１１２ｊの記載を参照すればよい。
図７（Ａ）に示すように、トランジスタＴａ＿ｊの半導体層１０１ｊ＿ｂの側面は、導電層１０４ｊ＿ａおよび導電層１０４ｊ＿ｂと接する。また、ゲート電極１０３ｊの電界によって、半導体層１０１ｊ＿ｂを電気的に取り囲むことができる（導電体の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体層１０１ｊ＿ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
半導体層１０１ｊ及び半導体層２０１ｊは、シリコンよりもエネルギーギャップの大きな半導体を含むことが好ましい。好適には、半導体層１０１ｊは酸化物半導体を含んで構成される。シリコンよりもエネルギーギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
半導体層としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
なお、半導体層に適用可能な酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、１×１０１３／ｃｍ３未満、８×１０１１／ｃｍ３未満、１×１０１１／ｃｍ３未満、または１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
半導体層１０１ｊ＿ｂとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、３：１：２、または４：２：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、半導体層１０１ｊ＿ａまたは半導体層１０１ｊ＿ｃとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、１：９：６、または１：２：３などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、半導体層１０１ｊ＿ｂ、半導体層１０１ｊ＿ａおよび半導体層１０１ｊ＿ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、半導体層１０１ｊ＿ａと半導体層１０１ｊ＿ｃは、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
また、半導体層１０１ｊ＿ｂとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０１ｊ＿ｂとなる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、２：１：３、３：１：２などがある。
また、半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｃとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｃとなる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
導電層１０４ｊ＿ａ、導電層１０４ｊ＿ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
ゲート絶縁膜１０２ｊは、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、ゲート絶縁膜１０２ｊとして、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。
また、ゲート絶縁膜１０２ｊとして、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。
また、ゲート絶縁膜１０２ｊとして、絶縁膜１１４ｊと同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程におこなえばよい。
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
ゲート電極１０３ｊは、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０３ｊは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１０３ｊは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、導電層１０５ｊは、ゲート電極１０３ｊと同様の材料を用いればよい。
また、ゲート電極１０３ｊとゲート絶縁膜１０２ｊの間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０１ｊより高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
なお、図７（Ａ）に示す構成は、ゲート絶縁膜１０２ｊと半導体層１０１ｊ＿ｃの端部が概略一致するように加工され、ゲート電極１０３ｊはゲート絶縁膜よりも内側に位置するように加工される例を示すが、ゲート絶縁膜１０２ｊ、半導体層１０１ｊ＿ｃおよびゲート電極１０３ｊの端部が概略一致するように加工されてもよい。あるいは、ゲート絶縁膜１０２ｊ、半導体層１０１ｊ＿ｃおよびゲート電極の端部がそれぞれ一致しないように加工されてもよい。
また、トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊの異なる構造の例として、図１８（Ｄ）、図１８（Ｅ）、図１９（Ｄ）および図１９（Ｅ）を用いて簡単に説明する。ここではトランジスタＴａ＿ｊについて説明するが、トランジスタＴｂ＿ｊについても同様な構造を用いることができる。
半導体層１０１ｊ＿ａおよび半導体層１０１ｊ＿ｂを形成する際に、導電膜１０４を形成してからレジストマスクを形成し、導電膜１０４をエッチングした後、半導体層１０１ｊ＿ａとなる半導体層および半導体層１０１ｊ＿ｂとなる半導体層をエッチングにより形成する。その後、導電膜１０４を再び加工し導電層１０４ｊ＿ａおよび導電層１０４ｊ＿ｂを形成し、図１８（Ｄ）に示すような構造とすることができる。
また、半導体層１０１ｊ＿ｃは、図１８（Ｅ）に示すように導電層１０４ｊ＿ａ及び導電層１０４ｊ＿ｂの下面に接して設けられていてもよい。このような構成とすることで、半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｂ及び半導体層１０１ｊ＿ｃを構成するそれぞれの膜の成膜時において、大気に触れさせることなく連続的に成膜することができるため、各々の界面欠陥を低減することができる。
また、トランジスタＴａ＿ｊは、図１９（Ｄ）に示す構造としてもよい。図１９（Ｄ）に示す例では、絶縁膜１１６ｊに開口部を設けてプラグを形成し、ソース電極及びドレイン電極としている。またトランジスタＴａ＿ｊは、絶縁膜１１６ｊの下に、絶縁膜１１２ｊ及び絶縁膜１１３ｊを有してもよい。
また、図１９（Ｅ）に示すように半導体層１０１ｊに低抵抗領域を設けてもよい。まず絶縁膜１１４ｊ上に半導体層１０１ｊとなる半導体膜を形成した後、レジストマスク等を形成し、エッチングを行い、半導体層１０１ｊを形成する。次に、ゲート絶縁膜１０２ｊとなる絶縁膜およびゲート電極１０３ｊとなる導電膜を形成し、レジストマスク等を形成し、エッチングを行い、ゲート電極１０３ｊおよびゲート絶縁膜１０２ｊを形成する。
次に、低抵抗領域１７１ｊ＿ａおよび低抵抗領域１７１ｊ＿ｂを形成する。キャリア密度の高い半導体層は、抵抗が低くなる。キャリア密度を高める方法として、たとえば不純物の添加や、酸素欠損の形成等が挙げられる。例えばキャリア密度を高める方法として、イオン注入を用いて元素を添加すればよい。用いることのできる元素としては、例えばアルゴン、ホウ素、炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上を添加することが好ましい。低抵抗領域１７１ｊ＿ａおよび低抵抗領域１７１ｊ＿ｂは例えば、半導体層１０１ｊ中に、上述の不純物元素を５×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上含む領域である。
このような抵抗の低い領域は、例えば不要な水素をトラップすることができる可能性がある。不要な水素を低抵抗層にトラップすることによりチャネル領域の水素濃度を低くし、トランジスタＴａ＿ｊの特性として、良好な特性を得ることができる。
また、図７、図１８および図１９に示すトランジスタの例では、半導体層１０１ｊ＿ｂに接して半導体層１０１ｊ＿ａ及び半導体層１０１ｊ＿ｃを設ける構成を説明したが、半導体層１０１ｊ＿ａまたは半導体層１０１ｊ＿ｃの一方、またはその両方を設けない構成としてもよい。
以上がトランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊについての説明である。
トランジスタＴａ＿ｊを覆う絶縁膜１１６ｊは、その下層の凹凸形状を被覆する平坦化層として機能する。また絶縁膜１１３ｊは、絶縁膜１１６ｊを成膜する際の保護膜としての機能を有していてもよい。絶縁膜１１３ｊは不要であれば設けなくてもよい。
同様に、トランジスタＴｂ＿ｊを覆う絶縁膜２１６ｊは、その下層の凹凸形状を被覆する平坦化層として機能する。また絶縁膜２１３ｊは、絶縁膜２１６ｊを成膜する際の保護膜としての機能を有していてもよい。絶縁膜２１３ｊは不要であれば設けなくてもよい。
また、容量素子Ｃａ＿ｊを覆う絶縁膜１５６ｊについては、例えば絶縁膜１１６ｊの記載を参照すればよい。
絶縁膜１１２ｊ、絶縁膜１１３ｊ及び絶縁膜１１６ｊには、導電層１０４ｊ＿ａ等と電気的に接続するプラグ１４７ｊ等が埋め込まれている。
また、絶縁膜２１２ｊ、絶縁膜２１３ｊ及び絶縁膜２１６ｊには、ゲート電極２０３ｊや導電層１５１ｊ等と電気的に接続するプラグ１４１ｊ等が埋め込まれている。
また図６に示すように、水素を含む絶縁膜１３６上に、バリア膜１１１と同様の材料を含む絶縁膜１３７を設ける構成としてもよい。このような構成とすることで、水素を含む絶縁膜１３６中に残存した水や水素が上方に拡散することを効果的に抑制することができる。この場合、絶縁膜１３７を形成する前と、絶縁膜１３７を形成した後であってバリア膜１１１を形成するよりも前に、水や水素を除去するための加熱処理を合計２回以上行ってもよい。
プラグ１４１ｊ乃至プラグ１４８ｊ、導電層１５１ｊ乃至導電層１５４ｊ等には、材料として金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、窒化チタンやチタンなどの材料を、他の材料と積層して用いてもよい。例えば、窒化チタンやチタンを用いることにより、開口部への密着性を向上させることができる。またプラグ１４１ｊ乃至プラグ１４８ｊ、導電層１５１ｊ乃至導電層１５４ｊ等は、絶縁膜に埋め込まれるように設けられ、各々の上面は平坦化されていることが好ましい。
トランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊに酸化物半導体層を繰り返し積層して半導体層を形成することにより、図１（Ａ）や図６などに示すように、ｃ層のサブメモリセルＳＣＬを積層することが可能となる。よって、面積あたりの容量を高めることができる。
従来のシリコンやゲルマニウム、及びその化合物を用いたトランジスタでは、特に微細なチャネル長を有する素子では短チャネル効果を抑制するために、ゲート電界を強くすることが好ましく、ゲート電界を強くするためにはゲート絶縁膜の薄膜化が好ましい。
一方、酸化物半導体膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタと比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）の影響が小さい。酸化物半導体膜を用いたトランジスタは、短チャネル効果に対する耐性を有すると言い換えることもできる。
短チャネル効果に対する耐性が高いために、酸化物半導体膜を用いたトランジスタではシリコン等を用いた従来のトランジスタよりもゲート絶縁膜を厚くすることが可能となる。例えばチャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁膜を用いてもよい。ここで、ゲート絶縁膜を厚くすることにより寄生容量を低減することができる。よって、回路の動特性を向上できる場合がある。またゲート絶縁膜を厚くすることにより、リーク電流を低減し、消費電力を下げられる場合がある。
また、チャネル長が微細化するのに伴いドレイン電界が強まるため、シリコン等を用いた従来のトランジスタにおいては、特に微細なチャネル長を有する場合にホットキャリア劣化による信頼性の低下がより顕著となる。一方、酸化物半導体ではエネルギーギャップが大きく（例えばインジウム、ガリウム及び亜鉛を有する酸化物半導体では２．５ｅＶ以上）、電子が励起されにくいことや、ホールの有効質量が大きいことなどから、従来のシリコン等を用いたトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。よって、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。
ゲート絶縁膜を厚くすることによりゲート絶縁膜の耐圧を高めることができ、より高いゲート電圧でトランジスタを駆動することができる。また、ホットキャリア劣化を抑制することにより、チャネル長を長くせずとも高いドレイン電圧でトランジスタを駆動することができる。よって、高い電圧が入力される回路においてトランジスタの信頼性を高めることができるとともに、チャネル長の縮小が可能となり回路の集積度を高めることができる。
また、真性または実質的に真性の酸化物半導体膜を用いたトランジスタでは、ソース電極及びドレイン電極間の距離が充分小さいときには、ソース電界及びドレイン電界の影響により伝導帯下端のエネルギーが低くなり、伝導帯のエネルギーとフェルミ準位が近くなる。この現象を、Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ Ｌｏｗｅｒｉｎｇ Ｅｆｆｅｃｔ（ＣＢＬ効果）と呼ぶ。ＣＢＬ効果によって、Ｖｇ−Ｉｄ特性において０Ｖ付近の低いゲート電圧からドレイン電流が流れ始めるために、トランジスタの駆動電圧を低くすることができる場合がある。
ここで、酸化物半導体膜としてＣＡＡＣ−ＯＳ膜を用いることが好ましい。ＣＡＡＣ−ＯＳ膜のＣＡＡＣ比率は高いことが好ましい。ＣＡＡＣ比率を高めることにより、例えばトランジスタのキャリア散乱の影響を小さくすることができ、高い電界効果移動度を得ることができる。また、また、粒界の影響を小さくすることができるため、トランジスタのオン特性のばらつきを小さくすることができる。よって、信頼性の高い半導体装置を得ることができる。また、バラツキの小さいトランジスタを用いることにより駆動電圧を小さくし、消費電力を下げることができる。また、例えば欠陥密度の低いＣＡＡＣ−ＯＳ膜を実現することができる。また、不純物の少ないＣＡＡＣ−ＯＳ膜を実現することができる。欠陥密度を低減することにより、例えば極めて低いオフ電流特性を実現することができる。ＣＡＡＣ−ＯＳ膜については後述する。
ここで、トランジスタＴａ＿ｊの有する半導体層１０１ｊ＿ｂと、トランジスタＴｂ＿ｊの有する半導体層２０１ｊ＿ｂを異なる材料で形成してもよい。例えば、半導体層１０１ｊ＿ｂと半導体層２０１ｊ＿ｂにＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、インジウム、元素Ｍ及び亜鉛の原子数比が異なる材料を用いてもよい。
また、トランジスタＴａ＿ｊとトランジスタＴｂ＿ｊは、異なる構造のトランジスタを用いてもよい。また、トランジスタＴａ＿ｊとトランジスタＴｂ＿ｊのチャネル幅は、それぞれ異なってもよい。同様に、トランジスタＴａ＿ｊとトランジスタＴｂ＿ｊのチャネル長は、それぞれ異なってもよい。
また、トランジスタＴａ＿ｊが有する半導体層１０１ｊと、トランジスタＴｂ＿ｊが有する半導体層２０１ｊが、Ｉｎと、Ｍで表される元素と、Ｚｎを有する酸化物半導体を有することが好ましい。半導体層１０１ｊが有する酸化物半導体のＩｎ、Ｍ、Ｚｎの原子数の比はＩｎ：Ｍ：Ｚｎ＝ａ：ｂ：ｃを満たし、半導体層２０１ｊが有する酸化物半導体のＩｎ、Ｍ、Ｚｎの原子数の比はＩｎ：Ｍ：Ｚｎ＝ｄ：ｅ：ｆを満たす場合について説明する。ここで、例えばａ／（ａ＋ｂ＋ｃ）は、ｄ／（ｄ＋ｅ＋ｆ）よりも小さいことが好ましい。インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。一方、インジウムの含有率を小さくすると、オフ電流をより低くできる場合があり、好ましい。
［積層構造の例２］
また、図８に示す積層構造は、図６とは異なる半導体装置の積層構造の一例である。図８に示す半導体装置は、メモリセルアレイ３００と、周辺回路５００を有する。なお、図８はｊ＝４までの積層を示すが、実際にはｊ＝５以上のサブメモリセルが積層されてもよく、積層数が多いほどメモリの集積度を高めることができるため、より好ましい。図８に示すメモリセルアレイ３００の回路図は、例えば図４を参照する。ここで、図８においては、図をみやすくするため、膜の界面等を一部省略している。
ここで、図８に示す層２９１はトランジスタを有する。また、図８に示す層２９２及び層２９３は導電層を有する。また、図８に示す層２９４はトランジスタを有する。また、図８に示す層２９５及び層２９６は導電層を有する。図８に示す層２９１乃至層２９６の各上面図を図１０に示す。
図６では、トランジスタ、容量素子、トランジスタ、トランジスタ、容量素子、トランジスタの順に積層されるのに対し、図８では、サブメモリセルを互い違いに配置することによりトランジスタ、容量素子、トランジスタ、容量素子、の順に積層される。よって、工程を簡略化することができる。
図９は、図８の一部を拡大した図である。トランジスタＴｂ＿ｊの上には容量素子Ｃａ＿ｊが設けられている。また、容量素子Ｃａ＿ｊの少なくとも一部は、トランジスタＴｂ＿ｊと重なるように設けられることが好ましい。また、容量素子Ｃａ＿ｊの一部は、隣接するサブメモリセルが有するトランジスタと重なるように設けられてもよい。図９に示す例では、例えばサブメモリセルＳＣＬ＿３が有する容量素子Ｃａ＿３は、サブメモリセルＳＣＬ＿２が有するトランジスタＴａ＿２と重なるように設けられており、メモリセルアレイ３００の集積度を高めることができる。
また、サブメモリセルＳＣＬ＿２とサブメモリセルＳＣＬ＿３は、図９において左右対称の構造を有する。このような構造とすることにより、サブメモリセルを互い違いに配置することができ、隣接するサブメモリセルのトランジスタ上に容量素子を形成することができ、集積度を高めることができる。また、互い違いに配置することにより、図６に比べて工程を簡略化することができる。つまり、上下に積層されたサブメモリセル同士が、同じ層に形成されたトランジスタを有する。より具体的には、例えばサブメモリセルＳＣＬ＿ｊ（ｊ＝ｍ−１）の有するトランジスタＴａ＿ｊ（ｊ＝ｍ−１）と、サブメモリセルＳＣＬ＿ｊ（ｊ＝ｍ）の有するトランジスタＴｂ＿ｊ（ｊ＝ｍ）は、同じ層に形成される。すなわち、例えばトランジスタＴａ＿ｊ（ｊ＝ｍ−１）と、トランジスタＴｂ＿ｊ（ｊ＝ｍ）は、第１の絶縁膜上に接して形成される。すなわち、例えばトランジスタＴａ＿ｊ（ｊ＝ｍ−１）の有する半導体層１０１ｊ（ｊ＝ｍ−１）と、トランジスタＴｂ＿ｊ（ｊ＝ｍ）の有する半導体層２０１ｊ（ｊ＝ｍ）は、第１の絶縁膜上に接して形成される。または、メモリセルアレイ３００は、半導体層１０１ｊ（ｊ＝ｍ−１）と半導体層２０１ｊ（ｊ＝ｍ）に接する第１の絶縁膜を有する。または、例えばトランジスタＴａ＿ｊ（ｊ＝ｍ−１）の有するゲート電極１０３ｊ（ｊ＝ｍ−１）上と、トランジスタＴｂ＿ｊ（ｊ＝ｍ）の有するゲート電極２０３ｊ（ｊ＝ｍ）上に接するように第２の絶縁膜が形成される。または、メモリセルアレイ３００は、ゲート電極１０３ｊ（ｊ＝ｍ−１）とゲート電極２０３ｊ（ｊ＝ｍ）に接する第２の絶縁膜を有する。ここで、ｍは２以上の自然数である。
このように、上下に隣接するサブメモリセルの有するトランジスタの一部が、同一層に形成されることにより、より少ない工程でメモリセルアレイ３００を作製することができる。少ない工程で作製することにより、歩留まりを高めることができる。また、積層される層数を少なくすることができるため、回路全体の寄生容量を小さくすることができる。
また、積層される層数が増えるのに伴い、例えば、絶縁膜、導電膜、半導体膜等が有する膜応力により、膜の剥がれや割れなどが生じる可能性がある。よって、積層される層数を少なくすることにより、膜剥がれ等による半導体装置の故障を低減することができる。
容量素子Ｃａ＿ｊの端子の一方である導電層１５１ｊは、プラグ１４１ｊを介してトランジスタＴｂ＿ｊのゲート電極２０３ｊと電気的に接続する。
容量素子Ｃａ＿ｊの上にはトランジスタＴａ＿ｊが設けられている。また、トランジスタＴａ＿ｊの少なくとも一部は、容量素子Ｃａ＿ｊと重なるように設けられることが好ましい。ここで、ゲート電極２０３ｊ及び導電層１５１ｊは、プラグ１４１ｊ及びプラグ１４４ｊを介してトランジスタＴａ＿ｊのソース電極またはドレイン電極として機能する導電層１０４ｊ＿ｂと電気的に接続する。容量素子Ｃａ＿ｊが有する絶縁膜１１５ｊは、導電層１５１ｊ及び導電層１５２ｊに挟まれ、容量を形成する。
トランジスタＴｂ＿ｊのソース電極またはドレイン電極として機能する導電層２０４ｊ＿ｂはソース線ＳＬに電気的に接続する。
トランジスタＴｂ＿ｊのソース電極またはドレイン電極として機能する導電層２０４ｊ＿ａは、プラグ１４２ｊ等を介してトランジスタＴａ＿ｊのソース電極またはドレイン電極として機能する導電層１０４ｊ＿ａと電気的に接続する。また、導電層２０４ｊ＿ａ及び導電層１０４ｊ＿ａは、ビット線ＢＬに電気的に接続する。
また、サブメモリセルＳＣＬ＿ｊは、隣接するサブメモリセルと導電層やプラグを共有することが好ましい。例えば、サブメモリセルＳＣＬ＿２の有するトランジスタＴｂ＿ｊのソース電極またはドレイン電極として機能する導電層２０４ｊ＿ａは、隣接するサブメモリセルＳＣ＿１のトランジスタＴａ＿ｊのソース電極またはドレイン電極と共有される。また、サブメモリセルＳＣＬ＿２の有するトランジスタＴａ＿ｊのソース電極またはドレイン電極として機能する導電層１０４ｊ＿ａは、サブメモリセルＳＣＬ＿３が有するトランジスタＴｂ＿ｊのソース電極またはドレイン電極と共有される。このように導電層を共有することにより、メモリセルアレイ３００の集積度を高めることができる。
また、図８に示すトランジスタ１９８及びトランジスタ１９９は、いずれのサブメモリセルにも含まれない、いわゆるダミートランジスタである。よって、トランジスタ１９８及びトランジスタ１９９は、メモリセルアレイとしては、一般的には不要と考えられている。しかしながら、トランジスタ１９８及びトランジスタ１９９を設けることにより、層２９９は、層２９４等と同じマスクを用いて作製することができる。よって、必要なマスクの枚数を削減することができ、コストの削減につながる。また、リソグラフィ工程では、特に微細なパターンを形成する場合には、線間の距離などが変化すると出来上がりの線幅等が変わる場合がある。よって、メモリセルアレイ３００の作製にリソグラフィ工程を用いる場合には、層２９４と層２９９を同じマスクを用いて形成することにより、例えばパターン間の距離などの条件を共通にすることができ、層２９４と層２９９において微細なパターンを形成しやすくなるため好ましい。また、出来上がりのトランジスタの半導体層、導電層、ゲート電極等のサイズをそろえることができるため好ましい。また、トランジスタ同士や、トランジスタと配線、及び配線間の距離が大きく変わることがないため、配線間容量等の電界の干渉が均一となり、サブメモリ間の特性のばらつきを低減することができる場合がある。なお、トランジスタ１９８及びトランジスタ１９９の有するゲート電極や導電層は、他のトランジスタや配線に接続していなくともよい。その場合は、不要なプラグと配線の形成は省くことができる。また、図８には図示しないが、メモリセルアレイ３００の最上層にも同様に、ダミートランジスタを設けることが好ましい。
ここで、ダミートランジスタであるトランジスタ１９８やトランジスタ１９９は、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ビット線ＢＬ、フローティングノードＦＮ及びソース線ＳＬの一部に接続してもよく、またいずれに接続しなくてもよい。
例えば、ダミートランジスタであるトランジスタ１９８やトランジスタ１９９は、ソース線ＳＬのみに接続してもよい。または、ソース線ＳＬ及びビット線ＢＬに接続してもよい。
または、例えばダミートランジスタであるトランジスタ１９８やトランジスタ１９９は、容量素子の端子の一方に接続し、容量素子の端子の他方が書き込みワード線ＷＷＬに接続しなくてもよい。
ここで、図８において、例えば層２９９と層２９４は同じ数のトランジスタを有することが好ましい。あるいは概略同じ形状のトランジスタを有することが好ましい。
または、図８において、例えば層２９９と層２９４は同じ数の半導体層を有することが好ましい。あるいは概略同じ形状の半導体層を有することが好ましい。
または、図８において、例えば層２９９と層２９４は同じ数のゲート電極を有することが好ましい。あるいは概略同じ形状のゲート電極を有することが好ましい。
［積層構造の例３］
また、図１１に示す積層構造は、図６及び図８とは異なる半導体装置の積層構造の一例である。図１１（Ａ）は、メモリセルアレイ３００の有するサブメモリセルの上面図を示す。また、図１１（Ｂ）は、図１１（Ａ）に示すＡ−Ａ’の断面、Ａ’−Ｂの断面、及びＢ−Ｂ’の断面を示す。また、図１１（Ｃ）は、図１１（Ａ）に示すＣ−Ｃ’の断面を示す。図１１（Ｂ）に示す半導体装置は、メモリセルアレイ３００と、周辺回路５００を有する。なお、図１１はｊ＝２までの積層を示すが、実際にはｊ＝３以上のサブメモリセルが積層されることが好ましく、積層数が多いほどメモリの集積度を高めることができるため、より好ましい。図８に示すメモリセルアレイ３００の回路図は、例えば図１（Ｂ）を参照する。
図１１（Ｂ）に示す構造では、容量素子Ｃａ＿ｊの端子の一方と、ゲート電極２０３ｊを兼ねることができるため、工程を簡略化することができる。
［積層構造の例４］
また、図１２に示す積層構造は、図６、図８及び図１１とは異なる半導体装置の積層構造の一例である。また、図１２に示す積層構造は、図６とは異なる半導体装置の積層構造の一例である。図１２に示す半導体装置は、メモリセルアレイ３００と、周辺回路５００を有する。なお、図１２はｊ＝４までの積層を示すが、実際にはｊ＝５以上のサブメモリセルが積層されてもよく、積層数が多いほどメモリの集積度を高めることができるため、より好ましい。図１２に示すメモリセルアレイ３００の回路図は、例えば図４を参照する。
図１２に示すメモリセルアレイ３００は、サブメモリセルが互い違いに配置されている点が図８と共通する点である。図１２に示すサブメモリセルＳＣＬ１乃至サブメモリセルＳＣＬ４のうち、ＳＣＬ２及びＳＣＬ４では、トランジスタＴｂ＿ｊの半導体層１０１ｊの下に位置するゲート電極２０３ｊ、いわゆるボトムゲートが、容量素子Ｃａ＿ｊと電気的に接続する点が、他の構造とは異なる。また、２つのトランジスタと容量素子の積層順も、トランジスタＴａ＿ｊの上に容量素子Ｃａ＿ｊが位置し、容量素子Ｃａ＿ｊの上にトランジスタＴｂ＿ｊが位置する点で、他の構造とは異なる。
一方、ＳＣＬ＿１及びＳＣＬ＿３では、トランジスタＴｂ＿ｊの半導体層１０１ｊの上に位置するゲート電極２０３ｊが、容量素子Ｃａ＿ｊと電気的に接続する。また、２つのトランジスタと容量素子の積層順も、トランジスタＴｂ＿ｊの上に容量素子Ｃａ＿ｊが位置し、容量素子Ｃａ＿ｊの上にトランジスタＴａ＿ｊが位置する。つまり図１２に示す例では、ｊが奇数の時と偶数の時でサブメモリセルＳＣＬ＿ｊの構造が異なる。また、図１２に示す例ではトランジスタＴａ＿ｊとトランジスタＴｂ＿ｊを同一の層に形成する必要がなく、トランジスタＴａ＿ｊの有する半導体層１０１ｊとトランジスタＴｂ＿ｊの有する半導体層２０１ｊを、例えば構成元素や原子数比の異なる酸化物半導体層で形成する場合において、作製が容易であるため好ましい。
以上が構成例についての説明である。
［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図１３乃至図１６を用いて説明する。
まず、半導体基板１３１を準備する。半導体基板１３１としては、例えば単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板などを用いることができる。また、半導体基板１３１として、ＳＯＩ基板を用いてもよい。以下では、半導体基板１３１として単結晶シリコンを用いた場合について説明する。
続いて、半導体基板１３１に素子分離層（図示せず）を形成する。素子分離層はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、メサ分離法等を用いて形成すればよい。
同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、半導体基板１３１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の半導体基板１３１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
続いて、半導体基板１３１上にゲート絶縁膜１３４となる絶縁膜を形成する。例えば、半導体基板１３１の表面を酸化し酸化シリコン膜を形成する。または、熱酸化法により酸化シリコンを形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化することにより、酸化シリコン膜と、酸化窒化シリコン膜の積層構造を形成してもよい。または、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を用いてもよい。
当該絶縁膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することにより形成してもよい。
続いて、ゲート電極１３５となる導電膜を成膜する。導電膜としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、ゲート電極１３５を形成することができる。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
ゲート電極１３５の形成後、ゲート電極１３５の側面を覆うサイドウォールを形成してもよい。サイドウォールは、ゲート電極１３５の厚さよりも厚い絶縁膜を成膜した後に、異方性エッチングを施し、ゲート電極１３５の側面部分のみ当該絶縁膜を残存させることにより形成できる。
図１３には、サイドウォールの形成時にゲート絶縁膜のエッチングを行わない例を示すが、サイドウォールの形成時にゲート絶縁膜１３４となる絶縁膜も同時にエッチングしてもよい。この場合はゲート電極１３５及びサイドウォールの下部にゲート絶縁膜１３４が形成される。
続いて、半導体基板１３１のゲート電極１３５（及びサイドウォール）が設けられていない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加する。この段階における断面概略図が図１３（Ａ）に相当する。
続いて、絶縁膜１３６を形成した後、上述した導電性を付与する元素の活性化のための第１の加熱処理を行う。
絶縁膜１３６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁膜１３６はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
第１の加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば４００℃以上基板の歪み点未満で行うことができる。
この段階でトランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ及びトランジスタ２３０ｂが形成される。
続いて、絶縁膜１３７を形成し、図１３（Ａ）の断面を得る。続いて、絶縁膜１３８を形成する。
絶縁膜１３７は、絶縁膜１３６に用いることのできる材料のほか、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を大きくすることができるため好ましい。また、絶縁膜１３８は、絶縁膜１３６に用いることのできる材料のほか、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化珪素を用いることが好ましい。
絶縁膜１３７及び絶縁膜１３８は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて絶縁膜１３８の上面をＣＭＰ法等を用いて平坦化する。また、絶縁膜１３８として平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧ＣＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
その後、半導体層１３２中のダングリングボンドを絶縁膜１３７から脱離する水素によって終端するための第２の加熱処理を行う。また、第２の加熱処理によって各々の層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。
第２の加熱処理は、上記積層構造の説明で例示した条件で行うことができる。例えば第１の加熱処理で説明した条件などを用いることができる。
次に、バリア膜１１１を成膜する。バリア膜１１１は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、バリア膜１１１上に導電層１０５ｊ、導電層１５３ｊ等となる導電膜を形成する。導電層１０５ｊ、導電層１５３ｊ等となる導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、レジストマスクを形成し、導電層１０５ｊ、導電層１５３ｊ等となる導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去し、導電層１０５ｊ、導電層１５３ｊ等を形成する。
次に、絶縁膜２１４ｊを成膜する。絶縁膜２１４ｊは、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。なお、絶縁膜２１４ｊについては、前述の絶縁膜１１４ｊの記載を参照すればよい。
絶縁膜２１４ｊに酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜２１４ｊの成膜を行えばよい。または、成膜後の絶縁膜２１４ｊに酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜２１４ｊに酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素およびアルゴンの混合ガスを用いるとよい。
また、絶縁膜２１４ｊを成型した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
次に、導電層１５３ｊ等の上にトランジスタＴｂ＿ｊのソース電極またはドレイン電極等に接続するためのプラグを形成してもよい。まず、絶縁膜２１４ｊに開口部を設ける（図１３（Ｂ）参照）。次に、開口部を埋めるように、プラグとなる導電膜１５３を成膜する（図１３（Ｃ）参照）。導電膜１５３の形成については、例えば導電層１０５ｊとなる導電膜等を参照すればよい。
次に、絶縁膜２１４ｊの表面が露出するように、導電膜１５３に平坦化処理を施すことにより、プラグ１４８ｊ等を形成する（図１３（Ｄ）参照）。
次に、トランジスタＴｂ＿ｊ等のトランジスタを絶縁膜２１４ｊ上に形成する。なお、トランジスタＴａ＿ｊの作製方法は、トランジスタＴｂ＿ｊの作製方法を参照することができる。
半導体層２０１ｊ＿ａ等となる半導体膜と、半導体層２０１ｊ＿ｂ等となる半導体膜を順に成膜する。当該半導体膜は、大気に触れさせることなく連続して成膜することが好ましい。半導体層２０１ｊ＿ａとなる半導体や、および半導体層２０１ｊ＿ｂとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、半導体層２０１ｊ＿ａ等となる半導体や、および半導体層２０１ｊ＿ｂ等となる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
酸化物膜及び半導体膜を成膜後、第４の加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体層２０１ｊ＿ａ、２０１ｊ＿ｂ等を形成した後に行ってもよい。加熱処理により、絶縁膜２１４ｊや酸化物膜から半導体膜に酸素が供給され、半導体膜中の酸素欠損を低減することができる。
その後、レジストマスクを形成し、不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体層２０１ｊ＿ａ、半導体層２０１ｊ＿ｂ等の積層構造を形成することができる（図１３（Ｅ）参照）。なお、半導体膜のエッチングの際に、絶縁膜２１４ｊの一部がエッチングされ、半導体層２０１ｊ＿ａ、半導体層２０１ｊ＿ｂ等に覆われていない領域における絶縁膜２１４ｊが薄膜化することがある。したがって、当該エッチングにより絶縁膜２１４ｊが消失しないよう、予め厚く形成しておくことが好ましい。
その後、導電膜２０４ｊを成膜する。導電膜２０４ｊの形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、レジストマスクを形成し、導電膜２０４ｊの不要な部分をエッチングにより除去する。その後レジストマスクを除去し、導電層２０４ｊ＿ａ、導電層２０４ｊ＿ｂ等を形成する（図１４（Ａ）参照）。ここで、導電膜のエッチングの際に、半導体層２０１ｊ＿ｂや絶縁膜１１４ｊの上部の一部などがエッチングされ、導電層２０４ｊ＿ａや導電層２０４ｊ＿ｂと重ならない部分が薄膜化することがある。したがって、半導体層２０１ｊ＿ｂとなる半導体膜等の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
次に、ゲート絶縁膜２０２ｊ、半導体層２０１ｊ＿ｃを成膜する。ゲート絶縁膜２０２ｊ及び半導体層２０１ｊ＿ｃは、ゲート絶縁膜２０２ｊ及び半導体層２０１ｊ＿ｃとなる膜を成膜し、その後レジストマスクを形成し、エッチングにより加工することにより形成してもよい。次にゲート電極２０３ｊとなる導電膜を成膜する。その後、レジストマスクを形成し、エッチングにより該導電膜を加工し、その後レジストマスクを除去してゲート電極２０３ｊを形成する（図１４（Ｂ）参照）。半導体層１０１ｊ＿ｃとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、半導体層１０１ｊ＿ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
この段階でトランジスタＴｂ＿ｊ等のトランジスタが形成される。
次に、絶縁膜２１２ｊを形成する。絶縁膜２１２ｊは、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
絶縁膜２１２ｊの成膜後、第５の加熱処理を行うことが好ましい。加熱処理により、絶縁膜２１４ｊ等から半導体層２０１ｊに対して酸素を供給し、半導体層２０１ｊ中の酸素欠損を低減することができる。またこのとき、絶縁膜２１４ｊから脱離した酸素は、バリア膜１１１及び絶縁膜２１２ｊによってブロックされ、バリア膜１１１よりも下層及び絶縁膜２１２ｊよりも上層には拡散しないため、当該酸素を効果的に閉じ込めることができる。そのため半導体層２０１ｊに供給しうる酸素の量を増大させることができ、半導体層２０１ｊ中の酸素欠損を効果的に低減することができる。
また、絶縁膜２１２ｊを２層以上の積層構造としてもよい。その場合には、例えば絶縁膜２１２ｊを２層の積層構造とし、下層に例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。また上層にはバリア膜１１１と同様に水や水素が拡散しにくい材料を用いることが好ましい。また下層に設ける絶縁膜は、絶縁膜２１４ｊと同様の、加熱により酸素が脱離する絶縁膜としてゲート絶縁膜１０２ｊを介して半導体層１０１ｊの上側からも酸素を供給する構成としてもよい。
続いて、絶縁膜２１３ｊを形成する（図１４（Ｃ）参照）。絶縁膜２１３ｊは、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁膜１１３ｊは、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
なお、煩雑を避けるために、図６乃至図９、図１１及び図１２および図１８では絶縁膜１１２ｊ、１１３ｊ、絶縁膜２１２ｊ及び絶縁膜２１３ｊを図示していない。
続いて、絶縁膜２１６ｊを形成する。絶縁膜２１６ｊは、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁膜２１６ｊは、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。また絶縁膜２１６ｊとして有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜２１６ｊを形成した後にその上面に対して平坦化処理を行うことが好ましい。また、絶縁膜２１６ｊとして、絶縁膜１３８に示す材料や、形成方法を用いてもよい。
次に、絶縁膜２１６ｊ、絶縁膜２１３ｊ、絶縁膜２１２ｊ、ゲート絶縁膜２０２ｊ及び半導体層２０１ｊ＿ｃに導電層２０４ｊ＿ａ、導電層２０４ｊ＿ｂ等に達する開口部を設け、開口部を埋め込むようにプラグ１４１ｊ、プラグ１４２ｊ、プラグ１４３ｊ等となる導電膜を形成し、絶縁膜２１６ｊの表面が露出するように平坦化処理を行い、プラグ１４１ｊ、プラグ１４２ｊ、プラグ１４３ｊ等を形成する（図１５（Ａ）参照）。
次に、絶縁膜２１６ｊ及びプラグ１４１ｊ等の上に、導電層１５１ｊ、１５３ｊ、１５４ｊ等となる導電膜を形成し、マスク形成してエッチングを行い、導電層１５１ｊ、１５３ｊ、１５４ｊ等を形成する。その後、絶縁膜１１５ｊを形成する（図１５（Ｂ）参照）。絶縁膜１１５ｊは、容量素子Ｃａ＿ｊの絶縁膜として機能することができる。絶縁膜１１５ｊに用いることのできる材料等は、例えばゲート絶縁膜２０２ｊの記載を参照すればよい。
次に、絶縁膜１１５ｊ上に、導電層１５２ｊ等を、導電層１５１ｊと同様に形成する（図１５（Ｃ）参照）。導電層１５１ｊ、１５３ｊ、１５４ｊ、導電層１５２ｊ等に用いることのできる材料等は、例えば導電層２０５ｊの記載を参照すればよい。このようにして、容量素子Ｃａ＿ｊを形成することができる。
次に、導電層１５２ｊや絶縁膜１１５ｊ上に、絶縁膜１５６ｊを形成する。絶縁膜１５６ｊの上面は平坦化されていてもよい。絶縁膜１５６ｊについては、絶縁膜２１６ｊの記載を参照する。
次に、絶縁膜１５６ｊ上に、トランジスタＴａ＿ｊを形成する。まず、絶縁膜１５６ｊ上に、導電層１０５ｊ等を形成する。導電層１０５ｊ等は、導電層２０５ｊと同様に形成することができる。次に、絶縁膜１１４ｊを形成する（図１６（Ａ）参照）。絶縁膜１１４ｊは、絶縁膜２１４ｊと同様に形成することができる。
次に、絶縁膜１５６ｊ及び絶縁膜１１４ｊに開口部を設け、開口部を埋め込むように導電膜を形成し、絶縁膜１１４ｊが露出するように導電膜の表面を平坦化し、プラグ１４４ｊ、プラグ１４５ｊ等を形成する。
次に、トランジスタＴａ＿ｊ等を形成する（図１６（Ｂ）参照）。トランジスタＴａ＿ｊの形成については、トランジスタＴｂ＿ｊの記載を参照すればよい。ここで、図１６（Ｂ）に示すように、サブメモリセルＳＣＬ＿１の有するトランジスタＴａ＿ｊ（ｊ＝１）と、サブメモリセルＳＣＬ＿２の有するトランジスタＴｂ＿ｊ（ｊ＝２）を同時に形成することができる。
続いて、容量素子Ｃａ＿ｊ、トランジスタＴａ＿ｊ等を同様に繰り返し形成することで、図８に示す半導体素子を作製することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタＴａ＿ｊ及びトランジスタＴｂ＿ｊに好適に用いることのできる酸化物半導体について説明する。なお、トランジスタＴｂ＿ｊについては、トランジスタＴａ＿ｊの記載を参照する。また、半導体層２０１ｊ＿ａ、半導体層２０１ｊ＿ｂ及び半導体層２０１ｊ＿ｃについてはそれぞれ半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｂ及び半導体層１０１ｊ＿ｃの記載を参照することができる。但し、半導体層１０１ｊ＿ａと半導体層２０１ｊ＿ａは、必ずしも同じ材料を用いなくともよい。すなわち、例えば半導体層１０１ｊ＿ａと半導体層２０１ｊ＿ａにＩｎ−Ｍ−Ｚｎ酸化物を用いる場合、例えばインジウム、元素Ｍ及び亜鉛の原子数比が同じ材料を用いなくてもよい。また、例えば半導体層１０１ｊ＿ａと半導体層２０１ｊ＿ａは、エネルギーギャップが同じ材料を用いなくてもよい。また、半導体層１０１ｊ＿ｂと半導体層２０１ｊ＿ｂ、または半導体層１０１ｊ＿ｃと半導体層２０１ｊ＿ｃについても同様である。
ここでは、図６等に例として示すように、酸化物半導体として半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｂおよび半導体層１０１ｊ＿ｃの３層を積層して用いる例を示すが、トランジスタＴａ＿ｊに用いることのできる酸化物半導体は、単層でもよい。また、半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｂおよび半導体層１０１ｊ＿ｃのうち、いずれか、または両方を有さない構造としてもよい。
半導体層１０１ｊ＿ｂは、例えば、インジウムを含む酸化物半導体である。半導体層１０１ｊ＿ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層１０１ｊ＿ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層１０１ｊ＿ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層１０１ｊ＿ｂは、インジウムを含む酸化物半導体に限定されない。半導体層１０１ｊ＿ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体層１０１ｊ＿ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層１０１ｊ＿ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体層１０１ｊ＿ａおよび半導体層１０１ｊ＿ｃは、半導体層１０１ｊ＿ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層１０１ｊ＿ｂを構成する酸素以外の元素一種以上、または二種以上から半導体層１０１ｊ＿ａおよび半導体層１０１ｊ＿ｃが構成されるため、半導体層１０１ｊ＿ａと半導体層１０１ｊ＿ｂとの界面、および半導体層１０１ｊ＿ｂと半導体層１０１ｊ＿ｃとの界面において、界面準位が形成されにくい。
半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｂおよび半導体層１０１ｊ＿ｃは、少なくともインジウムを含むと好ましい。なお、半導体層１０１ｊ＿ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高い。また、半導体層１０１ｊ＿ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層１０１ｊ＿ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高い。なお、半導体層１０１ｊ＿ｃは、半導体層１０１ｊ＿ａと同種の酸化物を用いても構わない。
半導体層１０１ｊ＿ｂは、半導体層１０１ｊ＿ａおよび半導体層１０１ｊ＿ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体層１０１ｊ＿ｂとして、半導体層１０１ｊ＿ａおよび半導体層１０１ｊ＿ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層１０１ｊ＿ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｉｎ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
また、半導体層１０１ｊ＿ｃは、酸化ガリウムを含むことがより好ましい。半導体層１０１ｊ＿ｃに酸化ガリウムを含むと、より低いオフ電流を実現できる場合がある。
トランジスタのゲート電極に電界を印加すると、半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｂ、半導体層１０１ｊ＿ｃのうち、電子親和力の大きい半導体層１０１ｊ＿ｂにチャネルが形成される。
ここでバンド構造について図２５（Ａ）に示す。図２５（Ａ）には、真空準位（ｖａｃｕｕｍ ｌｅｖｅｌと表記。）、各層の伝導帯下端のエネルギー（Ｅｃと表記。）および価電子帯上端のエネルギー（Ｅｖと表記。）を示す。
ここで、半導体層１０１ｊ＿ａと半導体層１０１ｊ＿ｂとの間には、半導体層１０１ｊ＿ａと半導体層１０１ｊ＿ｂとの混合領域を有する場合がある。また、半導体層１０１ｊ＿ｂと半導体層１０１ｊ＿ｃとの間には、半導体層１０１ｊ＿ｂと半導体層１０１ｊ＿ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層１０１ｊ＿ａ、半導体層１０１ｊ＿ｂおよび半導体層１０１ｊ＿ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
なお、図２５（Ａ）では、半導体層１０１ｊ＿ａと第２の半導体層１０１ｊ＿ｃのＥｃが同様である場合について示したが、それぞれが異なっていてもよい。例えば、半導体層１０１ｊ＿ａよりも半導体層１０１ｊ＿ｃのＥｃが高いエネルギーを有してもよい。
このとき、電子は、半導体層１０１ｊ＿ａ中および半導体層１０１ｊ＿ｃ中ではなく、半導体層１０１ｊ＿ｂ中を主として移動する（図２５（Ｂ）参照。）。上述したように、半導体層１０１ｊ＿ａおよび半導体層１０１ｊ＿ｂの界面における界面準位密度、半導体層１０１ｊ＿ｂと半導体層１０１ｊ＿ｃとの界面における界面準位密度を低くすることによって、半導体層１０１ｊ＿ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体層１０１ｊ＿ｂの全体にチャネルが形成される。したがって、半導体層１０１ｊ＿ｂが厚いほどチャネル領域は大きくなる。即ち、半導体層１０１ｊ＿ｂが厚いほど、トランジスタのオン電流を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体層１０１ｊ＿ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体層１０１ｊ＿ｂとすればよい。
また、トランジスタのオン電流を高くするためには、半導体層１０１ｊ＿ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体層１０１ｊ＿ｃとすればよい。一方、半導体層１０１ｊ＿ｃは、チャネルの形成される半導体層１０１ｊ＿ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層１０１ｊ＿ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層１０１ｊ＿ｃとすればよい。また、半導体層１０１ｊ＿ｃは、ゲート絶縁膜１０２ｊなどから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体層１０１ｊ＿ａは厚く、半導体層１０１ｊ＿ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層１０１ｊ＿ａとすればよい。半導体層１０１ｊ＿ａの厚さを、厚くすることで、隣接する絶縁体と半導体層１０１ｊ＿ａとの界面からチャネルの形成される半導体層１０１ｊ＿ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体層１０１ｊ＿ａとすればよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図２０（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２０（Ｂ）に示す。図２０（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図２０（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２０（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図２０（Ｂ）および図２０（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図２０（Ｄ）参照。）。図２０（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図２０（Ｄ）に示す領域５１６１に相当する。
また、図２１（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２１（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）に示す。図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２２（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２３（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２３（Ｂ）に示す。図２３（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２３（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２３（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２４は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２４より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２４中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２４中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。ここで、元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数の比、ｘ：ｙ：ｚの好ましい範囲について説明する。
インジウム、元素Ｍ及び亜鉛を有する酸化物では、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍは自然数）で表されるホモロガス相（ホモロガスシリーズ）が存在することが知られている。ここで、例として元素ＭがＧａである場合を考える。
例えば、スピネル型の結晶構造を有する化合物として、ＺｎＧａ２Ｏ４などのＺｎＭ２Ｏ４で表される化合物が知られている。また、ＺｎＧａ２Ｏ４の近傍の組成、つまりｘ，ｙ及びｚが（ｘ，ｙ，ｚ）＝（０，１，２）に近い値を有する場合には、スピネル型の結晶構造が形成、あるいは混在しやすい。ここで、酸化物半導体はＣＡＡＣ−ＯＳであることが好ましい。また、ＣＡＡＣ−ＯＳは、特にスピネル型の結晶構造が含まれないことが好ましい。また、キャリア移動度を高めるためにはＩｎの含有率を高めることが好ましい。インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
例えば、インジウムの原子数比を高めることにより、キャリア移動度を高めることができるため好ましい。例えば、酸化物半導体の有するインジウム、元素Ｍ及び亜鉛の原子数の比をｘ：ｙ：ｚで表した場合、ｘはｙの１．７５倍以上であると好ましい。
また、酸化物半導体のＣＡＡＣ比率をより高めるためには、亜鉛の原子数比を高めることが好ましい。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物の原子数比を固溶域をとり得る範囲とすることにより、ＣＡＡＣ比率をより高めることができる場合がある。インジウムとガリウムの原子数の和に対して亜鉛の原子数の比を高めると、固溶域をとり得る範囲は広くなる傾向がある。よって、インジウムとガリウムの原子数の和に対して亜鉛の原子数比を高めることにより、酸化物半導体のＣＡＡＣ比率をより高めることができる場合がある。例えば、酸化物半導体の有するインジウム、元素Ｍ及び亜鉛の原子数の比をｘ：ｙ：ｚで表した場合、ｚはｘ＋ｙの０．５倍以上であると好ましい。一方で、インジウムの原子数比を高め、キャリア移動度を高めるために、ｚはｘ＋ｙの２倍以下であると好ましい。
その結果、ナノビーム電子回折においてスピネル型の結晶構造が観測される割合をなくすことができる、または極めて低くすることができる。よって、優れたＣＡＡＣ−ＯＳを得ることができる。また、ＣＡＡＣ構造とスピネル型の結晶構造の境界におけるキャリア散乱等を減少させることができるため、酸化物半導体をトランジスタに用いた場合に、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
その結果、ＣＡＡＣ比率の高い酸化物半導体を実現することができる。すなわち、良質なＣＡＡＣ−ＯＳを実現することができる。また、スピネル型の結晶構造が観測される領域のない、または極めて少ないＣＡＡＣ−ＯＳを実現することができる。例えば、良質なＣＡＡＣ−ＯＳであれば、ＣＡＡＣ比率は、５０％以上、好ましくは８０％以上、より好ましくは９０％以上、さらに好ましくは９５％以上１００％以下である。
また、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
従って、ターゲットの原子数比は、スパッタリング法により得られる酸化物半導体よりも亜鉛の原子数比が多くなることが好ましい。
なお、酸化物半導体は、複数の膜を積層してもよい。また複数の膜のそれぞれのＣＡＡＣ比率が異なってもよい。また、積層された複数の膜のうち、少なくとも一層の膜は例えばＣＡＡＣ比率が９０％高いことが好ましく、９５％以上であることがより好ましく、９７％以上１００％以下であることがさらに好ましい。
ＣＡＡＣ−ＯＳ膜は、例えば以下の方法により形成することができる。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。また、酸化物半導体膜の膜厚の分布、膜組成の分布、又は結晶性の分布の均一性を向上させるには、ＲＦスパッタ法よりもＤＣスパッタ法またはＡＣスパッタ法を用いた方が好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、スパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で例示したメモリセルアレイ３００等の記憶装置を含むＲＦタグについて、図２７を用いて説明する。ここで記憶装置はメモリセルアレイに接続する行選択ドライバ、列選択ドライバ、及びＡ／Ｄコンバータ等を含む構成を含んでもよい。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図２７を用いて説明する。図２７は、ＲＦタグの構成例を示すブロック図である。
図２７に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、少なくとも実施の形態で説明したメモリセルアレイ３００等を含む記憶装置を含むＣＰＵについて説明する。ここで記憶装置はメモリセルアレイに接続する行選択ドライバ、列選択ドライバ、及びＡ／Ｄコンバータ等を含む構成を含んでもよい。
図２８は、先の実施の形態で説明した記憶装置を少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図２８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２９は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。トランジスタ１２０９は酸化物半導体層にチャネルが形成されるトランジスタであることが好ましい。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２９では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図２９では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図２９において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図２９における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様の半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３０に示す。
図３０（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３０（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３０（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３０（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３０（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３０（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図３０（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図３１を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３１（Ａ）参照）、包装用容器類（包装紙やボトル等、図３１（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３１（Ｂ）参照）、乗り物類（自転車等、図３１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３１（Ｅ）、図３１（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係るＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
１０１ｊ 半導体層
１０１ｊ＿ａ 半導体層
１０１ｊ＿ｂ 半導体層
１０１ｊ＿ｃ 半導体層
１０２ｊ ゲート絶縁膜
１０３ｊ ゲート電極
１０４ 導電膜
１０４ｊ＿ａ 導電層
１０４ｊ＿ｂ 導電層
１０５ｊ 導電層
１１１ バリア膜
１１２ｊ 絶縁膜
１１３ｊ 絶縁膜
１１４ｊ 絶縁膜
１１５ｊ 絶縁膜
１１６ｊ 絶縁膜
１３０ａ トランジスタ
１３０ｂ トランジスタ
１３１ 半導体基板
１３２ 半導体層
１３３ａ 低抵抗層
１３３ｂ 低抵抗層
１３４ ゲート絶縁膜
１３５ ゲート電極
１３６ 絶縁膜
１３７ 絶縁膜
１３８ 絶縁膜
１４１ｊ プラグ
１４２ｊ プラグ
１４３ｊ プラグ
１４４ｊ プラグ
１４５ｊ プラグ
１４６ｊ プラグ
１４７ｊ プラグ
１４８ｊ プラグ
１５１ｊ 導電層
１５２ｊ 導電層
１５３ 導電膜
１５３ｊ 導電層
１５４ｊ 導電層
１５６ｊ 絶縁膜
１７１ｊ＿ａ 低抵抗領域
１７１ｊ＿ｂ 低抵抗領域
１７６ａ 領域
１７６ｂ 領域
１９０ トランジスタ
１９８ トランジスタ
１９９ トランジスタ
２０１ｊ 半導体層
２０１ｊ＿ａ 半導体層
２０１ｊ＿ｂ 半導体層
２０１ｊ＿ｃ 半導体層
２０２ｊ ゲート絶縁膜
２０３ｊ ゲート電極
２０４ｊ 導電膜
２０４ｊ＿ａ 導電層
２０４ｊ＿ｂ 導電層
２０５ｊ 導電層
２１２ｊ 絶縁膜
２１３ｊ 絶縁膜
２１４ｊ 絶縁膜
２１６ｊ 絶縁膜
２３０ａ トランジスタ
２３０ｂ トランジスタ
２３２ 半導体層
２３３ａ 低抵抗層
２３３ｂ 低抵抗層
２３５ ゲート電極
３００ メモリセルアレイ
５００ 周辺回路
７００ 半導体装置
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
４０００ ＲＦタグ
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (1)

  1. メモリセルを有し、
    前記メモリセルは、第１乃至第ｃ（ｃは２以上の自然数）のサブメモリセルを有し、
    第ｊ（ｊは１からｃまでの自然数）のサブメモリセルは、第１のトランジスタ、第２のトランジスタ及び容量素子を有し、
    前記第１のトランジスタの第１の半導体層及び前記第２のトランジスタの第２の半導体層は、酸化物半導体を有し、
    前記容量素子の端子の一方は、前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第２のトランジスタのゲート電極は、前記第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
    ｊ≧２において、前記第ｊのサブメモリセルの第２のトランジスタの半導体層と、第（ｊ−１）のサブメモリセルの第１のトランジスタの半導体層は、第１の絶縁膜の上面に接し、
    ｊ≧２において、前記第ｊのサブメモリセルの第２のトランジスタのゲート電極と、前記第（ｊ−１）のサブメモリセルの第１のトランジスタのゲート電極は、第２の絶縁膜の下面に接し、
    ビット線は、前記第（ｊ−１）のサブメモリセルと電気的に接続され、且つ前記第ｊのサブメモリセルと電気的に接続されている半導体装置。
JP2015041903A 2014-03-07 2015-03-04 半導体装置 Active JP6607681B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015041903A JP6607681B2 (ja) 2014-03-07 2015-03-04 半導体装置
JP2019191830A JP6954974B2 (ja) 2014-03-07 2019-10-21 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014045406 2014-03-07
JP2014045406 2014-03-07
JP2015041903A JP6607681B2 (ja) 2014-03-07 2015-03-04 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2019005715A Division JP6818780B2 (ja) 2014-03-07 2019-01-17 半導体装置
JP2019191830A Division JP6954974B2 (ja) 2014-03-07 2019-10-21 半導体装置

Publications (3)

Publication Number Publication Date
JP2015181159A JP2015181159A (ja) 2015-10-15
JP2015181159A5 JP2015181159A5 (ja) 2018-03-29
JP6607681B2 true JP6607681B2 (ja) 2019-11-20

Family

ID=54018004

Family Applications (6)

Application Number Title Priority Date Filing Date
JP2015041903A Active JP6607681B2 (ja) 2014-03-07 2015-03-04 半導体装置
JP2019005715A Active JP6818780B2 (ja) 2014-03-07 2019-01-17 半導体装置
JP2019191830A Active JP6954974B2 (ja) 2014-03-07 2019-10-21 半導体装置
JP2020218718A Active JP7111797B2 (ja) 2014-03-07 2020-12-28 半導体装置
JP2022116395A Withdrawn JP2022137292A (ja) 2014-03-07 2022-07-21 半導体装置
JP2024050769A Pending JP2024088670A (ja) 2014-03-07 2024-03-27 半導体装置

Family Applications After (5)

Application Number Title Priority Date Filing Date
JP2019005715A Active JP6818780B2 (ja) 2014-03-07 2019-01-17 半導体装置
JP2019191830A Active JP6954974B2 (ja) 2014-03-07 2019-10-21 半導体装置
JP2020218718A Active JP7111797B2 (ja) 2014-03-07 2020-12-28 半導体装置
JP2022116395A Withdrawn JP2022137292A (ja) 2014-03-07 2022-07-21 半導体装置
JP2024050769A Pending JP2024088670A (ja) 2014-03-07 2024-03-27 半導体装置

Country Status (2)

Country Link
US (7) US9653611B2 (ja)
JP (6) JP6607681B2 (ja)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653611B2 (en) * 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
SG11201606647PA (en) 2014-03-14 2016-09-29 Semiconductor Energy Lab Co Ltd Circuit system
JP6570417B2 (ja) 2014-10-24 2019-09-04 株式会社半導体エネルギー研究所 撮像装置および電子機器
US10522693B2 (en) 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US10096631B2 (en) * 2015-11-30 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and semiconductor device including the signal processing circuit
KR102330605B1 (ko) * 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9941241B2 (en) 2016-06-30 2018-04-10 International Business Machines Corporation Method for wafer-wafer bonding
US9716088B1 (en) 2016-06-30 2017-07-25 International Business Machines Corporation 3D bonded semiconductor structure with an embedded capacitor
WO2018111247A1 (en) 2016-12-13 2018-06-21 Intel Corporation Passivation dielectrics for oxide semiconductor thin film transistors
JP7126823B2 (ja) 2016-12-23 2022-08-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN110731013B (zh) * 2017-06-05 2023-10-24 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11152366B2 (en) 2017-06-08 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US10497294B2 (en) * 2017-07-24 2019-12-03 Wuhan China Star Optoelectronics Technology Co., Ltd. Array test circuit
WO2019102293A1 (en) 2017-11-24 2019-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and dynamic logic circuit
WO2019171198A1 (ja) * 2018-03-06 2019-09-12 株式会社半導体エネルギー研究所 半導体装置
KR20240152426A (ko) * 2018-03-29 2024-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 전자 기기
JP7341125B2 (ja) * 2018-04-27 2023-09-08 株式会社半導体エネルギー研究所 半導体装置
JP7241068B2 (ja) 2018-05-02 2023-03-16 株式会社半導体エネルギー研究所 半導体装置
JP7401430B2 (ja) 2018-06-22 2023-12-19 株式会社半導体エネルギー研究所 記憶装置および電子機器
US10804900B2 (en) 2018-08-21 2020-10-13 Texas Instruments Incorporated Pad limited configurable logic device
TWI863940B (zh) * 2019-01-25 2024-12-01 日商半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置的電子裝置
KR20210121143A (ko) * 2019-01-29 2021-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
US12225705B2 (en) 2019-02-22 2025-02-11 Semiconductor Energy Laboratory Co., Ltd. Memory device having error detection function, semiconductor device, and electronic device
US11211429B2 (en) * 2019-02-26 2021-12-28 International Business Machines Corporation Vertical intercalation device for neuromorphic computing
US10950545B2 (en) 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
US11616057B2 (en) 2019-03-27 2023-03-28 Intel Corporation IC including back-end-of-line (BEOL) transistors with crystalline channel material
TWI842855B (zh) * 2019-03-29 2024-05-21 日商半導體能源研究所股份有限公司 半導體裝置
US11888034B2 (en) 2019-06-07 2024-01-30 Intel Corporation Transistors with metal chalcogenide channel materials
WO2020245697A1 (ja) * 2019-06-07 2020-12-10 株式会社半導体エネルギー研究所 半導体装置
US11777029B2 (en) 2019-06-27 2023-10-03 Intel Corporation Vertical transistors for ultra-dense logic and memory applications
US11171243B2 (en) * 2019-06-27 2021-11-09 Intel Corporation Transistor structures with a metal oxide contact buffer
KR20220050134A (ko) * 2019-08-22 2022-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀 및 기억 장치
TW202129877A (zh) * 2019-08-30 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置
JP7300968B2 (ja) * 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置
JP2021108307A (ja) * 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
KR20240129192A (ko) * 2021-12-29 2024-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 기억 장치, 및 반도체 장치의 제작 방법
WO2023144653A1 (ja) * 2022-01-28 2023-08-03 株式会社半導体エネルギー研究所 記憶装置
JPWO2023144652A1 (ja) * 2022-01-28 2023-08-03
KR20240146020A (ko) * 2022-02-04 2024-10-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
WO2023152595A1 (ja) * 2022-02-10 2023-08-17 株式会社半導体エネルギー研究所 記憶装置
WO2023156875A1 (ja) * 2022-02-18 2023-08-24 株式会社半導体エネルギー研究所 記憶装置
KR20240151177A (ko) * 2022-02-18 2024-10-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
WO2023166374A1 (ja) * 2022-03-04 2023-09-07 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JPWO2023166377A1 (ja) * 2022-03-04 2023-09-07
JPWO2023223127A1 (ja) * 2022-05-16 2023-11-23

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5853859A (ja) 1981-09-26 1983-03-30 Matsushita Electric Ind Co Ltd 集積型薄膜素子の製造方法
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4888631A (en) 1986-01-17 1989-12-19 Sharp Kabushiki Kaisha Semiconductor dynamic memory device
JPS62165971A (ja) * 1986-01-17 1987-07-22 Sharp Corp ダイナミツク型半導体記憶素子
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
KR940008180B1 (ko) 1990-12-27 1994-09-07 가부시끼가이샤 한도다이 에네르기 겐꾸쇼 액정 전기 광학 장치 및 그 구동 방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3496431B2 (ja) 1997-02-03 2004-02-09 カシオ計算機株式会社 表示装置及びその駆動方法
JP3883641B2 (ja) 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
JP3308880B2 (ja) 1997-11-07 2002-07-29 キヤノン株式会社 液晶表示装置と投写型液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6961042B2 (en) 1999-12-03 2005-11-01 Mitsubishi Denki Kabushiki Kaisha Liquid crystal display
JP3835967B2 (ja) 2000-03-03 2006-10-18 アルパイン株式会社 Ｌｃｄ表示装置
EP1296174B1 (en) 2000-04-28 2016-03-09 Sharp Kabushiki Kaisha Display unit, drive method for display unit, electronic apparatus mounting display unit thereon
JP2002026312A (ja) 2000-07-06 2002-01-25 National Institute Of Advanced Industrial & Technology 半導体装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4218249B2 (ja) 2002-03-07 2009-02-04 株式会社日立製作所 表示装置
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP4103425B2 (ja) 2002-03-28 2008-06-18 セイコーエプソン株式会社 電気光学装置、電子機器及び投射型表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004247373A (ja) 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2004247474A (ja) * 2003-02-13 2004-09-02 Fujitsu Ltd 半導体装置及びその製造方法並びに成膜方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
KR100998527B1 (ko) 2004-11-10 2010-12-07 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 비정질 산화물 및 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101283444B (zh) 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007272203A (ja) 2006-03-06 2007-10-18 Nec Corp 表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
FR2905027B1 (fr) 2006-08-21 2013-12-20 Lg Philips Lcd Co Ltd Dispositif d'affichage a cristaux liquides et son procede de pilotage
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP2009003437A (ja) 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその作製方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8102346B2 (en) 2007-09-20 2012-01-24 Sony Corporation Electro-optical device and electronic apparatus including the same
JP2009099887A (ja) 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
TWI476921B (zh) 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101259727B1 (ko) 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8450144B2 (en) 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011145468A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101924231B1 (ko) * 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US8513773B2 (en) 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
JP6013682B2 (ja) * 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6231735B2 (ja) * 2011-06-01 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
JP5981157B2 (ja) * 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
JP6139187B2 (ja) 2012-03-29 2017-05-31 株式会社半導体エネルギー研究所 半導体装置
KR102099445B1 (ko) * 2012-06-29 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
KR102257058B1 (ko) 2013-06-21 2021-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
US9653611B2 (en) * 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US11751409B2 (en) 2023-09-05
JP2021061434A (ja) 2021-04-15
US9653611B2 (en) 2017-05-16
US20150255139A1 (en) 2015-09-10
US11114449B2 (en) 2021-09-07
JP2019110302A (ja) 2019-07-04
US10593683B2 (en) 2020-03-17
US20210398988A1 (en) 2021-12-23
JP6954974B2 (ja) 2021-10-27
US20200343251A1 (en) 2020-10-29
US20190189622A1 (en) 2019-06-20
US20170243874A1 (en) 2017-08-24
JP2020036023A (ja) 2020-03-05
JP2024088670A (ja) 2024-07-02
US12101945B2 (en) 2024-09-24
US20250008748A1 (en) 2025-01-02
JP6818780B2 (ja) 2021-01-20
JP7111797B2 (ja) 2022-08-02
US10217752B2 (en) 2019-02-26
JP2022137292A (ja) 2022-09-21
US20230371286A1 (en) 2023-11-16
JP2015181159A (ja) 2015-10-15

Similar Documents

Publication Publication Date Title
JP7111797B2 (ja) 半導体装置
JP7650945B2 (ja) 半導体装置
JP6592163B2 (ja) 半導体装置
JP2024040158A (ja) 半導体装置
JP6580326B2 (ja) 半導体装置
KR102325158B1 (ko) 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
JP2015144267A (ja) 半導体装置
JP2016074580A (ja) 半導体膜、トランジスタ及び半導体装置、並びに表示装置、電子機器
JP6126509B2 (ja) 半導体装置
JP6487164B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180215

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191021

R150 Certificate of patent or registration of utility model

Ref document number: 6607681

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250