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JP6538604B2 - 半導体装置の製造方法および基板処理装置 - Google Patents

半導体装置の製造方法および基板処理装置 Download PDF

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Description

本発明は、半導体装置の製造方法および基板処理装置に関する。
近年の半導体デバイスでは、微細化が進み、薄膜化が求められている。例えば、半導体デバイスに用いられる膜としては、導電性の薄膜や絶縁性の薄膜等が挙げられる（特許文献１参照）。
特開２０１１−６７８３号公報
ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の高集積化及び高性能化に伴い、様々な種類の金属膜が用いられている。ＭＯＳＦＥＴのゲート電極では、低消費電力の観点から、基板となる材料の伝導帯や価電子帯のエネルギー順位に近い仕事関数が要求されており、例えば、Ｓｉ基板ではＰ型ＭＯＳでは５．０ｅＶ付近、Ｎ型ＭＯＳでは４．１ｅＶ付近の仕事関数を有する金属膜が、Ｇｅ基板ではＰ型ＭＯＳでは４．６ｅＶ付近、Ｎ型ＭＯＳでは４．１ｅＶ付近の仕事関数を有する金属膜が求められている。また、ＤＲＡＭメモリのキャパシタ電極ではより高い仕事関数を有し、かつ、低抵抗な金属膜が求められている。
本発明の目的は、任意の金属膜に所望の元素を添加し、若しくは除去することで所望の仕事関数を有する金属膜を形成する技術を提供することにある。
本発明の一態様によれば、
基板の表面に金属膜を形成する工程と、
前記金属膜の第１の領域に第１のマスクを形成する工程と、
第１の元素を含むガスのプラズマを用いて、露出している前記金属膜の仕事関数を変化させる第１のプラズマ処理工程と、
前記第1のマスクを除去する工程と、
前記金属膜の第２の領域に第２のマスクを形成する工程と、
第２の元素を含むガスのプラズマを用いて、露出している前記金属膜の仕事関数を変化させる第２のプラズマ処理工程と、
を行う技術が提供される。
本発明によれば、任意の金属膜に所望の元素を添加し、若しくは除去することで所望の仕事関数を有する金属膜を形成する技術を提供することが可能となる。
本発明の一実施形態で好適に用いられるプラズマ処理装置の処理炉を示す概略構成図である。 図１の処理炉におけるプラズマ生成原理を説明する説明図である。 本発明の一実施形態で好適に用いられるプラズマ処理装置のコントローラの構成を示すブロック図である。 本発明の一実施形態における電極形成フロー図である。 本発明の一実施形態におけるプロセス概念説明図である。 図５の続きの図である。 本発明の実施例におけるプロセス詳細説明図である。
近年のＬＳＩ製造工程におけるトランジスタの構造は、シリコン（Ｓｉ）の上に誘電率が４を超える高誘電率膜を形成し、この高誘電率膜の上にさらに導電性の薄膜を形成して、トランジスタの閾値電圧を制御する、ゲートスタック構造となっている。この構造では、トランジスタの消費電力を制御する為に、様々な導電性の薄膜がゲート電極として使用されている。
ゲート電極を構成する材料としては、金属膜、例えば、ＴｉＮ膜、ＷＮ膜等の金属窒化膜やＷ膜等の金属単体膜が挙げられる。なお、本明細書において「金属膜」とは、金属元素を含む導電性の物質で構成される膜を意味しており、これには、金属元素単体で構成される膜、すなわち、金属元素を主成分とする膜が含まれる。また、「金属膜」には、金属元素単体で構成される膜の他、導電性の金属窒化膜、導電性の金属酸化膜、導電性の金属酸窒化膜、導電性の金属複合膜、導電性の金属合金膜、導電性の金属シリサイド膜、導電性の金属炭化膜等が含まれる。なお、ＴｉＮ膜やＷＮ膜は電性の金属窒化膜であり、Ｗ膜は導電性の金属元素単体である。
トランジスタの閾値電圧（スレッショールド電圧、Ｖｔｈ）は、ゲート電極の仕事関数で決定される。ゲート電極を構成する導電性の薄膜は、その薄膜固有の仕事関数（Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ：ＷＦ）を有しており、この仕事関数をチューニング（調整、変調、制御）することによって、閾値電圧を制御することができる。
上述の通り、トランジスタでは、Ｐ型トランジスタとＮ型トランジスタとで必要とされるゲート電極の仕事関数の値が異なる。また、トランジスタの待機電力を抑えるために、ミッドギャップ付近の仕事関数をもつ導電性の薄膜も必要とされている。さらに、用途に応じてはその他の値が要求される場合もある。このような場合に、同じ元素組成を有する１つの膜で仕事関数を調整できることが望ましい。
例えばハフニウム酸化膜（ＨｆＯ２膜）上の仕事関数が４．９ｅＶ以上であって、仕事関数の値が変調可能な導電性の薄膜（ｓｔｒｏｎｇ ｐ−ｍｅｔａｌ）が必要とされている。
閾値電圧はゲート電極の仕事関数を調整する以外に、チャネルへのリン（Ｐ）やホウ素（Ｂ）を添加することでも制御できるが、ＦｉｎＦＥＴに代表されるような立体構造を有するトランジスタにおいては、チャネルに不純物を添加することが困難である。従って、閾値電圧を制御するため、色々な仕事関数を持つ複数のゲート電極を開発する必要がある。
ＴｉＮ膜の仕事関数は上述の通り、ＨｆＯ２膜上では４．９ｅＶと高い仕事関数を有するが、仕事関数を低くしたい場合には低い仕事関数を有するアルミニウム（Ａｌ）や炭素（Ｃ）をプラズマ処理にて添加することで仕事関数を低くすることがきる。
また、ＴｉＮ中の窒素（Ｎ）は仕事関数を高くするため、ＴｉＮから窒素を引き抜くことでも仕事関数を下げることができる。例えば、酸素（Ｏ）を含むプラズマを用いてＴｉＮ膜を酸化させることで膜中の窒素を酸素に置き換えた後、水素を含むプラズマを用いた還元処理することで酸化されたＴｉＮ膜を還元する。これによりＴｉＮ膜をＴｉリッチな膜に改質でき、仕事関数を低くすることができる。
Ｗ膜の仕事関数はＨｆＯ２膜上では４．６ｅＶとなるが、仕事関数を高くしたい場合には高い仕事関数を有する窒素（Ｎ）や酸素（Ｏ）をプラズマ処理にて添加することで仕事関数を上げることができる。
本発明の実施形態においては、これらのプラズマ処理を不要部分にマスクを施して行うことで、仕事関数の調整が必要な導電性の薄膜の部分に対してのみ、所望の元素の添加又は引き抜きを行う。例えば、導電性の薄膜で形成された複数のゲート電極を回路内に形成する場合、上述の手法を用いれば、所望の元素を所望の薄膜に、所望の濃度だけ添加することができるので、任意の異なる仕事関数を持つゲート電極を形成することができる。より具体的には、例えばＴｉＮ膜やＷ膜などに所定の元素を所望の濃度だけ添加することで、所望な仕事関数を有するゲート電極を形成できる。
＜本発明の実施形態＞
（１）基板処理システムの構成
以下、本発明の実施形態について説明する。本実施形態では、半導体装置（デバイス）の製造工程の一工程である基板処理工程を行うため、以下に示す一連の基板処理装置により構成される基板処理システムが提供される。すなわち、当該基板処理システムは主に、（ａ）基板としてのウエハ２００上に薄膜を成膜するのに使用される成膜処理装置、（ｂ）ウエハ２００上に形成された薄膜の形状を加工するエッチング装置、（ｃ）薄膜が形成されたウエハ２００上にマスクを形成する一連の装置（レジスト塗布装置、ベーキング処理装置、露光装置、現像装置）、（ｄ）マスクが形成されたウエハ２００に対してプラズマ処理を行うために使用されるプラズマ処理装置６００（図１〜３を参照）、（ｅ）ウエハ２００上のマスクを除去するアッシング装置、により構成される。
上述の成膜処理装置は、プラズマ処理が施される導電性の薄膜をウエハ２００に形成する工程を実行するために用いられるものであり、当該工程を実行することができるあらゆる装置を適宜選択して用いることができる。例えば、枚葉装置、バッチ式の縦型装置、多枚葉装置等、各種の成膜処理装置を用いることができる。
次に、図１を参照して、上述のプラズマ処理装置６００について詳細に説明する。プラズマ処理装置６００は、ウエハ２００をプラズマ処理する処理炉６０２を備えている。そして、処理炉６０２は、処理室６０１を構成する処理容器６０３と、サセプタ６１７と、ゲートバルブ６４４と、シャワーヘッド６３６と、ガス排気口６３５と、共振コイル２１２と、コントローラ１２１と、を備えている。
処理室６０１を構成する処理容器６０３は、第１の容器であるドーム型の上側容器６１０と、第２の容器である碗型の下部容器６１１と、を備えている。そして、上側容器６１０が下側容器６１１の上に被せされることにより、処理室６０１が形成される。上側容器６１０は例えば酸化アルミニウム又は石英等の非金属材料で形成されており、下側容器６１１は例えばアルミニウム（Ａｌ）で形成されている。
処理室６０１内の底側中央には、ウエハ２００を支持するサセプタ６１７が配置されている。サセプタ６１７は、例えば、窒化アルミニウム（ＡｌＮ）、セラミックス、石英等の非金属材料で形成されている。
サセプタ６１７の内部には、加熱機構としてのヒータ６１７ｂが一体的に埋め込まれており、ウエハ２００を加熱できるようになっている。ヒータ電源６７４からヒータ６１７ｂに電力が供給されることにより、ウエハ２００表面を例えば２００℃〜７５０℃程度にまで加熱できるようになっている。
主に、サセプタ６１７およびヒータ６１７ｂにより、基板支持部が構成されている。
サセプタ６１７には、サセプタ６１７を昇降させるサセプタ昇降機構６６８が設けられている。サセプタ６１７には、貫通孔６１７ａが設けられている。上述の下側容器６１１底面には、ウエハ２００を突き上げるウエハ突き上げピン６６６が少なくとも３箇所設けられている。そして、貫通孔６１７ａおよびウエハ突き上げピン６６６は、サセプタ昇降機構６６８によりサセプタ６１７が下降させられた時にウエハ突き上げピン６６６がサセプタ６１７とは非接触な状態で貫通孔６１７ａを突き抜けるように、互いに配置されている。
下側容器６１１の側壁には、搬入/搬出機構としてのゲートバルブ（仕切弁）６４４が設けられている。ゲートバルブ６４４が開いている時には、処理室６０１外に設けられた搬送機構を用いて処理室６０１内へウエハ２００を搬入し、または処理室６０１外へとウエハ２００を搬出することができる。ゲートバルブ６４４を閉めることにより、処理室６０１内を気密に閉塞することができる。なお、ゲートバルブ６４４と搬送機構を合わせて搬入/搬出機構として構成し、これらをコントローラ１２１で制御してウエハ２００の搬入/搬出動作を行わせることができる。また、搬入に用いられるゲートバルブと、搬出に用いられるゲートバルブは、それぞれ別々に設けてもよい。
処理室６０１の上部には、処理室６０１内へガスを供給するシャワーヘッド６３６が設けられている。シャワーヘッド６３６は、キャップ上の蓋体６３３と、ガス導入口６３４と、バッファ室６３７と、開口６３８と、遮蔽プレート６４０と、ガス吹出口６３９と、を備えている。
ガス導入口６３４には、バッファ室６３７内へガスを供給するガス供給管６３２の下流端が接続されている。バッファ室６３７は、ガス導入口６３４より導入されるガスを分散する分散空間として機能する。
ガス供給管６３２の上流側には、第１の反応ガス（例えば酸素（Ｏ）含有ガスとしてのＯ２ガス）を供給するガス供給管６３２ａの下流端と、第２の反応ガス（例えば水素（Ｈ）含有ガスとしてのＨ２ガス）を供給するガス供給管６３２ｂの下流端と、第３の反応ガス（例えば窒素（Ｎ）含有ガスとしてのＮ２ガス）を供給するガス供給管６３２ｃの下流端とが合流するように接続されている。なお、第１の反応ガスと第２の反応ガスが混合した混合ガスを第４の反応ガスと称する場合がある。
ガス供給管６３２ａには、第１の反応ガスの供給源６５０ａ、流量制御装置としてのＭＦＣ６５１ａ、開閉弁であるバルブ６５２ａが上流から順に接続されている。ガス供給管６３２ｂには、第２の反応ガスの供給源６５０ｂ，ＭＦＣ６５１ｂ、バルブ６５２ｂが上流から順に接続されている。ガス供給管６３２ｃには、第３の反応ガスの供給源６５０ｃ、ＭＦＣ６５１ｃ、バルブ６５２ｃが上流から順に接続されている。
バルブ６５２ａ，６５２ｂ，６５２ｃの開閉と、ＭＦＣ６５１ａ，６５１ｂ，６５１ｃにより流量制御しながら、バッファ室６３７を介して処理室６０１内に第１の反応ガス、第２の反応ガス、および第３の反応ガスを自在に供給できる。
下側容器６１１の側壁下方には、処理室６０１内のガスを排気するガス排気口６３５が設けられている。ガス排気口６３５には、ガスを排気するガス排気管６３１の上流端が接続されている。ガス排気管６３１には、圧力調整器であるＡＰＣ６４２、開閉弁であるバルブ６４３ｂ、排気装置である真空ポンプ６４６が、上流から順に設けられている。真空ポンプ６４６を作動させ、バルブ６４３ｂを開けることにより、処理室６０１内を排気することができる。また、ＡＰＣ６４２の開度を調整することにより、処理室６０１内の圧力値を調整できる。
処理室６０１の外周部、すなわち上側容器６１０の側壁の外側には、処理室６０１を囲うように、第１の電極としての、螺旋状の共振コイル２１２が設けられている。共振コイル２１２には、ＲＦセンサ６７２、高周波電源６７３と周波数整合器６７５が接続される。共振コイル２１２は、処理室６０１内に供給されるガスを励起させてプラズマを発生させる放電機構（プラズマ発生機構、プラズマ生成機構、活性化機構）として機能する。
高周波電源６７３は、共振コイル２１２に高周波電力を供給するものである。ＲＦセンサ６７２は高周波電源６７３の出力側に設けられている。ＲＦセンサ６７２は、供給される高周波の進行波や反射波の情報をモニタするものである。周波数整合器６７５は、ＲＦセンサ６７２でモニタされた反射波の情報に基づいて、反射波が最小となるよう、高周波電源６７３を制御するものである。
共振コイル２１２の両端は電気的に接地されるが、共振コイル２１２の少なくとも一端は、装置の最初の設置の際又は処理条件の変更の際に当該共振コイルの電気的長さを微調整するため、可動タップ２１３を介して接地される。図４中の符号２１４は他方の固定グランドを示す。さらに、装置の最初の設置の際又は処理条件の変更の際に共振コイル２１２のインピーダンスを微調整するため、共振コイル２１２の接地された両端の間には、可動タップ２１５によって給電部が構成される。
遮蔽板６２３は、共振コイル２１２の外側への電磁波の漏れを遮蔽するとともに、共振回路を構成するのに必要な容量成分を共振コイル２１２との間に形成するために設けられる。
このように、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）を生成することが可能なプラズマ生成部が構成される。ここで、本実施形態に係る装置のプラズマ生成原理および生成されるプラズマの性質について図２を用いて説明する。
共振コイル２１２は、所定の波長の定在波を形成するため、全波長モードで共振する様に巻径、巻回ピッチ、巻数が設定される。すなわち、共振コイル２１２の電気的長さは、高周波電源６７３から与えられる電力の所定周波数における１波長の整数倍に設定される。
具体的には、共振コイル２１２は、例えば、８００ｋＨｚから５０ＭＨｚ、０．５ＫＷから５ＫＷの高周波電力によって０．０１ガウスから１０ガウス程度の磁場を発生し得る様に、５０mm２から３００mm２の有効断面積であって且つ２００mmから５００mmのコイル直径とされ、プラズマ生成空間６０１ａを形成する部屋の外周側に２から６０回程度巻回される。
共振コイル２１２の一端または両端には、位相及び逆位相電流が共振コイル２１２の電気的中点に関して対称に流れる様に、コイル及びシールドから成る波形調整回路が挿入される。
高周波電源６７３は、発振周波数および出力を規定するための高周波発振回路およびプリアンプを含む電源制御手段（コントロール回路）と、所定の出力に増幅するための増幅器（出力回路）とを備えている。
高周波電源６７３の波長と共振コイル２１２の電気的長さが同じ場合、共振コイル２１２の共振条件は、共振コイル２１２の容量成分や誘導成分によって作り出されるリアクタンス成分が相殺され、純抵抗になることである。しかし、上記プラズマ発生回路においては、プラズマを発生させた場合、共振コイル２１２の電圧部とプラズマとの間の容量結合、プラズマ生成空間６０１ａとプラズマの間の誘導結合の変動や、プラズマの励起状態により、実際の共振周波数が僅かながら変動する。
そこで、本実施形態においては、プラズマ発生時の共振コイル２１２における共振のずれを電源側で補償するため、周波数整合器６７５は、プラズマが発生した際の共振コイル２１２からの反射波電力を検出して出力を補完する機能を有する。斯かる構成により、本発明の共振装置では、共振コイル２１２において一層正確に定在波を形成でき、容量結合の極めて少ないプラズマを発生させ得る。
図３に示すように、制御部（制御手段）であるコントローラ１２１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１ａ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２１ｂ、記憶装置１２１ｃ、Ｉ／Ｏポート１２１ｄを備えたコンピュータとして構成されている。ＲＡＭ１２１ｂ、記憶装置１２１ｃ、Ｉ／Ｏポート１２１ｄは、内部バス１２１ｅを介して、ＣＰＵ１２１ａとデータ交換可能なように構成されている。コントローラ１２１には、タッチパネル等として構成された入出力装置１２２が接続されている。
記憶装置１２１ｃは、フラッシュメモリ、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）等で構成されている。記憶装置１２１ｃ内には、基板処理装置の動作を制御する制御プログラムや、後述する基板処理の手順や条件等が記載されたプロセスレシピ等が、読み出し可能に格納されている。プロセスレシピは、後述する基板処理工程における各手順をコントローラ１２１に実行させ、所定の結果を得ることができるように組み合わされたものであり、プログラムとして機能する。以下、このプロセスレシピや制御プログラム等を総称して、単にプログラムともいう。また、プロセスレシピを、単に、レシピともいう。本明細書においてプログラムという言葉を用いた場合は、レシピ単体のみを含む場合、制御プログラム単体のみを含む場合、または、それらの両方を含む場合がある。また、ＲＡＭ１２１ｂは、ＣＰＵ１２１ａによって読み出されたプログラムやデータ等が一時的に保持されるメモリ領域として構成されている。
Ｉ／Ｏポート１２１ｄは、上述のＭＦＣ６５１ａ〜６５１ｃ、バルブ６１４，６４３ｂ，６５２ａ〜６５２ｃ、ＡＰＣバルブ６４２、真空ポンプ６４６、サセプタ昇降機構６６８、ゲートバルブ６４４、ＲＦセンサ６７２、周波数整合器６７５、高周波電源６７３およびヒータ電源６７４等に接続されている。
ＣＰＵ１２１ａは、記憶装置１２１ｃから制御プログラムを読み出して実行すると共に、入出力装置１２２からの操作コマンドの入力等に応じて記憶装置１２１ｃからレシピを読み出すように構成されている。ＣＰＵ１２１ａは、読み出したレシピに従って、ＭＦＣ６５１ａ〜６５１ｃによる各種ガスの流量調整動作、バルブ６１４，６４３ｂ，６５２ａ〜６５２ｃの開閉動作、ＡＰＣバルブ６４２の開閉動作、ヒータ電源６７４によるヒータ６１７ｂの温度調整動作、真空ポンプ６４６の起動および停止、サセプタ昇降機構６６８によるサセプタ６１７の昇降動作、ゲートバルブ６４４の開閉動作、ＲＦセンサ６７２および周波数整合器６７５によるインピーダンスの整合動作、高周波電源６７３によって共振コイル２１２へ供給する高周波電力の供給量調整動作等を制御するように構成されている。
コントローラ１２１は、外部記憶装置１２３に格納された上述のプログラムをコンピュータにインストールすることにより構成することができる。記憶装置１２１ｃや外部記憶装置１２３は、コンピュータ読み取り可能な記録媒体として構成されている。以下、これらを総称して、単に記録媒体ともいう。本明細書において、記録媒体という言葉を用いた場合は、記憶装置１２１ｃ単体のみを含む場合、外部記憶装置１２３単体のみを含む場合、または、それらの両方を含む場合が有る。なお、コンピュータへのプログラムの提供は、外部記憶装置１２３を用いず、インターネットや専用回線等の通信手段を用いて行ってもよい。
（２）基板処理工程
次に、上述の基板処理システムを用いて、半導体装置の製造工程の一工程として、ウエハ２００上に、導電性の薄膜により構成されたゲート電極を形成し、その後、プラズマ処理によりゲート電極を構成する導電性の薄膜の仕事関数を調整して、所望の仕事関数を有するゲート電極を得る例（第１の実施形態）について説明する。
本実施形態において、所望の仕事関数を有するゲート電極を形成する一連の工程を、図４，５，６を参照して説明する。図８はゲート電極の形成及び仕事関数調整を行うための工程のフロー例を、図５，６は各工程におけるデバイスの断面図を示している。
本実施形態の工程では、図５（ａ）における断面図で示されているように、ウエハ２００上に、ゲート絶縁膜であるＳｉＯ２膜及びＨｆＯ２膜と、ゲート電極を構成する導電性の薄膜であるＴｉＮ膜とが、この順番に積層されたスタック構造を有するトランジスタが形成される。
（ゲート絶縁膜の形成：Ｓ１００、Ｓ１０１）
始めに、基板であるウエハ２００上に、ゲート絶縁膜であるＳｉＯ２膜２２及びＨｆＯ２膜２４を形成する。
（ＴｉＮ膜の形成：Ｓ１０２）
続いて、ゲート電極を構成する導電性の薄膜として、後述のプラズマ処理により仕事関数の値が制御される金属膜をＨｆＯ２膜上に形成する。本実施形態では金属膜としてＴｉＮ膜２６を形成する。
上述のゲート絶縁膜（ＳｉＯ２膜２２、ＨｆＯ２膜２４）及び導電性の薄膜（ＴｉＮ膜２６）の形成には、上述の成膜処理装置において、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、塗布法等の成膜手法を適宜用いることができる。
（ゲート電極形状への加工：Ｓ１０３）
ＴｉＮ膜２６を形成後、所望のゲート電極形状になるようにＳｉＯ２膜２２、ＨｆＯ２膜２４及びＴｉＮ膜２６を加工する。（図５（ｂ）を参照。）本実施形態では、上述のエッチング装置を用いて、エッチング処理により溝（トレンチ）を形成することにより、複数のゲート電極をウエハ２００上に形成する。なお、以下でいうゲート電極とは、本工程によって個別に分離されたＴｉＮ膜２６又はそれらに対して仕事関数の変調処理が施された膜のことである。
（第１のマスクの形成：Ｓ１０４）
続いて、図５（ｃ）の断面図で示されているように、複数のゲート電極の内、所望のゲート電極（第１の電極２６−１）に対してマスク（第１のマスク２８）を形成する。本工程においてマスクが形成されないゲート電極（第２の電極２６−２）に対して、後述の第１のプラズマ処理が行われ、仕事関数の変調が施される。マスクの形成には、マスクを形成するあらゆる手法を適宜選択して用いることができる。本実施形態においては、マスクに用いるフォトレジストとしては、例えば環化ゴム系の樹脂やフェノール系の樹脂を用いることができるが、後述のプラズマ処理におけるゲート電極への処理に対してマスク効果が得られる材料であれば、あらゆる材料の中から適宜選択することができる。
例えば以下の手順でマスクを形成する。
（ａ）レジスト塗布装置を用いて、フォトレジストをウエハ２００の面上に塗布する。
（ｂ）熱処理装置を用いて、ウエハ２００に塗布されたフォトレジストに対してベーキング処理（プレベーク処理）を施す。
（ｃ）露光装置を用いて、ベーキング処理されたフォトレジストに対する露光処理を行う。具体的には、例えばポジ型のフォトレジストを用いる場合、紫外線等を第１のマスク２８を形成する領域以外の領域に照射（露光）して、フォトマスクのパターンを転写する。
（ｄ）現像装置を用いて、露光処理が施されたフォトレジストに対して現像処理を行う。具体的には、現像液によって第１のマスク２８を形成する領域以外の領域のフォトレジストを除去し、第１のマスク２８を形成する。必要により更に、第１のマスク２８に対するポストベーク処理や、紫外線照射による硬化処理等を行う。
（第１のプラズマ処理：Ｓ１０５）
続いて、図５（ｄ）の断面図で示されているように、第１のマスク２８が形成されたウエハ２００に対してプラズマ処理を行う。本工程は上述のプラズマ処理装置６００を用いて実行することができる。
本工程では、プラズマ励起された処理ガスをウエハ２００に供給することにより、第１のマスク２８が形成されていない第２の電極２６−２に対して、所定の元素をドーピングしたり、第２の電極２６−２から所定の元素を引き抜いたり（脱離させたり）することにより、第２の電極２６−２の仕事関数を調整する。すなわち、第２の電極２６−２に第１のプラズマ処理を施すことにより、仕事関数が調整された第２の電極２６−２´が得られる。
第２の電極２６−２を構成するＴｉＮ膜の仕事関数を低くする場合には、例えば、プラズマ処理によりＴｉＮ膜から高い仕事関数を有する元素であるＮ原子を引き抜く。具体的には、まず、プラズマ励起されたＯ２ガスをＴｉＮ膜に供給して、膜中のＮ原子をＯ原子に置換する。その後さらに、プラズマ励起されたＨ２ガスを当該ＴｉＮ膜に供給して、ＴｉＮ膜中に含まれるＯ原子を除去（還元）することにより、ＴｉＮ膜中のＮ原子を引き抜くことができる。
また、プラズマ処理によりＴｉＮ膜中に、低い仕事関数を有する元素、例えばＣ、Ａｌ、Ｓｉ等の少なくとも何れかの原子を添加することにより、ＴｉＮ膜の仕事関数を低くすることができる。例えば、プラズマ励起されたＣ含有ガス（Ｃ２Ｈ６、ＣＨ４ガス、等）をＴｉＮ膜に供給することにより、膜中にＣ原子を添加することができる。また、プラズマ励起されたＳｉ含有ガス（ＳｉＨ４、モノクロロシラン、ＨとＳｉを１つ以上含むシラン系ガス、等）をＴｉＮ膜に供給することにより、膜中にＳｉ原子を添加することができる。
一方、第２の電極２６−２を構成するＴｉＮ膜の仕事関数を高くする場合には、プラズマ処理によりＴｉＮ膜中に、高い仕事関数を有する元素、例えばＮ、Ｏ等の少なくとも何れかの原子を添加する。例えば、プラズマ励起されたＮ含有ガス（Ｎ２ガス、ＮＨ３ガス等）をＴｉＮ膜に供給することにより、膜中にＮ原子を添加することができる。また、プラズマ励起されたＯ２ガスをＴｉＮ膜に供給することにより、膜中にＯ原子を添加することができる。
（第１のマスクの除去：Ｓ１０６）
第１のプラズマ処理工程（Ｓ１０５）の後、第１のマスク２８を除去する。（図６（ｅ）を参照。）本工程は、例えばアッシング装置を用いて行うことができる。
第２の電極２６−２についてのみ仕事関数を調整する場合には、本工程で一連の工程を終了する。一方、第１の電極２６−１に対しても仕事関数の調整をする場合や、第２の電極２６−２´の中の特定のゲート電極に対して更に仕事関数の調整を行う場合には、後続の工程を引き続き実行する。
（第２のマスクの形成：Ｓ１０７）
図６（ｆ）の断面図で示されているように、仕事関数が調整された第２の電極２６−２´に対して第２のマスク３２を形成する。
（第２のプラズマ処理：Ｓ１０８）
続いて、図６（ｇ）の断面図で示されているように、第２のマスク３２が形成されたウエハ２００に対してプラズマ処理を行う。本工程では、第１のプラズマ処理（Ｓ１０５）と同様に、プラズマ励起された処理ガスをウエハ２００に供給することにより、第２のマスク３２が形成されていない第１の電極２６−１に対して、所定の元素をドーピングしたり、第１の電極２６−１から所定の元素を引き抜いたりすることにより、第１の電極２６−１の仕事関数を調整する。すなわち、第１の電極２６−１に第１のプラズマ処理を施すことにより、仕事関数が調整された第１の電極２６−１´が得られる。
なお、第２のマスクの形成工程（Ｓ１０７）においては、全ての第２の電極２６−２´に対してではなく、その一部のみに対してマスクを形成してもよい。また、第１の電極２６−１の一部に対してもマスクを形成してもよい。すなわち、第１のマスク２８によりマスクされた領域と少なくとも一部が異なる領域をマスクするように第２のマスク３２を形成することもできる。この場合、第２の電極２６−２´に対して、第２のプラズマ処理（Ｓ１０８）を更に重複して施したり、第１の電極２６−１に対して、いずれのプラズマ処理も施さないようにすることができる。
（第２のマスクの除去：Ｓ１０９）
第２のプラズマ処理工程（Ｓ１０８）の後、第２のマスク３２を除去する。（図６（ｈ）を参照。）以上の一連の工程（Ｓ１００〜Ｓ１０９）により、ウエハ２００上に仕事関数が調整された第１の電極２６−１´と第２の電極２６−２´を形成することができる。
なお、仕事関数が調整された第１の電極２６−１´と第２の電極２６−２´のうち、特定のゲート電極に対して更に仕事関数の調整を行う場合には、所望のゲート電極以外のゲート電極に対するマスクの形成工程、所望のゲート電極に対するプラズマ処理工程及びマスクの除去工程、という一連の工程を更に１又は複数回実行してもよい。
尚、本実施形態ではゲート絶縁膜としてＨｆＯ２膜を用いる例について説明したが、本発明はこれに限定されない。例えば、ＴｉＯ２，やＺｒＯ２，Ｎｂ２Ｏ５，Ｔａ２Ｏ５，ＳｒＴｉＯ，ＢａＳｒＴｉＯ，ＰＺＴ，Ａｌ２Ｏ３などの高誘電率絶縁膜やそれらにＳｉ，Ｂ等の半金属元素やＡｌ等の金属元素を添加（ドープ）した膜を用いる場合や、それぞれを積層して形成された膜を用いる場合にも本発明を適用することができる。また、本実施形態では仕事関数が調整された導電性の薄膜（金属膜）をゲート絶縁膜上に直接形成した場合について述べたが、本発明はこれに限らず、仕事関数が調整された導電性の薄膜とゲート絶縁膜間にバリア層が形成された場合にも適用できる。
また、本実施形態は例えば、ＭＯＳＦＥＴやＤＲＡＭに用いられるゲート電極に対して適用することができるだけでなく、例えばフラッシュメモリのコントロールゲートとして用いられるＷ膜の仕事関数を調整する場合など、導電性の薄膜の仕事関数の調整が必要となる工程において適用可能である。
＜本発明の好適な実施例１＞
次に、本発明が好適に適用されるデバイスの製造プロセスの例（実施例１）について、図７を参照して説明する。また、プラズマ処理装置６００を用いてプラズマ処理を行う工程について特に詳述する。
図７（ａ）〜（ｆ）は、ウエハ２００上に形成されたＦｉｎＦＥＴ構造を有するＮ型ＭＯＳ３００ｎとＰ型ＭＯＳ３００ｐの形成工程を示す概略断面図である。これらの構造は同一のウエハ２００の面上に形成されている。
まず、図７（ａ）に示されるように、Ｎ型ＭＯＳ３００ｎを構成する構造と、Ｐ型ＭＯＳ３００ｐを構成する構造が、それぞれ同様の構造により形成される。すなわちＮ型ＭＯＳ構造３００ｎは、チャネル部を形成するＳｉ層３０１ｎ、ソース電極３０２ｎ、ドレイン電極３０３ｎ、絶縁層としてのＳｉＯ２膜３０４ｎ、ゲート絶縁膜としてのＳｉＮ膜３０５ｎ及びＨｆＯ２膜３０６ｎ、ゲート電極としてのＴｉＮ膜３０７ｎが、図７（ａ）の通り積層されて形成される。同様にＰ型ＭＯＳ構造３００ｐは、Ｓｉ層３０１ｐ、ソース電極３０２ｐ、ドレイン電極３０３ｐ、絶縁層としてのＳｉＯ２膜３０４ｐ、ゲート絶縁膜としてのＳｉＮ膜３０５ｐ及びＨｆＯ２膜３０６ｐ、ゲート電極としてのＴｉＮ膜３０７ｐが、図７（ａ）の通り積層されて形成される。ＦｉｎＦＥＴ構造においては、チャネル部を形成するＳｉ層３０１ｎ、３０１ｐがフィン形状に形成されている。
ここで、上述の通り、ＦｉｎＦＥＴに代表されるような立体構造を有するトランジスタにおいては、一般に、チャネル部に不純物を添加することにより閾値電圧を調整することは難しい。本発明によらない他の方法として、例えば、Ｎ型ＭＯＳとＰ型ＭＯＳに用いるゲート電極を、それぞれ仕事関数の異なる金属膜で形成することが行われる。すなわち、まずＮ型とＰ型の両方のゲート絶縁膜の上にＰ型ＭＯＳ用ゲート電極を形成した後、Ｎ型のゲート絶縁膜上のＰ型ＭＯＳ用ゲート電極をエッチングにより除去する。その後、Ｎ型のゲート絶縁膜及びＰ型ＭＯＳ用ゲート電極の両方の上にＮ型ＭＯＳ用ゲート電極を形成することにより、Ｎ型のゲート絶縁膜上にＮ型ＭＯＳ用ゲート電極を形成し、Ｐ型のゲート絶縁膜上に、Ｐ型ＭＯＳ用ゲート電極とＮ型ＭＯＳ用ゲート電極が積層されたゲート電極を形成する。この積層されたゲート電極がＰ型ＭＯＳ用ゲート電極として用いられる。しかしこの場合、Ｐ型ＭＯＳ用ゲート電極が積層膜により形成されるため膜厚が大きくならざるを得ず、デバイスのデザインが制限されてしまうという課題がある。
これに対して本発明によれば、1種類のゲート電極膜（本実施例１ではＴｉＮ膜）をＮ型とＰ型の両方に形成し、マスク形成とプラズマ処理を組み合わせることでＮ型とＰ型のゲート電極に合わせた仕事関数に調整する。そのため、膜厚を大きくすることなく、デバイスのデザインの自由度を確保することができる。
（第１のマスクの形成：Ｓ１０４´）
図７（ａ）に示された構造を形成した後、ＴｉＮ膜３０７ｎ又はＴｉＮ膜３０７ｐのいずれか一方に対してマスクを形成する（Ｓ１０４´）。これは、上述の第１の実施形態の説明における第１のマスク形成工程（Ｓ１０４）に対応する工程である。本実施例１では、図７（ｂ）に示されるように、先にＴｉＮ膜３０７ｐに対して第１のマスク３０８ｐを形成する。ただし、他の実施例として、先にＴｉＮ膜３０７ｎにマスクを形成するようにしてもよい。
（第１のプラズマ処理：Ｓ１０５´）
次に、図７（ｃ）に示されるように、マスクが形成されないＴｉＮ膜３０７ｎに対して、Ｎ型ＭＯＳに用いるゲート電極として必要な仕事関数を有する膜となるように、プラズマ処理により仕事関数の調整を施す（Ｓ１０５´）。これは、上述の第１の実施形態の説明における第１のプラズマ処理工程（Ｓ１０５）に対応する工程である。
本実施例１では、ＴｉＮ膜３０７ｎに対してプラズマ励起した酸素（Ｏ２）ガスを供給することにより、膜中に含まれるＮとＯを置換し（すなわち酸化し）、その後、プラズマ励起した水素（Ｈ２）ガスを供給することにより、膜中に含まれるＯ原子を除去（還元）する。本処理により、仕事関数が低くなるように調整されたＴｉＮ膜３０７ｎ´を得ることができる。
（第１のマスクの除去、第２のマスクの形成：Ｓ１０６´、Ｓ１０７´）
第１のプラズマ処理（Ｓ１０５´）の後、第１のマスク３０８ｐを除去し（Ｓ１０６´）、今度はＴｉＮ膜３０７ｎ´に対して第２のマスク３０８ｎを形成する（Ｓ１０７´）。（図７（ｄ）を参照。）これは、上述の第１の実施形態の説明における第１のマスク除去工程（Ｓ１０６）及び第２のマスク形成工程（Ｓ１０７）に対応する工程である。
（第２のプラズマ処理：Ｓ１０８´）
次に、図７（ｄ）に示されるように、マスクが形成されないＴｉＮ膜３０７ｐに対して、Ｐ型ＭＯＳに用いるゲート電極として必要な仕事関数を有するように、プラズマ処理により仕事関数の調整を施す（Ｓ１０８´）。これは、上述の第１の実施形態の説明における第２のプラズマ処理工程（Ｓ１０８）に対応する工程である。
本実施例１では、ＴｉＮ膜３０７ｐに対してプラズマ励起した窒素ガス（Ｎ２ガス）を供給し、膜中にＮ原子を添加する。本処理により、仕事関数が高くなるように調整されたＴｉＮ膜３０７ｐ´を得ることができる。
（第２のマスクの除去：Ｓ１０９´）
第２のプラズマ処理（Ｓ１０８´）の後、第２のマスク３０８ｎを除去する（Ｓ１０９´）。
以上の一連の工程（Ｓ１０４´〜Ｓ１０９´）を行うことにより、一枚のウエハ２００上に異なる仕事関数を有するＴｉＮ膜３０７ｎ´及びＴｉＮ膜３０７ｐ´を形成することができる。その後、ＴｉＮ膜３０７ｎ´及びＴｉＮ膜３０７ｐ´により形成されたトレンチにタングステン等の金属電極膜を形成することにより、Ｎ型ＭＯＳ構造３００ｎ及びＰ型ＭＯＳ構造３００ｐが形成される。（図７（ｆ）を参照。）
なお、本実施例１では、Ｏ２ガスによるプラズマ処理とＨ２ガスによるプラズマ処理によりＴｉＮ膜の仕事関数を下げるように調整し、Ｎ２ガスによるプラズマ処理によりＴｉＮ膜の仕事関数を上げるように調整したが、これに限らず、上述した仕事関数を調整するプラズマ処理のいずれか又はその組合せを用いて仕事関数を調整することができる。
＜第１のプラズマ処理の例＞
以下、上述の第１のプラズマ処理（Ｓ１０５´）を、プラズマ処理装置６００を用いて行う工程の例について詳述する。以下の説明において、プラズマ処理装置６００を構成する各部の動作はコントローラ１２１により制御される。
（ウエハチャージ）
最初に、プラズマ処理装置６００の処理室６０１内に、図７（ｂ）のようにＮ型ＭＯＳ３００ｎ、Ｐ型ＭＯＳ３００ｐ、及び第１のマスク３０８ｐが形成されたウエハ２００を搬入する。具体的には、ゲートバルブ６４４を開き、処理室６０１外に設けられた搬送機構を用いて、突き上げピン６６６上にウエハ２００を載置する。ウエハ２００の搬送位置までサセプタ６１７を下降させることにより、突き上げピン６６６は、サセプタ６１７表面よりも所定の高さ分だけ突出した状態となっている。処理室６０１内にウエハ２００を搬入したら、ゲートバルブ６４４を閉じて処理室６０１内を密閉するとともに、サセプタ６１７を所定の位置まで上昇させて、ウエハ２００をサセプタ６１７の上面に配置する。
（圧力・温度調整及びＯ２ガス供給）
続いて、ヒータ６１７ｂに電力を供給し、ウエハ２００を加熱する。ウエハ２００の温度は、例えば室温〜７００℃の範囲であって、好ましくは室温〜５００℃の範囲、更に好ましくは室温〜４００℃の範囲内の所定の温度とする。その後、第１の反応ガス供給源６５０ａから、Ｏ２ガスを理室６０１内に導入（供給）する。このとき、Ｏ２ガスの流量を所定の流量とするように、ＭＦＣ６５１ａの開度を調整する。処理室６０１内へ供給するＯ２ガスの流量は、例えば０．０１〜１０ｓｌｍの範囲内の所定の流量であって、好ましくは０．０５〜５ｓｌｍであり、更に好ましくは０．１〜１ｓｌｍとする。流量が１０ｓｌｍより多いと処理室内圧力が高くなりプラズマが放電しない可能性がある。
処理室６０１内の雰囲気は真空ポンプ６４６およびＡＰＣ６４２を用いて排気され、処理室６０１内の圧力が、例えば１Ｐａ〜２６０Ｐａの範囲内の所定の圧力であって、好ましくは５〜２００Ｐａであり、より好ましくは１０〜１５０Ｐａとなるように調整する。圧力が２６０Ｐａより高いと、プラズマが放電しない可能性がある。また圧力が１Ｐａより少ないと、プラズマ化するための元素が少なくなり、かつ、ラジカルなものよりもイオン化したものが多くなり、プラズマダメージが高くなる可能性がある。
（Ｏ２プラズマ処理）
処理室６０１内へＯ２ガスを導入した後、共振コイル２１２に対して高周波電源６７３から高周波電力を印加することにより、プラズマ生成空間６０１ａ内に誘導磁界が形成され、かかる誘導磁界で、プラズマ生成空間の共振コイル２１２の電気的中点に相当する高さ位置にドーナツ状の誘導プラズマが励起される。プラズマ励起されたＯ２ガスは解離し、酸素活性種、酸素イオン、等の反応種が生成される。ウエハ２００上で露出したＴｉＮ膜３０７ｎにこれらの活性化されたＯ２ガスが供給されることにより、ＴｉＮ膜３０７ｎが酸化され、膜中のＮ原子がＯ原子に置換される。
共振コイル２１２に印加する電力（ＲＦパワー）は、例えば１０〜３０００Ｗの範囲内の所定の電力であって、好ましくは１０〜２０００Ｗであり、より好ましくは１０〜１０００Ｗとする。プラズマダメージを低く抑えるため、電力は大きくとも３０００Ｗ以下であることが望ましい。電力が１０Ｗより低いとプラズマ処理の効果が得られない可能性がある。Ｏ２ガスによるプラズマ処理（Ｏ２プラズマ処理）は、例えば１〜１２０秒の範囲内の所定の時間であって、好ましくは２〜６０秒であり、より好ましくは５〜３０秒行う。Ｏ２プラズマ処理が終了したら、共振コイル２１２への電力供給を停止する。
なお、Ｏ２プラズマ処理において、Ｏ２ガスとともにＨ２ガスが添加された混合ガスを用いても良い。この場合、Ｏ２ガスとＨ２ガスの流量比は例えば、Ｏ２：Ｈ２＝９５：５程度、若しくはこれよりもＨ２ガスの比率を小さくするのが望ましい。
（Ｏ２ガス供給停止）
Ｏ２プラズマ処理の後、バルブ６５２ａを閉めて処理室６０１内へのＯ２ガスの供給を停止する。
（Ｈ２ガス供給）
続いて、第２の反応ガス供給源６５０ｂから、Ｈ２ガスを処理室６０１内に導入する。このとき、Ｈ２ガスの流量を所定の流量とするように、ＭＦＣ６５１ｂの開度を調整する。処理室６０１内へ供給するＨ２ガスの流量は、例えば０．０１〜１０ｓｌｍの範囲内の所定の流量であって、好ましくは０．０５〜５ｓｌｍであり、更に好ましくは０．１〜１ｓｌｍとする。処理室６０１内の圧力は、例えば１〜２６０Ｐａの範囲内の所定の圧力であって、好ましくは５〜２００Ｐａであり、より好ましくは１０〜１５０Ｐａとなるように調整する。
（Ｈ２プラズマ処理）
処理室６０１内へＨ２ガスを導入した後、共振コイル２１２に対して高周波電源６７３から高周波電力を印加することにより、上述のＯ２プラズマ処理と同様に、処理室６０１内のＨ２ガスがプラズマ励起される。プラズマ励起されたＨ２ガスは解離し、水素活性種、水素イオン、等の反応種が生成される。ウエハ２００上で露出し、上述のＯ２プラズマ処理によりＯ原子が添加されたＴｉＮ膜３０７ｎに対して、これらの活性化されたＨ２ガスが供給されることにより、ＴｉＮ膜３０７ｎの膜中の含まれるＯ原子が除去（脱離）される。すなわち、上述のＯ２プラズマ処理とＨ２ガスによるプラズマ処理（Ｈ２プラズマ処理）が行われることにより、ＴｉＮ膜３０７ｎの膜中のＮ原子の濃度が低下し、仕事関数が低下する。これにより仕事関数が低下するよう調整されたＴｉＮ膜３０７ｎ´を得ることができる。
Ｈ２プラズマ処理は、例えば１〜１２０秒の範囲内の所定の時間であって、好ましくは２〜６０秒であり、より好ましくは５〜３０秒行う。Ｏ２プラズマ処理が終了したら、共振コイル２１２への電力供給を停止する。本実施例１では、共振コイル２１２に印加する電力は、上述のＯ２プラズマ処理と同様であるが、条件を異ならせてもよい。
（残留ガス除去）
Ｈ２プラズマ処理の終了後、バルブ６５２ｂを閉めて処理室６０１内へのＨ２ガスの供給を停止する。処理室２０１内の残留ガスは真空ポンプ６４６により排気される。
（加熱停止、パージおよび大気圧復帰）
その後、バルブ６５２ｃを開けることにより、バッファ室６３７を介して処理室６０１内にＮ２ガスが供給され、排気管６３１から排気されることで、処理室６０１内がＮ２ガスでパージされる。その後、処理室６０１内の雰囲気がＮ２ガスに置換され、処理室６０１内の圧力が常圧に復帰される。
（ウエハ搬出）
その後、サセプタ６１７をウエハ２００の搬送位置まで下降させ、サセプタ６１７の表面から突出させたウエハ突き上げピン６６６上に支持されたウエハ２００を、ゲートバルブ６４４を介して処理室６０１の外へ搬出する。
＜第２のプラズマ処理の例＞
以下、上述の第２のプラズマ処理（Ｓ１０８´）をプラズマ処理装置６００を用いて行う工程の例について詳述する。なお、特に下記する工程以外の工程は、第１のプラズマ処理の例と同様であるため省略する。
（圧力・温度調整及びＮ２＋Ｈ２ガス供給）
ウエハチャージ工程の後、第１のプラズマ処理の例と同様に、ヒータ６１７ｂに電力を供給し、ウエハ２００を所定の温度に加熱する。その後、その後、バルブ６５２ｃ，６５２ｂを開け、Ｎ２ガスとＨ２ガスとの混合ガスを処理室６０１内に導入する。処理室６０１内へ供給するＮ２ガスの流量は、例えば０．０４〜５ｓｌｍの範囲内の所定の流量であって、好ましくは０．０２〜１ｓｌｍであり、より好ましくは０．２ｓｌｍとする。処理室６０１内へ供給するＨ２ガスの流量は、例えば０．０２〜１ｓｌｍの範囲内の所定の流量であって、好ましくは０．０２〜０．５ｓｌｍであり、より好ましくは０．２ｓｌｍとする。また、Ｎ２ガスとＨ２ガスの比率は、例えば、Ｎ２ガス：Ｈ２ガス＝１：１０〜１０：１の範囲内の所定の比率であって、好ましくは１：５〜５：１であり、例えば１：１とする。
処理室６０１内の圧力が、例えば１〜２５０Ｐａの範囲内の所定の圧力であって、好ましくは５〜１０Ｐａであり、より好ましくは５Ｐａとなるように調整する。なお、圧力が５０Ｐａ以上の範囲ではＮ原子の添加による改質効果が殆ど期待できない。
（Ｎ２＋Ｈ２プラズマ処理）
処理室６０１内へ混合ガスを導入した後、共振コイル２１２に対して高周波電力を印加することにより、混合ガスをプラズマ励起する。プラズマ励起されたＮ２ガス及びＨ２ガスは解離し、水素活性種、水素イオン、窒素活性種、窒素イオン等の反応種が生成される。ウエハ２００上で露出したＴｉＮ膜３０７ｐにこれらの活性化された混合ガスが供給されることにより、ＴｉＮ膜３０７ｐの膜中にはＮ原子が添加される（窒化される）。すなわち、Ｎ２ガスとＨ２ガスの混合ガスによるプラズマ処理（Ｎ２＋Ｈ２プラズマ処理）が行われることにより、ＴｉＮ膜３０７ｐの膜中のＮ原子の濃度を上げて仕事関数を増加させる。これにより仕事関数が低下するよう調整されたＴｉＮ膜３０７ｐ´を得ることができる。
第１のプラズマ処理の例及び第２のプラズマ処理の例では、１つのプラズマ処理装置６００を用いて異なる複数のプラズマ処理をそれぞれ実行する例を示したが、異なるプラズマ処理毎に別のプラズマ処理装置を用いて実行してもよい。
上述の実施形態では、仕事関数を調整する対象となる薄膜としてＴｉＮ膜を形成する例について説明したが、これに限定されず、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｙ、Ｒｕ、Ａｌ、Ｈｆ、Ｚｒ、Ｍｏ、Ｓｉ等の単一元素からなる膜、これらの元素を含む窒化膜、酸化膜、炭化膜、ホウ化膜のいずれかの膜、もしくはこれらの複合膜にも適用可能である。
従って、ＴｉＮ膜に限らず、仕事関数を調整する対象となる薄膜から仕事関数が高い元素をプラズマ処理により除去することにより薄膜の仕事関数を低下させ、逆にプラズマ処理により添加することにより薄膜の仕事関数を増大させることができる。また、仕事関数を調整する対象となる薄膜から仕事関数が低い元素をプラズマ処理により除去することにより薄膜の仕事関数を増大させ、逆にプラズマ処理により添加することにより薄膜の仕事関数を低下させることができる。
上述の元素を含む膜を形成する場合、無機系原料ガスとして、ＴｉＣｌ４の他にも、例えばＴｉＦ４、ＴａＣｌ５、ＴａＦ５、ＷＣｌ６、ＷＦ６、ＣｏＣｌ２、ＣｏＦ２、ＹＣｌ３、ＹＦ３、ＲｕＣｌ３、ＲｕＦ３、ＡｌＣｌ３、ＡｌＦ３、ＨｆＣｌ４、ＨｆＦ４、ＺｒＣｌ４、ＺｒＦ４、ＭｏＣｌ５、ＭｏＦ５、ＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、Ｓｉ２Ｃｌ６等を用いることが可能である。
プラズマ処理時に使用する酸素含有ガスとして、Ｏ２ガス、Ｏ３ガス、水蒸気（Ｈ２Ｏ）、Ｈ２Ｏ２ガス、Ｎ２Ｏガス等を用いることが可能である。
プラズマ処理時に使用する窒素含有ガスとして、Ｎ２ガス、Ｎ２Ｏガスや、Ｎ２Ｈ２ガス、Ｎ２Ｈ４ガス、Ｎ３Ｈ８ガス等のＮ−Ｈ結合を含むガスを用いることができる。
不活性ガスとしては、Ｎ２ガスの他にも、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ等の希ガスを用いてもよい。
また、放電機構としては、誘導結合プラズマ（ＩＣＰ）の他にも、容量結合プラズマ（ＣＣＰ）、マグネトロン放電プラズマ、表面波プラズマ（ＳＷＰ）、マイクロ波プラズマ等を用いることも可能である。
上述の実施形態や各変形例や各応用例等は、適宜組み合わせて用いることができる。また、このときの処理条件は、例えば上述の実施形態と同様の処理条件とすることができる。
６００・・・基板処理装置
２００・・・ウエハ
６０１・・・処理室
６０２・・・処理炉

Claims (8)

  1. （ａ）基板の表面に形成された窒素を含む金属膜の第１の領域に第１のマスクを形成する工程と、
    （ｂ）第１の処理ガスのプラズマを用いて、露出している前記金属膜の領域の仕事関数を変化させる工程と、
    （ｃ）前記第1のマスクを除去する工程と、
    （ｄ）前記金属膜の第２の領域に第２のマスクを形成する工程と、
    （ｅ）第２の処理ガスのプラズマを用いて、露出している前記金属膜の領域の仕事関数を変化させる工程と、
    を前記（ａ）〜（ｅ）が当該順に順次実行する工程を有し、
    前記（ｂ）及び（ｅ）の少なくともいずれかにおいては、酸素含有ガスのプラズマにより生成された酸素を含む反応種を前記金属膜の露出面に対して供給して、露出している前記金属膜の領域を酸化する工程と、水素含有ガスのプラズマにより生成された水素を含む反応種を酸化された前記金属膜の露出面に対して供給して、酸化された前記金属膜の領域を還元する工程と、を当該順に非同時に行うことにより、露出した前記金属膜の領域から窒素を除去して仕事関数を低下させる、
    半導体装置の製造方法。
  2. 前記（ｂ）では、露出している前記金属膜の領域に前記第１の処理ガスに含まれる第１の元素を注入することにより、露出している前記金属膜の領域の仕事関数を変化させる、請求項１に記載の半導体装置の製造方法。
  3. 前記（ｅ）では、露出している前記金属膜の領域に前記第２の処理ガスに含まれる第２の元素を注入することにより、露出している前記金属膜の領域の仕事関数を変化させる、請求項１に記載の半導体装置の製造方法。
  4. 前記第１の領域の前記金属膜はＰ型ＭＯＳのゲート電極を構成し、前記第２の領域の前記金属膜はＮ型ＭＯＳのゲート電極を構成する、請求項１記載の半導体装置の製造方法。
  5. （ｆ）前記第２のマスクを除去する工程と、（ｇ）前記金属膜の第３の領域に第３のマスクを形成する工程と、（ｈ）第３の処理ガスのプラズマを用いて、露出している前記金属膜の領域の仕事関数を変化させる工程と、を更に有し、前記（ｆ）〜（ｈ）は当該順に順次実行される、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第１の領域と前記第２の領域は互いに異なる領域である、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第２の領域は、前記第１の領域と少なくとも一部が異なる領域である、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  8. 基板を収容する処理室と、
    前記基板を前記処理室外と前記処理室内の間で搬入及び搬出するよう構成された基板搬入／搬出機構と、
    前記処理室内に第１の処理ガスを供給する第１のガス供給系と、
    前記処理室内に第２の処理ガスを供給する第２のガス供給系と、
    前記処理室内のガスをプラズマ励起させるように構成されたプラズマ生成部と、
    前記処理室内を排気するように構成された排気部と、
    （ａ）前記基板搬入／搬出機構を制御して、表面に窒素を含む金属膜が形成されるとともに前記金属膜の表面の第１の領域に第１のマスクが形成された基板を処理室に搬入させる工程と、
    （ｂ）前記第１のガス供給系と前記プラズマ生成部を制御して、前記処理室内に導入された前記第１の処理ガスをプラズマ励起して、前記処理室内空間に露出した前記金属膜の領域の仕事関数を変化させる工程と、
    （ｃ）前記基板搬入／搬出機構を制御して、前記処理室から前記基板を搬出させる工程と、
    （ｄ）前記基板搬入／搬出機構を制御して、前記基板を搬出させる工程で搬出された前記基板であって、前記第1のマスクが除去されるとともに、前記金属膜の表面の第２の領域に第２のマスクが形成された基板を前記処理室に搬入させる工程と、
    （ｅ）前記第２のガス供給系と前記プラズマ生成部を制御して、前記処理室内に導入された前記第２の処理ガスをプラズマ励起させて、前記処理室内空間に露出した前記金属膜の領域の仕事関数を変化させる工程と、を前記（ａ）〜（ｅ）の順に順次実行するよう構成された制御部と、
    を有し、
    前記制御部は、前記（ｂ）及び（ｅ）の少なくともいずれかの工程において、酸素含有ガスのプラズマにより生成された酸素を含む反応種を前記金属膜の露出面に対して供給して、露出している前記金属膜の領域を酸化する工程と、水素含有ガスのプラズマにより生成された水素を含む反応種を酸化された前記金属膜の露出面に対して供給して、酸化された前記金属膜の領域を還元する工程と、を当該順に非同時に実行することにより、露出した前記金属膜の領域から窒素を除去して仕事関数を低下させるように構成されている基板処理装置。
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US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
US7514310B2 (en) * 2004-12-01 2009-04-07 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture
US7612422B2 (en) * 2006-12-29 2009-11-03 Texas Instruments Incorporated Structure for dual work function metal gate electrodes by control of interface dipoles
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US20120280369A1 (en) * 2009-12-18 2012-11-08 Hitachi Kokusai Electric Inc. Method for manufacturing semiconductor device, substrate processing apparatus, and semiconductor device
US20130149852A1 (en) * 2011-12-08 2013-06-13 Tokyo Electron Limited Method for forming a semiconductor device
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