JP6461403B2 - 比較回路のオフセット補正方法 - Google Patents

Description

本発明は、複数のコンパレータ間におけるオフセット自動補正技術を備えた比較回路、並びに、これを用いた電源制御ＩＣ及びスイッチング電源装置に関する。

従来より、特性の異なる複数のコンパレータを状況に応じて使い分けることのできる比較回路が知られている。

特開２０１０−３５１４０号公報

しかしながら、従来の比較回路において、各コンパレータ毎の入力オフセットが乖離していた場合、同一の入力信号を同一の基準電圧と比較しても、比較信号の論理切替タイミングが異なってくるので、比較回路全体としての出力精度が低下してしまう、という課題があった。

なお、特許文献１に開示されたオフセット調整手法は、第１コンパレータの出力と第２コンパレータの出力を比較し、その比較結果に応じて各コンパレータに逆極性のオフセット量を設定するものであり、本発明とはその本質的な構成を異にするものであった。

本発明は、本願の発明者により見出された上記の課題に鑑み、出力精度の低下を招かずに特性の異なる複数のコンパレータを使い分けることのできる比較回路、並びに、これを用いた電源制御ＩＣ及びスイッチング電源装置を提供することを目的とする。

本明細書中に開示された比較回路は、入力信号と基準電圧を比較して第１比較信号を生成する第１コンパレータと、前記入力信号と可変基準電圧を比較して第２比較信号を生成する第２コンパレータと、前記可変基準電圧を生成する可変基準電圧生成部と、前記第１比較信号と前記第２比較信号の一方を比較信号として出力するロジック部とを有し、前記ロジック部は、前記第１比較信号を前記比較信号として出力しつつ、前記第１比較信号と前記第２比較信号が所望の応答挙動となるまで前記可変基準電圧を掃引するように前記可変基準電圧生成部を制御し、前記可変基準電圧の掃引完了以降、前記第２比較信号を前記比較信号として出力することのできる状態に移行する構成（第１の構成）とされている。

なお、上記第１の構成から成る比較回路において、前記ロジック部は、前記第２比較信号を前記比較信号として出力している間、前記第１コンパレータを停止させる構成（第２の構成）にするとよい。

また、上記第１又は第２の構成から成る比較回路において、前記第１コンパレータの応答速度は、前記第２コンパレータの応答速度よりも速く、前記第２コンパレータの消費電力は、前記第１コンパレータの消費電力よりも小さい構成（第３の構成）にするとよい。

また、上記第３の構成から成る比較回路において、前記ロジック部は、前記第１コンパレータと前記第２コンパレータとの応答遅延差分だけ前記可変基準電圧が前記基準電圧よりも早く前記入力信号とクロスするように前記可変基準電圧の掃引完了タイミングを決定する構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る比較回路は、入力電圧から所望の出力電圧を生成する非線形制御方式のスイッチング電源装置に設けられ、前記入力信号として前記出力電圧またはこれに応じた帰還電圧を受け付ける構成（第５の構成）にするとよい。

また、上記第５の構成から成る比較回路において、前記可変基準電圧生成部は、前記スイッチング電源装置のスイッチング周期に同期して前記可変基準電圧を掃引する構成（第６の構成）にするとよい。

また、上記第６の構成から成る比較回路において、前記可変基準電圧生成部は、前記スイッチング周期に同期した論理信号のパルス数をカウントするカウンタと、前記カウンタのカウンタ値をアナログ電圧に変換するＤＡＣ［digital to analog convertor］と、を含み、前記アナログ電圧またはこれに応じた電圧を前記可変基準電圧として出力する構成（第７の構成）にするとよい。

また、上記第６または第７の構成から成る比較回路において、前記可変基準電圧生成部は、前記スイッチング周期が所定値よりも長いときにのみ前記可変基準電圧の掃引を行う構成（第８の構成）にするとよい。

また、上記第６〜第８いずれかの構成から成る比較回路において、前記可変基準電圧生成部は、前記スイッチング周期とこれと非同期のクロック周期の一方に同期して前記可変基準電圧を掃引するものであり、前記ロジック部は、前記クロック周期に同期して前記可変基準電圧を前記基準電圧とクロスするまで第１方向に掃引した後、前記スイッチング周期に同期して前記可変基準電圧を前記第１方向とは逆の第２方向に掃引するように、前記可変基準電圧生成部を制御する構成（第９の構成）にするとよい。

また、上記第７の構成から成る比較回路において、前記可変基準電圧生成部は、前記基準電圧に対して前記アナログ電圧を加算することにより前記可変基準電圧を生成する加算部をさらに含む構成（第１０の構成）にするとよい。

また、本明細書中に開示されている電源制御ＩＣは、出力電圧またはその分圧電圧にコイル電流を模擬したリップル電圧を重畳して帰還電圧を生成するリップルインジェクション回路と、所定の基準電圧を生成する基準電圧生成回路と、前記帰還電圧と前記基準電圧とを比較して比較信号を生成するメインコンパレータと、前記比較信号に応じてセット信号にワンショットパルスを生成するワンショットパルス生成回路と、前記セット信号に応じて出力信号を第１論理レベルにセットし、リセット信号に応じて前記出力信号を第２論理レベルにリセットするＲＳフリップフロップと、前記出力信号が前記第１論理レベルにセットされてから所定のオン時間が経過した時点で前記リセット信号にワンショットパルスを生成するオン時間設定回路と、前記出力信号に応じて出力トランジスタと同期整流トランジスタの駆動信号を生成するゲートドライバ回路と、前記コイル電流の逆流を検出して前記同期整流トランジスタを強制的にオフさせる逆流検出回路と、を集積化して成り、前記メインコンパレータとして、上記第５〜第１０いずれかの構成から成る比較回路を備えた構成（第１０の構成）とされている。

また、本明細書中に開示されているスイッチング電源装置は、上記第１１の構成から成る電源制御ＩＣと、前記電源制御ＩＣに一部または全部が外付けされて入力電圧から出力電圧を生成するスイッチ出力段と、を有する構成（第１１の構成）とされている。

本明細書中に開示されている発明によれば、出力精度の低下を招かずに特性の異なる複数のコンパレータを使い分けることのできる比較回路、並びに、これを用いた電源制御ＩＣ及びスイッチング電源装置を提供することが可能となる。

スイッチング電源装置の全体構成を示すブロック図 重負荷時のスイッチング動作を示すタイミングチャート 軽負荷時の逆流遮断動作を示すタイミングチャート メインコンパレータ１３の第１構成例を示すブロック図 自動オフセット調整動作の第１例を示すタイミングチャート 図５の時刻ｔ３１付近を拡大したタイミングチャート メインコンパレータ１３の第２構成例を示すブロック図 自動オフセット調整動作の第２例を示すタイミングチャート メインコンパレータ１３の第３構成例を示す回路図 自動オフセット調整動作の第３例を示すタイミングチャート メインコンパレータ１３の第４構成例を示す回路図 スイッチング電源装置を搭載したテレビの一構成例を示すブロック図 スイッチング電源装置を搭載したテレビの正面図 スイッチング電源装置を搭載したテレビの側面図 スイッチング電源装置を搭載したテレビの背面図

＜スイッチング電源装置＞
図１は、スイッチング電源装置の全体構成を示すブロック図である。本構成例のスイッチング電源装置１は、非線形制御方式（ボトム検出オン時間固定方式）によって入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータである。スイッチング電源装置１は、半導体装置１０と、半導体装置１０に外付けされた種々のディスクリート部品（Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１及びＮ２、コイルＬ１、コンデンサＣ１、並びに、抵抗Ｒ１及びＲ２）によって形成されるスイッチ出力段２０と、を有する。

半導体装置１０は、スイッチング電源装置１の全体動作を統括的に制御する主体（いわゆる電源制御ＩＣ）である。半導体装置１０は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ７（上側ゲート端子Ｔ１、下側ゲート端子Ｔ２、スイッチ端子Ｔ３、帰還端子Ｔ４、入力電圧端子Ｔ５、出力電圧端子Ｔ６、及び、接地端子Ｔ７）を備えている。

外部端子Ｔ１は、トランジスタＮ１のゲートに接続されている。外部端子Ｔ２は、トランジスタＮ２のゲートに接続されている。外部端子Ｔ３は、スイッチ電圧Ｖｓｗの印加端（トランジスタＮ１のソースとトランジスタＮ２のドレインとの接続ノード）に接続されている。外部端子Ｔ４は、分圧電圧Ｖｄｉｖの印加端（抵抗Ｒ１と抵抗Ｒ２との接続ノード）に接続されている。外部端子Ｔ５は、入力電圧Ｖｉｎの印加端に接続されている。外部端子Ｔ６は、出力電圧Ｖｏｕｔの印加端に接続されている。外部端子Ｔ７は、接地端に接続されている。

次に、半導体装置１０に外付けされるディスクリート部品の接続関係について述べる。トランジスタＮ１のドレインは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＮ１のソースとトランジスタＮ２のドレインは、いずれもコイルＬ１の第１端に接続されている。コイルＬ１の第２端とコンデンサＣ１の第１端は、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。コンデンサＣ１の第２端は、接地端に接続されている。抵抗Ｒ１と抵抗Ｒ２は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列に接続されている。

トランジスタＮ１は、外部端子Ｔ１から入力されるゲート信号Ｇ１に応じてオン／オフ制御される出力トランジスタである。トランジスタＮ２は、外部端子Ｔ２から入力されるゲート信号Ｇ２に応じてオン／オフ制御される同期整流トランジスタである。なお、整流素子としては、トランジスタＮ２に代えてダイオードを用いても構わない。また、トランジスタＮ１およびＮ２は、半導体装置１０に内蔵することも可能である。コイルＬ１とコンデンサＣ１は、外部端子Ｔ３に現れる矩形波状のスイッチ電圧Ｖｓｗを整流平滑して出力電圧Ｖｏｕｔを生成する整流平滑部として機能する。抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｄｉｖを生成する分圧電圧生成部として機能する。ただし、出力電圧Ｖｏｕｔがリップルインジェクション回路１１（ないしはメインコンパレータ１３）の入力ダイナミックレンジ内である場合には、分圧電圧生成部を省略してもよい。

次に、半導体装置１０の内部構成について述べる。半導体装置１０には、リップルインジェクション回路１１と、基準電圧生成回路１２と、メインコンパレータ１３と、ワンショットパルス生成回路１４と、ＲＳフリップフロップ１５と、オン時間設定回路１６と、ゲートドライバ回路１７と、逆流検出回路１８と、が集積化されている。

リップルインジェクション回路１１は、分圧電圧Ｖｄｉｖにリップル電圧Ｖｒｐｌ（コイルＬ１に流れるコイル電流ＩＬを模擬した疑似リップル成分）を加算して帰還電圧Ｖｆｂ（＝Ｖｄｉｖ＋Ｖｒｐｌ）を生成する。このようなリップルインジェクション技術を導入すれば、出力電圧Ｖｏｕｔ（延いては分圧電圧Ｖｄｉｖ）のリップル成分がそれほど大きくなくても安定したスイッチング制御を行うことができるので、コンデンサＣ１としてＥＳＲの小さい積層セラミックコンデンサなどを用いることが可能となる。ただし、出力電圧Ｖｏｕｔのリップル成分が十分に大きい場合には、リップルインジェクション回路１１を省略することも可能である。

基準電圧生成回路１２は、所定の基準電圧Ｖｒｅｆを生成する。

メインコンパレータ１３は、反転入力端（−）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとを比較して比較信号Ｓ１を生成する。比較信号Ｓ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときにローレベルとなり、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときにハイレベルとなる。

ワンショットパルス生成回路１４は、比較信号Ｓ１の立下りエッジをトリガとしてセット信号Ｓ２にワンショットパルス（例：立下りパルス）を生成する。

ＲＳフリップフロップ１５は、セット端（Ｓ）に入力されるセット信号Ｓ２のパルスエッジ（例：立下りエッジ）で出力信号Ｓ４をハイレベルにセットし、リセット端（Ｒ）に入力されるリセット信号Ｓ３のパルスエッジ（例：立下りエッジ）で出力信号Ｓ４をローレベルにリセットする。

オン時間設定回路１６は、ＲＳフリップフロップ１５の反転出力信号Ｓ４Ｂ（＝出力信号Ｓ４の論理反転信号）がローレベルに立ち下げられてから、所定のオン時間Ｔｏｎが経過した後、リセット信号Ｓ３にワンショットパルス（例：立下りパルス）を生成する。

ゲートドライバ回路１７は、ＲＳフリップフロップ１５の出力信号Ｓ４に応じてゲート信号Ｇ１及びＧ２を生成し、トランジスタＮ１及びＮ２を相補的にスイッチングさせる。なお、本明細書中で用いられる「相補的」という文言の意味には、トランジスタＮ１及びＮ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＮ１及びＮ２のオン／オフ遷移タイミングに遅延が与えられている場合（いわゆる同時オフ期間（デッドタイム）が設けられている場合）も含む。

逆流検出回路１８は、コイル電流ＩＬの逆流（コイルＬ１からトランジスタＮ２を介して接地端に流れるコイル電流ＩＬ）を監視して逆流検出信号Ｓ５を生成する。逆流検出信号Ｓ５は、コイル電流ＩＬの逆流が検出された時点でハイレベル（逆流検出時の論理レベル）にラッチされ、次周期におけるゲート信号Ｇ１の立上りエッジでローレベル（逆流未検出時の論理レベル）にリセットされる。なお、コイル電流ＩＬの逆流を監視する手法としては、例えば、トランジスタＮ２のオン期間中にスイッチ電圧Ｖｓｗが負から正に切り替わるゼロクロスポイントを検出すればよい。ゲートドライバ回路１７は、逆流検出信号Ｓ５がハイレベルであるときには、出力信号Ｓ４に依ることなくトランジスタＮ２を強制的にオフするようにゲート信号Ｇ２を生成する。

なお、上記したリップルインジェクション回路１１、基準電圧生成回路１２、メインコンパレータ１３、ワンショットパルス生成回路１４、ＲＳフリップフロップ１５、オン時間設定回路１６、ゲートドライバ回路１７、及び、逆流検出回路１８は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの比較結果に応じてトランジスタＮ１及びＮ２のオン／オフ制御を行うことにより、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する非線形制御方式（本構成例ではボトム検出オン時間固定方式）のスイッチング制御回路として機能する。

＜スイッチング動作＞
図２は、重負荷時（電流連続モード時）のスイッチング動作を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ、セット信号Ｓ２、リセット信号Ｓ３、及び、出力信号Ｓ４が描写されている。

時刻ｔ１１において、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆまで低下すると、セット信号Ｓ２がローレベルに立ち下がり、出力信号Ｓ４がハイレベルに遷移される。従って、トランジスタＮ１がオンとなり、帰還電圧Ｖｆｂが上昇に転ずる。

その後、オン時間Ｔｏｎの経過により、時刻ｔ１２において、リセット信号Ｓ３がローレベルに立ち下がると、出力信号Ｓ４がローレベルに遷移される。従って、トランジスタＮ１がオフとなって、帰還電圧Ｖｆｂが再び下降に転ずる。

ゲートドライバ回路１７は、出力信号Ｓ４に応じてゲート信号Ｇ１及びＧ２を生成し、これを用いてトランジスタＮ１及びＮ２のオン／オフ制御を行う。具体的に述べると、出力信号Ｓ４がハイレベルであるときには、基本的に、ゲート信号Ｇ１がハイレベルとされてトランジスタＮ１がオンされるとともに、ゲート信号Ｇ２がローレベルとされてトランジスタＮ２がオフされる。逆に、出力信号Ｓ４がローレベルであるときには、基本的に、ゲート信号Ｇ１がローレベルとされてトランジスタＮ１がオフされるとともに、ゲート信号Ｇ２がハイレベルとされてトランジスタＮ２がオンされる。

上記したトランジスタＮ１及びＮ２のオン／オフ制御により、外部端子Ｔ３には矩形波形状のスイッチ電圧Ｖｓｗが現れる。スイッチ電圧Ｖｓｗは、コイルＬ１とコンデンサＣ１によって整流平滑され、出力電圧Ｖｏｕｔが生成される。なお、出力電圧Ｖｏｕｔは、抵抗Ｒ１及びＲ２により分圧され、分圧電圧Ｖｄｉｖ（延いては帰還電圧Ｖｆｂ）が生成される。このような出力帰還制御により、スイッチング電源装置１では、極めて簡易な構成によって、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。

＜逆流遮断動作＞
図３は、軽負荷時（電流不連続モード時）の逆流遮断動作を示すタイミングチャートであり、上から順に、ゲート信号Ｇ１及びＧ２、逆流検出信号Ｓ５、コイル電流ＩＬ、並びに、スイッチ電圧Ｖｓｗが描写されている。

時刻ｔ２１〜ｔ２２では、ゲート信号Ｇ１がハイレベルとされており、ゲート信号Ｇ２がローレベルとされているので、トランジスタＮ１がオンとなり、トランジスタＮ２がオフとなる。従って、時刻ｔ２１〜ｔ２２では、スイッチ電圧Ｖｓｗがほぼ入力電圧Ｖｉｎまで上昇し、コイル電流ＩＬが増大していく。

時刻ｔ２２において、ゲート信号Ｇ１がローレベルに立ち下げられ、ゲート信号Ｇ２がハイレベルに立ち上げられると、トランジスタＮ１がオフとなり、トランジスタＮ２がオンとなる。従って、スイッチ電圧Ｖｓｗが負電圧（＝ＧＮＤ−ＩＬ×ＲＮ２、ただし、ＲＮ２はトランジスタＮ２のオン抵抗値）まで低下し、コイル電流ＩＬが減少に転じる。

ここで、負荷に流れる出力電流Ｉｏｕｔが十分に大きい重負荷時には、コイルＬ１に蓄えられているエネルギが大きいので、ゲート信号Ｇ１が再びハイレベルに立ち上げられる時刻ｔ２４まで、コイル電流ＩＬはゼロ値を下回ることなく負荷に向けて流れ続け、スイッチ電圧Ｖｓｗは負電圧に維持される。一方、負荷に流れる出力電流Ｉｏｕｔが小さい軽負荷時には、コイルＬ１に蓄えられているエネルギが少ないので、時刻ｔ２３において、コイル電流ＩＬがゼロ値を下回り、コイル電流ＩＬの逆流が発生して、スイッチ電圧Ｖｓｗの極性が負から正に切り替わる。このような状態では、コンデンサＣ１に蓄えられた電荷をコイルＬ１を介して入力側に戻していることになるので、軽負荷時における効率が低下する。

そこで、スイッチング電源装置１は、逆流検出回路１８を用いてコイル電流ＩＬの逆流（スイッチ電圧Ｖｓｗの極性反転）を検出し、逆流検出信号Ｓ５のハイレベル期間（時刻ｔ２３〜ｔ２４）において、トランジスタＮ２を強制的にオフさせる構成とされている。このような構成とすることにより、コイル電流ＩＬの逆流を速やかに遮断することができるので、軽負荷時における効率低下を解消することが可能となる。

＜メインコンパレータ（第１構成例）＞
図４は、メインコンパレータ１３の第１構成例を示すブロック図である。本構成例のメインコンパレータ１３は、帰還電圧Ｖｆｂ（入力信号に相当）と基準電圧Ｖｒｅｆとを比較して比較信号Ｓ１を生成する比較回路であり、第１コンパレータ１３１と、第２コンパレータ１３２と、可変基準電圧生成部１３３と、ロジック部１３４と、を含む。

第１コンパレータ１３１は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（−）に入力される基準電圧Ｖｒｅｆとを比較して第１比較信号Ｓ１３１を生成する。第１比較信号Ｓ１３１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときにハイレベルとなり、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときにローレベルとなる。

また、第１コンパレータ１３１は、ロジック部１３４から入力されるイネーブル信号ＥＮ１３１に応じてその動作可否が制御される。具体的に述べると、第１コンパレータ１３１は、イネーブル信号ＥＮ１３１が第１論理レベル（＝イネーブル時の論理レベル）であるときに動作状態となり、イネーブル信号ＥＮ１３１が第２論理レベル（＝ディセーブル時の論理レベル）であるときに停止状態となる。なお、第１コンパレータ１３１を停止状態とすることにより、その消費電力をほぼゼロとすることができる。

第２コンパレータ１３２は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（−）に入力される可変基準電圧Ｖｒｅｆ２を比較して第２比較信号Ｓ１３２を生成する。第２比較信号Ｓ１３２は、帰還電圧Ｖｆｂが可変基準電圧Ｖｒｅｆ２よりも高いときにハイレベルとなり、帰還電圧Ｖｆｂが可変基準電圧Ｖｒｅｆ２よりも低いときにローレベルとなる。なお、第２コンパレータ１３２は、第１コンパレータ１３１と異なり、半導体装置１０の起動以降、常に動作し続ける。

なお、第１コンパレータ１３１の応答速度は、第２コンパレータ１３２の応答速度よりも速い。また、第２コンパレータ１３２の消費電力は、第１コンパレータ１３１の消費電力よりも極めて小さい。すなわち、第１コンパレータ１３１は、消費電力の低減よりも応答速度の向上を優先させた高速応答型であり、第２コンパレータ１３２は、応答速度の向上よりも消費電力の低減を優先させた超低消費電力型である。

可変基準電圧生成部１３３は、可変基準電圧Ｖｒｅｆ２を生成する回路部であり、カウンタ１３３ａとＤＡＣ１３３ｂを含む。

カウンタ１３３ａは、ロジック部１３４から入力されるイネーブル信号ＥＮ１３３が第１論理レベル（＝イネーブル時の論理レベル）であるときに、出力信号Ｓ４のパルス数をカウントしてカウンタ値Ｓｃｎｔを出力する。出力信号Ｓ４は、スイッチング電源装置１のスイッチング周期Ｔｓｗ（＝１／ｆｓｗ）に同期した論理信号である。従って、カウンタ値Ｓｃｎｔは、基本的にスイッチング周期Ｔｓｗに同期してトランジスタＮ１のオンタイミング到来毎にインクリメントされていく。なお、スイッチング周期Ｔｓｗに同期した論理信号としては、セット信号Ｓ２やゲート信号Ｇ１などを用いても構わない。

ＤＡＣ１３３ｂは、デジタルのカウンタ値Ｓｃｎｔをアナログ電圧Ｖｄａｃに変換し、これを可変基準電圧Ｖｒｅｆ２として出力する。従って、可変基準電圧Ｖｒｅｆ２は、カウンタ値Ｓｃｎｔのインクリメントに伴って段階的に上昇していく。

このように、可変基準電圧生成部１３３は、スイッチング電源装置１のスイッチング周期Ｔｓｗに同期して可変基準電圧Ｖｒｅｆ２を掃引する機能を備えている。なお、可変基準電圧Ｖｒｅｆ２の掃引開始時点における初期値は、基準電圧Ｖｒｅｆよりも低い電圧値（＝基準電圧Ｖｒｅｆに対して負のオフセットを与えた電圧値）に設定しておけばよい。

ロジック部１３４は、第１比較信号Ｓ１３１と第２比較信号Ｓ１３２の一方を比較信号Ｓ１として出力する。なお、ロジック部１３４は、第１比較信号Ｓ１３１を比較信号Ｓ１として出力している間、イネーブル信号ＥＮ１３１を第１論理レベル（＝イネーブル時の論理レベル）とすることにより、第１コンパレータ１３１を動作させる。一方、ロジック部１３４は、第２比較信号Ｓ１３２を比較信号Ｓ１として出力している間、イネーブル信号ＥＮ１３１を第２論理レベル（＝ディセーブル時の論理レベル）とすることにより、第１コンパレータ１３１を停止させる。

より具体的に述べると、ロジック部１３４は、メインコンパレータ１３の高速応答性が求められる状況（例えば重負荷時）では、第１コンパレータ１３１を動作させ、第１比較信号Ｓ１３１を比較信号Ｓ１として出力する。一方、ロジック部１３４は、メインコンパレータ１３の省電力化が求められる状況（例えば超軽負荷時または無負荷時）では、第１コンパレータ１３１を停止させ、第２比較信号Ｓ１３２を比較信号Ｓ１として出力する。このように、ロジック部１３４は、高速応答用の第１コンパレータ１３１と超低消費電力用の第２コンパレータ１３２を状況（負荷状態）に応じて使い分ける機能を備えている。

ただし、第１コンパレータ１３１と第２コンパレータ１３２の入力オフセットが乖離していた場合には、第１コンパレータ１３１と第２コンパレータ１３２のいずれを用いているかにより、比較信号Ｓ１の論理切替タイミングが異なってくるので、メインコンパレータ１３全体としての出力精度（延いては出力電圧Ｖｏｕｔの精度）が低下してしまう。

そのため、第１コンパレータ１３１の動作を停止して第２コンパレータ１３２を有効とするためには、それに先立ち、各コンパレータ間における入力オフセットのミスマッチを解消しておく必要がある。以下では、図５及び図６を参照しながら、メインコンパレータ１３における自動オフセット調整動作（ＡＯＣ［auto offset calibration］動作）について詳述する。

図５は、自動オフセット調整動作の第１例を示すタイミングチャートであり、上から順に、可変基準電圧Ｖｒｅｆ２、出力信号Ｓ４、トリガ信号ＡＯＣ＿ｔｒｉｇ、及び、調整完了信号ＡＯＣ＿ｅｎｄが描写されている。なお、詳細は後述するが、トリガ信号ＡＯＣ＿ｔｒｉｇと調整完了信号ＡＯＣ＿ｅｎｄは、いずれもロジック部１３４の内部で取り扱われる論理信号である。

また、図６は、図５の時刻ｔ３１付近を拡大したタイミングチャートであり、上から順番に、帰還電圧Ｖｆｂ（破線）、基準電圧Ｖｒｅｆ（一点鎖線）、可変基準電圧Ｖｒｅｆ２（実線）、第１比較信号Ｓ１３１、第２比較信号Ｓ１３２、及び、トリガ信号ＡＯＣ＿ｔｒｉｇが描写されている。

ロジック部１３４は、半導体装置１０の起動後、イネーブル信号ＥＮ１３１及び１３３をいずれも第１論理レベル（＝イネーブル時の論理レベル）とすることにより、第１比較信号Ｓ１３１を比較信号Ｓ１として出力しつつ、第１比較信号Ｓ１３１と第２比較信号Ｓ１３２のモニタリングを行い、各々が所望の応答挙動となるまで可変基準電圧Ｖｒｅｆ２を掃引するように可変基準電圧生成部１３３を制御する状態となる。

上記所望の応答挙動とは、例えば、時刻ｔ３１で示すように、カウンタ値Ｓｃｎｔのインクリメントに伴って可変基準電圧Ｖｒｅｆ２が基準電圧Ｖｒｅｆよりも高くなり、第１コンパレータ１３１よりも先に第２コンパレータ１３２が反応した結果、第１比較信号Ｓ１３１がローレベルに立ち下がるよりも先に第２比較信号Ｓ１３２がローレベルに立ち下がるようになった状況を指す。

トリガ信号ＡＯＣ＿ｔｒｉｇは、上記所望の応答挙動が検出されたか否かを示す論理信号である。時刻ｔ３１以前（時刻ｔ４１及びｔ４２）で示すように、第２コンパレータ１３２よりも先に第１コンパレータ１３１が反応している間（＝第２比較信号Ｓ１３２がハイレベルに維持されている間）は、トリガ信号ＡＯＣ＿ｔｒｉｇがローレベルに維持される。一方、時刻ｔ３１で示すように、可変基準電圧Ｖｒｅｆ２が基準電圧Ｖｒｅｆよりも高くなり、第１コンパレータ１３１よりも先に第２コンパレータ１３２が反応した結果、第１比較信号Ｓ１３１がローレベルに立ち下がるよりも先に第２比較信号Ｓ１３２がローレベルに立ち下がると、トリガ信号ＡＯＣ＿ｔｒｉｇがハイレベルに立ち上がる。

この時点で可変基準電圧Ｖｒｅｆ２の掃引を完了することもできるが、本図の例では、トリガ信号ＡＯＣ＿ｔｒｉｇがハイレベルに立ち上がった後、さらに、出力信号Ｓ４の２パルス分に亘り、可変基準電圧Ｖｒｅｆ２の掃引（＝カウンタ値Ｓｃｎｔのインクリメント）が継続されている。そして、時刻ｔ３２において、出力信号Ｓ４に３つ目のパルスが立ち上がった時点で、調整完了信号ＡＯＣ＿ｅｎｄがハイレベルに立ち上がり、一連の自動オフセット調整動作が完了される。

このとき、ロジック部１３４は、イネーブル信号ＥＮ１３３を第２論理レベル（＝ディセーブル時の論理レベル）とすることにより、可変基準電圧Ｖｒｅｆ２の掃引動作（＝出力信号Ｓ４のパルスカウント動作）を停止させる。従って、これ以降、可変基準電圧Ｖｒｅｆ２は、その掃引完了時点における電圧値に維持される。

なお、トリガ信号ＡＯＣ＿ｔｒｉｇのハイレベル遷移後における可変基準電圧Ｖｒｅｆ２の掃引継続期間は、第１コンパレータ１３１と第２コンパレータ１３２との応答遅延差を考慮して適宜設定されている。

すなわち、ロジック部１３４は、上記一連の自動オフセット調整動作に際して、第１コンパレータ１３１と第２コンパレータ１３２との応答遅延差分だけ可変基準電圧Ｖｒｅｆ２が基準電圧Ｖｒｅｆよりも早く帰還電圧Ｖｆｂとクロスするように、可変基準電圧Ｖｒｅｆ２の掃引完了タイミングを意図的に遅らせる構成とされている。このように、第１コンパレータ１３１と第２コンパレータ１３２との間に意図的なオフセット差を付けることにより、両コンパレータ間の応答遅延差をキャンセルすることができるので、比較信号Ｓ１の出力精度を高めることが可能となる。

上記一連の自動オフセット調整動作（＝可変基準電圧Ｖｒｅｆ２の掃引動作）が完了して以降、ロジック部１３４は、第２比較信号Ｓ１３２を比較信号Ｓ１として出力することのできる状態に移行する。このように、第１コンパレータ１３１を用いる動作モード（＝高速応答モード）から、第２コンパレータ１３２を用いる動作モード（＝超低消費電力モード）への切替を行う前に、両コンパレータ間における入力オフセットのミスマッチを解消しておくことにより、双方の動作モードで同等の出力精度を保つことが可能となる。

逆に言えば、上記一連の自動オフセット調整動作が完了しない限り、たとえスイッチング電源装置１が超軽負荷状態や無負荷状態になったとしても、第１コンパレータ１３１が停止されることはなく、第１比較信号Ｓ１に応じた出力帰還制御が継続される。

また、これまでの説明からも分かるように、メインコンパレータ１３は、第１コンパレータ１３１を用いた通常の出力帰還制御と並行して上記一連の自動オフセット調整動作を実施する。従って、スイッチング電源装置１では、半導体装置１０の起動後、速やかに出力動作を開始することが可能となる。

なお、可変基準電圧Ｖｒｅｆ２の掃引（＝カウンタ値Ｓｃｎｔのインクリメント）については、これをスイッチング周期Ｔｓｗと非同期に行うことも可能である。ただし、そのような構成を採用した場合には、第１コンパレータ１３１さえも反応していないタイミングで可変基準電圧Ｖｒｅｆ２が引き上げられたり、逆に、第１コンパレータ１３１が第２コンパレータ１３２よりも先に反応したにも関わらず可変基準電圧Ｖｒｅｆ２が引き上げられなかったりする懸念がある。一方、これまでに説明してきたように、スイッチング周期Ｔｓｗと同期して可変基準電圧Ｖｒｅｆ２の掃引を行う構成であれば、このような不具合を生じるおそれは殆どないと言える。

また、図５及び図６では、第１コンパレータ１３１の入力オフセットと第２コンパレータ１３２の入力オフセットが一致（またはほぼ一致）していた場合の挙動、すなわち、可変基準電圧Ｖｒｅｆ２が基準電圧Ｖｒｅｆを上回った直後に第１コンパレータ１３１と第２コンパレータ１３２の反応順序が逆転する例を挙げて説明を行った。

ただし、各コンパレータ間における入力オフセットのミスマッチ具合（ミスマッチの正負や大きさ）によっては、可変基準電圧Ｖｒｅｆ２が基準電圧Ｖｒｅｆとクロスする前に第１コンパレータ１３１と第２コンパレータ１３２の反応順序が逆転する場合や、これとは逆に、可変基準電圧Ｖｒｅｆ２が基準電圧Ｖｒｅｆとクロスしても第１コンパレータ１３１と第２コンパレータ１３２の反応順序が暫く逆転しない場合もあり得る。しかしながら、上記の自動オフセット調整動作であれば、入力オフセットのミスマッチ具合に依ることなく、これを適切に解消することが可能となる。

＜メインコンパレータ（第２構成例）＞
図７は、メインコンパレータ１３の第２構成例を示すブロック図である。本構成例のメインコンパレータ１３は、先の第１構成例（図４）をベースとしつつ、可変基準電圧生成部１３３（より具体的にはカウンタ１３３ａ）に動作モード判別信号ＳＫＩＰを入力した構成とされている。そこで、先の第１構成例と同様の回路要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分について重点的に説明する。

スイッチング電源装置１が高速にスイッチング動作しているときには、第２コンパレータ１３２の応答遅延により、第２比較信号Ｓ１３２の論理レベルが正しく切り替わらない場合がある。そのため、スイッチング周期Ｔｓｗが短い状況（例えば重負荷時）では、上記の自動オフセット調整動作を必ずしも適切に実施することができない。

そこで、可変基準電圧生成部１３３は、スイッチング周期Ｔｓｗが所定値よりも長いとき（例えば、第２コンパレータ１３２の応答遅延が問題とならない電流不連続モード時）にのみ、可変基準電圧Ｖｒｅｆ２の掃引を行う構成とされている。

なお、第２構成例のメインコンパレータ１３では、スイッチング周期Ｔｓｗが所定値よりも長いか否かを判別するための一手法として、動作モード判別信号ＳＫＩＰがカウンタ１３３ａに入力されている。

上記の動作モード判別信号ＳＫＩＰは、コイル電流ＩＬの逆流が検出されてトランジスタＮ１及びＮ２がいずれもオフされたとき（すなわち電流不連続モード時）にハイレベルとなり、コイル電流ＩＬの逆流が検出される前にトランジスタＮ１がオンされたとき（すなわち電流連続モード時）にローレベルとなる論理信号である。なお、ここでは、電流不連続モード移行時に動作モード判別信号ＳＫＩＰが遅滞なくハイレベルとなる例を挙げたが、動作モード判別信号ＳＫＩＰは、例えば、電流不連続モード移行から所定時間の経過後にハイレベルとなる論理信号としてもよい。このような構成とすることにより、第２コンパレータ１３２の応答遅延に対してより適切に対処することが可能となる。

カウンタ１３３ａは、イネーブル信号ＥＮ１３３がたとえ第１論理レベル（＝イネーブル時の論理レベル）とされていた場合であっても、動作モード判別信号ＳＫＩＰがローレベル（＝電流連続モード時の論理レベル）であるときには、出力信号Ｓ４のパルス数をカウントすることなく、カウンタ値Ｓｃｎｔのインクリメントを一時停止する。

以下では、動作モード判別信号ＳＫＩＰを用いた自動オフセット調整動作の一時停止処理について詳述する。

図８は、自動オフセット調整動作の第２例を示すタイミングチャートであり、上から順に、出力信号Ｓ４、動作モード判別信号ＳＫＩＰ、可変基準電圧Ｖｒｅｆ２、及び、調整完了信号ＡＯＣ＿ｅｎｄが描写されている。

時刻ｔ５１以前、及び、時刻ｔ５２〜ｔ５３で示すように、動作モード判別信号ＳＫＩＰがローレベル（＝電流連続モード時の論理レベル）であるときには、可変基準電圧Ｖｒｅｆ２の掃引が停止される。従って、第２コンパレータ１３２の応答遅延により自動オフセット調整動作の不具合を生じることはない。

一方、時刻ｔ５１〜ｔ５２、及び、時刻ｔ５３〜ｔ５５で示したように、動作モード判別信号ＳＫＩＰがハイレベル（＝電流不連続モード時の論理レベル）であるときには、可変基準電圧Ｖｒｅｆ２の掃引が行われる。

本図の例では、１回目の電流不連続モード期間中（時刻ｔ５１〜ｔ５２）に自動オフセット調整動作が完了せず、２回目の電流不連続モード期間中（時刻ｔ５３〜ｔ５５）に自動オフセット調整動作が完了した様子を描写している。

すなわち、電流連続モードと電流不連続モードが切り替わる毎に、自動オフセット調整動作の一時停止と再開が繰り返され、第１比較信号Ｓ１３１がローレベルに立ち下がるよりも先に第２比較信号Ｓ１３２がローレベルに立ち下がるようになった時点（本図の例では時刻ｔ５４）で、調整完了信号ＡＯＣ＿ｅｎｄがハイレベルに立ち上がる。

従って、電流不連続モード期間の長さにより、１回の電流不連続モード移行で自動オフセット調整動作が完了する場合もあれば、複数回の電流不連続モード移行を経てようやく自動オフセット調整動作が完了する場合もある。

＜メインコンパレータ（第３構成例）＞
図９は、メインコンパレータ１３の第３構成例を示す回路図である。本構成例のメインコンパレータ１３は、先の第１構成例（図４）をベースとしつつ、可変基準電圧生成部１３３（より具体的にはカウンタ１３３ａ）にクロック信号ＣＬＫを入力した構成とされている。そこで、先の第１構成例と同様の回路要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では第３構成例の特徴部分について重点的に説明する。

上記のクロック信号ＣＬＫは、スイッチング周期Ｔｓｗと非同期のクロック周期Ｔｃｌｋを持つパルス信号である。クロック信号ＣＬＫとしては、例えば、ロジック部１３４の動作に必要なシステムクロック信号を流用することができる。

ここで、可変基準電圧生成部１３３は、スイッチング周期Ｔｓｗと、これと非同期のクロック周期Ｔｃｌｋのいずれか一方に同期して、可変基準電圧Ｖｒｅｆ２を掃引する構成とされている。

以下では、クロック信号ＣＬＫを用いた自動オフセット調整動作の初期設定処理について詳細に説明する。

図１０は、自動オフセット調整動作の第３例を示すタイミングチャートであり、上から順に、可変基準電圧Ｖｒｅｆ２、クロック信号ＣＬＫ、及び、出力信号Ｓ４が描写されている。なお、可変基準電圧Ｖｒｅｆ２について、実線は本動作例での挙動を示しており、破線は先の図５と同じく可変基準電圧Ｖｒｅｆ２が下限値Ｖｒｅｆ２Ｌから段階的に引き上げられていくときの挙動を示している。

ロジック部１３４は、半導体装置１０の起動後、時刻ｔ６１以前で示したように、クロック信号ＣＬＫに同期して、可変基準電圧Ｖｒｅｆ２を上限電圧Ｖｒｅｆ２Ｈ（＞Ｖｒｅｆ）から基準電圧Ｖｒｅｆとクロスするまで急速に引き下げるように、可変基準電圧生成部１３３を制御する。このとき、カウンタ１３４ａは、クロック信号ＣＬＫのパルス数に応じてカウンタ値Ｓｃｎｔを上限カウンタ値から１つずつデクリメントしていく。

その後、ロジック部１３４は、時刻ｔ６１以降で示したように、出力信号Ｓ４に同期して、可変基準電圧Ｖｒｅｆ２を掃引開始電圧Ｖｒｅｆ２Ｓ（＝先のデクリメント完了時点の可変基準電圧Ｖｒｅｆ２）から基準電圧Ｖｒｅｆとクロスするまで引き上げるように、可変基準電圧生成部１３３を制御する。このとき、カウンタ１３４ａは、出力信号Ｓ４のパルス数に応じてカウンタ値Ｓｃｎｔを１つずつインクリメントしていく。

可変基準電圧Ｖｒｅｆ２の実線と破線を比べれば明らかなように、出力信号Ｓ４よりも高速なクロック信号ＣＬＫを用いて、基準電圧Ｖｒｅｆ近傍の掃引開始電圧Ｖｒｅｆ２Ｓを初期設定し、この掃引開始電圧Ｖｒｅｆ２Ｓを起点として可変基準電圧Ｖｒｅｆ２を引き上げていく構成であれば、可変基準電圧Ｖｒｅｆ２を下限値Ｖｒｅｆ２Ｌから引き上げていく構成と比べて、自動オフセット調整動作の所要時間を大幅に短縮することが可能となる。

＜メインコンパレータ（第４構成例）＞
図１１は、メインコンパレータ１３の第４構成例を示す回路図である。本構成例のメインコンパレータ１３は、先の第１構成例（図４）をベースとしつつ、さらに加算部１３３ｃを追加した構成とされている。そこで、先の第１構成例と同様の回路要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では第４構成例の特徴部分について重点的に説明する。

加算部１３３ｃは、基準電圧Ｖｒｅｆに対してアナログ電圧Ｖｄａｃを加算することにより、可変基準電圧Ｖｒｅｆ２（＝Ｖｒｅｆ＋Ｖｄａｃ）を生成し、これを第２コンパレータ１３２の反転入力端（−）に出力する。

つまり、アナログ電圧Ｖｄａｃは、可変基準電圧Ｖｒｅｆ２そのものとしてではなく、基準電圧Ｖｒｅｆに足し合わされるオフセット電圧として用いられている。なお、アナログ電圧Ｖｄａｃは、可変基準電圧Ｖｒｅｆ２が基準電圧Ｖｒｅｆに対して正負双方の電圧値を取り得るように、カウンタ値Ｓｃｎｔに対するアナログ出力値が設定されている。

このような構成とすることにより、第１コンパレータ１３１に入力される基準電圧Ｖｒｅｆを中心値として第２コンパレータ１３２のオフセット調整を行うことが可能となる。

なお、ここでは、第１構成例（図４）をベースとしたが、第２構成例（図７）や第３構成例（図９）をベースとして、加算部１３３ｃを追加することもできる。

＜テレビへの適用＞
図１２は、上記のスイッチング電源装置を搭載したテレビの一構成例を示すブロック図である。また、図１３Ａ〜図１３Ｃは、それぞれ、上記のスイッチング電源装置を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＡは、チューナ部Ａ１と、デコーダ部Ａ２と、表示部Ａ３と、スピーカ部Ａ４と、操作部Ａ５と、インタフェイス部Ａ６と、制御部Ａ７と、電源部Ａ８と、を有する。

チューナ部Ａ１は、テレビＡに外部接続されるアンテナＡ０で受信された受信信号から所望チャンネルの放送信号を選局する。

デコーダ部Ａ２は、チューナＡ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ａ２は、インタフェイス部Ａ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。

表示部Ａ３は、デコーダ部Ａ２で生成された映像信号を映像として出力する。

スピーカ部Ａ４は、デコーダ部Ａ２で生成された音声信号を音声として出力する。

操作部Ａ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ａ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。

インタフェイス部Ａ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。

制御部Ａ７は、上記各部Ａ１〜Ａ６の動作を統括的に制御する。制御部Ａ７としては、ＣＰＵ［central processing unit］などを用いることができる。

電源部Ａ８は、上記各部Ａ１〜Ａ７に電力供給を行う。電源部Ａ８としては、先述のスイッチング電源装置１を好適に用いることができる。

＜その他の変形例＞
なお、上記実施形態では、降圧型のスイッチング電源装置に本発明を適用した構成を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、例えば、スイッチング電源装置の出力段を昇圧型や昇降圧型、若しくは、反転型としても構わない。

また、上記実施形態では、オン時間固定方式のスイッチング電源装置（オン時間設定回路）を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、上記と同様の技術的思想に基づいて可変基準電圧Ｖｒｅｆ２の挙動を変更することにより、オフ時間固定方式のスイッチング電源装置にも適用することが可能である。

このように、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明に係るスイッチング電源装置は、液晶ディスプレイ、プラズマディスプレイ、ＢＤレコーダ／プレーヤ、セットトップボックス、並びに、パーソナルコンピュータなど、種々の電子機器に搭載される電源（例えば、ＳＯＣ［system-on-chip］用あるいは周辺機器用の電源）として利用することが可能である。

１ スイッチング電源装置
１０ 半導体装置（電源制御ＩＣ）
１１ リップルインジェクション回路
１２ 基準電圧生成回路
１３ メインコンパレータ（比較回路）
１３１ 第１コンパレータ
１３２ 第２コンパレータ
１３３ 可変基準電圧生成部
１３３ａ カウンタ
１３３ｂ ＤＡＣ
１３３ｃ 加算部
１３４ ロジック部
１４ ワンショットパルス生成回路
１５ ＲＳフリップフロップ
１６ オン時間設定回路
１７ ゲートドライバ回路
１８ 逆流検出回路
２０ スイッチ出力段
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
Ｌ１ コイル
Ｒ１、Ｒ２ 抵抗
Ｃ１ コンデンサ
Ｔ１〜Ｔ８ 外部端子
Ａ テレビ
Ａ０ アンテナ
Ａ１ チューナ部
Ａ２ デコーダ部
Ａ３ 表示部
Ａ４ スピーカ部
Ａ５ 操作部
Ａ６ インタフェイス部
Ａ７ 制御部
Ａ８ 電源部

Claims (9)

1. 入力信号と基準電圧を比較して第１比較信号を生成する第１コンパレータと、前記入力信号と可変基準電圧を比較して第２比較信号を生成する第２コンパレータと、を有する比較回路のオフセット補正方法であって、
   前記第１コンパレータの応答速度は、前記第２コンパレータの応答速度よりも速く、
   前記第２コンパレータの消費電力は、前記第１コンパレータの消費電力よりも小さく、
   前記第１比較信号を比較信号として出力しつつ、前記可変基準電圧が前記基準電圧とクロスし、前記第１コンパレータよりも先に前記第２コンパレータが反応した結果、前記第１比較信号の論理レベルが切り替わるよりも先に前記第２比較信号の論理レベルが切り替わるようになるまで前記可変基準電圧を掃引し、前記可変基準電圧の掃引完了以降、前記可変基準電圧を掃引完了時点における電圧値に維持しつつ、前記第２比較信号を前記比較信号として出力することのできる状態に移行することを特徴とするオフセット補正方法。
2. 前記第２比較信号を前記比較信号として出力している間、前記第１コンパレータを停止させることを特徴とする請求項１に記載のオフセット補正方法。
3. 前記第１コンパレータと前記第２コンパレータとの応答遅延差分だけ前記可変基準電圧が前記基準電圧よりも早く前記入力信号とクロスするように前記可変基準電圧の掃引完了タイミングを決定することを特徴とする請求項１または請求項２に記載のオフセット補正方法。
4. 前記比較回路は、入力電圧から所望の出力電圧を生成する非線形制御方式のスイッチング電源装置に設けられるものであり、前記入力信号は、前記出力電圧またはこれに応じた帰還電圧であることを特徴とする請求項１〜請求項３のいずれか一項に記載のオフセット補正方法。
5. 前記スイッチング電源装置のスイッチング周期に同期して前記可変基準電圧を掃引することを特徴とする請求項４に記載のオフセット補正方法。
6. 前記スイッチング周期に同期した論理信号のパルス数をカウントし、そのカウント値をアナログ電圧に変換し、前記アナログ電圧またはこれに応じた電圧を前記可変基準電圧として出力することを特徴とする請求項５に記載のオフセット補正方法。
7. 前記スイッチング周期が所定値よりも長いときにのみ前記可変基準電圧の掃引を行うことを特徴とする請求項５または請求項６に記載のオフセット補正方法。
8. 前記スイッチング周期と非同期のクロック周期に同期して前記可変基準電圧を前記基準電圧とクロスするまで第１方向に掃引した後、前記スイッチング周期に同期して前記可変基準電圧を前記第１方向とは逆の第２方向に掃引することを特徴とする請求項５〜請求項７のいずれか一項に記載のオフセット補正方法。
9. 前記基準電圧に対して前記アナログ電圧を加算することにより前記可変基準電圧を生成することを特徴とする請求項６に記載のオフセット補正方法。

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