JP2013243875A - スイッチング電源装置 - Google Patents

Abstract

【課題】非線形制御方式の長所を損なうことなく、スイッチング周波数の変動を抑える。
【解決手段】スイッチング電源装置１は、帰還電圧ＦＢと基準電圧ＲＥＦ２の比較結果に応じてスイッチ素子（１１及び１２）のオン／オフ制御を行うことにより入力電圧ＩＮから出力電圧ＯＵＴを生成する非線形制御方式のスイッチング制御部（１３、１４、１６、及び１８）と、スイッチ素子への逆流電流を検出してスイッチ素子を強制的にオフさせる逆流電流検出部１９と、逆流電流の未検出時にはスイッチ素子のデューティに応じてスイッチ素子のオン時間を設定する一方、逆流電流の検出時にはスイッチ素子のオン時間を検出直前の設定値に保持するオン時間設定部１５と、を有する。
【選択図】図６

Description

本発明は、非線形制御方式のスイッチング電源装置、及び、これを用いた電子機器（例えばテレビ）に関するものである。

図１８は、非線形制御方式（ここではボトム検出オン時間固定方式）を採用したスイッチング電源装置の従来例を示す回路ブロック図及び動作波形図である。なお、図１８に描写されているスイッチング電源装置は、入力電圧ＩＮを降圧して所望の出力電圧ＯＵＴを生成する同期整流方式の降圧型ＤＣ／ＤＣコンバータである。

上記に関連する従来技術の一例としては、特許文献１〜特許文献５が挙げられる。

特開２００８−２９１５９号公報 特開２００９−１４８１５５号公報 特開２００９−１４８１５７号公報 米国特許第７７１４５４７号公報 特開２０１０−２２６９３０号公報

非線形制御方式のスイッチング電源装置は、線形制御方式（例えば電圧モード制御方式や電流モード制御方式）のスイッチング電源装置に比べて、簡単な回路構成で、高い負荷応答特性が得られるという特長を有している。

しかしながら、非線形制御方式のスイッチング電源装置では、出力トランジスタのスイッチング周波数が入力電圧ＩＮ、出力電圧ＯＵＴ、及び、出力電流ＩＯＵＴに応じて大きく変化する。そのため、非線形制御方式のスイッチング電源装置は、線形制御方式のスイッチング電源装置に比べて、出力電圧精度やロードレギュレーション特性（負荷の変動に対する出力電圧ＯＵＴの安定性）が悪いという課題があった。

また、入力電圧変動の大きいアプリケーションや、様々な出力電圧を必要とあるアプリケーションの電源として、非線形制御方式のスイッチング電源装置を適用しようとした場合には、広い周波数帯域をカバーし得るようにＥＭＩ［ElectroMagnetic Interference］対策やノイズ対策を施さなければならず、セットの設計が困難となっていた。

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、非線形制御方式の長所を損なうことなく、スイッチング周波数の変動を抑えることのできるスイッチング電源装置を提供することを目的とする。

上記目的を達成するために、本明細書中に開示されているスイッチング電源装置は、帰還電圧と基準電圧の比較結果に応じてスイッチ素子のオン／オフ制御を行うことにより入力電圧から出力電圧を生成する非線形制御方式のスイッチング制御部と、前記スイッチ素子への逆流電流を検出して前記スイッチ素子を強制的にオフさせる逆流電流検出部と、前記逆流電流の未検出時には前記スイッチ素子のデューティに応じて前記スイッチ素子のオン時間を設定する一方、前記逆流電流の検出時には前記スイッチ素子のオン時間を検出直前の設定値に保持するオン時間設定部と、を有する構成（第１の構成）とされている。

なお、第１の構成から成るスイッチング電源装置において、前記オン時間設定部は、キャパシタの充放電動作に応じた第１電圧を生成する第１電圧生成回路と、前記逆流電流の未検出時には前記スイッチ素子のデューティに応じた第２電圧を生成する一方、前記逆流電流の検出時には前記第２電圧を検出直前の電圧値に保持する第２電圧生成回路と、前記第１電圧と前記第２電圧を比較して第１制御信号を生成する第１コンパレータと、を含む構成（第２の構成）にするとよい。

また、第２の構成から成るスイッチング電源装置において、前記第１電圧生成回路は、前記入力電圧に依存しない一定の充電電流を生成する定電流源と、前記定電流源に接続されたキャパシタと、前記スイッチ素子のオン／オフ制御に応じて前記キャパシタの充放電を切り替える充放電スイッチと、を含む構成（第３の構成）にするとよい。

また、第２または第３の構成から成るスイッチング電源装置において、前記第２電圧生成回路は、前記スイッチ素子をオン／オフするためのスイッチ制御信号を平滑してデューティ電圧を生成するフィルタと、前記逆流電流の未検出時には前記デューティ電圧を前記第２電圧として出力する一方、前逆流電流の検出時には前記第２電圧を検出直前の電圧値に保持する第２電圧保持部と、前記逆流電流検出部の検出結果に応じて前記第２電圧保持部を制御する制御部と、を含む構成（第４の構成）にするとよい。

また、第４の構成から成るスイッチング電源装置において、前記第２電圧保持部は、前記デューティ電圧と前記第２電圧を比較して比較信号を生成する比較回路と、前記制御部から入力されるクロック信号に同期しながら前記比較信号の論理レベルを判定してデジタル出力信号のビット値を増減するロジック回路と、前記デジタル出力信号をアナログ変換して前記第２電圧を生成するデジタル／アナログ変換回路と、を含む構成（第５の構成）にするとよい。

また、第４の構成から成るスイッチング電源装置において、前記第２電圧保持部は、スイッチとキャパシタを含み、前記制御部から入力されるクロック信号に同期して前記デューティ電圧をサンプル／ホールドすることにより前記第２電圧を生成する構成（第６の構成）にするとよい。

また、上記第４〜第６いずれかの構成から成るスイッチング電源装置において、前記フィルタは、抵抗とキャパシタから成るＣＲフィルタ回路を含む構成（第７の構成）にするとよい。

また、第７の構成から成るスイッチング電源装置において、前記フィルタは、前記ＣＲフィルタ回路を形成する第１抵抗と共に分圧回路を形成する第２抵抗を含み、前記第１抵抗と前記第２抵抗との接続ノードを入力端または出力端とする構成（第８の構成）にするとよい。

また、第２〜第８いずれかの構成から成るスイッチング電源装置において、前記スイッチング制御部は、前記出力電圧を分圧して前記帰還電圧を生成する帰還電圧生成部と、前記基準電圧を生成する基準電圧生成部と、前記帰還電圧と前記基準電圧を比較して第２制御信号を生成する第２コンパレータと、前記第１制御信号と前記第２制御信号に応じて出力信号の論理レベルが切り替わるフリップフロップと、前記フリップフロップの出力信号に応じて前記スイッチ素子のオン／オフ制御を行うドライバとを含む構成（第９の構成）にするとよい。

また、第９の構成から成るスイッチング電源装置において、前記スイッチング制御部は前記基準電圧にリップル成分を注入するリップルインジェクション部を含む構成（第１０の構成）にするとよい。

また、本明細書中に開示されているテレビは、受信信号から所望チャンネルの放送信号を選局するチューナ部と、前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、前記映像信号を映像として出力する表示部と、前記音声信号を音声として出力するスピーカ部と、ユーザ操作を受け付ける操作部と、外部入力信号を受け付けるインタフェイス部と、上記各部の動作を統括的に制御する制御部と、上記各部に電力供給を行う電源部と、を有し、前記電源部は、上記第１〜第１０いずれかの構成から成るスイッチング電源装置を含む構成（第１１の構成）とされている。

本発明によれば、非線形制御方式の長所を損なうことなく、スイッチング周波数の変動を抑えることのできるスイッチング電源装置を提供することが可能となる。

スイッチング電源装置の第１実施形態を示すブロック図 オン時間設定部の第１構成例を示す図 第１構成例のオン時間設定動作を説明するためのタイムチャート オン時間設定部の第２構成例を示す図 第２構成例のオン時間設定動作を説明するためのタイムチャート スイッチング電源装置の第２実施形態を示すブロック図 ドライバ及び逆流検出部の一構成例を示す図 軽負荷時のスイッチング停止動作を説明するためのタイムチャート オン時間設定部の第３構成例を示す図 ホールド状態からの復帰タイミングを説明するためのタイムチャート 軽負荷モード時の効率低下を説明するためのタイムチャート 軽負荷モード時の効率向上を説明するためのタイムチャート 負荷増大時のロードトランジェント低下を説明するためのタイムチャート 負荷増大時のロードトランジェント向上を説明するためのタイムチャート オン時間設定部の第４構成例を示す図 スイッチング電源装置を搭載したテレビの一構成例を示すブロック図 スイッチング電源装置を搭載したテレビの正面図 スイッチング電源装置を搭載したテレビの側面図 スイッチング電源装置を搭載したテレビの背面図 スイッチング電源装置の一従来例を示す図

＜第１実施形態＞
［全体構成］
図１は、スイッチング電源装置の第１実施形態を示すブロック図である。第１実施形態のスイッチング電源装置１は、非線形制御方式（ここではボトム検出オン時間固定方式）により入力電圧ＩＮから出力電圧ＯＵＴを生成する降圧型ＤＣ／ＤＣコンバータである。スイッチング電源装置１は、半導体装置１０と、半導体装置１０に外付けされる種々のディスクリート部品（インダクタＬ１、キャパシタＣ１、抵抗Ｒ１及びＲ２）とを有する。

半導体装置１０は、外部との電気的な接続を確立するために、少なくとも外部端子Ｔ１〜Ｔ３を有する。半導体装置１０の外部において、外部端子（電源端子）Ｔ１は、入力電圧ＩＮの印加端に接続されている。外部端子（スイッチ端子）Ｔ２は、インダクタＬ１の第１端に接続されている。インダクタＬ１の第２端、キャパシタＣ１の第１端、及び、抵抗Ｒ１の第１端は、いずれも出力電圧ＯＵＴの印加端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。抵抗Ｒ１の第２端、及び、抵抗Ｒ２の第１端は、いずれも半導体装置１の外部端子（帰還端子）Ｔ３に接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。抵抗Ｒ１及びＲ２は、互いの接続ノードから出力電圧ＯＵＴを分圧した帰還電圧ＦＢを出力する帰還電圧生成部として機能する。

半導体装置１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１及び１２と、ドライバ１３と、ＳＲフリップフロップ１４と、オン時間設定部１５と、コンパレータ１６と、基準電圧生成部１７と、を集積化したいわゆるスイッチング電源ＩＣである。

トランジスタ１１は、外部端子Ｔ１と外部端子Ｔ２との間に接続され、ドライバ１３から入力されるゲート信号Ｇ１に応じてオン／オフ制御される出力トランジスタである。接続関係について具体的に述べると、トランジスタ１１のドレインは、外部端子Ｔ１に接続されている。トランジスタ１１のソースは、外部端子Ｔ２に接続されている。トランジスタ１１のゲートは、ゲート信号Ｇ１の印加端に接続されている。

トランジスタ１２は、外部端子Ｔ２と接地端との間に接続され、ドライバ１３から入力されるゲート信号Ｇ２に応じてオン／オフ制御される同期整流トランジスタである。接続関係について具体的に述べると、トランジスタ１２のドレインは、外部端子Ｔ２に接続されている。トランジスタ１２のソースは、接地端に接続されている。トランジスタ１２のゲートは、ゲート信号Ｇ２の印加端に接続されている。なお、整流素子としては、トランジスタ１２に代えてダイオードを用いても構わない。

ドライバ１３は、ＳＲフリップフロップ１４の出力信号Ｑに応じてゲート信号Ｇ１、Ｇ２を生成し、トランジスタ１１及び１２を相補的（排他的）にスイッチング制御する。なお、本明細書中で用いられる「相補的（排他的）」という文言は、トランジスタ１１、１２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ１１、１２のオン／オフ遷移タイミングに所定の遅延が与えられている場合（同時オフ期間が設けられている場合）も含む。

ＳＲフリップフロップ１４は、コンパレータ１６から入力されるセット信号Ｓの立上がりエッジで出力信号Ｑをハイレベルにセットし、オン時間設定部１５から入力されるリセット信号Ｒの立上がりエッジで出力信号Ｑをローレベルにリセットする。

オン時間設定部１５は、ＳＲフリップフロップ１４の反転出力信号ＱＢがローレベルに立ち下げられてから、所定のオン時間Ｔｏｎが経過した後、リセット信号Ｒにハイレベルのトリガパルスを発生させる。オン時間設定部１５の構成及び動作については、後ほど詳細に説明する。

コンパレータ１６は、外部端子Ｔ３（抵抗Ｒ１と抵抗Ｒ２との接続ノード）から反転入力端（−）に入力される帰還電圧ＦＢ（出力電圧ＯＵＴの分圧電圧）と、基準電圧生成部１７から非反転入力端（＋）に入力される基準電圧ＲＥＦを比較してセット信号Ｓを出力する。帰還電圧ＦＢが基準電圧ＲＥＦよりも高ければセット信号Ｓはローレベルとなり、帰還電圧ＦＢが基準電圧ＲＥＦよりも低ければセット信号Ｓはハイレベルとなる。

基準電圧生成部１７は、バンドギャップ回路などを用いて、入力電圧ＩＮや周囲温度の変動に依存しない一定の基準電圧ＲＥＦを生成する。

なお、上記したドライバ１３、ＳＲフリップフロップ１４、コンパレータ１６、及び、基準電圧生成部１７は、帰還電圧ＦＢと基準電圧ＲＥＦの比較結果に応じてスイッチ素子（トランジスタ１１及び１２）のオン／オフ制御を行うことにより、入力電圧ＩＮから出力電圧ＯＵＴを生成する非線形制御方式のスイッチング制御部として機能する。

［オン時間設定部（第１構成例）］
図２は、オン時間設定部１５の第１構成例を示す図である。第１構成例のオン時間設定部１５Ｘは、電圧／電流変換部Ｘ１と、キャパシタＸ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＸ３と、コンパレータＸ４と、抵抗Ｘ５及びＸ６と、を含む。

電圧／電流変換部Ｘ１は、外部端子Ｔ１に印加される入力電圧ＩＮを電圧／電流変換することにより充電電流ＩＸ（＝ａ×ＩＮ）を生成する。充電電流ＩＸの電流値は、入力電圧ＩＮの電圧値に応じて変動する。具体的には、入力電圧ＩＮが高いほど充電電流ＩＸは大きくなり、入力電圧ＩＮが低いほど充電電流ＩＸは小さくなる。

キャパシタＸ２の第１端は、電圧／電流変換部Ｘ１に接続されている。キャパシタＸ２の第２端は接地端に接続されている。トランジスタＸ３がオフされているときには、キャパシタＸ２が充電電流ＩＸによって充電され、キャパシタＸ２の第１端に現れる第１電圧ＶＸ１が上昇する。一方、トランジスタＸ３がオンされているときには、キャパシタＸ２がトランジスタＸ３を介して放電され、第１電圧ＶＸ１が低下する。

トランジスタＸ３は、トランジスタ１１及び１２のオン／オフ制御に応じてキャパシタＸ２の充放電を切り替える充放電スイッチである。トランジスタＸ３のドレインは、キャパシタＸ２の第１端に接続されている。トランジスタＸ３のソースは、接地端に接続されている。トランジスタＸ３のゲートは、反転出力信号ＱＢの印加端に接続されている。

上記した電圧／電流変換部Ｘ１、キャパシタＸ２、及び、トランジスタＸ３は、キャパシタＸ２の充放電動作に応じた第１電圧ＶＸ１を生成する第１電圧生成回路に相当する。

コンパレータＸ４は、非反転入力端（＋）に入力される第１電圧ＶＸ１と、反転入力端（−）に入力される第２電圧ＶＸ２を比較してリセット信号Ｒを生成する。第１電圧ＶＸ１が第２電圧ＶＸ２よりも高ければリセット信号Ｒはハイレベルとなり、第１電圧ＶＸ１が第２電圧ＶＸ２よりも低ければリセット信号Ｒはローレベルとなる。

抵抗Ｘ５の第１端は、出力電圧ＯＵＴが印加される外部端子Ｔ４に接続されている。抵抗Ｘ５の第２端は、抵抗Ｘ６の第１端に接続されている。抵抗Ｘ６の第２端は、接地端に接続されている。抵抗Ｘ１及びＸ２は、互いの接続ノードから出力電圧ＯＵＴを分圧した第２電圧ＶＸ２を出力する第２電圧生成回路に相当する。

図３は、第１構成例のオン時間設定動作を説明するためのタイムチャートである。図３では、上から順に、帰還電圧ＦＢ、セット信号Ｓ、反転出力信号ＱＢ、第１電圧ＶＸ１、リセット信号Ｒ、及び、出力信号Ｑが描写されている。

トランジスタ１１のオフ期間中に、帰還電圧ＦＢが基準電圧ＲＥＦまで低下すると、セット信号Ｓがハイレベルに立ち上がり、出力信号Ｑがハイレベルに遷移される。従って、トランジスタ１１がオンとなり、帰還電圧ＦＢが上昇に転ずる。このとき、トランジスタＸ３は、反転出力信号ＱＢのローレベル遷移に伴ってオフとなるので、充電電流ＩＸによるキャパシタＸ２の充電が開始される。先にも述べたように、充電電流ＩＸの電流値は、入力電圧ＩＮの電圧値に応じて変動する。従って、第１電圧ＶＸ１は、入力電圧ＩＮに応じた上昇度（傾き）を持って上昇する。

その後、第１電圧ＶＸ１が第２電圧ＶＸ２（出力電圧ＯＵＴの分圧電圧）まで上昇すると、リセット信号Ｒがハイレベルに立ち上がり、出力信号Ｑがローレベルに遷移される。従って、トランジスタ１１がオフとなり、帰還電圧ＦＢが再び下降に転ずる。このとき、トランジスタＸ３は、反転出力信号ＱＢのハイレベル遷移に伴ってオンとなる。従って、キャパシタＸ２がトランジスタＸ３を介して速やかに放電され、第１電圧ＶＸ１がローレベルに引き下げられる。

ドライバ１３は、出力信号Ｑに応じてゲート信号Ｇ１及びＧ２を生成し、これを用いてトランジスタ１１及び１２のオン／オフ制御を行う。その結果、外部端子Ｔ２から矩形波形状のスイッチ電圧ＳＷが出力される。スイッチ電圧ＳＷは、インダクタＬ１とキャパシタＣ１によって平滑され、出力電圧ＯＵＴが生成される。なお、出力電圧ＯＵＴは、抵抗Ｒ１及びＲ２によって分圧され、先述の帰還電圧ＦＢが生成される。このような出力帰還制御により、スイッチング電源装置１では、極めて簡易な構成によって、入力電圧ＩＮから所望の出力電圧ＯＵＴが生成される。

また、オン時間設定部１５Ｘは、オン時間Ｔｏｎを固定値として設定するのではなく、入力電圧ＩＮと出力電圧ＯＵＴに応じた変動値として設定する。より具体的には、オン時間設定部１５Ｘは、入力電圧ＩＮが高いほど第１電圧ＶＸ１の上昇度（傾き）を大きくしてオン時間Ｔｏｎを短くし、入力電圧ＩＮが低いほど第１電圧ＶＸ１の上昇度（傾き）を小さくしてオン時間Ｔｏｎを長くする。また、オン時間設定部１５Ｘは、出力電圧ＯＵＴが低いほど第２電圧ＶＸ２を引き下げてオン時間Ｔｏｎを短くし、出力電圧ＯＵＴが高いほど第２電圧ＶＸ２を引き上げてオン時間Ｔｏｎを長くする。言い換えれば、オン時間設定部１５Ｘは、入力電圧ＩＮに反比例して、出力電圧ＯＵＴに比例するオン時間Ｔｏｎを設定する。

このような構成とすることにより、非線形制御方式の長所を損なうことなく、スイッチング周波数の変動を抑制することができる。従って、出力電圧精度やロードレギュレーション特性の向上、ないしは、セット設計におけるＥＭＩ対策やノイズ対策の容易化を実現することが可能となる。また、入力電圧変動の大きいアプリケーションや、様々な出力電圧を必要とあるアプリケーションの電源手段として、スイッチング電源装置１を支障なく適用することも可能となる。

［オン時間設定部（第２構成例）］
先に説明した第１構成例のオン時間設定部１５Ｘは、スイッチング周波数の変動を抑制するために、入力電圧ＩＮと出力電圧ＯＵＴを監視してオン時間Ｔｏｎを設定する。従って、第１構成例のオン時間設定部１５Ｘでは、出力電圧ＯＵＴを監視するための外部端子Ｔ４を半導体装置１０に別途設ける必要がある。

また、第１構成例のオン時間設定部１５Ｘでは、スイッチング周波数ｆの算出式（１）に、変数（出力電圧ＯＵＴ、出力電流ＩＯＵＴ、及び、トランジスタ１１及び１２のオン抵抗ＲＯＮ）が含まれているので、スイッチング周波数ｆの変動を完全に払拭することはできない。なお、算出式（１）において、ＣはキャパシタＸ２の容量値（定数）を示しており、Ｒ５及びＲ６は抵抗Ｘ５及びＸ６の抵抗値（定数）を示している。また、ＤＵＴＹはスイッチ電圧ＳＷのデューティを示している。

図４は、オン時間設定部１５の第２構成例を示す図である。第２構成例のオン時間設定部１５Ｙは、定電流源Ｙ１と、キャパシタＹ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＹ３と、コンパレータＹ４と、レベルシフタＹ５と、バッファＹ６と、フィルタＹ７とを含む。第２構成例の特徴は、電圧／電流変換部Ｘ１に代えて定電流源Ｙ１を有する点と、抵抗Ｘ５及びＸ６に代えてレベルシフタＹ５、バッファＹ６、及び、フィルタＹ７を有する点である。

定電流源Ｙ１は、入力電圧ＩＮや周囲温度の変動に依存しない一定の内部電源電圧ＲＥＧ（例えば５Ｖ）の供給を受けて動作し、入力電圧ＩＮに依存しない一定の充電電流ＩＹを生成する。

キャパシタＹ２の第１端は、定電流源Ｙ１に接続されている。キャパシタＹ２の第２端は接地端に接続されている。トランジスタＹ３がオフされているときには、キャパシタＹ２が充電電流ＩＹによって充電され、キャパシタＹ２の第１端に現れる第１電圧ＶＹ１が上昇する。一方、トランジスタＹ３がオンされているときには、キャパシタＹ２がトランジスタＹ３を介して放電され、第１電圧ＶＹ１が低下する。

トランジスタＹ３は、トランジスタ１１及び１２のオン／オフ制御に応じてキャパシタＹ２の充放電を切り替える充放電スイッチである。トランジスタＹ３のドレインは、キャパシタＹ２の第１端に接続されている。トランジスタＹ３のソースは、接地端に接続されている。トランジスタＹ３のゲートは、反転出力信号ＱＢの印加端に接続されている。

上記した定電流源Ｙ１、キャパシタＹ２、及び、トランジスタＹ３は、キャパシタＹ２の充放電動作に応じた第１電圧ＶＹ１を生成する第１電圧生成回路に相当する。

コンパレータＹ４は、非反転入力端（＋）に入力される第１電圧ＶＹ１と、反転入力端（−）に入力される第２電圧ＶＹ２を比較してリセット信号Ｒを生成する。第１電圧ＶＹ１が第２電圧ＶＹ２よりも高ければリセット信号Ｒはハイレベルとなり、第１電圧ＶＹ１が第２電圧ＶＹ２よりも低ければリセット信号Ｒはローレベルとなる。

レベルシフタＹ５は、内部電源電圧ＲＥＧの供給を受けて動作し、外部端子Ｔ２に印加されるスイッチ電圧ＳＷのレベルシフト処理を行う。具体的に述べると、レベルシフタＹ５は、入力電圧ＩＮ（より正確にはＩＮ−ＩＯＵＴ×ＲＯＮ）と接地電圧ＧＮＤとの間でパルス駆動されるスイッチ電圧ＳＷの入力を受けて、内部電源電圧ＲＥＧと接地電圧ＧＮＤとの間でパルス駆動される電圧信号を出力する。レベルシフタＹ５を形成する素子の耐圧は、入力電圧ＩＮと内部電源電圧ＲＥＧとの電圧差に応じて適宜設定すればよい。

バッファＹ６は、内部電源電圧ＲＥＧの供給を受けて動作し、レベルシフタＹ５の出力を波形整形する。オン時間設定部１５Ｙの回路規模縮小を優先する場合には、バッファＹ６を省略することも可能である。

フィルタＹ７は、バッファＹ６の出力を平滑して第２電圧ＶＹ２を生成する。バッファＹ６としては、キャパシタと抵抗から成るＣＲフィルタなどを用いることができる。

上記したレベルシフタＹ５、バッファＹ６、及び、フィルタＹ７は、スイッチ電圧ＳＷのデューティに応じた第２電圧ＶＹ２を生成する第２電圧生成回路に相当する。

図５は、第２構成例のオン時間設定動作を説明するためのタイムチャートである。図５では、上から順に、帰還電圧ＦＢ、セット信号Ｓ、反転出力信号ＱＢ、第１電圧ＶＹ１、リセット信号Ｒ、及び、出力信号Ｑが描写されている。

トランジスタ１１のオフ期間中に、帰還電圧ＦＢが基準電圧ＲＥＦまで低下すると、セット信号Ｓがハイレベルに立ち上がり、出力信号Ｑがハイレベルに遷移される。従って、トランジスタ１１がオンとなり、帰還電圧ＦＢが上昇に転ずる。このとき、トランジスタＹ３は、反転出力信号ＱＢのローレベル遷移に伴ってオフとなるので、充電電流ＩＹによるキャパシタＹ２の充電が開始される。先にも述べたように、充電電流ＩＹの電流値は、入力電圧ＩＮに依存しない固定値である。従って、第１電圧ＶＹ１は、入力電圧ＩＮに依存しない一定の上昇度（傾き）を持って上昇する。

その後、第１電圧ＶＹ１が第２電圧ＶＹ２（スイッチ電圧ＳＷのデューティに応じて電圧値が変動する疑似的な出力電圧ＯＵＴ）まで上昇すると、リセット信号Ｒがハイレベルに立ち上がり、出力信号Ｑがローレベルに遷移される。従って、トランジスタ１１がオフとなり、帰還電圧ＦＢが再び下降に転ずる。このとき、トランジスタＹ３は、反転出力信号ＱＢのハイレベル遷移に伴ってオンとなる。従って、キャパシタＹ２がトランジスタＹ３を介して速やかに放電され、第１電圧ＶＹ１がローレベルに引き下げられる。

ドライバ１３は、出力信号Ｑに応じてゲート信号Ｇ１及びＧ２を生成し、これを用いてトランジスタ１１及び１２のオン／オフ制御を行う。その結果、外部端子Ｔ２から矩形波形状のスイッチ電圧ＳＷが出力される。スイッチ電圧ＳＷは、インダクタＬ１とキャパシタＣ１によって平滑され、出力電圧ＯＵＴが生成される。なお、出力電圧ＯＵＴは、抵抗Ｒ１及びＲ２によって分圧され、先述の帰還電圧ＦＢが生成される。このような出力帰還制御により、スイッチング電源装置１では、極めて簡易な構成によって、入力電圧ＩＮから所望の出力電圧ＯＵＴが生成される。この点は、先の第１構成例と何ら変わりがない。

また、オン時間設定部１５Ｙは、オン時間Ｔｏｎを固定値として設定するのではなく、スイッチ電圧ＳＷのデューティ（＝（ＯＵＴ＋ＩＯＵＴ×ＲＯＮ）／ＩＮ）に応じた変動値として設定する。より具体的には、オン時間設定部１５Ｙは、スイッチ電圧ＳＷのデューティが大きいほど第２電圧ＶＹ２を引き上げてオン時間Ｔｏｎを長くし、スイッチ電圧ＳＷのデューティが小さいほど第２電圧ＶＹ２を引き下げてオン時間Ｔｏｎを短くする。言い換えれば、オン時間設定部１５Ｙは、入力電圧ＩＮに反比例して（ＯＵＴ＋ＩＯＵＴ×ＲＯＮ）に比例するオン時間Ｔｏｎを設定する。

例えば、入力電圧ＩＮの上昇や出力電圧ＯＵＴの低下、ないしは、出力電流ＩＯＵＴの増大が生じて、スイッチ電圧ＳＷのデューティが大きくなったときには、第２電圧ＶＹ２が引き上げられてオン時間Ｔｏｎが長くなる。逆に、入力電圧ＩＮの低下や出力電圧ＯＵＴの上昇、ないしは、出力電流ＩＯＵＴの減少が生じて、スイッチ電圧ＳＷのデューティが小さくなったときには、第２電圧ＶＹ２が引き下げられてオン時間Ｔｏｎが短くなる。

このような構成とすることにより、先の第１構成例と同じく、非線形制御方式の長所を損なうことなく、スイッチング周波数の変動を抑制することができる。従って、出力電圧精度やロードレギュレーション特性の向上、ないしは、セット設計におけるＥＭＩ対策やノイズ対策の容易化を実現することが可能となる。また、入力電圧変動の大きいアプリケーションや、様々な出力電圧を必要とあるアプリケーションの電源手段として、スイッチング電源装置１を支障なく適用することも可能となる。

また、第２構成例のオン時間設定部１５Ｙは、スイッチング周波数の変動を抑制するために、スイッチ電圧ＳＷを監視してオン時間Ｔｏｎを設定する。従って、先の第１構成例と異なり、出力電圧ＯＵＴを監視するための外部端子Ｔ４を半導体装置１０に別途設ける必要がなくなる。

また、第２構成例のオン時間設定部１５Ｙでは、スイッチング周波数ｆの算出式（２）に変数が一切含まれていないので、スイッチング周波数ｆの変動を完全に払拭することができる。なお、算出式（２）において、ＣはキャパシタＹ２の容量値（定数）を示しており、ＤＵＴＹはスイッチ電圧ＳＷのデューティを示している。

＜第２実施形態＞
［全体構成］
図６は、スイッチング電源装置の第２実施形態を示すブロック図である。第２実施形態のスイッチング電源装置１は、先に説明した第１実施形態をベースとして、リップルインジェクション部１８と逆流検出部１９を追加した点に特徴を有している。

リップルインジェクション部１８は、ゲート信号Ｇ１やスイッチ電圧ＳＷを用いて生成したリップル成分を基準電圧ＲＥＦに注入し、リップル注入済みの基準電圧ＲＥＦ２をコンパレータ１６の非反転入力端（＋）に出力する。このようなリップルインジェクション技術を導入すれば、出力電圧ＯＵＴ（延いては帰還電圧ＦＢ）のリップル成分がそれほど大きくなくても、安定したスイッチング制御を行うことができるので、キャパシタＣ１としてＥＳＲ［equivalent series resistance］の小さい積層セラミックコンデンサなどを用いることが可能となる。

逆流検出部１９は、軽負荷時に発生するトランジスタ１２への逆流電流（コイルＬ１からトランジスタ１２を介して接地端に逆流するコイル電流ＩＬ）を監視して逆流検出信号ＳｄｅｔＢを生成する。

図７は、ドライバ１３と逆流検出部１９の一構成例を示す図である。ドライバ１３は、ドライバ部１３１及び１３２と、ＡＮＤゲート１３３と、Ｄフリップフロップ１３４とを含む。ドライバ１３１の入力端は、ＳＲフリップフロップ１４の出力端（クロック信号ＣＬＫの印加端）に接続されている。ドライバ１３１の出力端は、トランジスタ１１のゲートに接続されている。ドライバ１３２の入力端は、ＡＮＤゲート１３３の出力端に接続されている。ドライバ１３２の出力端は、トランジスタ１２のゲートに接続されている。ＡＮＤゲート１３３の第１入力端は、ＳＲフロップフロップ１４の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＡＮＤゲート１３３の第２入力端は、Ｄフリップフロップ１３４の反転出力端（ＱＢ）に接続されている。Ｄフリップフロップ１３４のデータ端（Ｄ）は、入力電圧ＩＮの印加端に接続されている。Ｄフリップフロップ１３４のクロック端は、逆流検出部１９の出力端（逆流検出信号ＳｄｅｔＢの印加端）に接続されている。Ｄフリップフロップ１３４のリセット端は、ＳＲフリップフロップ１４の出力端（クロック信号ＣＬＫの印加端）に接続されている。

逆流検出部１９は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１９１と、抵抗１９２及び１９３と、コンパレータ１９４と、インバータ１９５と、を含む。トランジスタ１９１のゲートは、トランジスタ１２のゲートに接続されている。トランジスタ１９１のドレインは、抵抗１９２を介してスイッチ電圧ＳＷの印加端に接続されている。トランジスタ１９１のソースは、抵抗１９３を介して接地端に接続されている。コンパレータ１９４の反転入力端（−）は、トランジスタ１９１のソースに接続されている。コンパレータ１９４の非反転入力端（＋）は、接地端に接続されている。コンパレータ１９４の出力端は、インバータ１９５の入力端に接続されている。インバータ１９５の出力端は、逆流検出部１９の出力端として、Ｄフリップフロップ１３４のクロック端に接続されている。

上記構成から成るドライバ１３及び逆流検出部１９の動作について説明する。トランジスタ１２のオン期間（ゲート信号Ｇ２のハイレベル期間）には、トランジスタ１９１がオンとなり、コンパレータ１９４では、スイッチ電圧ＳＷの分圧電圧と接地電圧（０Ｖ）とが比較される。すなわち、コンパレータ１９４では、トランジスタ１２のオン期間のみ、スイッチ電圧ＳＷのゼロクロスポイントが監視される。

トランジスタ１２のオン期間中に、コイルＬ１からトランジスタ１２を介して接地端に向けた逆流電流が流れると、スイッチ電圧ＳＷが負から正に切り替わる。このとき、コンパレータ１９４から出力される逆流検出信号Ｓｄｅｔは、ハイレベルからローレベルに立ち下がる。従って、インバータ１９５から出力される逆流検出信号ＳｄｅｔＢ（逆流検出信号Ｓｄｅｔの論理反転信号）は、トランジスタ１２への逆流電流が検出された時点で、ローレベルからハイレベルに立ち上がる。

Ｄフリップフロップ１３４は、逆流検出信号ＳｄｅｔＢの立上りエッジをトリガとして反転出力信号ＱＢをハイレベルからローレベルに立ち下げる。その結果、ＡＮＤゲート１３３は、クロック信号ＣＬＫの論理レベル（この時点ではハイレベル）に依ることなく、ローレベルの論理積信号を出力する状態となり、ドライバ部１３２で生成されるゲート信号Ｇ２もローレベルに立ち下げられる。すなわち、ドライバ１３は、トランジスタ１２への逆流電流が検出されたときには、トランジスタ１２を強制的にオフするようにゲート信号Ｇ２を生成する。なお、Ｄフリップフロップ１３４は、クロック信号ＣＬＫの立上りエッジをトリガとして反転出力信号ＱＢをローレベルからハイレベルにリセットする。従って、トランジスタ１２の強制オフ状態は、少なくとも、トランジスタ１２のオン期間中に逆流電流が検出されてから、次の周期でトランジスタ１１のオン期間（トランジスタ１２のオフ期間）が到来するまで継続されることになる。

図８は、軽負荷時のスイッチング停止動作を説明するためのタイムチャートであり、上から順に、ゲート信号Ｇ１及びＧ２、逆流検出信号ＳｄｅｔＢ、コイル電流ＩＬ、並びにスイッチ電圧ＳＷが描写されている。

時刻ｔ１〜ｔ２では、ゲート信号Ｇ１がハイレベルとされており、ゲート信号Ｇ２がローレベルとされているので、トランジスタ１１がオンとなり、トランジスタ１２がオフとなる。従って、時刻ｔ１〜ｔ２では、スイッチ電圧ＳＷがほぼ入力電圧ＩＮまで上昇し、コイル電流ＩＬが増大していく。

時刻ｔ２において、ゲート信号Ｇ１がローレベルに立ち下げられ、ゲート信号Ｇ２がハイレベルに立ち上げられると、トランジスタ１１がオフとなり、トランジスタ１２がオンとなる。従って、スイッチ電圧ＳＷはほぼ接地電圧ＧＮＤまで低下し、コイル電流ＩＬは減少に転じる。

ここで、負荷に流れる出力電流ＩＯＵＴが十分に大きければ、ゲート信号Ｇ１が再びハイレベルに立ち上げられる時刻ｔ４まで、コイル電流ＩＬはゼロ値を下回ることなく負荷に向けて流れ続ける。一方、負荷に流れる出力電流ＩＯＵＴが小さい軽負荷時には、コイルＬ１に蓄えられているエネルギが少ないので、時刻ｔ３において、コイル電流ＩＬがゼロ値を下回り、トランジスタ１２への逆流電流が発生する。このような状態では電荷を接地端に捨てていることになるので、軽負荷時における効率低下の原因となる。

そこで、第２実施形態のスイッチング電源装置１は、逆流電流検出部１９を用いてトランジスタ１２への逆流電流を検出し、逆流検出信号ＳｄｅｔＢがハイレベルに立ち上がる時刻ｔ３でトランジスタ１２を強制的にオフさせる構成とされている。このような構成とすることにより、軽負荷時における効率低下を解消することが可能となる。

また、第２実施形態のスイッチング電源装置１では、逆流電流検出時のスイッチング停止制御を行うに際して、オン時間設定部１５の内部構成が見直されている。以下では、オン時間設定部１５の第３構成例について、図９を参照しながら詳細に説明する。

［オン時間設定部（第３構成例）］
図９は、オン時間設定部の第３構成例を示す図である。第３構成例のオン時間設定部１５Ｚは、定電流源Ｚ１と、キャパシタＺ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＺ３と、コンパレータＺ４と、フィルタＺ５と、第２電圧保持部Ｚ６と、制御部Ｚ７を含む。第３構成例の特徴は、第２構成例（図４）をベースとしつつ、第２電圧保持部Ｚ６と制御部Ｚ７を設けることにより、逆流電流検出時のスイッチング停止制御に起因する不具合の解消が図られている点である。

定電流源Ｚ１は、入力電圧ＩＮや周囲温度の変動に依存しない一定の内部電源電圧ＲＥＧ（例えば５Ｖ）の供給を受けて動作し、入力電圧ＩＮに依存しない一定の充電電流ＩＺを生成する。

キャパシタＺ２の第１端は、定電流源Ｚ１に接続されている。キャパシタＺ２の第２端は接地端に接続されている。トランジスタＺ３がオフされているときには、キャパシタＺ２が充電電流ＩＺによって充電され、キャパシタＺ２の第１端に現れる第１電圧ＶＺ１が上昇する。一方、トランジスタＺ３がオンされているときには、キャパシタＺ２がトランジスタＺ３を介して放電され、第１電圧ＶＺ１が低下する。

トランジスタＺ３は、トランジスタ１１及び１２のオン／オフ制御に応じてキャパシタＺ２の充放電を切り替える充放電スイッチである。トランジスタＺ３のドレインは、キャパシタＺ２の第１端に接続されている。トランジスタＺ３のソースは、接地端に接続されている。トランジスタＺ３のゲートは、ＳＲフリップフロップ１４の反転出力端（反転クロック信号ＣＬＫＢの印加端）に接続されている。

上記した定電流源Ｚ１、キャパシタＺ２、及び、トランジスタＺ３は、キャパシタＺ２の充放電動作に応じた第１電圧ＶＺ１を生成する第１電圧生成回路に相当する。

コンパレータＺ４は、非反転入力端（＋）に入力される第１電圧ＶＺ１と、反転入力端（−）に入力される第２電圧ＶＺ２を比較して、ＳＲフリップフロップ１４のリセット信号Ｒを生成する。第１電圧ＶＺ１が第２電圧ＶＺ２よりも高ければリセット信号Ｒはハイレベルとなり、第１電圧ＶＺ１が第２電圧ＶＺ２よりも低ければリセット信号Ｒはローレベルとなる。

フィルタＺ５は、ゲート信号Ｇ１（トランジスタ１１をオン／オフするためのスイッチ制御信号に相当）を平滑してデューティ電圧Ｖｄを生成する回路ブロックであり、抵抗Ｚ５１〜Ｚ５３と、キャパシタＺ５４及びＺ５５と、を含む。抵抗Ｚ５１の第１端は、ゲート信号Ｇ１の印加端に接続されている。抵抗Ｚ５１の第２端は、抵抗Ｚ５２の第１端とキャパシタＺ５４の第１端に接続されている。キャパシタＺ５４の第２端は、接地端に接続されている。抵抗Ｚ５２の第２端は、抵抗Ｚ５３の第１端と、キャパシタＺ５５の第１端に各々接続されている。抵抗Ｚ５３の第２端とキャパシタＺ５５の第２端は、いずれも接地端に接続されている。

このように、フィルタＺ５は、抵抗Ｚ５１及びＺ５２とキャパシタＺ５４及びＺ５５から成るＣＲフィルタ回路を含む。なお、ＣＲフィルタ回路の段数（図９では２段）については任意に増減が可能である。

また、フィルタＺ５は、ＣＲフィルタ回路を形成する抵抗Ｚ５１及びＺ５２と共に分圧回路を形成する抵抗Ｚ５３を含む。なお、図９では、抵抗Ｚ５２と抵抗Ｚ５３との接続ノードをフィルタＺ５の出力端（デューティ電圧Ｖｄの印加端）とする構成を例示したが、フィルタＺ５の構成はこれに限定されるものではなく、例えば、抵抗Ｚ５１の第１端と接地端との間に抵抗Ｚ５３を設けることにより、抵抗Ｚ５１と抵抗Ｚ５３との接続ノードをフィルタＺ５の入力端（ゲート信号Ｇ１の印加端）とする構成としても構わない。

第２電圧保持部Ｚ６は、コイルＬ１からトランジスタ１２に向けた逆流電流の未検出時にはデューティ電圧Ｖｄを第２電圧ＶＺ２として出力する一方、逆流電流の検出時には第２電圧ＶＺ２を検出直前の電圧値に保持する回路ブロックであり、比較回路Ｚ６１と、ロジック回路Ｚ６２と、デジタル／アナログ変換回路Ｚ６３と、を含む。

比較回路Ｚ６１は、非反転入力端（＋）に印加されるデューティ電圧Ｖｄと、反転入力端（−）に印加される第２電圧ＶＺ２とを比較して比較信号Ｓ１を生成する。比較信号Ｓ１は、デューティ電圧Ｖｄが第２電圧ＶＺ２よりも高いときにハイレベルとなり、デューティ電圧Ｖｄが第２電圧ＶＺ２よりも低いときにローレベルとなる。

ロジック回路Ｚ６２は、制御部Ｚ７から入力されるクロック信号ＰＣＬＫに同期しながら比較信号Ｓ１の論理レベルを判定してデジタル出力信号Ｓ２のビット値を増減する。より具体的に述べると、ロジック回路Ｚ６２は、クロック信号ＰＣＬＫのパルスエッジ毎に比較信号Ｓ１の論理レベルを判定し、比較信号Ｓ１がハイレベル（Ｖｄ＞ＶＺ２）であるときにはデジタル出力信号Ｓ２のビット値を一つインクリメントし、逆に、比較信号Ｓ１がローレベル（Ｖｄ＜ＶＺ２）であるときにはデジタル出力信号Ｓ２のビット値を一つデクリメントする。

デジタル／アナログ変換回路Ｚ６３は、デジタル出力信号Ｓ２をアナログ変換して第２電圧ＶＺ２を生成する。

従って、上記構成から成る第２電圧保持部Ｚ６では、クロック信号ＰＣＬＫにパルスが生成されている間、デューティ電圧Ｖｄと第２電圧ＶＺ２が等しくなるように第２電圧ＶＺ２の生成が行われる。一方、クロック信号ＰＣＬＫにパルスが生成されない場合には、ロジック回路Ｚ６２による比較信号Ｓ１の論理レベル判定処理（延いてはデジタル出力信号Ｓ２のビット値増減処理）が停止されるので、第２電圧ＶＺ２は、クロック信号ＰＣＬＫのパルス生成が停止される直前の電圧値に保持される。

制御部Ｚ７は、逆流検出信号Ｓｄｅｔ（逆流電流検出部１９の検出結果に相当）に応じて第２電圧保持部Ｚ６を制御するためのクロック信号ＰＣＬＫを生成する回路ブロックであり、ＤフリップフロップＺ７１及びＺ７２と、ＡＮＤゲートＺ７３と、を含む。

ＤフリップフロップＺ７１のデータ端（Ｄ）は、入力電圧ＩＮの印加端に接続されている。ＤフリップフロップＺ７１のクロック端は、逆流検出信号Ｓｄｅｔの印加端に接続されている。ＤフリップフロップＺ７１のリセット端（Ｒ）は、ゲート信号Ｇ１の印加端に接続されている。このように接続されたＤフリップフロップＺ７１は、クロック端に入力される逆流検出信号Ｓｄｅｔの立下りエッジをトリガとして出力信号Ｓ３をハイレベルに立ち上げる一方、リセット端（Ｒ）に入力されるゲート信号Ｇ１の立上りエッジをトリガとして出力信号Ｓ３をローレベルに立ち下げる。

ＤフリップフロップＺ７２のデータ端（Ｄ）は、入力電圧ＩＮの印加端に接続されている。ＤフリップフロップＺ７２のクロック端は、クロック信号ＣＬＫの印加端に接続されている。ＤフリップフロップＺ７２のリセット端（Ｒ）は、ＤフリップフロップＺ７１の出力端（Ｑ）に接続されている。このように接続されたＤフリップフロップＺ７２は、クロック端に入力されるクロック信号ＣＬＫの立下りエッジをトリガとして出力信号Ｓ４をハイレベルに立ち上げる一方、リセット端（Ｒ）に入力される出力信号Ｓ３の立上りエッジをトリガとして出力信号Ｓ４をローレベルに立ち下げる。

ＡＮＤゲートＺ７３の第１入力端は、ゲート信号Ｇ１の印加端に接続されている。ＡＮＤゲートＺ７３の第２入力端は、ＤフリップフロップＺ７２の出力端（Ｑ）に接続されている。ＡＮＤゲートＺ７３の出力端は、制御部Ｚ７の出力端（クロック信号ＰＣＬＫの出力端）に相当する。従って、出力信号Ｓ４がハイレベルであるときには、クロック信号ＰＣＬＫとしてゲート信号Ｇ１がスルー出力される一方、出力信号Ｓ４がローレベルであるときには、ゲート信号Ｇ１の論理レベルに依ることなく、クロック信号ＰＣＬＫがローレベルに保持される。言い換えれば、出力信号Ｓ４がハイレベルであるときには、クロック信号ＰＣＬＫのパルス生成が行われる一方、出力信号Ｓ４がローレベルであるときには、クロック信号ＰＣＬＫのパルス生成が停止される。

なお、上記のフィルタＺ５、第２電圧保持部Ｚ６、及び、制御部Ｚ７は、逆流電流の未検出時にはトランジスタ１１のオンデューティに応じた第２電圧ＶＺ２を生成する一方、逆流電流の検出時には第２電圧ＶＺ２を検出直前の電圧値に保持する第２電圧生成回路に相当する。

上記構成から成るオン時間設定部１５Ｚの動作について、逆流電流の未検出時（連続モード時）と、逆流電流の検出時（軽負荷モード時）とに場合を分けて詳細に説明する。

まず、逆流電流の未検出時（連続モード時）について詳細に説明する。逆流電流の未検出時（連続モード時）には、逆流検出信号Ｓｄｅｔに立下りエッジが生じないので、制御部Ｚ７内の出力信号Ｓ３がローレベルに維持されて、出力信号Ｓ４がハイレベルに維持される。その結果、クロック信号ＰＣＬＫとしてゲート信号Ｇ１がスルー出力されるので、第２電圧保持部Ｚ６ではデューティ電圧Ｖｄと第２電圧ＶＺ２が等しくなるように第２電圧ＶＺ２の生成が行われる。従って、逆流電流の未検出時（連続モード時）には、トランジスタ１１のオンデューティに応じてトランジスタ１１のオン時間Ｔｏｎが設定される。このようなオン時間Ｔｏｎの設定動作は、第２構成例（図４）と基本的に同様である。

次に、逆流電流の検出時（軽負荷モード時）について詳細に説明する。逆流電流の検出時（軽負荷モード時）には、逆流検出信号Ｓｄｅｔに立下りエッジが生じるので、制御部Ｚ７の出力信号Ｓ３がハイレベルに立ち上げられ、出力信号Ｓ４がローレベルにリセットされる。その結果、クロック信号ＰＣＬＫのパルス生成が停止されるので、第２電圧保持部Ｚ６では第２電圧ＶＺ２がパルス停止直前の電圧値に保持される。従って、逆流電流の検出時（軽負荷モード時）には、トランジスタ１１のオン時間Ｔｏｎを逆流検出直前の設定値に保持される。

図１０は、第２電圧保持部Ｚ６が第２電圧ＶＺ２を保持したホールド状態からデューティ電圧Ｖｄに応じた第２電圧ＶＺ２を生成するサンプリング状態に復帰するタイミングを説明するためのタイムチャートであり、上から順番に、コイル電流ＩＬ、出力電流ＩＯＵＴ、ゲート信号Ｇ１、逆流検出信号Ｓｄｅｔ、クロック信号ＣＬＫ及びＰＣＬＫ、デューティ電圧Ｖｄ、並びに、第２電圧ＶＺ２が描写されている。

第２電圧保持部Ｚ６は、ゲート信号Ｇ１のローレベル期間において逆流検出信号Ｓｄｅｔがローレベルに立ち下がらなかった場合、次の周期におけるゲート信号Ｇ１の立上りエッジをトリガとして、デューティ電圧Ｖｄのサンプリング処理（ロジック回路Ｚ６２による比較信号Ｓ１の論理レベル判定処理）を行い、最新のデューティ電圧Ｖｄに応じた第２電圧ＶＺ２を生成する。

例えば、図中の破線Ｐ１で示した状態では、ゲート信号Ｇ１のローレベル期間において逆流検出信号Ｓｄｅｔがローレベルに立ち下がっているので、クロック信号ＰＣＬＫにパルスが生成されず、第２電圧ＶＺ２がそれまでの電圧値に保持される。一方、図中の破線Ｐ２で示した状態では、ゲート信号Ｇ１のローレベル期間において逆流検出信号Ｓｄｅｔがローレベルに立ち下がっていないので、クロック信号ＰＣＬＫにパルスが生成されて、デューティ電圧Ｖｄのサンプリング処理が行われる。

上記で説明したように、第３構成例のオン時間設定部１５Ｚは、第２構成例（図４）をベースとしつつ、逆流電流の未検出時にはトランジスタ１１のオンデューティに応じてトランジスタ１１のオン時間Ｔｏｎを設定する一方、逆流電流の検出時にはトランジスタ１１のオン時間Ｔｏｎを検出直前の設定値に保持する構成とされている。

このような構成とすることにより、第１構成例や第２構成例と同様のメリット（スイッチング周波数の固定化、出力電圧精度やロードレギュレーション特性の向上、セット設計におけるＥＭＩ対策やノイズ対策の容易化、外部端子数の削減など）を損なうことなく、逆流電流検出時のスイッチング停止制御に起因する不具合を解消することが可能となる。

［軽負荷モード時の効率向上］
図１１及び図１２は、それぞれ、軽負荷モード時のスイッチング動作を示すタイムチャートであり、上から順に、出力電流ＩＯＵＴ、コイル電流ＩＬ、逆流検出信号Ｓｄｅｔ、デューティ電圧Ｖｄ及び第２電圧ＶＺ２、出力電圧ＯＵＴ、並びに、スイッチ電圧ＳＷが描写されている。なお、図１１は、第２構成例のオン時間設定部１５Ｙを用いたときに効率が低下する様子を示しており、図１２は、第３構成例のオン時間設定部１５Ｚを用いたときに効率が向上する様子を示している。

先にも述べたように、逆流電流の検出時（軽負荷モード時）にスイッチング動作を停止する第２実施形態のスイッチング電源装置１では、第２構成例のオン時間設定部１５Ｙを採用すると、スイッチング停止時にデューティ電圧Ｖｄ（第２電圧ＶＺ２に相当）が低下してしまうので、オン時間Ｔｏｎが非常に短くなる。このような状態では、１回のスイッチング動作でコイルＬ１に供給されるエネルギが小さくなり、出力電圧ＯＵＴが殆ど持ち上がらなくなるので、出力電圧ＯＵＴを保持するために必要なスイッチング回数が不要に増加して効率が低下しまう（図１１を参照）。

これに対して、第３構成例のオン時間設定部１５Ｚであれば、スイッチング停止時には第２電圧ＶＺ２が逆流検出直前の電圧値に保持されるので、オン時間Ｔｏｎも逆流検出直前の長さに保持される。従って、１回のスイッチング動作でコイルＬ１に供給されるエネルギが大きくなり、出力電圧ＯＵＴを十分に持ち上げることができるので、出力電圧ＯＵＴを保持するために必要なスイッチング回数を減らして効率を向上することが可能となる（図１２を参照）。

［負荷増大時のロードトランジェント向上］
図１３及び図１４は、それぞれ、負荷増大時のロードトランジェント特性を示すタイムチャートであり、上から順に、出力電流ＩＯＵＴ、コイル電流ＩＬ、逆流検出信号Ｓｄｅｔ、デューティ電圧Ｖｄ及び第２電圧ＶＺ２、出力電圧ＯＵＴ、並びに、スイッチ電圧ＳＷが描写されている。なお、図１３は、第２構成例のオン時間設定部１５Ｙを用いたときにロードトランジェント特性が低下する様子を示しており、図１４は、第３構成例のオン時間設定部１５Ｚを用いた時にロードトランジェント特性が向上する様子を示している。

逆流電流の検出時（軽負荷モード時）にスイッチング動作を停止する第２実施形態のスイッチング電源装置１では、第２構成例のオン時間設定部１５Ｙを採用すると、スイッチング停止時にデューティ電圧Ｖｄ（第２電圧ＶＺ２に相当）が低下してしまうので、オン時間Ｔｏｎが非常に短くなる。このような状態では、軽負荷から重負荷への急峻な切り替わり（出力電流ＩＯＵＴの急激な増大）に対応することができないので、出力電圧ＯＵＴに大きなドロップが生じてしまう（図１３を参照）。また、出力電圧ＯＵＴが大きくドロップすると、出力電圧ＯＵＴを目標値まで引き上げるためにスイッチング周波数が大きく上昇するので、ＥＭＩ特性が悪化する原因にもなり得る。

これに対して、第３構成例のオン時間設定部１５Ｚであれば、スイッチング停止時には第２電圧ＶＺ２が逆流検出直前の電圧値に保持されるので、オン時間Ｔｏｎも逆流検出直前の長さに保持される。従って、急激な負荷増大にも速やかに対応することができるので出力電圧ＯＵＴのドロップ幅を大幅に抑制することが可能となる（図１４を参照）。

［オン時間設定部（第４構成例）］
図１５は、オン時間設定部の第４構成例を示す図である。第４構成例のオン時間設定部１５Ｚは、第３構成例（図９）の変形例であり、第２電圧保持部Ｚ６の構成要素として、Ｎチャネル型ＭＯＳ電界効果トランジスタＺ６４とキャパシタＺ６５を含む点に特徴を有している。

トランジスタＺ６４は、クロック信号ＰＣＬＫに応じてデューティ電圧Ｖｄの印加端と第２電圧ＶＺ２の印加端との間を導通／遮断するスイッチに相当する。より具体的に述べると、トランジスタＺ６４は、クロック信号ＰＣＬＫがハイレベルであるときにオンとなり、クロック信号ＰＣＬＫがローレベルであるときにオフとなる。

キャパシタＺ６５は、第２電圧ＶＺ２の印加端と接地端との間に接続されている。トランジスタＺ６４がオンされている間、キャパシタＺ６５はデューティ電圧Ｖｄによって充電され、このデューティ電圧Ｖｄが第２電圧ＶＺ２としてスルー出力される。すなわち、トランジスタＺ６４のオン期間は、デューティ電圧Ｖｄのサンプリング期間に相当する。一方、トランジスタＺ６４がオフされている間、キャパシタＺ６５は、デューティ電圧Ｖｄの印加端から切り離され、その充電電圧（直前のサンプリング期間に充電されたデューティ電圧Ｖｄ）を第２電圧ＶＺ２として出力する。すなわち、トランジスタＺ６４のオフ期間は、第２電圧ＶＺ２（デューティ電圧Ｖｄ）のホールド期間に相当する。

従って、上記構成から成る第２電圧保持部Ｚ６では、クロック信号ＰＣＬＫにパルスが生成されている間、デューティ電圧Ｖｄと第２電圧ＶＺ２が等しくなるように第２電圧ＶＺ２の生成が行われる。一方、クロック信号ＰＣＬＫにパルスが生成されない場合には、デューティ電圧Ｖｄのサンプリング動作が停止されるので、第２電圧ＶＺ２は、クロック信号ＰＣＬＫのパルス生成が停止される直前の電圧値に保持される。

このように、第２電圧保持部Ｚ６は、スイッチＺ６４とキャパシタＺ６５を含み、制御部Ｚ７から入力されるクロック信号ＰＣＬＫに同期してデューティ電圧Ｖｄをサンプル／ホールドすることにより、第２電圧ＶＺ２を生成する構成とされている。当該構成によれば、先出の第３構成例（図９）と同様の作用効果を奏することが可能である。

すなわち、先出の第３構成例（図９）では、デジタル処理によってデューティ電圧Ｖｄのサンプル／ホールド処理を実現していたが、第２電圧保持部Ｚ６の構成はこれに限定されるものではなく、第４構成例（図１５）のように、アナログ処理によってデューティ電圧Ｖｄのサンプル／ホールド処理を実現することも可能である。

＜テレビへの適用＞
図１６は、上記のスイッチング電源装置を搭載したテレビの一構成例を示すブロック図である。また、図１７Ａ〜図１７Ｃは、それぞれ、上記のスイッチング電源装置を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＡは、チューナ部Ａ１と、デコーダ部Ａ２と、表示部Ａ３と、スピーカ部Ａ４と、操作部Ａ５と、インタフェイス部Ａ６と、制御部Ａ７と、電源部Ａ８と、を有する。

チューナ部Ａ１は、テレビＡに外部接続されるアンテナＡ０で受信された受信信号から所望チャンネルの放送信号を選局する。

デコーダ部Ａ２は、チューナＡ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ａ２は、インタフェイス部Ａ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。

表示部Ａ３は、デコーダ部Ａ２で生成された映像信号を映像として出力する。

スピーカ部Ａ４は、デコーダ部Ａ２で生成された音声信号を音声として出力する。

操作部Ａ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ａ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。

インタフェイス部Ａ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。

制御部Ａ７は、上記各部Ａ１〜Ａ６の動作を統括的に制御する。制御部Ａ７としては、ＣＰＵ［central processing unit］などを用いることができる。

電源部Ａ８は、上記各部Ａ１〜Ａ７に電力供給を行う。電源部Ａ８としては、先述のスイッチング電源装置１を好適に用いることができる。

＜その他の変形例＞
なお、上記実施形態では、同期整流方式の降圧型スイッチング電源装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、スイッチング駆動方式として非同期整流方式を採用してもよいし、また、スイッチング電源装置の出力段を昇圧型や昇降圧型としても構わない。

このように、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明に係るスイッチング電源装置は、液晶ディスプレイ、プラズマディスプレイ、ＢＤレコーダ／プレーヤ、セットトップボックスなど、種々の電子機器に搭載される電源として利用することが可能である。

１ スイッチング電源装置
１０ 半導体装置（スイッチング電源ＩＣ）
１１ Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
１２ Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
１３ ドライバ
１３１、１３２ ドライバ部
１３３ ＡＮＤゲート
１３４ Ｄフリップフロップ
１４ ＳＲフリップフロップ
１５（１５Ｘ、１５Ｙ、１５Ｚ） オン時間設定部
１６ コンパレータ
１７ 基準電圧生成部
１８ リップルインジェクション部
１９ 逆流検出部
１９１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１９２、１９３ 抵抗
１９４ コンパレータ
１９５ インバータ
Ｌ１ インダクタ
Ｒ１、Ｒ２ 抵抗
Ｃ１ キャパシタ
Ｔ１〜Ｔ４ 外部端子
Ｘ１ 電圧／電流変換部
Ｙ１、Ｚ１ 定電流源
Ｘ２、Ｙ２、Ｚ２ キャパシタ
Ｘ３、Ｙ３、Ｚ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｘ４、Ｙ４、Ｚ４ コンパレータ
Ｘ５、Ｘ６ 抵抗
Ｙ５ レベルシフタ
Ｙ６ バッファ
Ｙ７、Ｚ５ フィルタ（ＣＲフィルタ）
Ｚ５１〜Ｚ５３ 抵抗
Ｚ５４、Ｚ５５ キャパシタ
Ｚ６ 第２電圧保持部
Ｚ６１ 比較回路
Ｚ６２ ロジック回路
Ｚ６３ デジタル／アナログ変換回路
Ｚ６４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｚ６５ キャパシタ
Ｚ７ 制御部
Ｚ７１、Ｚ７２ Ｄフリップフロップ
Ｚ７３ ＡＮＤゲート
Ａ テレビ
Ａ０ アンテナ
Ａ１ チューナ部
Ａ２ デコーダ部
Ａ３ 表示部
Ａ４ スピーカ部
Ａ５ 操作部
Ａ６ インタフェイス部
Ａ７ 制御部
Ａ８ 電源部

Claims (11)

1. 帰還電圧と基準電圧の比較結果に応じてスイッチ素子のオン／オフ制御を行うことにより入力電圧から出力電圧を生成する非線形制御方式のスイッチング制御部と、
   前記スイッチ素子への逆流電流を検出して前記スイッチ素子を強制的にオフさせる逆流電流検出部と、
   前記逆流電流の未検出時には前記スイッチ素子のデューティに応じて前記スイッチ素子のオン時間を設定する一方、前記逆流電流の検出時には前記スイッチ素子のオン時間を検出直前の設定値に保持するオン時間設定部と、
   を有することを特徴とするスイッチング電源装置。
2. 前記オン時間設定部は、
   キャパシタの充放電動作に応じた第１電圧を生成する第１電圧生成回路と、
   前記逆流電流の未検出時には前記スイッチ素子のデューティに応じた第２電圧を生成する一方、前記逆流電流の検出時には前記第２電圧を検出直前の電圧値に保持する第２電圧生成回路と、
   前記第１電圧と前記第２電圧を比較して第１制御信号を生成する第１コンパレータと、
   を含むことを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記第１電圧生成回路は、
   前記入力電圧に依存しない一定の充電電流を生成する定電流源と、
   前記定電流源に接続されたキャパシタと、
   前記スイッチ素子のオン／オフ制御に応じて前記キャパシタの充放電を切り替える充放電スイッチと、
   を含むことを特徴とする請求項２に記載のスイッチング電源装置。
4. 前記第２電圧生成回路は、
   前記スイッチ素子をオン／オフするためのスイッチ制御信号を平滑してデューティ電圧を生成するフィルタと、
   前記逆流電流の未検出時には前記デューティ電圧を前記第２電圧として出力する一方、前逆流電流の検出時には前記第２電圧を検出直前の電圧値に保持する第２電圧保持部と、
   前記逆流電流検出部の検出結果に応じて前記第２電圧保持部を制御する制御部と、
   を含むことを特徴とする請求項２または請求項３に記載のスイッチング電源装置。
5. 前記第２電圧保持部は、
   前記デューティ電圧と前記第２電圧を比較して比較信号を生成する比較回路と、
   前記制御部から入力されるクロック信号に同期しながら前記比較信号の論理レベルを判定してデジタル出力信号のビット値を増減するロジック回路と、
   前記デジタル出力信号をアナログ変換して前記第２電圧を生成するデジタル／アナログ変換回路と、
   を含むことを特徴とする請求項４に記載のスイッチング電源装置。
6. 前記第２電圧保持部は、スイッチとキャパシタを含み、前記制御部から入力されるクロック信号に同期して前記デューティ電圧をサンプル／ホールドすることにより前記第２電圧を生成することを特徴とする請求項４に記載のスイッチング電源装置。
7. 前記フィルタは、抵抗とキャパシタから成るＣＲフィルタ回路を含むことを特徴とする請求項４〜請求項６のいずれか一項に記載のスイッチング電源装置。
8. 前記フィルタは、前記ＣＲフィルタ回路を形成する第１抵抗と共に分圧回路を形成する第２抵抗を含み、前記第１抵抗と前記第２抵抗との接続ノードを入力端または出力端とすることを特徴とする請求項７に記載のスイッチング電源装置。
9. 前記スイッチング制御部は、
   前記出力電圧を分圧して前記帰還電圧を生成する帰還電圧生成部と、
   前記基準電圧を生成する基準電圧生成部と、
   前記帰還電圧と前記基準電圧を比較して第２制御信号を生成する第２コンパレータと、
   前記第１制御信号と前記第２制御信号に応じて出力信号の論理レベルが切り替わるフリップフロップと、
   前記フリップフロップの出力信号に応じて前記スイッチ素子のオン／オフ制御を行うドライバと、
   を含むことを特徴とする請求項２〜請求項８のいずれか一項に記載のスイッチング電源装置。
10. 前記スイッチング制御部は、前記基準電圧にリップル成分を注入するリップルインジェクション部をさらに含むことを特徴とする請求項９に記載のスイッチング電源装置。
11. 受信信号から所望チャンネルの放送信号を選局するチューナ部と、
    前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、
    前記映像信号を映像として出力する表示部と、
    前記音声信号を音声として出力するスピーカ部と、
    ユーザ操作を受け付ける操作部と、
    外部入力信号を受け付けるインタフェイス部と、
    上記各部の動作を統括的に制御する制御部と、
    上記各部に電力供給を行う電源部と、
    を有し、
    前記電源部は、請求項１〜請求項１０のいずれか一項に記載のスイッチング電源装置を含むことを特徴とするテレビ。

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