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JP6454716B2 - 高抵抗率ｓｏｉウエハおよびその製造方法 - Google Patents

高抵抗率ｓｏｉウエハおよびその製造方法 Download PDF

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Description

（関連出願の相互参照）
この出願は、２０１４年１月２３日に出願された米国特許出願（61/930,507)の優先権を主張する。同出願の内容は、参照により、全体として本明細書に組み込まれる。
本発明は、概して、半導体ウエハの製造分野に関する。より具体的に言うと、本発明は、半導体オンインシュレータ（例えばシリコンオンインシュレータ）構造を形成する方法に関し、特に、埋め込み酸化物層に近い領域での反転層の形成に抵抗する支持ウエハを製造する方法に関するものである。前記支持ウエハは、半導体オンインシュレータ構造の製造において有用である。
一般的に、半導体ウエハは、単結晶インゴット（例えばシリコンインゴット）から準備され、トリミングおよび研磨され、後段の工程でウエハの向きを正しく合わせるためのフラットまたはノッチが１つ以上設けられている。インゴットは、続いて個々のウエハに切り出される。ここでは、シリコンから作られる半導体ウエハについて言及しているが、他の材料、例えばゲルマニウム、シリコンカーバイド、シリコンゲルマニウムまたはヒ化ガリウムなどの材料を用いて半導体ウエハを準備してもよい。
複合層構造（コンポジット層構造）を準備する際、半導体ウエハ（例えばシリコンウエハ）を用いることがある。一般的に、複合層構造（例えば、半導体オンインシュレータ、具体的にはシリコンオンインシュレータ（ＳＯＩ）構造）は、支持ウエハまたは支持層、デバイス層、および、支持層とデバイス層との間に設けられた絶縁膜（すなわち誘電体膜、通常は酸化物層）とを備えている。一般的に、デバイス層の厚さは約０．０１マイクロメートル以上約２０マイクロメートル以下であり、例えば約０．０５マイクロメートル以上約２０マイクロメートル以下である。一般的に、複合層構造、例えばシリコンオンインシュレータ（ＳＯＩ）やシリコンオンサファイア（ＳＯＳ）、シリコンオンクォーツでは、２つのウエハを接触させ、熱処理を施して接合を強くする。
熱アニールの後、接合構造では、更なる処理を経て、ドナーウエハの大部分が除去され、層転写が行われる。例えば、バックエッチＳＯＩ（すなわちＢＥＳＯＩ）とも称されることも多い、ウエハを薄厚化する技術（例えばエッチングや研磨）を用いてもよい。このとき、シリコンウエハは、キャリアウエハに接合され、キャリアウエハの上にシリコンの薄い層のみが残るまでゆっくりエッチング除去される。米国特許第5,189,500号明細書を参照されたい（同文献は、参照により、全体として本明細書に組み込まれる）。この方法では、時間と費用がかかり、基板の一方が消耗し、さらに、一般的に、厚さ数ミクロン未満の層について厚さの均一性を適切に得ることができない。
層転写を行う他の一般的な方法では、水素注入と、その後の熱誘導層分割とを利用する。粒子（例えば、水素原子、および、水素原子とヘリウム原子との組合せ）が、ドナーウエハのおもて面から所定の深さの位置に注入される。注入された粒子は、埋め込まれた所定の深さの位置で、ドナーウエハに劈開面を形成する。ドナーウエハの表面は洗浄され、注入プロセス中にウエハに堆積した有機化合物が除去される。
次に、ドナーウエハのおもて面がキャリアウエハに接合され、親水性接合プロセスを通じて接合ウエハが形成される。ドナーウエハおよび／またはキャリアウエハは、接合の前に、ウエハの表面を例えば酸素または窒素を含有するプラズマに曝露することにより、活性化させる。プラズマへの曝露により、しばしば表面活性化とも称されるプロセス中に表面構造が改変され、当該活性化プロセスによりドナーウエハとキャリアウエハの一方または両方が親水性となる。次に、ドナーウエハとキャリアウエハはともに押圧され、両者は接合される。この接合の力は比較的弱く、更なる処理を施す前に強化しておく必要がある。
あるプロセスでは、ドナーウエハとキャリアウエハ（すなわち接合ウエハ）は、接合された一対のウエハを加熱またはアニールすることにより、強化される。あるプロセスでは、ウエハの接合は、例えば約３００℃以上５００℃以下のような低温で行われる。あるプロセスでは、ウエハの接合は、例えば約８００℃以上１１００℃以下のような高温で行われる。高温の場合、ドナーウエハとキャリアウエハの隣接する表面の間に共有結合が形成され、これによりドナーウエハとキャリアウエハとの接合が強化される。接合ウエハの加熱またはアニールと同時に、先にドナーウエハに注入された粒子により、劈開面が弱くなる。
次に、接合したウエハから、劈開面に沿って、ドナーウエハの一部が分離され（すなわち劈開され）、ＳＯＩウエハが形成される。劈開は、接合したウエハを所定の治具内に配置することにより実行されることがある。当該治具は、接合したウエハの両面に対して垂直な方向に機械的な力を加え、接合したウエハからドナーウエハの一部を引き離すものである。ある方法では、吸着カップを利用して、機械的な力が加えられる。ドナーウエハの一部の分離は、接合ウエハの劈開面のエッジに楔を打ちこんで、劈開面に沿ってクラックを進展させることにより開始される。吸着カップにより機械的な力が加えられると、接合ウエハからドナーウエハの一部が引き離され、ＳＯＩウエハが形成される。
他の方法では、接合された一対のウエハが所定時間、高温環境に曝露され、ドナーウエハの一部が接合ウエハから分離されることがある。高温環境に曝露されることにより、劈開面に沿ってクラックが生じて進展し、これによりドナーウエハの一部が分離される。この方法によれば、転写層の均一性が向上し、ドナーウエハの再利用が可能になる。しかし、この方法では、通常、注入が行われて接合された一対のウエハを約５００℃で加熱する必要がある。
ＲＦ関連デバイス（例えばアンテナスイッチ）のために高抵抗率半導体オンインシュレータ（例えば、シリコンオンインシュレータ）を利用することにより、コストと集積性の観点で、従来技術による基板に対する利点が得られる。寄生電力損失を低減させ、導電性基板を高周波用途で用いる場合に生じる高調波歪みを最小化するために、抵抗率の高い基板ウエハを用いることが必要である（十分条件ではない）。したがって、ＲＦデバイス用の支持ウエハの抵抗率は、５０Ｏｈｍ−ｃｍ以上、より一般的には約５００Ｏｈｍ−ｃｍより大きい。非常に抵抗率の高い半導体基板（例えばシリコンウエハ）では、ＢＯＸと支持基板との界面で導電性の高い電荷反転層や電荷蓄積層が形成されやすく、これにより基板の有効抵抗率が低下し、寄生電力損失が生じるとともに、デバイスをＲＦ周波数で動作させる場合にデバイスの非線形性が生じる。図１を参照すると、Ｐ型支持基板２と、正電荷６を有する埋め込み酸化物層４と、シリコンデバイス層８とを備えた高抵抗率シリコンオンインシュレータ構造１が示されている。正電荷６を有する埋め込み酸化物層４とＰ型支持基板２との界面に、Ｎ型反転層１０が形成される。これら反転層／蓄積層１０は、ＢＯＸの固定電荷、酸化膜トラップ電荷、界面トラップ電荷、およびデバイスに印可されたＤＣバイアスに起因するものである可能性がある。
表面に非常に近い領域であっても基板の高抵抗率が維持されるように、誘導されたいずれかの反転層（または蓄積層）中で電荷を捕捉するための方法が開発されている。高抵抗率支持基板と埋め込み酸化膜（ＢＯＸ）との間に電荷トラップ層（ＣＴＬ）を設けることにより、ＳＯＩウエハを用いて製造したＲＦデバイスの性能が向上することが知られている。こうした捕捉性の高い界面層を形成する方法が複数提案されている。例えば、ＲＦデバイス用途で電荷トラップ層を有する半導体オンインシュレータ（例えばシリコンオンインシュレータ、すなわちＳＯＩ)を形成する方法の１つは、抵抗率の高いシリコン基板の上にアンドープ（ドープされていない）多結晶シリコン膜を堆積させるステップと、酸化物およびその上に設けられたシリコン層の積層体を形成するステップとに基づくものである。多結晶シリコン層は、シリコン基板と埋め込み酸化物層との間で欠陥の多い層として機能する。図２を参照すると、高抵抗率基板２２と、埋め込み酸化物層２４と、シリコンデバイス層２６とを備えたシリコンオンインシュレータ構造２０が図示されている。シリコンオンインシュレータ構造２０において高抵抗率基板２２と埋め込み酸化物層２４との間に設けられたトラップリッチ層２８（例えば多結晶シリコン膜）が電荷トラップ層として用いられる。他の方法では、重イオンが注入されて、表面付近にダメージ層が形成される。上側のシリコン層２６には、デバイス（例えば高周波デバイス）が形成される。
学術研究では、酸化膜と基板との間に多結晶シリコン層を設けることにより、デバイスの分離性が改善すること、伝送ラインの損失が低減すること、および高調波歪みが低減することが示されている。例えば、以下の文献を参照。
・Ｈ． Ｓ． Ｇａｍｂｌｅ， ｅｔ ａｌ．“Ｌｏｗ−ｌｏｓｓ ＣＰＷ ｌｉｎｅｓ ｏｎ ｓｕｒｆａｃｅ ｓｔａｂｉｌｉｚｅｄ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ｓｉｌｉｃｏｎ，” Ｍｉｃｒｏｗａｖｅ Ｇｕｉｄｅｄ Ｗａｖｅ Ｌｅｔｔ．， ９（１０）， ｐｐ． ３９５−３９７， １９９９
・Ｄ． Ｌｅｄｅｒｅｒ， Ｒ． Ｌｏｂｅｔ ａｎｄ Ｊ．−Ｐ． Ｒａｓｋｉｎ， “Ｅｎｈａｎｃｅｄ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ＳＯＩ ｗａｆｅｒｓ ｆｏｒ ＲＦ ａｐｐｌｉｃａｔｉｏｎｓ，” ＩＥＥＥ Ｉｎｔｌ． ＳＯＩ Ｃｏｎｆ．， ｐｐ． ４６−４７， ２００４
・Ｄ． Ｌｅｄｅｒｅｒ ａｎｄ Ｊ．−Ｐ． Ｒａｓｋｉｎ， “Ｎｅｗ ｓｕｂｓｔｒａｔｅ ｐａｓｓｉｖａｔｉｏｎ ｍｅｔｈｏｄ ｄｅｄｉｃａｔｅｄ ｔｏ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ＳＯＩ ｗａｆｅｒ ｆａｂｒｉｃａｔｉｏｎ ｗｉｔｈ ｉｎｃｒｅａｓｅｄ ｓｕｂｓｔｒａｔｅ ｒｅｓｉｓｔｉｖｉｔｙ，” ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ２６， ｎｏ． １１， ｐｐ．８０５−８０７， ２００５
・Ｄ． Ｌｅｄｅｒｅｒ， Ｂ． Ａｓｐａｒ， Ｃ． Ｌａｇｈａｅ ａｎｄ Ｊ．−Ｐ． Ｒａｓｋｉｎ， “Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＲＦ ｐａｓｓｉｖｅ ｓｔｒｕｃｔｕｒｅｓ ａｎｄ ＳＯＩ ＭＯＳＦＥＴｓ ｔｒａｎｓｆｅｒｒｅｄ ｏｎ ａ ｐａｓｓｉｖａｔｅｄ ＨＲ ＳＯＩ ｓｕｂｓｔｒａｔｅ，” ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ． ２９−３０， ２００６
・Ｄａｎｉｅｌ Ｃ． Ｋｅｒｒｅｔ ａｌ． “Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｏｆ ＲＦ ｈａｒｍｏｎｉｃ ｄｉｓｔｏｒｔｉｏｎ ｏｎ Ｓｉ ｓｕｂｓｔｒａｔｅｓ ａｎｄ ｉｔｓ ｒｅｄｕｃｔｉｏｎ ｕｓｉｎｇ ａ ｔｒａｐ−ｒｉｃｈ ｌａｙｅｒ”， Ｓｉｌｉｃｏｎ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｉｎ ＲＦ Ｓｙｓｔｅｍｓ， ２００８． ＳｉＲＦ ２００８ （ＩＥＥＥ Ｔｏｐｉｃａｌ Ｍｅｅｔｉｎｇ）， ｐｐ． １５１−１５４， ２００８
実際のところ、多結晶シリコン層の電荷トラップ層としての有効性は、高度なＳＯＩ ＲＦデバイスについて性能の目標を達成するためには十分ではない。ある例では、ＣＴＬはデバイスの特性を悪化させることがある。
簡潔に言うと、本発明は、
単結晶半導体支持基板と、
中間半導体層と、
半導体酸化物層とを備えた単結晶半導体支持構造であって、
前記単結晶半導体支持基板は、略平行な２つの主面であるおもて面および裏面と、該おもて面と裏面とをつなぐ周縁部と、該おもて面と裏面との間の中央平面とを有し、Ｐ型ドーパントを含み、５０Ｏｈｍ−ｃｍの最低抵抗率を有し、
前記中間半導体層は、
前記単結晶半導体支持基板よりも電子親和力が小さく、
多結晶構造、アモルファス構造、ナノ結晶構造または単結晶構造を有し、
Ｓｉ１−ｘＧｅｘ、Ｓｉ１−ｘＣｘ、Ｓｉ１−ｘ−ｙＧｅｘＳｎｙ、Ｓｉ１−ｘ−ｙ−ｚＧｅｘＳｎｙＣｚ、Ｇｅ１−ｘＳｎｘ、ＩＩＩＡ族窒化物、金属酸化物およびこれらの任意の組合せから成る群から選択される材料を含み、ｘ、ｙおよびｚはモル比を表し、それぞれ０以上１以下の値をとる、
単結晶半導体支持構造に関する。
さらに、本発明は、
半導体オンインシュレータデバイスの製造において単結晶半導体支持ウエハを準備する方法であって、
前記単結晶半導体支持ウエハは、略平行な２つの主面であるおもて面および裏面と、該おもて面と裏面とをつなぐ周縁部と、該おもて面と裏面との間の中央平面とを有し、かつ、５０Ｏｈｍ−ｃｍ（Ω・ｃｍ、オームセンチメートル）の最低抵抗率を有し、
前記方法は、
中間半導体層を形成するステップと、
前記中間半導体層に界面接触する半導体酸化物層を形成するステップとを含み、
前記中間半導体層は、
前記単結晶半導体支持基板よりも電子親和力が小さく、
多結晶構造、アモルファス構造、ナノ結晶構造または単結晶構造を有し、
Ｓｉ１−ｘＧｅｘ、Ｓｉ１−ｘＣｘ、Ｓｉ１−ｘ−ｙＧｅｘＳｎｙ、Ｓｉ１−ｘ−ｙ−ｚＧｅｘＳｎｙＣｚ、Ｇｅ１−ｘＳｎｘ、ＩＩＩＡ族窒化物、金属酸化物およびこれらの任意の組合せから成る群から選択される材料を含み、ｘ、ｙおよびｚはモル比を表し、それぞれ０以上１以下の値をとる、
方法に関する。
さらに、本発明は、
シリコンオンインシュレータ構造を準備する方法であって、
単結晶半導体支持構造の露出したおもて面層と単結晶シリコンドナーウエハの露出したおもて面酸化層とを接合するステップを含み、
前記単結晶半導体支持構造は、
（ａ）単結晶半導体支持基板と、
（ｂ）中間半導体層と、
（ｃ）半導体酸化物層とを備え、
前記（ａ）単結晶半導体支持基板は、略平行な２つの主面であるおもて面および裏面と、該おもて面と裏面とをつなぐ周縁部と、該おもて面と裏面との間の中央平面とを有し、Ｐ型ドーパントを含み、５０Ｏｈｍ−ｃｍの最低抵抗率を有し、
前記（ｂ）中間半導体層は、
前記単結晶半導体支持基板よりも電子親和力が小さく、
多結晶構造、アモルファス構造、ナノ結晶構造または単結晶構造を有し、
Ｓｉ１−ｘＧｅｘ、Ｓｉ１−ｘＣｘ、Ｓｉ１−ｘ−ｙＧｅｘＳｎｙ、Ｓｉ１−ｘ−ｙ−ｚＧｅｘＳｎｙＣｚ、Ｇｅ１−ｘＳｎｘ、ＩＩＩＡ族窒化物、金属酸化物およびこれらの任意の組合せから成る群から選択される材料を含み、ｘ、ｙおよびｚはモル比を表し、それぞれ０以上１以下の値をとり、
前記単結晶シリコンドナーウエハは、略平行な２つの主面であるおもて面および裏面と、該おもて面と裏面とをつなぐ周縁部と、該おもて面と裏面との間の中央平面とを有し、かつ、劈開面を有する、
方法に関する。
本発明の他の目的と特徴の一部については明らかであり、また一部については以下で説明する。
従来技術によるシリコンオンインシュレータウエハを示しており、埋め込み酸化物層とＰ型支持基板との界面にＮ型反転層が形成されている。 従来技術によるシリコンオンインシュレータウエハを示しており、高抵抗率基板と埋め込み酸化物層との間に設けられたトラップリッチ層が備えられている。 本発明に係るシリコンオンインシュレータウエハを示しており、埋め込み酸化物層と支持基板との界面にはＮ型反転層が形成されていない。 従来技術による支持ウエハの、ＢＯＸ形成前のエネルギーバンド図である。 従来技術による支持ウエハの、ＢＯＸ形成後のエネルギーバンド図である。 本発明に係る支持ウエハの、ＢＯＸ形成前のエネルギーバンド図である。 本発明に係る支持ウエハの、ＢＯＸ形成後のエネルギーバンド図である。
本発明によれば、単結晶半導体支持構造と、誘電体層（一般的に、埋め込み酸化物層、またはＢＯＸと称される）と、デバイス層とを備えた半導体オンインシュレータウエハを設計および製造する方法が提供される。支持基板よりも電子親和力が小さい中間半導体層を備えた単結晶半導体支持構造（例えば単結晶半導体支持ウエハ）が設けられる。中間半導体層は、埋め込み酸化物層と支持基板との界面の位置またはその近傍に設けられる。電子親和力が小さい中間半導体層を備えた単結晶半導体支持構造は、半導体オンインシュレータ（例えば、シリコンオンインシュレータ）構造の製造において有用である。本発明によれば、単結晶半導体支持構造（例えばウエハ）における電子親和力が小さい中間半導体層は、埋め込み酸化物層と支持基板との界面またはその近傍に形成される。有利には、本発明の方法では、単結晶半導体支持構造における埋め込み酸化物層と支持基板との界面の領域で、電荷反転に対する抵抗性を向上させるのに有効な、電子親和力が小さい中間半導体層が提供される。
高抵抗率半導体オンインシュレータ（ＨＲ−ＳＯＩ、例えば高抵抗率シリコンオンインシュレータ）を用いたＲＦデバイスの性能の低下につながる大きな要因は、埋め込み酸化物層（ＢＯＸ）との界面に位置するＳＯＩ Ｐ型支持構造の表面に形成されるＮ型反転層である。反転層が誘起されると、ＢＯＸ中の正電荷が中性化される。これは、通常、シリコンや他の半導体の上に酸化物を設けた場合には、避けられない。図１を参照すると、従来技術によるシリコンオンインシュレータウエハ１を示しており、埋め込み酸化物層４とＰ型支持基板２との界面にＮ型反転層１０が形成されている。本発明は、ＲＦデバイスで用いられ、支持基板における埋め込み酸化物層との界面またはその近傍の領域での反転に対する抵抗性が向上した、高抵抗率半導体オンインシュレータ構造（例えば、高抵抗率シリコンオンインシュレータ構造）を製造する方法を提供する。本発明のＨＲ−ＳＯＩ構造は、支持基板とＢＯＸとの間に中間半導体層が設けられた支持構造を有する。中間半導体層は、支持基板よりも電子親和力が小さい半導体材料で作られている。電子親和力は、伝導帯の底から真空準位まで電子を移動させるために必要なエネルギーである。図３を参照すると、本発明に係るシリコンオンインシュレータウエハを示しており、埋め込み酸化物層と支持基板との界面にはＮ型反転層が形成されていない。図３を参照すると、本発明に従って、支持基板３２と、正電荷３６を有する埋め込み酸化物層３４と、シリコンデバイス層３８とを備え、埋め込み酸化物層と支持基板との界面にＮ型反転層が形成されていないシリコンオンインシュレータ構造３０が図示されている。逆に、シリコンオンインシュレータ構造３０は、電子親和力が支持基板よりも小さい、非反転中間半導体層４０を備えている。支持基板よりも電子親和力が小さい中間半導体層４０は、Ｎ型反転層の形成を阻止しうる。
従来技術によるＰ型支持基板にＮ型反転層が形成される理由は、図４と図５のエネルギーバンド図に示されている。図４は、ＢＯＸ形成前の典型的なＰ型支持ウエハのエネルギーバンド図を示す。図５は、ＢＯＸ形成後の典型的なＰ型支持ウエハのエネルギーバンド図を示す。図４に示すように、従来技術によるＰ型シリコンウエハでは、伝導帯と価電子帯は空である。シリコン酸化物層の堆積後、正電荷（一般的には、本来的に存在する）を負電荷により中性化する必要がある。それゆえ、基板中の電子キャリア（負電荷）は、ＢＯＸ界面に引き付けられてそこで蓄積される。したがって、基板の界面層は、Ｐ型基板の大部分とは反対に、電子で満たされる。図５に示しているように、ＢＯＸ中の正電荷により、ＢＯＸに接する表面で、シリコンの価電子帯と伝導帯のベンディングが生じる。したがって、小数の可動キャリアである負電荷（電子）が表面に現れる。電子は、反転層と称される界面導電層を形成する。
本発明の方法では、埋め込み酸化物層と支持基板との界面またはその近傍に、中間半導体層を有する単結晶半導体支持構造が形成される。中間半導体層の電子親和力は、支持基板よりも小さい。中間半導体層は、支持構造の機能を、ＢＯＸ界面の近傍でのＮ型反転層の形成に抵抗するように向上させる。中間半導体層は、支持基板（通常はＰ型基板である）よりも大きい電子のエネルギーを有するように設計される。支持基板とＢＯＸとの界面またはその近傍に、電子のエネルギーの高い半導体層を形成することにより、高抵抗率基板からＢＯＸ界面へ向かう可動電荷である電子の引力が低下する。別の言い方をすると、ＢＯＸ中の正電荷は、基本的に動かない（または可動性が低い）、中間半導体層内に存在する負の電荷を帯びたイオンにより中性化される。例えば、中間半導体層がＳｉＧｅ層を含む場合、電荷が中性化された動かない原子は、ＳｉＧｅの結晶ネットワークにおいてＳｉイオンまたはＧｅイオンを含む。本発明の支持基板で得られる半導体層の反転阻止効果のメカニズムを図６と図７に示している。図６は、本発明に係る支持ウエハの、ＢＯＸ形成前のエネルギーバンド図である。図６には、中間半導体層の改善されたＰ型特性が示されている。これは、フェルミレベルと比較した伝導帯と価電子帯の相対位置から見て取れる。図７は、本発明に係る支持ウエハの、ＢＯＸ形成後のエネルギーバンド図である。中間半導体層は、価電子帯と伝導帯の位置を変更する。その結果、ＢＯＸ形成後であっても、これらのバンドは、ＢＯＸ近くの空乏層においても有効にＰ型特性を保持する（Ｅｃ−Ｅｆ＞Ｅｆ−Ｅｖ）。
図３を参照して、本発明で用いる基板は、単結晶半導体支持基板（例えば単結晶半導体支持ウエハ）３２である。概して、単結晶半導体支持基板３２は、略平行な２つの主面を有する。略平行な主面の一方は基板３２のおもて面であり、略平行な主面の他方は基板３２の裏面である。基板３２は、おもて面と裏面とをつなぐ周縁部と、おもて面と裏面との間の中央平面とを有する。基板３２は、中央平面に対して垂直な仮想中心軸と、仮想中心軸から周縁部に延びる径方向長さとをさらに有する。さらに、半導体基板（例えばシリコンウエハ）は、通常、あるＴＴＶ（total thickness variation：全厚さ変動）、ワープ(warp)およびバウ(bow)を有しているので、おもて面のあらゆる点と裏面のあらゆる点との間の中点（中心）は、所定の面内に正確には入らないことがある。ただし、実際問題として、ＴＴＶ、ワープ、バウの値は通常は十分に小さく、前記中点は、おもて面と裏面からほぼ等距離の位置にある仮想中央平面内にほぼ入るということができる。本発明の方法では、半導体オンインシュレータ構造３０の製造において、デバイス層３８は、概して、単結晶半導体ドナー基板（図示せず）から得られる。ある実施形態では、ドナー基板は、本明細書で説明するいずれの操作も行う前の支持基板３２と実質的に同一であってもよい。すなわち、ドナー基板と支持基板３２は、同じ材料を含み、同じ全体寸法を有していてもよい。ある実施形態では、支持基板３２とドナー基板は、例えばサファイアオンインシュレータの形成において、異なる材料を含んでいてもよい。
本明細書で説明しているいずれの操作も行う前に、支持基板３２（およびドナー基板）のおもて面と裏面は実質的に同一であってもよい。表面を「おもて面」または「裏面」と称しているのは、単に便宜的に本発明の方法の操作を施す面を区別するためである。本発明では、単結晶半導体支持基板３２（例えば単結晶シリコン支持ウエハ）の「おもて面」は、基板の主面であって接合構造（結合構造）３０の内面（内側の面）となる面を指す。本発明の方法では、中間半導体層４０は、単結晶半導体支持基板３２のおもて面に設けられる。したがって、単結晶半導体支持基板３２（例えば支持ウエハ）の「裏面」は、基板の主面であって接合構造の外面（外側の面）となる面を指す。同様に、単結晶半導体ドナー基板（例えば単結晶シリコンドナー基板）の「おもて面」は、単結晶半導体ドナー基板の主面であって接合構造３０の内面となる面を指し、単結晶半導体ドナー基板（例えば単結晶シリコンドナーウエハ）の「裏面」は、単結晶半導体ドナー基板の主面であって接合構造の外面となる面を指す。ドナー基板のおもて面は、最終の半導体オンインシュレータ構造３０において内側誘電体層３４となる誘電体層（例えば酸化物層）を含んでいてもよい。
単結晶半導体支持基板と単結晶半導体ドナー基板は、単結晶半導体ウエハであってもよい。好ましい実施形態では、半導体ウエハは、シリコン、シリコンカーバイド、サファイア、窒化アルミニウム、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、インジウムガリウムヒ素、ゲルマニウムおよびこれらの組合せから成る群から選択された半導体材料を含む。支持基板３２およびデバイス層３８は、同じ半導体材料を含んでもよいし、異なる半導体材料を含んでいてもよい。この点、ＳＯＩ基板３０は、例えば、シリコンオンインシュレータ、サファイアオンインシュレータ、窒化アルミニウムオンインシュレータ、および他の組合せであってもよい。単結晶半導体ウエハ（例えば、本発明の単結晶シリコン支持ウエハと単結晶シリコンドナーウエハ）の公称直径（呼び径）は、通常、約１５０ｎｍ以上、約２００ｎｍ以上、約２５０ｎｍ以上、約３００ｎｍ以上、約４００ｎｍ以上、約４５０ｎｍ以上またはそれ以上である。ウエハの厚さは、約２５０マイクロメートル以上約１５００マイクロメートル以下であってもよく、好ましくは、約５００マイクロメートル以上約１０００マイクロメートル以下である。
ある好ましい実施形態では、単結晶半導体ウエハは、従来のチョクラルスキー結晶成長法またはフローティングゾーン成長法により成長した単結晶シリコンインゴットから切り出された単結晶シリコンウエハを含む。これらの方法、および、標準的なシリコンのスライシング、ラッピング、エッチングおよびポリッシング技術が、例えばF. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989, and Silicon Chemical Etching, (J. Grabmaier ed.) Springer-Verlag, N.Y., 1982に開示されている（同文献は、参照により本明細書に組み込まれる）。好ましくは、ウエハは、当業者に知られた標準の方法により、研磨され且つ洗浄される。例えば、Ｗ．Ｃ． Ｏ’Ｍａｒａ ｅｔ ａｌ．， Ｈａｎｄｂｏｏｋ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇｙ， Ｎｏｙｅｓ Ｐｕｂｌｉｃａｔｉｏｎｓを参照されたい。必要に応じて、ウエハは、例えば標準のＳＣ１／ＳＣ２溶液中で洗浄できる。ある実施形態では、本発明の単結晶シリコンウエハは、従来のチョクラルスキー（「Ｃｚ」）結晶成長法に従って成長した単結晶インゴットから切り出された単結晶シリコンウエハであり、公称直径（呼び径）は、通常、約１５０ｎｍ以上、約２００ｎｍ以上、約２５０ｎｍ以上、約３００ｎｍ以上、約４００ｎｍ以上、約４５０ｎｍ以上またはそれ以上である。好ましくは、単結晶シリコン支持ウエハと単結晶シリコンドナーウエハの両方に、鏡面研磨により、表面欠陥（擦り傷や大粒子など）のないおもて面仕上げが施される。ウエハの厚さは、約２５０マイクロメートル以上約１５００マイクロメートル以下であってもよく、好ましくは、約５００マイクロメートル以上約１０００マイクロメートル以下である。ある具体的な実施形態では、ウエハの厚さは約７２５マイクロメートルであってもよい。
ある実施形態では、単結晶半導体ウエハ（すなわち、支持ウエハとドナーウエハ）は、チョクラルスキー成長法により一般的に得られる濃度の格子間酸素を含む。ある実施形態では、半導体ウエハは、約１ＰＰＭＡ以上約３０ＰＰＭＡ以下、例えば約４ＰＰＭＡ以上約１８ＰＰＭＡ以下の濃度で酸素を含む。ある実施形態では、半導体ウエハは、約１０ＰＰＭＡ以上約３５ＰＰＭＡ以下の濃度で酸素を含む。格子間酸素は、SEMI MF 1188-1105に従って測定してもよい。
ある実施形態では、半導体支持基板（例えば単結晶半導体支持基板、一例では単結晶シリコン支持ウエハ）の最低バルク抵抗率は、比較的高い。高抵抗率ウエハは、一般的に、チョクラルスキー法またはフローティングゾーン法により成長した単結晶インゴットから切り出される。Ｃｚ法により成長したシリコンウエハには、結晶成長中に取り込まれる酸素により生じる熱ドナーを消滅させるため、約６００℃以上１０００℃以下の温度で熱アニールを施してもよい。ある実施形態では、単結晶半導体支持ウエハの最低バルク抵抗率は、５０Ｏｈｍ−ｃｍ以上であり、例えば約５０Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下、約１００Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下、もしくは約５００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下、または、約７５０Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下、約１０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下、約２０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下もしくは約３０００Ｏｈｍ−ｃｍ以上約５，０００Ｏｈｍ−ｃｍ以下である。ある実施形態では、単結晶半導体支持ウエハの最小バルク抵抗率は、約７５０Ｏｈｍ−ｃｍ以上約５，０００Ｏｈｍ−ｃｍ以下である。
好ましい実施形態では、高抵抗率単結晶半導体支持ウエハは、Ｐ型ドーパント（典型的にはホウ素）を含む。概して、Ｐ型ドーパントの濃度は、約１×１０１４／ｃｍ３未満、例えば約１×１０１３／ｃｍ３未満または約１×１０１２／ｃｍ３未満である。ある実施形態では、Ｐ型ドーパントの濃度は、約１×１０１２／ｃｍ３以上約１×１０１３／ｃｍ３以下であってもよい。高抵抗率ウエハを準備する方法は当業者に既知であり、高抵抗率ウエハは、SunEdison, Inc. (ミズーリ州セントピーターズ、以前はMEMC Electronic Materials, Inc.）などのサプライヤーから入手できる。
本発明の方法では、単結晶半導体支持基板（例えば単結晶シリコン支持ウエハ）の露出したおもて面の上に、中間半導体層として半導体材料を堆積させる。ある実施形態では、単結晶半導体支持基板のおもて面は、露出したおもて面酸化層を含む。中間半導体層は、多結晶構造、アモルファス構造、ナノ結晶構造または単結晶構造を有していてもよい。単結晶材料は、通常、その半導体材料が下側の基板の結晶構造を保持するような方法（例えばエピタキシャル成長）により堆積させる。ナノ結晶材料は、約１００ｎｍ未満の非常に小さい粒径（粒度）を有する材料を含んでいる。ある構造がナノ結晶であるとは、多結晶からアモルファスへの遷移構造を指す。多結晶材料とは、ランダムな結晶方位を有する複数の小さい結晶を含む材料を指す。多結晶材料の粒子の大きさは、約２０ナノメートルであってもよい。アモルファス材料は、短距離秩序も長距離秩序も有しない。ある例では、結晶化度（透明度）が約１０ナノメートル以下の粒子を含む材料も、基本的にはアモルファスであると考えることができる。
ＢＯＸと支持基板との界面またはその近傍に形成された中間半導体層は、単結晶半導体支持基板よりも電子親和力が小さい材料を含んでいる。単結晶半導体支持基板（単結晶シリコン支持基板）よりも電子親和力が小さい材料の例は、ゲルマニウム、炭素、スズおよびこれらの組合せがドープされたシリコン、または、スズがドープされたゲルマニウムである。例えば、当該材料は、Ｓｉ１−ｘＧｅｘ、Ｓｉ１−ｘＣｘ、Ｓｉ１−ｘ−ｙＧｅｘＳｎｙ、Ｓｉ１−ｘ−ｙ−ｚＧｅｘＳｎｙＣｚ、Ｇｅ１−ｘＳｎｘおよびこれらの任意の組合せから成る群から選択されてもよい。これらの化学式で、ｘ、ｙ、ｚはモル比を表し、それぞれ０以上１以下の値をとる。これにより、材料は化合物半導体となる。ある実施形態では０＜ｘ＜１であり、好ましくは０．０１＜ｘ＜０．９９、または０．１＜ｘ＜０．９、または０．２＜ｘ＜０．７である。他の実施形態では０＜ｘ＋ｙ＜１であり、好ましくは０．０１＜ｘ＋ｙ＜０．９９、または０．１＜ｘ＋ｙ＜０．９、または０．２＜ｘ＋ｙ＜０．７である。さらに別の実施形態では０＜ｘ＋ｙ＋ｚ＜１であり、好ましくは０．０１＜ｘ＋ｙ＋ｚ＜０．９９、または０．１＜ｘ＋ｙ＋ｚ＜０．９、または０．２＜ｘ＋ｙ＋ｚ＜０．７である。ある実施形態では、ｘ、ｙ、ｚの値は、０．０１以上０．９９以下であり、例えば約０．０５以上約０．９５以下であり、または約０．１以上約０．９以下である。好ましくは、ｘ、ｙ、ｚの値は、約０．２以上約０．７以下である。さらに、半導体材料には、ＩＩＩＡ族窒化物や半導体酸化物が含まれてもよい。ある実施形態では、ＩＩＩＡ族窒化物には、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮおよびＡｌ１−ｘ−ｙ−ｚＧａｘＩｎｙＢｚＮ（０＜ｘ＋ｙ＋ｚ＜１、より好ましくは０．０１＜ｘ＋ｙ＋ｚ＜０．９９、または０．１＜ｘ＋ｙ＋ｚ＜０．９）が含まれてもよい。ある実施形態ではｘ、ｙ、ｚの値は、約０．２以上約０．７以下であってもよい。半導体酸化物には、ＳｎＯ２、ＴｉＯ２、ＺｎＯが含まれてもよい。
単結晶半導体支持基板のおもて面（例えば、単結晶シリコンウエハの選択的に酸化されたおもて面）に堆積させる材料は、当業者に既知の手段により堆積させてもよい。層は、化学気相成長（ＣＶＤ）、有機金属ＣＶＤ、分子線エピタキシー（ＭＢＥ）、プラズマ増強ＣＶＤ、原子層堆積、物理気相成長、パルスレーザ堆積、Ｓｉ埋め込み、または層転写により形成されてもよい。ある実施形態では、半導体材料は、低圧化学気相成長（ＬＰＣＶＤ）法、プラズマ増強化学気相成長（ＰＥＣＶＤ）法または物理気相成長（ＰＶＤ）法を用いて堆積させてもよい。例えば、ゲルマニウム、炭素、スズおよびこれらの組合せがドープされた多結晶シリコンは、化学気相成長法により堆積させてもよい。ある実施形態では、シリコンは、ジクロロシランをＳｉの前駆体として用いて、ＣＶＤリアクタ内で成長させてもよい。あるいは、シリコン前駆体には、これに限定されないが、シラン、ジシラン、トリクロロシラン、トリシラン、ペンタシラン、ネオペンタシランまたは他の高次の前駆体が含まれてもよい。ある実施形態では、シリコンは、約３５０°Ｃ以上約９５０°Ｃ以下、または約４５０°Ｃ以上約９５０°Ｃ以下、または約５５０°Ｃ以上約６９０°Ｃ以下、例えば約５８０°Ｃ以上約６５０°Ｃ以下の温度でシリコン前駆体（例えばシラン（ＳｉＨ４））を熱分解させることにより、表面酸化層の上に堆積させてもよい。チャンバ圧力は、約７０ｍＴｏｒｒ以上約４００ｍＴｏｒｒ以下であってもよい。ある堆積プロセスでは、圧力は約０．５Ｔｏｒｒ以上約７５０Ｔｏｒｒ以下、例えば約１Ｔｏｒｒ以上約７５０Ｔｏｒｒ以下、または約１Ｔｏｒｒ以上約６０Ｔｏｒｒ以下であってもよい。半導体層の堆積速度は、１０ｎｍ／分以上５００ｎｍ／分以下、好ましくは、２０ｎｍ／分以上１００ｎｍ／分以下であってもよい。ゲルマニウム化合物（例えば、ゲルマン、ジゲルマン、イソブチルゲルマン、アルキルゲルマニウムトリクロリドおよびジメチルアミノゲルマニウムトリクロリドなどの有機ゲルマニウム化合物）をドーパントガスに含めることにより、シリコンにゲルマニウムがドープされてもよい。さらに、ゲルマンシラン(germlysilane)またはシリルゲルマンなどの特別な前駆体をＳｉＧｅの堆積に用いてもよい。スズ含有化合物を堆積させるために、通常、スズの有機金属化合物（例えばスズクロリド）およびスズハイドライドの前駆体が用いられる。炭素がドープされたシリコンは、シリコンテトラクロリドやメタンなどの前駆体を用いて、エピタキシャルリアクタ内で熱プラズマ化学気相成長により堆積させてもよい。ＣＶＤまたはＰＥＣＶＤに好適な炭素の前駆体には、特に、メチルシラン、メタン、エタン、エチレンが含まれる。ＬＰＣＶＤの場合、メチルシランが特に好ましい前駆体である。なぜなら、メチルシランでは、炭素とシリコンが両方得られるからである。ＰＥＣＶＤの場合、好ましい前駆体には、シランとメタンが含まれる。
Ｃ、ＧｅまたはＳｎがドープされたシリコンは、単結晶半導体支持基板から堆積方向に、ドーパント（Ｃ、ＧｅまたはＳｎ）の濃度が変化し、大略、徐々に増加するように、堆積させてもよい。濃度は、直線状に変化してもよいし、放物線状に変化してもよいし、階段状に変化してもよい。例えば、Ｇｅの濃度が階段状に増加する方法では、厚さ５０ｎｍのＳｉ１−ｘＧｅｘ（ｘ＝０．２）をはじめに堆積させる。次に、厚さ３０ｎｍのＳｉ１−ｘＧｅｘ（ｘ＝０．４）を堆積させる。次に、厚さ３０ｎｍのＳｉ１−ｘＧｅｘ（ｘ＝０．６）を堆積させる。Ｓｉ１−ｘＧｅｘの段階的な層構造を設けることによる更なる利点は、Ｓｉ１−ｘＧｅｘ積層体中で電場が形成され、これにより層の表面から電子が遠ざけられることである。この段階的なＧｅの濃度プロファイルを達成するためのさらに別の方法は、支持基板の表面におけるＧｅ濃度から開始して最終のＧｅ濃度（開始点でのＧｅ濃度よりも高い）まで、所定の厚さにわたってＧｅの組成を直線状にまたは放物線状に傾斜させることである。例えば、Ｓｉ１−ｘＧｅｘの堆積は、好適な前駆体を用いて好適なモル比で開始してもよい。好適なモル比は、ｘ＝０．２であり、すなわち最初に堆積するのはＳｉ０．８Ｇｅ０．２である。また、ゲルマニウム前駆体の濃度は、厚さ約０．３マイクロメートル以上約５マイクロメートル以下の中間層が形成される（最終の半導体材料は、Ｓｉ０．４Ｇｅ０．６である）まで、徐々に増加させてもよい。他の多くの変形例が、本発明の範囲内に含まれる。
アモルファスシリコンは、シラン、ジシラン、ジクロロシラン、トリクロロシラン、トリシラン、ペンタシラン、ネオペンタシランまたは他の高次の前駆体などのシリコン前駆体を用いて、約７５℃以上約３００℃以下の温度で、プラズマ増強化学気相成長（ＰＥＣＶＤ）により堆積させてもよい。
選択的にスズがドープされるゲルマニウム層は、ゲルマン、ジゲルマン、イソブチルゲルマン、アルキルゲルマニウムトリクロリドおよびジメチルアミノゲルマニウムトリクロリドなどの有機ゲルマニウム化合物を含めることにより、化学気相成長法を用いて約３００℃以下の温度で堆積させてもよい。下側の支持基板の単結晶構造を基本的に保持する半導体層を堆積させるためには、エピタキシャル成長が好適である。ただし、堆積条件に応じては、エピタキシャルリアクタを用いて堆積させた半導体層は、多結晶またはアモルファスとして堆積させてもよい。そして、エピタキシャル半導体を堆積させ、エピタキシャル成長した半導体層をさらに加工して、多結晶材料と特性が類似した、欠陥の多い構造に変えてもよい。
本発明では、ＩＩＩＡ族とは、ホウ素、アルミニウム、ガリウム、インジウムを含むホウ素グループの元素を指す。したがって、ＩＩＩＡ族窒化物は、窒化ホウ素、窒化アルミニウム、窒化ガリウム、窒化インジウムであってもよい。ＩＩＩＡ族窒化物層は、有機金属化学気相成長法（ＭＯＣＶＤ）、有機金属気相エピタキシー法（ＭＯＶＰＥ）または分子線エピタキシー（ＭＢＥ）を用いて堆積させてもよい。ある好ましい実施形態では、ＩＩＩＡ族窒化物層は、有機金属化学気相成長法（ＭＯＣＶＤ）を用いて堆積させてもよい。好適なＭＯＣＶＤリアクタは、Veeco社製TurboDiscまたはAixtron社製AIX G5であってもよい。ＭＯＣＶＤでは、有機金属化合物が前駆体として用いられる。ＭＯＣＶＤに好適なアルミニウムの前駆体には、トリメチルアルミニウムとトリエチルアルミニウムが含まれる。ＭＯＣＶＤに好適なガリウム前駆体には、トリメチルガリウムとトリエチルガリウムが含まれる。ＭＯＣＶＤに好適なインジウムの前駆体には、トリメチルインジウム、トリエチルインジウム、イソプロピルメチルインジウムおよびエチルジメチルインジウムが含まれる。ＭＯＣＶＤに好適な窒素の前駆体には、アンモニウム、フェニルヒドラジン、ジメチルヒドラジン、ターシャリーブチルアミンおよびアンモニアが含まれる。ホウ素の前駆体には、ジボラン、塩化ホウ素、１，３，５−（Ｎ−メチル）ボラジンが含まれる。ＩＩＩＡ族前駆体（例えばトリメチルガリウム）に対するＶ族前駆体（例えばアンモニア）のモル比は、０．１以上１００００以下であってもよく、例えば１以上１００００以下であってもよく、好ましくは１００以上１０００以下である。堆積温度は、７００℃以上１２００℃以下であり、合金の組成に応じて変更される。窒化物が含まれる場合、下端側の堆積温度である７００℃以上８００℃以下が要求される。ＩＩＩＡ族窒化物は、減圧下、例えば約１０Ｔｏｒｒ以上約７６０Ｔｏｒｒ（約１０１ｋＰａ）以下で形成されてもよく、好ましくは約１０Ｔｏｒｒ（約１．３３ｋＰａ）以上約８０Ｔｏｒｒ（約１０．６７ｋＰａ）以下で形成される。Ａｌリッチな窒化物であれば、堆積圧力は、下端側の値、１０Ｔｏｒｒ以上８０Ｔｏｒｒ以下が好ましい。キャリアガスとして、窒素、水素、または窒素と水素の混合物を用いることができる。窒化物を含む材料を堆積させる場合、キャリアガスには窒素を用いることが好ましい。窒化物合金の厚さは、０．０１μｍ以上１μｍ以下、好ましくは０．１μｍ以上０．５μｍ以下である。ＭＢＥでは、有機金属の前駆体、または、Ｇａ、Ｉｎ、Ａｌ、Ｂの固体ソースを用いることができる。窒素の前駆体として、Ｎ２またはＮＨ３が用いられてもよい。プラズマを用いて前駆体を分解し、成長温度を低下させることができる。堆積温度は、４００℃以上９００℃以下であり、好ましくは６００℃以上８００℃以下である。ＭＢＥは超高真空（１０−１０−１０−８Ｔｏｒｒ）で動作する。窒化物合金の厚さは、０．０１μｍ以上１μｍ以下、好ましくは０．１μｍ以上０．５μｍ以下である。
ＳｎＯ２、ＴｉＯ２およびＺｎＯ２は、化学気相成長チャンバ内で堆積させる。典型的に、スズの有機金属前駆体には、これに限定されないが、テトラメチルスズ、トリメチルスズクロリドが含まれる。典型的に、チタンの有機金属前駆体には、これに限定されないが、メチルチタニウムクロリド、チタニウムクロリド（塩化チタン）が含まれる。Ｚｎの有機金属前駆体には、これに限定されないが、ジメチル亜鉛、ジエチル亜鉛が含まれる。酸素のソースとして、酸素、オゾンまたは水が用いられる。堆積は、約１０Ｔｏｒｒ以上約７６０Ｔｏｒｒ（約１０１ｋＰａ）以下、好ましくは約１０Ｔｏｒｒ（約１．３３ｋＰａ）以上約８０Ｔｏｒｒ（約１０．６７ｋＰａ）のリアクタ圧力下で、４００℃以上６００℃以下で行われる。
ある実施形態では、単結晶半導体支持ウエハのおもて面層に形成される中間半導体層は、歪み半導体層として堆積させてもよい。概して、エピタキシャル成長した層は、基本的に、下側の基板の結晶形を保持する。当該結晶形は、（１００）、（１１０）または（１１１）であってもよい。シリコンの上にＳｉＧｅとＳｉ：Ｃを成長させた場合にしばしば見られるように、半導体層および基板の格子定数が異なる例では、エピタキシャル層が歪むことにより、格子定数の差が吸収される。ある実施形態では、堆積した中間半導体層の歪み特性を保持することが好ましいことがある。一方、ある実施形態では、本発明の方法は、さらに、半導体層を部分的に緩和させ、または完全に緩和させるステップを含む。エピタキシャル成長後の処理（例えば高温アニール）中に、歪みが大きいと、歪みに誘導される欠陥（例えば転位）が生じてエピタキシャル層中で大きくなることがある。こうした欠陥構造の進展により、エピタキシャル層中の内部応力が低下し、歪み層が緩和される。この緩和は、部分的にまたは完全に半導体層を緩和させることであってもよい。エピタキシャル成長中に、エピタキシャル層の厚さが、緩和が生じる臨界厚さに達するようにすることもできる。ある実施形態では、歪みエピタキシャル層は、欠陥構造の進展に起因して、完全に緩和されてもよい。通常、温度が高いほど、エピタキシャル成長後の熱処理の時間が長いほど、完全に緩和する確率が高くなる。例として、シリコン支持構造の上にエピタキシャル成長させたＳｉ０．５Ｇｅ０．５層は、１０００℃以上の温度で１時間アニールする間に、基本的に緩和される。
中間半導体層の厚さは、デバイスの要求を十分満たすように実験的に決定されるが、製造コストが増加しないように、あまり大きくはされない。中間半導体層の全体厚さは、約０．３マイクロメートル以上約５マイクロメートル以下、例えば、約０．３マイクロメートル以上約３マイクロメートル以下、約０．３マイクロメートル以上約２マイクロメートル以下、または約２マイクロメートル以上約３マイクロメートル以下であってもよい。
本発明では、支持基板よりも電子親和力が小さい中間半導体層の機能は、必ずしも電荷トラップに限られない。ただし、中間半導体層は、電荷を捕捉でき、これによりＲＦ性能において追加の利点がもたらされる。ある実施形態では、本発明の方法は、従来の電荷トラップ層と組み合わせて用いられてもよい。ある実施形態では、電荷トラップ層は、ＢＯＸの下方に配置されてもよい。つまり、この場合、電荷トラップ層は、中間半導体層と誘電体層との間に位置する。ある実施形態では、電荷トラップ層は、本発明の中間半導体層の下方に配置されてもよい。つまり、この場合、電荷トラップ層は、中間半導体層と支持基板との間に位置する。
中間半導体層は、従来の半導体処理方法による更なる処理を施し、所望の方法でその特性を変化させてもよい。例えば、ＳｉＧｅ層は、ホウ素と一緒に埋め込まれてもよい。これにより、ＳｉＧｅ結晶構造が高温処理中に安定する。アルゴンのような重イオンと一緒に埋め込みを行い、電荷トラップ機能を追加する半導体層をアモルファス化してもよい。半導体層の上でプラズマエッチングまたはウェット化学エッチングを実施することにより、高品質ＳＯＩの製造に必要な接合特性を改善できる。エピタキシャル成長を行うと、半導体層の表面が粗くなることがある。それゆえ、ある実施形態では、ＳＯＩ接合中に表面の滑らかさを確保するために化学機械研磨が必要となることがある。
中間半導体層の堆積後、堆積した半導体材料膜の上に酸化物膜が形成される。これは、当業者に既知の手段、例えば熱酸化（堆積した半導体材料膜の一部が消費される）および／またはＣＶＤ酸化物堆積により行ってもよい。酸化物は、化学酸化物、熱酸化物または堆積酸化物であってもよい。酸化物の好ましい厚さは、約５Å以上約１００００Å以下、より好ましくは約５Å以上約５０Å以下である。上述のとおり、概して、酸化物膜（例えばシリコン酸化物）は、多くの例では本来的に正味電荷（本来電荷）を有する。半導体層中の正電荷は、幾らかの酸化物電荷から生じる。この電荷には、埋め込み酸化物（例えばシリコン酸化物）と単結晶半導体支持材料（例えば単結晶シリコン）との間の界面の特性に起因して、界面捕捉された電荷Ｑｉｔが含まれる。この電荷は、界面の化学組成に依存する。界面捕捉電荷密度は方向依存する。例えば、結晶方位が＜１００＞の単結晶シリコン支持基板の表面近くでの正電荷密度は、結晶方位が＜１１１＞の場合と比べて約１桁小さい。４５０℃での水素アニールの後、結晶方位が＜１００＞のシリコンでは、正電荷密度は約１０１０／ｃｍ２であることがある。追加の正電荷ソースは、固定された酸化物の電荷Ｑｆである。これは、ＨＲ−ＳＯＩの性能に大きな影響を与える電荷である。固定された酸化物の電荷は、ＳｉＯ２−Ｓｉ界面から約３ｎｍ内に位置する。この電荷は固定され、表面ポテンシャルのある範囲の変動を超えて充電または放電させることはできない。一般的に、Ｑｆは正電荷であり、酸化状態、アニール状態およびシリコンの配向に応じて変化する。酸化が終了すると、界面の近傍にシリコンイオンが残され、これにより界面正電荷Ｑｆが生じうることが示唆されている。丁寧に処理されたＳｉＯ２−Ｓｉ界面系について、固定された酸化物の典型的な電荷密度は、＜１００＞面（結晶方位面）では１０１０／ｃｍ２であり、＜１１１＞面（結晶方位面）では５×１０１０／ｃｍ２である。別の正電荷ソースは、酸化膜トラップ電荷（酸化物トラップ電荷）Ｑｏｔを含む。酸化膜トラップ電荷は、二酸化ケイ素に生じている欠陥に関連する。酸化膜トラップ電荷は、例えばＸ線照射または高エネルギー電子線照射によりトラップを酸化物層内に分布させることにより生成できる。プロセスに関連する酸化膜トラップ電荷の多くは、低温アニールにより除去できる。最終的に、正の酸化物電荷は、可動イオン電荷Ｑｍを含んでいてもよい。可動イオン電荷Ｏｍ（例えば、ナトリウムまたは他のアルカリイオン）は、正電荷であり、高温（例えば１００℃より高い温度）および高電界強度の下で、酸化物内を移動できる。埋め込み酸化物層におけるこれらの正電荷は、上述のＮ型反転層の形成に起因するＨＲ−ＳＯＩデバイスの性能の低下に関連する。電子親和力が小さい材料を含む本発明の中間半導体層により、ＢＯＸに近い界面領域であっても、Ｐ型支持基板がそのＰ型特性を保持できる。
酸化の後、選択的にウエハの洗浄が行われる。必要に応じて、ウエハは、例えば標準のＳＣ１／ＳＣ２溶液で洗浄されてもよい。さらに、ウエハに化学機械研磨（ＣＭＰ）を施し、好ましくはＲＭＳ2x2 um2が約５オングストローム未満になるレベルまで表面粗さを低下させてもよい。
Figure 0006454716
 粗さの分析結果である二乗平均平方根は、線に沿って均等な間隔を隔てて並べられた複数の点を含み、ｙｉは中心線(mean line)からデータ点までの垂直距離である。
本明細書で説明した方法に従って準備される、単結晶半導体支持基板、支持基板よりも電子親和力が小さい中間半導体層、および酸化物層を備えた単結晶半導体支持ウエハは、従来の層転写方法に従って準備される単結晶半導体ドナー基板（例えば、単結晶半導体ドナーウエハ）に接合される。つまり、単結晶半導体ドナーウエハには、酸化、埋め込み、および埋め込み後の洗浄を含む標準の処理ステップが施されてもよい。したがって、多層半導体構造の準備において従来用いられている材料からなる単結晶半導体ドナー基板（例えば単結晶半導体ウエハ）、例えばシリコンドナーウエハは、エッチングされ、研磨され、かつ選択的に酸化され、イオン注入を施され、ドナー基板内にダメージ層が形成される。イオン注入は、市販の装置（例えばApplied Materials社のQuantum II）で行ってもよい。注入するイオンには、Ｈｅ、Ｈ、Ｈ２またはこれらの組合せが含まれる。ある実施形態では、イオン注入後に、単結晶半導体ドナーウエハ（例えば単結晶シリコンドナーウエハ）を洗浄することが好ましい。ある好ましい実施形態では、洗浄には、ピラニア洗浄、および、その後の重水素水リンスとＳＣ１／ＳＣ２洗浄が含まれてもよい。本発明のある実施形態では、ヘリウムイオンおよび／または水素イオンの注入によりダメージ層が生じた単結晶半導体ドナー基板をアニールしてもよい。アニールは、単結晶半導体ドナー基板の熱活性化劈開面を形成するのに十分な温度で行われる。好適なツールの一例は、箱型炉（例えばBlue Mモデル）である。ある好ましい実施形態では、イオンが埋め込まれた単結晶半導体ドナー基板は、約２００℃以上約３５０℃以下、約２２５℃以上約３２５℃以下、好ましくは約３００℃の温度でアニールされる。熱アニールは、約２時間以上約１０時間以下行われてもよく、好ましくは約８時間行われる。これらの温度範囲内で行う熱アニールは、熱活性化劈開面を形成するのに十分である。劈開面を活性化させる熱アニールを行った後、単結晶半導体ドナー基板の表面は、好ましくは洗浄される。
ある実施形態では、熱活性化劈開面を有する、洗浄した単結晶半導体ドナー基板には、酸素プラズマおよび／または窒素プラズマによる表面活性化が施される。ある実施形態では、酸素プラズマによる表面活性化ツールは、例えばＥＶグループ社から購入可能なEVG（登録商標）810LT低温プラズマ活性化システムなどの市販のツールである。熱活性化劈開面を有する単結晶半導体ドナーウエハは、チャンバ内に載置される。チャンバは脱気してＯ２を大気圧より低い圧力まで充填し、これによりプラズマが形成される。単結晶半導体ドナーウエハは、所望の時間（約１秒以上約１２０秒以下であってもよい）、上述のプラズマに曝される。酸素プラズマによる表面酸化を行い、単結晶半導体ドナー基板のおもて面を、親水性にし、かつ、上述のとおり本発明に係る方法に従って単結晶半導体支持基板に接合されやすくして、ナノキャビティ層と好ましくはシリコン酸化物層とを得る。
次に、単結晶半導体ドナー基板の親水性のおもて面層と、ナノキャビティ層を有する単結晶半導体支持基板の酸化されたおもて面とを接触させることにより、接合構造が形成される。機械的な接合は比較的弱いので、接合構造はさらにアニールされ、ドナーウエハとキャリアウエハとの接合が強化される。接合構造は、約１２００℃以下、例えば約１０００℃以上約１２００℃以下（好ましくは約１１２５℃）でアニールしてもよい。熱アニールは、約３０分以上約８時間以下、好ましくは約４時間行ってもよい。
熱アニールの後、単結晶半導体ドナー基板と単結晶半導体支持基板との接合は、劈開面で接合構造を分割（または劈開）することにより層転写を開始するのに十分な強度を有する。分割は、当業者に既知の技術に従って行われてもよい。ある実施形態では、接合構造は、固定吸着カップに一端が取り付けられ、ヒンジアームに設けられた追加の吸着カップに他端が取り付けられた既在の劈開ステーション内に配置されてもよい。吸着カップの取付部の近くでクラックが開始し、可動アームがヒンジ周りに旋回してウエハが分割される。
高温アニールと劈開の後、接合構造に、薄い熱酸化物を除去し且つ表面から微粒子を除去するように洗浄プロセスを施してもよい。ある実施形態では、単結晶半導体ドナーウエハは、水平流型のシングルウエハエピタキシャルリアクタ内で、Ｈ２をキャリアガスとして用いる気相ＨＣｌエッチングプロセスを施すことにより、所望の厚さと滑らかさとしてもよい。ある実施形態では、転写されたデバイス層の上にエピタキシャル層を堆積させてもよい。次に、最終のＳＯＩウエハに対して、仕上げの検査・計測を行い、通常のＳＣ１−ＳＣ２プロセスを用いて、最終時間、洗浄を行ってもよい。
図３を参照して、本発明では、誘電体層３４（例えばＢＯＸ）の下側に埋め込まれ且つ支持基板３２と接触する中間半導体層４０を有する、半導体オンインシュレータ構造３０が得られる。中間半導体層４０は、単結晶半導体支持基板３２よりも電子親和力が小さい半導体材料を含む。誘電体層３４の下側に位置する半導体オンインシュレータ構造３０の中間半導体層４０は、ＢＯＸに近い領域でのＮ型反転層の形成に抵抗し、高抵抗率基板３２のＰ型電気特性を保持するのに効果的である。
本発明を詳細に説明したが、特許請求の範囲で規定される本発明の範囲から逸脱しない範囲で、改良や変形が行われてよいことは明らかである。
以下の非制限的な実施例を用いて、本発明をさらに説明する。
実施例１．
片面が研磨された、抵抗率が７５０Ｏｈｍ−ｃｍより大きい２００ｍｍの単結晶シリコンウエハ（SunEdison, Inc.，ミズーリ州セントピーターズ）をＳｉＧｅでコーティングする。ＨＲ−Ｓｉ支持基板の上に、Ｓｉ１−ｘＧｅｘ層をエピタキシャル成長させる。Ｇｅの組成は、０％以上１００％以下である。Ｓｉ１−ｘＧｅｘ層の厚さは、１０ｎｍ以上２０００ｎｍ以下であり、好ましくは５０ｎｍ以上５００ｎｍ以下である。Ｓｉ１−ｘＧｅｘ層は、ＳｉとＧｅの前駆体としてそれぞれジクロロシランとゲルマンを用いて、ＣＶＤリアクタ内で堆積させる。堆積温度は、１Ｔｏｒｒ以上７５０Ｔｏｒｒ以下（好ましくは１Ｔｏｒｒ以上６０Ｔｏｒｒ以下）の圧力で、４５０℃以上９５０℃以下である。堆積速度は、１０ｎｍ／分以上５００ｎｍ／分以下、好ましくは２０ｎｍ／分以上１００ｎｍ／分以下とする。得られる表面粗さ（原子間力顕微鏡法（ＡＦＭ）を用いて測定した自乗平均面粗さ（Ｒｍｓ））は、理想的には１Å以上１０Å以下である。エピタキシャル成長の後、より優れた面粗さを得るために、ＣＭＰを行って表面を平坦化してもよい。貫通転位密度は、約０ｃｍ−２以上約１０１０ｃｍ−２以下である。貫通転位とミスフィット転位は、キャリアを捕捉する機能があるダングリングボンドを有する。転位に関連する歪み場に起因した深いレベルでの金属のゲッタリングにより、追加のトラップを形成できる。
実施例２．
片面が研磨された、抵抗率が７５０Ｏｈｍ−ｃｍより大きい２００ｍｍの単結晶シリコンウエハ（SunEdison, Inc.，ミズーリ州セントピーターズ）をＳｉＧｅでコーティングする。Ｓｉ１−ｘＧｅｘ層は、ＨＲ−Ｓｉ支持基板の上にエピタキシャル成長した、Ｇｅの濃度に段階がある複数の層から構成されている。Ｇｅの濃度は、ＣＶＤチャンバ内でジクロロシランとゲルマンのガス濃度を変化させることにより、堆積の開始点から終了点に向けて徐々に増加する。段階的なＧｅの濃度プロファイルは、支持基板の表面におけるＧｅ濃度から開始して最終のＧｅ濃度（開始点でのＧｅ濃度よりも高い）まで、所定の厚さにわたってＧｅの組成を直線状に傾斜させることにより形成する。Ｒｍｓを５Åより小さくするために、ＣＭＰプロセスが必要となることがある。
実施例３．
片面が研磨された、抵抗率が７５０Ｏｈｍ−ｃｍより大きい２００ｍｍの単結晶シリコンウエハ（SunEdison, Inc.，ミズーリ州セントピーターズ）をＳｉＧｅでコーティングする。Ｓｉ１−ｘＧｅｘ層は、ＨＲ−Ｓｉ支持基板の上にエピタキシャル成長した、Ｇｅの濃度に段階がある複数の層から構成されている。Ｇｅの濃度は階段状に変化する。最初に、厚さ５０ｎｍのＳｉ１−ｘＧｅｘ層（ｘ＝０．２）を堆積させる。次に、厚さ３０ｎｍのＳｉ１−ｘＧｅｘ層（ｘ＝０．４）を堆積させる。次に、厚さ３０ｎｍのＳｉ１−ｘＧｅｘ層（ｘ＝０．６）を堆積させる。Ｒｍｓを５Åより小さくするために、ＣＭＰプロセスが必要となることがある。
実施例４．
片面が研磨された、抵抗率が７５０Ｏｈｍ−ｃｍより大きい２００ｍｍの単結晶シリコンウエハ（SunEdison, Inc.，ミズーリ州セントピーターズ）をアモルファスＳｉでコーティングする。アモルファスＳｉ（あるいはα−Ｓｉ：Ｃ，α−ＳｉＧｅ，α−Ｇｅなど）層を堆積させることによる電荷トラップ層の形成については、ここで説明している。支持基板の上に、ＣＶＤチャンバ内にアモルファスシリコン層を直接に堆積させる。アモルファスシリコン層の堆積は、シリコン前駆体を用いて行われる。当該シリコン前駆体には、これに限定されないが、トリシラン、シラン、ジシラン、ジクロロシラン、ネオペンタシランまたは他の高次の前駆体が含まれる。堆積温度は、好ましくは、０．５Ｔｏｒｒ以上７５０Ｔｏｒｒ以下の圧力で３５０℃以上５５０℃以下である。Ｓｉのアモルファス合金の例では、シリコン前駆体ガスに加えて、好適な合金前駆体ガス（例えば、α−ＳｉＧｅ層の場合にはゲルマンまたはジゲルマン、α−Ｓｉ：Ｃ層の場合にはメチルシラン、など）をリアクタチャンバに加えることができる。支持基板の上にアモルファス層を形成する代わりのアプローチでは、支持基板とアモルファス層との間に薄い酸化物を挿入する。酸化物は、化学酸化物、熱酸化物または堆積酸化物であってもよい。酸化物の好ましい厚さは、約５Å以上約１００００Å以下、より好ましくは約５Å以上約５０Å以下である。アモルファス層と支持基板との間に薄い酸化物を挿入することにより、後段の熱サイクル中にアモルファス層の再結晶化の程度が最小化される。最終のアモルファス層は、１Å以上１０Å以下のＲＭＳ粗さを有するべきである。化学機械研磨（ＣＭＰ）を用いて、アモルファスシリコンの表面を平坦化することにより、所望の粗さを達成できる。
実施例５．
抵抗率が３０００Ｏｈｍ−ｃｍの２００ｍｍであるシリコンウエハを、ＳＯＩ製造用の支持基板として選択する。ソースガスＳｉＨ４とＧｅＨ４を用いて、６５０℃の低圧ＣＶＤエピタキシャルリアクタ内で、１．５μｍのＳｉＧｅエピタキシャル層を成長させる。エピタキシャル層の結晶構造を制御するために、特別な注意を払う必要はない。支持基板をドナーウエハに接合する。
選択されるドナーウエハは、ホウ素がドープされており、１０−２０Ｏｈｍ−ｃｍの抵抗率を有する。ドナーウエハは、接合の前に、１０００℃のウェット酸素中で熱酸化を受け、酸化物の厚さは０．４μｍとなる。Ｈｅ＋イオンとＨ２ ＋イオンの注入を、約１×１０１６イオン／ｃｍ２の供給量と８０ｋｅＶのエネルギーで行う。そして、接合の前に、ドナーウエハを４００℃で３０分間アニールする。
支持基板とドナーウエハは、エピタキシャル層の表面と熱酸化物の表面の位置で接合する。接合強度を高めるため、両面は窒素プラズマで活性化させる。
ドナーウエハは、真空チャックに固定された支持基板側から裏面を吸引することにより、機械的に劈開させる。ドナーウエハの薄いシリコン層と熱酸化物とが、支持基板の表面の上に残る。転写されたシリコン層は、約１０５０℃のエピタキシャルリアクタ内でＨＣｌガスを用いてドライエッチングすることにより、所望の厚さに薄厚化される。
上述の組成とプロセスでは、本発明の範囲から逸脱しない範囲で、さまざまな変更が行われてよい。上述の説明に含まれるすべての事項は、例示的であって限定的な意味でないと解釈される。
本発明またはその好ましい実施形態の要素を導入する際に記載する冠詞である、１つの(a, an)、その（または前記）(the)および前記(said)は、当該要素が１つ以上存在することを示している。「備える、含む、有する」(comprising, including, having)は、記載した要素以外の追加の要素を含みうることを示している。

Claims (58)

  1. 単結晶半導体支持基板と、
    中間半導体層と、
    半導体酸化物層とを備えた単結晶半導体支持構造であって、
    前記単結晶半導体支持基板は、略平行な２つの主面であるおもて面および裏面と、該おもて面と裏面とをつなぐ周縁部と、該おもて面と裏面との間の中央平面とを有し、Ｐ型ドーパントを含み、５０Ｏｈｍ−ｃｍの最低抵抗率を有し、
    前記中間半導体層は、
    前記単結晶半導体支持基板よりも電子親和力が小さく、
    多結晶構造、アモルファス構造、ナノ結晶構造または単結晶構造を有し、
    ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮおよびＡｌ １−ｘ−ｙ−ｚ Ｇａ ｘ Ｉｎ ｙ Ｂ ｚ Ｎ（ｘ、ｙおよびｚはモル比を表し、それぞれ０．１以上０．９以下の値をとる）から成る群から選択されるＩＩＩＡ族窒化物、またはＳｎＯ ２ 、ＴｉＯ ２ およびＺｎＯから成る群から選択される金属酸化物を含む、
    単結晶半導体支持構造。
  2. 前記単結晶半導体支持基板は、シリコン、シリコンカーバイド、シリコンゲルマニウム、窒化ケイ素、二酸化ケイ素、ヒ化ガリウム、窒化ガリウム、リン化インジウム、インジウムガリウムヒ素およびゲルマニウムから成る群から選択される半導体材料を含む、
    請求項１に記載の単結晶半導体支持構造。
  3. 前記単結晶半導体支持基板は、チョクラルスキー法またはフローティングゾーン法により成長した単結晶シリコンインゴットから切り出された単結晶シリコンウエハを含む、
    請求項１に記載の単結晶半導体支持構造。
  4. 前記単結晶半導体支持基板は、約５０Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項１に記載の単結晶半導体支持構造。
  5. 前記単結晶半導体支持基板は、約１００Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項１に記載の単結晶半導体支持構造。
  6. 前記単結晶半導体支持基板は、約５００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項１に記載の単結晶半導体支持構造。
  7. 前記単結晶半導体支持基板は、約７５０Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項１に記載の単結晶半導体支持構造。
  8. 前記単結晶半導体支持基板は、約７５０Ｏｈｍ−ｃｍ以上約５，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項１に記載の単結晶半導体支持構造。
  9. 前記単結晶半導体支持基板は、約１０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項１に記載の単結晶半導体支持構造。
  10. 前記単結晶半導体支持基板は、約２０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項１に記載の単結晶半導体支持構造。
  11. 前記単結晶半導体支持基板は、約３０００Ｏｈｍ−ｃｍ以上約５，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項１に記載の単結晶半導体支持構造。
  12. 前記単結晶半導体支持基板は、その表面に界面接触する誘電体層をさらに有し、
    前記誘電体層は、前記中間半導体層と界面接触している、
    請求項１に記載の単結晶半導体支持構造。
  13. 前記誘電体層は、二酸化ケイ素を含む、
    請求項１２に記載の単結晶半導体支持構造。
  14. 前記中間半導体層は、中間歪み半導体層を含む、
    請求項１に記載の単結晶半導体支持構造。
  15. 前記中間半導体層は、部分的に緩和した中間半導体層を含む、
    請求項１に記載の単結晶半導体支持構造。
  16. 前記中間半導体層は、完全に緩和した中間半導体層を含む、
    請求項１に記載の単結晶半導体支持構造。
  17. 前記中間半導体層の厚さは、約１ナノメートル以上約２０００ナノメートルである、
    請求項１に記載の単結晶半導体支持構造。
  18. 前記中間半導体層の厚さは、約１０ナノメートル以上約２０００ナノメートルである、
    請求項１に記載の単結晶半導体支持構造。
  19. 前記中間半導体層の厚さは、約２０ナノメートル以上約１０００ナノメートルである、
    請求項１に記載の単結晶半導体支持構造。
  20. 前記単結晶半導体支持基板よりも電子親和力が小さい中間半導体層は、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮおよびＡｌ１−ｘ−ｙ−ｚＧａｘＩｎｙＢｚＮから成る群から選択されるＩＩＩＡ族窒化物を含み、ｘ、ｙおよびｚはモル比を表し、それぞれ０．２以上０．７以下の値をとる、
    請求項１に記載の単結晶半導体支持構造。
  21. 電荷トラップ層をさらに備えた、
    請求項１に記載の単結晶半導体支持構造。
  22. 前記電荷トラップ層は、前記中間半導体層と前記半導体酸化物層との間に配置されている、
    請求項２１に記載の単結晶半導体支持構造。
  23. 前記電荷トラップ層は、前記中間半導体層と前記単結晶半導体支持基板との間に配置されている、
    請求項２１に記載の単結晶半導体支持構造。
  24. 前記電荷トラップ層は、多結晶シリコンを含む、
    請求項２１に記載の単結晶半導体支持構造。
  25. 前記中間半導体層と前記単結晶半導体支持基板との間に配置された第１電荷トラップ層と、
    前記中間半導体層と前記単結晶半導体支持基板との間に配置された第２電荷トラップ層とをさらに備えた、
    請求項１に記載の単結晶半導体支持構造。
  26. 半導体オンインシュレータデバイスの製造において単結晶半導体支持ウエハを準備する方法であって、
    前記単結晶半導体支持ウエハは、略平行な２つの主面であるおもて面および裏面と、該おもて面と裏面とをつなぐ周縁部と、該おもて面と裏面との間の中央平面とを有し、かつ、５０Ｏｈｍ−ｃｍの最低抵抗率を有し、
    前記方法は、
    中間半導体層を形成するステップと、
    前記中間半導体層に界面接触する半導体酸化物層を形成するステップとを含み、
    前記中間半導体層は、
    前記単結晶半導体支持基板よりも電子親和力が小さく、
    多結晶構造、アモルファス構造、ナノ結晶構造または単結晶構造を有し、
    ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮおよびＡｌ １−ｘ−ｙ−ｚ Ｇａ ｘ Ｉｎ ｙ Ｂ ｚ Ｎ（ｘ、ｙおよびｚはモル比を表し、それぞれ０．１以上０．９以下の値をとる）から成る群から選択されるＩＩＩＡ族窒化物、またはＳｎＯ ２ 、ＴｉＯ ２ およびＺｎＯから成る群から選択される金属酸化物を含む、
    方法。
  27. 前記単結晶半導体支持基板は、シリコン、シリコンカーバイド、シリコンゲルマニウム、窒化ケイ素、二酸化ケイ素、ヒ化ガリウム、窒化ガリウム、リン化インジウム、インジウムガリウムヒ素およびゲルマニウムから成る群から選択される半導体材料を含む、
    請求項２６に記載の方法。
  28. 前記単結晶半導体支持基板は、チョクラルスキー法またはフローティングゾーン法により成長した単結晶シリコンインゴットから切り出された単結晶シリコンウエハを含む、
    請求項２６に記載の方法。
  29. 前記単結晶半導体支持基板は、約５０Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項２６に記載の方法。
  30. 前記単結晶半導体支持基板は、約１００Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項２６に記載の方法。
  31. 前記単結晶半導体支持基板は、約５００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項２６に記載の方法。
  32. 前記単結晶半導体支持基板は、約７５０Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項２６に記載の方法。
  33. 前記単結晶半導体支持基板は、約７５０Ｏｈｍ−ｃｍ以上約５，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項２６に記載の方法。
  34. 前記単結晶半導体支持基板は、約１０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項２６に記載の方法。
  35. 前記単結晶半導体支持基板は、約２０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項２６に記載の方法。
  36. 前記単結晶半導体支持基板は、約３０００Ｏｈｍ−ｃｍ以上約５，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項２６に記載の方法。
  37. 前記単結晶半導体支持基板のおもて面層の上に形成された前記中間半導体層は、歪み半導体層を含む、
    請求項２６に記載の方法。
  38. 前記単結晶半導体支持基板のおもて面層の上に形成された前記中間半導体層は、部分的に緩和した半導体層を含む、
    請求項２６に記載の方法。
  39. 前記単結晶半導体支持基板のおもて面層の上に形成された前記中間半導体層は、完全に緩和した半導体層を含む、
    請求項２６に記載の方法。
  40. 前記単結晶半導体支持基板よりも電子親和力が小さい中間半導体層は、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮおよびＡｌ１−ｘ−ｙ−ｚＧａｘＩｎｙＢｚＮから成る群から選択されるＩＩＩＡ族窒化物を含み、ｘ、ｙおよびｚはモル比を表し、それぞれ０．２以上０．７以下の値をとる、
    請求項２６に記載の方法。
  41. 前記中間半導体層を形成する前に、電荷トラップ層を形成するステップをさらに含む、
    請求項２６に記載の方法。
  42. 前記電荷トラップ層は、多結晶シリコンを含む、
    請求項４１に記載の方法。
  43. 前記中間半導体層に界面接触する半導体酸化物層を形成する前に、電荷トラップ層を形成するステップをさらに含む、
    請求項２６に記載の方法。
  44. 前記電荷トラップ層は、多結晶シリコンを含む、
    請求項４３に記載の方法。
  45. シリコンオンインシュレータ構造を準備する方法であって、
    単結晶半導体支持構造の露出したおもて面層と単結晶シリコンドナーウエハの露出したおもて面酸化層とを接合するステップを含み、
    前記単結晶半導体支持構造は、
    （ａ）単結晶半導体支持基板と、
    （ｂ）中間半導体層と、
    （ｃ）半導体酸化物層とを備え、
    前記（ａ）単結晶半導体支持基板は、略平行な２つの主面であるおもて面および裏面と、該おもて面と裏面とをつなぐ周縁部と、該おもて面と裏面との間の中央平面とを有し、Ｐ型ドーパントを含み、５０Ｏｈｍ−ｃｍの最低抵抗率を有し、
    前記（ｂ）中間半導体層は、
    前記単結晶半導体支持基板よりも電子親和力が小さく、
    多結晶構造、アモルファス構造、ナノ結晶構造または単結晶構造を有し、
    ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮおよびＡｌ １−ｘ−ｙ−ｚ Ｇａ ｘ Ｉｎ ｙ Ｂ ｚ Ｎ（ｘ、ｙおよびｚはモル比を表し、それぞれ０．２以上０．７以下の値をとる）から成る群から選択されるＩＩＩＡ族窒化物、またはＳｎＯ ２ 、ＴｉＯ ２ およびＺｎＯから成る群から選択される金属酸化物を含み、
    前記単結晶シリコンドナーウエハは、略平行な２つの主面であるおもて面および裏面と、該おもて面と裏面とをつなぐ周縁部と、該おもて面と裏面との間の中央平面とを有し、かつ、劈開面を有する、
    方法。
  46. 前記単結晶半導体支持基板は、シリコン、シリコンカーバイド、シリコンゲルマニウム、窒化ケイ素、二酸化ケイ素、ヒ化ガリウム、窒化ガリウム、リン化インジウム、インジウムガリウムヒ素およびゲルマニウムから成る群から選択される半導体材料を含む、
    請求項４５に記載の方法。
  47. 前記単結晶半導体支持基板は、チョクラルスキー法またはフローティングゾーン法により成長した単結晶シリコンインゴットから切り出された単結晶シリコンウエハを含む、
    請求項４５に記載の方法。
  48. 前記単結晶半導体支持基板は、約５０Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項４５に記載の方法。
  49. 前記単結晶半導体支持基板は、約１００Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項４５に記載の方法。
  50. 前記単結晶半導体支持基板は、約５００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項４５に記載の方法。
  51. 前記単結晶半導体支持基板は、約７５０Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項４５に記載の方法。
  52. 前記単結晶半導体支持基板は、約７５０Ｏｈｍ−ｃｍ以上約５，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項４５に記載の方法。
  53. 前記単結晶半導体支持基板は、約１０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項４５に記載の方法。
  54. 前記単結晶半導体支持基板は、約２０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項４５に記載の方法。
  55. 前記単結晶半導体支持基板は、約３０００Ｏｈｍ−ｃｍ以上約５，０００Ｏｈｍ−ｃｍ以下のバルク抵抗率を有する、
    請求項４５に記載の方法。
  56. 前記中間半導体層は、歪み半導体層を含む、
    請求項４５に記載の方法。
  57. 前記中間半導体層は、部分的に緩和した半導体層を含む、
    請求項４５に記載の方法。
  58. 前記単結晶半導体支持基板のおもて面層の上に形成された前記中間半導体層は、完全に緩和した半導体層を含む、
    請求項４５に記載の方法。
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