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JP6415365B2 - 半導体パッケージ - Google Patents

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JP6415365B2
JP6415365B2 JP2015054934A JP2015054934A JP6415365B2 JP 6415365 B2 JP6415365 B2 JP 6415365B2 JP 2015054934 A JP2015054934 A JP 2015054934A JP 2015054934 A JP2015054934 A JP 2015054934A JP 6415365 B2 JP6415365 B2 JP 6415365B2
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智哉 近井
智哉 近井
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慎吾 中村
寛明 松原
寛明 松原
祥太朗 作元
祥太朗 作元
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株式会社ジェイデバイス
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Description

本発明は、半導体パッケージの実装技術に関する。特に、積層型半導体パッケージにおける、下側のパッケージから上側のパッケージへの伝熱を軽減するための構成に関する。
近年、電子機器の小型化・高密度化や、半導体素子へのアクセススピードの向上等の要請に伴い、複数の半導体パッケージを積層するパッケージオンパッケージ（Ｐｏｐ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）が用いられている（例えば、「特開２０１０−１５３６５１号公報」）。携帯電話やスマートホン等の携帯型端末では、画像処理を行うロジックチップを含むパッケージを下側に、メモリチップを含むパッケージを上側にした、半導体パッケージが用いられている。
このような積層型半導体パッケージでは、チップ間の距離が１ｍｍ以下程度まで接近することがあり、下側のロジックチップからの発熱が上側のメモリチップに伝わり、上側のメモリチップが動作不良を起こす場合がある。したがって、下側のパッケージから上側のパッケージへの伝熱を軽減することが求められている。
特開２０１０−１５３６５１号公報
本発明は、積層型半導体パッケージにおいて、下側のチップから上側のチップへの伝熱を軽減する半導体パッケージを提供することを目的とする。
本発明の一実施形態に係る積層型半導体パッケージは、第１の回路基板と、第１の回路基板に第１の半導体素子が実装された第１の半導体パッケージと、 第２の回路基板と、第２の回路基板に第２の半導体素子が実装され、第１の半導体パッケージに積層された第２の半導体パッケージと、第１の半導体を封止する封止樹脂と、封止樹脂に接して配置される導電層と、導電層と接続し第１の回路基板上に配置されるサーマルビアと、を有する。
また、導電層は、封止樹脂の上に配置されてもよい。
また、第１の半導体パッケージは、第２の半導体パッケージと接合し、第１の半導体の周囲に配置される複数の接合用電極端子を有し、導電層は、複数の接合用電極端子の内側に配置されてもよい。
また、導電層は、銅又は銅合金であってもよい。
また、サーマルビアは、接合用電極端子よりも内側に配置されてもよい。
また、複数の接合用電極端子は、樹脂コアボールを有してもよい。
また、導電層は、第１の半導体パッケージの側面にも配置されてもよい。
また、導電層は、封止樹脂に覆われていてもよい。
また、導電層は、第１の半導体上に接着剤又はスペーサを介して配置されてもよい。
また、導電層は、２層以上の配線基板であってもよい。
また、２層以上の配線基板及び封止樹脂にビアを配置し、第１の回路基板と第２の回路基板を、ビアを介して電気的に接続してもよい。
また、封止樹脂にビアを配置し、第１の回路基板と第２の回路基板を、ビアと２層以上の配線基板の回路を介して電気的に接続してもよい。
また、本発明の一実施形態に係る積層型半導体パッケージは、第１の回路基板と、第１の回路基板に第１の半導体素子が実装された第１の半導体パッケージと、第２の回路基板と、第２の回路基板に第２の半導体素子が実装され、第１の半導体パッケージに積層された第２の半導体パッケージと、第１の半導体を封止する封止樹脂と、封止樹脂に接して配置される断熱層と、を有する。
本発明の実施形態１に係る積層型半導体パッケージの断面図である。 本発明の実施形態１に係る積層型半導体パッケージの概略平面図である。 本発明の実施形態１に係る積層型半導体パッケージの概略平面図である。 本発明の実施形態１の変形例１に係る積層型半導体パッケージの概略平面図である。 本発明の実施形態１の変形例２に係る積層型半導体パッケージの断面図である。 本発明の実施形態１の変形例２に係る積層型半導体パッケージの断面図である。 本発明の実施形態２に係る積層型半導体パッケージの断面図である。 本発明の実施形態２に係る積層型半導体パッケージの概略平面図である。 本発明の実施形態３に係る積層型半導体パッケージの断面図である。 本発明の実施形態４に係る積層型半導体パッケージの断面図である。 本発明の実施形態５に係る積層型半導体パッケージの断面図である。 本発明の実施形態５に係る積層型半導体パッケージの概略平面図である。 本発明の実施形態６に係る積層型半導体パッケージの断面図である。 本発明の実施形態６に係る積層型半導体パッケージの概略平面図である。
以下、図面を参照して本発明に係る積層型半導体パッケージについて説明する。ただし、本発明の積層型半導体パッケージは多くの異なる態様で実施することが可能であり、以下に示す実施形態の記載内容に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜実施形態１＞
本発明の実施形態１に係る積層型半導体パッケージ１００の概要について、図１乃至図３を参照しながら、詳細に説明する。
（積層型半導体パッケージの基本構成）
図１は、本発明の実施形態１に係る積層型半導体パッケージ１００の、図３におけるＡ−Ａ’断面図を示したものである。図１を参照すると、第１の半導体パッケージ１０と第２の半導体パッケージ２０が半田ボール３１を介して接合され、第１の半導体パッケージ１０の上に第２の半導体パッケージ２０が積層されていることがわかる。
第１の半導体パッケージ１０は、第１の回路基板１１を有し、第１の回路基板１１上に第１の半導体素子１２が配置される。第１の回路基板１１は１つ又は複数の配線基板によって構成されており、図１では４層であることを示している。第１の半導体素子１２は、例えばアプリケーションプロセッサなどが配置されるが、これに限られない。また、図１では、第１の半導体素子１２を１つの半導体として示したが、複数の半導体素子が第１の半導体素子１２として第１の回路基板１１上に配置されても良い。
第１の回路基板１１及び第１の半導体素子１２を覆うように、封止樹脂１３が配置される。封止樹脂１３は、外部からの水分や不純物の混入から第１の半導体素子１２と第１の回路基板１１の上部を保護し、第１の回路基板１１の反りを防止する。封止樹脂１３としては、エポキシ樹脂、シアネートエステル樹脂、アクリル樹脂、ポリイミド樹脂、シリコン樹脂などを使用することができる。
封止樹脂１３の中に、複数のビア１６が配置される。ビア１６は、下端が第１の回路基板１１上に配置された電極に接着し、上端は接合用電極端子１７として封止樹脂１３から露出する。接合用電極端子１７上には半田ボール３１が配置され、第２の半導体パッケージ２０の第２の回路基板２１の下側に配置された電極と接続される。すなわち、ビア１６は、第１の半導体パッケージ１０の第１の回路基板１１の配線と、第２の半導体パッケージ２０の第２の回路基板２１の配線とを、電気的に接続する。ビア１６は、例えば封止樹脂１３の所定の位置をエッチングして形成した開口部に、金属メッキ又はエッチング等によって形成された金属材料を埋め込み、第１の回路基板１１上に配置された電極に接着させる方法によって、形成される。
第２の半導体パッケージ２０は、１つ又は複数の配線基板からなる第２の回路基板２１を有し、第２の回路基板２１上に第２の半導体素子２２が配置される。第２の半導体素子２２は、第２の回路基板２１の配線と、Ａｕ又はＣｕ等を材料とするボンディングワイヤ３４で電気的に接続される。第２の半導体素子２２は、例えばＦＬＡＳＨ、ＳＤＲＡＭ等のメモリが配置される。複数の同種又は異種のメモリを第２の回路基板２１上に並べて配置して、第２の半導体素子２２としてもよい。また、複数のメモリを積層して配置し、第２の半導体素子２２としてもよい。
第２の回路基板２１及び第２の半導体素子２２を覆うように、封止樹脂２３が配置される。封止樹脂２３は、上述した封止樹脂１３と同様の材質で構成される。また、第２の回路基板２１の下側には、第２の回路基板２１の配線と電気的に接続する電極が配置される。第２の回路基板２１の下側の電極と第１の半導体パッケージ１０の接合用電極端子１７は半田ボール３１で接続されるので、第１の回路基板１１と第２の回路基板２１のそれぞれの配線は、半田ボール３１を介して電気的に接続される。第１の回路基板１１の下側には電極が配置されており、積層型半導体パッケージ１００を実装する外部の実装基板とは、該電極に配置される半田ボール３５を介して接続される。
（下側の半導体素子から上側の半導体素子への伝熱を軽減するための構成）
本発明の実施形態１に係る積層型半導体パッケージ１００は、第１の半導体パッケージ１０に、導電層１４及びサーマルビア１５が配置される。
図２は、本発明の実施形態１に係る積層型半導体パッケージ１００の、第１の半導体パッケージ１０を、上側から見た平面図を示したものである。図２を参照すると、矩形状の第１の半導体パッケージ１０の外周周辺に、上下左右に各２列ずつ複数の接合用電極端子１７が配置される。なお、上述のように、接合用電極端子１７はビア１６（図示せず）の上端なので、ビア１６が接合用電極端子１７と同様に配置されていることを示している。導電層１４は、第１の半導体パッケージ１０の外周付近に配置された複数の接合用電極端子１７に囲まれるよう、それらの内側の領域に配置されていることがわかる。
図３は、本発明の実施形態１に係る積層型半導体パッケージ１００の、第１の半導体パッケージ１０を上側から見た平面図であり、導電層１４を透過し、かつ、第１の半導体素子１２の平面位置を示した図である。破線１４ａで囲まれた部分は、導電層１４が配置される位置を示している。また、破線１２ａで囲まれた部分は、第１の半導体素子１２が配置される位置を示している。
図３を参照すると、導電層１４は、第１の半導体素子１２が配置される部分を全て覆うように、第１の半導体素子１２が配置される部分よりも広く配置されていることがわかる。第１の半導体素子１２は矩形状を有し、これを取り囲むように矩形状の導電層１４が配置されているので、導電層１４が配置され第１の半導体素子１２が配置されない領域５０が、中空の矩形状に形成される。
サーマルビア１５は、領域５０に配置される。図３を参照すると、サーマルビア１５は、領域５０の各頂点付近と各辺の中央付近に合計８箇所配置されているが、サーマルビア１５の配置される個数や領域５０内での位置は、これに限られない。
再び図１を参照すると、導電層１４は、封止樹脂１３の表面、すなわち第１の半導体パッケージ１０の上側の面に形成されていることがわかる。また、導電層１４は、第１の半導体パッケージ１０の外周付近に配置された接合用電極端子１７（ビア１６）よりも内側に配置され、第１の半導体素子１２が配置される領域よりも広い領域に配置される。サーマルビア１５は、導電層１４が配置され、かつ、第１の半導体素子１２が配置されない、領域５０に配置されており、導電層１４の下側の面にサーマルビア１５の上部が接続されている。導電層１４は熱伝導率の高い部材からなり、例えば銅又は銅合金を用いてもよい。導電層１４の形成方法としては、例えば、封止樹脂１３を形成した後に、導電層１４を形成する位置にて樹脂を除去する。樹脂の除去方法は機械的、化学的等、特に問わない。その後、除去した窪み部に銅ペーストを充填させて固化させる、もしくはサーマルビアと接続する面に導電性接着剤を設けた金属製の板状の部材を窪み部に配置・接合することで、導電層１４を形成してもよい。
サーマルビア１５は、封止樹脂１３及び第１の回路基板１１に形成される。サーマルビア１５の形成方法は、例えば、はじめに第１の回路基板１１にビアを形成してから、封止樹脂１３を形成した後に、封止樹脂１３の所定の位置に、上述したビア１６と同様の方法で形成してもよい。ここで、第１の回路基板１１に形成したビアと封止樹脂１３に形成したビアは、必ずしも直接接続している必要はなく、両者の間に金属の部材や配線等が介在してもよい。図１では、第１の回路基板１１に形成したビアと封止樹脂１３に形成したビアとの間に、配線１８を介在させている。サーマルビア１５の下端、すなわち第１の回路基板１１に形成したビアの下端は、第１の回路基板１１の下側に配置した導電部材１９まで到達する。導電部材１９には半田ボール３５が配置され、半田ボール３５を介して積層型半導体パッケージ１００の外部と接続される。
本発明の実施形態１に係る積層型半導体パッケージ１００によると、第１の半導体素子１２の発熱を、導電層１４及びサーマルビア１５を介して、第１の半導体パッケージ１０の下側に逃がすことができる。第１の半導体素子１２からの発熱の一部を第１の半導体パッケージ１０の下側に伝熱することができるので、第１の半導体素子１２から、第１の半導体パッケージ１０の上側に配置される第２の半導体パッケージ２０の第２の半導体素子２２への伝熱を低減することができ、第２の半導体素子２２の動作不良を抑制することが可能となる。
（変形例１）
本発明の実施形態１に係る積層型半導体パッケージ１００の変形例１を、図４を参照しながら、詳細に説明する。
上述した実施形態１の説明において、領域５０の形状は中空の矩形状と説明したが、領域５０の形状はこれに限られない。図２及び図３では、接合用電極端子１７（ビア１６）が第１の半導体パッケージ１０の周辺部分に内側と外側の２列に配置した。これに対し、図４を参照すると、図２及び図３における内側のビア１６の一部を、サーマルビア１５に置き換えた構成を取っている。図４では、領域５０の外側の形状は凸凹状となっているが、波線状としてもよい。
上記の構成を有することによって、第１の半導体素子１２を配置するスペースをより広く確保することができる。また、第１の半導体素子１２とサーマルビア１５との距離を短くすることができるので、第１の半導体素子１２の発熱をより効果的に導電層１４及びサーマルビア１５を介して、第１の半導体パッケージ１０の下側に伝熱することができる。
（変形例２）
本発明の実施形態１に係る積層型半導体パッケージ１００の変形例２を、図５及び図６を参照しながら、詳細に説明する。
上述した実施形態１の説明において、導電層１４は銅又は銅合金のような熱伝導率の高い部材が用いられることを示した。しかし、本発明の実施形態１に係る積層型半導体パッケージ１００における導電層１４は、上述のような単一の部材によって構成されるとは限られない。図５及び図６に示すように、２層以上の配線基板７０を導電層１４として配置することも可能である。この場合、例えば、第１の半導体パッケージ１０の上面全体に２層以上の配線基板が配置してもよい。
変形例２における第１の半導体パッケージ１０と第２の半導体パッケージ２０との接続は、様々な形態をとりうる。図５を参照すると、第１の半導体パッケージ１０の上面に配置した２層以上の配線基板７０と封止樹脂１３にビア１６を配置し、ビア１６の上端と第２の回路基板２１の下側に配置された電極とを、半田ボール３１で接続していることがわかる。あるいは、図６で示すように、配線基板７０にはビアを配置せずに、配線基板７０の下側の端子と、封止樹脂１３に配置したビア１６の上端を接続し、配線基板７０の上側の端子と第２の回路基板２１の下側に配置された電極とを半田ボール３１で接続していることがわかる。この場合、配線基板７０の内部で配線を引き回して、第１の半導体パッケージ１０と第２の半導体パッケージ２０の所望の端子を電気的に接続してもよい。
＜実施形態２＞
本発明の実施形態２に係る積層型半導体パッケージ１００の概要について、図７及び図８を参照しながら詳細に説明する。
図７は、本発明の実施形態２に係る積層型半導体パッケージ１００の、断面図を示したものである。図７は図１と類似しているが、導電層１４が接合用電極端子１７に接しないよう、接合用電極端子１７が配置される第１の半導体パッケージ１０の周辺部にも配置され、さらに、第１の半導体パッケージ１０の側面まで配置される点において、図１と相違する。
導電層１４は、第１の半導体パッケージ１０の側面、すなわち封止樹脂１３及び第１の回路基板１１の側面にも配置される。上述のように、矩形状である第１の半導体パッケージ１０の側面は４面存在しており、４面全ての側面に導電層１４が配置されることが好ましい。側面への導電層１４の形成方法としては、例えば、封止樹脂１３を形成した後に、封止樹脂１３と接続する面に接着剤を設けた金属製の板状の部材を封止樹脂１３および第１の回路基板１１の側面に配置・接合することで、導電層１４を形成してもよい。
図８は、本発明の実施形態２に係る積層型半導体パッケージ１００の、第１の半導体パッケージ１０を上側から見た平面図を示したものである。図８を参照すると、導電層１４が第１の半導体パッケージ１０の上側に全面にわたって配置されていることがわかる。ただし、導電層１４と接合用電極端子１７との間には封止樹脂１３が介在しており、導電層１４は接合用電極端子１７と電気的に接続していない。図８に示すように、導電層１４は第１の半導体パッケージ１０の外縁まで配置されており、第１の半導体パッケージ１０の上面と側面に配置された導電層１４は第１の半導体パッケージ１０の外縁部分で接続されていることがわかる。
上記のように、実施形態２に係る積層型半導体パッケージ１００によると、導電層１４が第１の半導体パッケージ１０の上面に加え、側面まで配置されている。この構成によって、第１の半導体素子１２の発熱を、導電層１４とサーマルビア１５を介して第１の半導体パッケージ１０の下側に伝熱するだけでなく、第１の半導体パッケージ１０の側面に配置された導電層１４によって側面に伝熱することができる。したがって、第１の半導体パッケージ１０の第１の半導体素子１２から、第２の半導体パッケージ２０の第２の半導体素子２２への伝熱をより低減し、第２の半導体素子２２の動作不良を抑制することができる。
なお、第１の半導体パッケージ１０の側面への伝熱の観点からは、側面に配置される導電層１４の面積が広いほど好ましい。また、第１の半導体パッケージ１０の側面に配置される導電層１４の下端が、積層型半導体パッケージ１００が実装される実装基板等に接続されると、側面の導電層１４から該基板へ伝熱することも可能となるので、より好ましい。
＜実施形態３＞
本発明の実施形態３に係る積層型半導体パッケージ１００の概要について、図９を参照しながら詳細に説明する。
図９は、本発明の実施形態３に係る積層型半導体パッケージ１００の、断面図を示したものである。図９は図１と類似しているが、第１の半導体パッケージ１０と第２の半導体パッケージ２０が、樹脂コアボール３２によって接続されている点において、図１とは相違する。
図１において、第１の半導体素子１２で発生した熱の一部は、半田ボール３１を介して第２の半導体パッケージ２０の第２の半導体素子２２へ伝熱される。実施形態３では、半田ボール３１よりも熱伝導性の低い樹脂コアボール３２を、第１の半導体パッケージ１０と第２の半導体パッケージ２０との接続に用いる。このような構成をとることによって、第１の半導体素子１２の発熱を、導電層１４とサーマルビア１５を介して第１の半導体パッケージ１０の下側に伝熱するだけでなく、第１の半導体パッケージ１０と第２の半導体パッケージ２０との接続部分から第２の半導体素子２２への伝熱を低減することが可能となる。
＜実施形態４＞
本発明の実施形態４に係る積層型半導体パッケージ１００の概要について、図１０を参照しながら説明する。
図１０は、本発明の実施形態４に係る積層型半導体パッケージ１００の、断面図を示したものである。図１０は図１と類似しているが、実施形態２と同様に導電層１４が第１の半導体パッケージ１０の側面まで配置される点、及び、実施形態３と同様に第１の半導体パッケージ１０と第２の半導体パッケージ２０が、樹脂コアボール３２によって接続されている点において、図１とは相違する。実施形態４の構成を有することによる効果は、実施形態２及び実施形態３で説明した効果を併せたものとなる。
＜実施形態５＞
本発明の実施形態５に係る積層型半導体パッケージ１００の概要について、図１１及び図１２を参照しながら詳細に説明する。
図１１は、本発明の実施形態５に係る積層型半導体パッケージ１００の、断面図を示したものである。図１１は図１と類似しているが、導電層１４が封止樹脂１３の表面に形成されず、封止樹脂１３の内部に形成される点において相違する。
導電層１４には、例えば金属製の板状の部材が用いられる。導電層１４は、例えばＡｇペーストなどの接着剤を介して、第１の半導体素子１２上に配置される。あるいは、導電層１４は、例えばシリコンなどのスペーサを介して、第１の半導体素子１２上に配置される。導電層１４が第１の半導体素子１２上に配置された後に、封止樹脂１３によって導電層１４が封止樹脂１３の中に埋め込まれる。さらに、封止樹脂１３の所定の位置においてエッチング等によってサーマルビア１５用の開口部が形成されるが、エッチングによって導電層１４の一部も取り除かれる。開口部に金属材料を埋め込むことによってサーマルビア１５が形成され、封止樹脂１３に埋め込まれた導電層１４はサーマルビア１５と接続される。
図１２は、本発明の実施形態５に係る積層型半導体パッケージ１００の、第１の半導体パッケージ１０を上側から見た平面図を示したものである。
実施形態５に係る積層型半導体パッケージ１００によると、第１の半導体素子１２と導電層１４が密着して配置されているので、第１の半導体素子１２の発熱を導電層１４が直接的に伝熱し、サーマルビア１５を介して第１の半導体パッケージ１０の下側により効果的に伝熱することが可能となる。これによって、第１の半導体パッケージ１０の第１の半導体素子１２から、第２の半導体パッケージ２０の第２の半導体素子２２への伝熱をより低減し、第２の半導体素子２２の動作不良を抑制することができる。
＜実施形態６＞
本発明の実施形態６に係る積層型半導体パッケージ１００の概要について、図１３及び図１４を参照しながら詳細に説明する。
図１３は、本発明の実施形態６に係る積層型半導体パッケージ１００の、断面図を示したものである。図１３と図１を比較すると、図１では第１の半導体パッケージ１０の上面に導電層１４が形成されるが、図１３では断熱層６０が配置されている点において相違する。また、図１３は、図１におけるサーマルビア１５を配置していない点においても相違する。
断熱層６０は、例えば無機絶縁膜などの、低熱伝導率性を有する樹脂が用いられる。封止樹脂１３の熱伝導率が約０．６［Ｗ／ｍＫ］であるのに対し、断熱層６０に用いられる低熱伝導率性を有する樹脂の熱伝導率は約０．２［Ｗ／ｍＫ］である。断熱層６０の方が封止樹脂１３よりも熱伝導率が低いので、第１の半導体素子１２の発熱が、封止樹脂１３の横方向へより多く伝熱されることになる。これによって、封止樹脂１３の側面や、封止樹脂１３の下側に位置する第１の回路基板１１を介して第１の半導体パッケージ１０の下側への伝熱を増加させることが可能となるので、第１の半導体パッケージ１０の第１の半導体素子１２から、第２の半導体パッケージ２０の第２の半導体素子２２への伝熱をより低減し、第２の半導体素子２２の動作不良を抑制することができる。
図１４は、本発明の実施形態６に係る積層型半導体パッケージ１００の、第１の半導体パッケージ１０を上側から見た平面図を示したものである。図８と図１４を比較すると、図８では、導電層１４が接合用電極端子１７と接触しないように、第１の半導体パッケージ１０の全面に配置されているのに対し、図１４では、断熱層６０が接合用電極端子１７に接触しつつ、第１の半導体パッケージ１０の全面に配置されている点において、両者は相違する。
上述のように、断熱層６０は絶縁性を有する樹脂が用いられるので、接合用電極端子１７に接していてもよい。したがって、第１の半導体パッケージ１０の形成方法においては、封止樹脂１３を配置した後に、封止樹脂１３上の全面に断熱層６０を配置し、そのまま所定の位置にホールを形成してビア１６を配置することができる。
＜シミュレーション＞
以下、従来技術に係るＰｏＰと、本発明の実施形態１、実施形態２及び実施形態５に対応する実施例１〜３について、放熱効果をシミュレーション解析した結果を述べる。
（比較例）
比較例の解析対象は、従来技術に係る上下二層のＰｏＰである。上段パッケージは２１６ｐｉｎＢＧＡとし、チップサイズを１０．０［ｍｍ］×１０．０［ｍｍ］×０．１０［ｍｍｔ］、発熱量を１．５［Ｗ］とした。また、下段パッケージは３１２ｐｉｎＢＧＡとし、チップサイズを７．０［ｍｍ］×７．０［ｍｍ］×０．０８［ｍｍｔ］、発熱量を２．５［Ｗ］とした。さらに、実装基板としてＪＥＤＥＣ標準４層基板（１０１．５［ｍｍ］×１１４．５［ｍｍ］×１．６［ｍｍｔ］）、環境温度を２５［ｄｅｇＣ］、解析パラメータをＴｊ（各チップの最高温度［ｄｅｇＣ］）とした。上段パッケージの基板は２層（ＳＲ：０．０３、Ｃｕ：０．０２、コア：０．０５、Ｃｕ：０．０２、ＳＲ：０．０３）とし、層厚は０．１５［ｍｍ］とした。上段パッケージの基板とチップは、ボンディングワイヤ（ワイヤ直径：１８［μｍ］、平均長さ：１．５［ｍｍ］、本数：３００本、材質：Ｃｕ）で接続するものとした。上段パッケージの樹脂モールドは厚さを０．４［ｍｍ］、熱伝導率を０．６［Ｗ／ｍＫ］とした。上段パッケージの基板のうち配線層で覆われた部分の割合は、Ｔｏｐ（Ｌ１）：３０％、Ｂｏｔｔｏｍ（Ｌ２）：４０％とした。下段パッケージの基板は４層（ＳＲ：０．０３、Ｃｕ：０．０２、コア：０．０５、Ｃｕ：０．０２、コア：０．０６、Ｃｕ：０．０２、コア：０．０５、Ｃｕ：０．０２、ＳＲ：０．０３）とし、層厚は０．３［ｍｍ］とした。下段パッケージの基板とチップは、バンプ（寸法：２７×４９［μｍ］、厚さ：４３［μｍ］、数：７４２ｐｉｎ、材質：Ｃｕ（３０μｍ厚）＋ＳｎＡｇ（１３μｍ厚）。ＳｎＡｇが基板と接続する。）とした。下段パッケージの樹脂モールドは、厚さを０．２５［ｍｍ］、熱伝導率を０．６［Ｗ／ｍＫ］とした。下段パッケージの基板のうち配線層で覆われた部分の割合は、Ｔｏｐ（Ｌ１）：３０％、Ｌ２：８０％、Ｌ３：８０％、Ｂｏｔｔｏｍ（Ｌ４）：４０％とした。上段パッケージと下段パッケージを接続する半田ボールの厚さを０．０２［ｍｍ］、下段パッケージと実装基板とを接続する半田ボールの厚さを０．２［ｍｍ］とし、それぞれの半田ボールの熱伝導率は６４．２［Ｗ／ｍＫ］とした。
（実施例１）
実施例１は、本発明の実施形態１に対応しており、下段パッケージの上面に導電層を配置した。導電層の面積は１０．０［ｍｍ］×１０．０［ｍｍ］、厚さは０．０５［ｍｍ］、材質はＣｕ（熱伝導率３９０［Ｗ／ｍＫ］）とした。また、サーマルビアの直径を０．１５［ｍｍ］、材質をＣｕとし、下段パッケージのチップ周辺で、ビア１６の内側に１周分、０．４［ｍｍ］ピッチでフルに、計９６個配置した。その他の構成は、比較例と同様である。
（実施例２）
実施例２は、本発明の実施形態２に対応しており、下段パッケージの上面及び側面に導電層を配置し、側面の導電層は実装基板に接続させた。側面に導電層を配置し、実装基板に接続させたこと以外は、実施例１と同様である。
（実施例３）
実施例３は、本発明の実施形態５に対応しており、下段パッケージの封止樹脂の内部に導電層を配置し、導電層は接着材を介してチップと接している。ここで、導電層は、寸法が１０．０×１０．０×０．１［ｍｍ］であり、材質はＣｕ（熱伝導率３９０［Ｗ／ｍＫ］）とした。また、導電層とチップを接続する接着剤は、厚さ０．０１［ｍｍ］、熱伝導率を６０［Ｗ／ｍＫ］とし、チップ上面の全体に塗布されているものとした。その他の構成は、実施例１と同様である。
（解析結果）
表１に、比較例、実施例１、実施例２及び実施例３について、放熱効果を解析した結果を示す。ここで、Ｔｊはチップの最高温度、θＪＡはθＪＡ＝（Ｔｊ−Ｔａ）／Ｐｏｗｅｒの関係式で表現される熱抵抗、Ｔａは環境温度（２５［ｄｅｇＣ］）、Ｐｏｗｅｒは上段チップ及び下段チップの合計消費電力４［Ｗ］である。θＪＡ変化率は、比較例の熱抵抗と各実施例の熱抵抗とを比較した変化率を表している。
表１を参照すると、各実施例における最高温度Ｔｊ及び熱抵抗θＪＡは、いずれも比較例よりも低く、下段パッケージの発熱が上段パッケージへ伝熱することを抑制できていることがわかる。実施例１（パッケージの上面に導電層を配置）の上段チップにおけるθＪＡ変化率は−９．９％である。この効果は、導電層とサーマルビアを配置することによって、下段パッケージのチップの発熱をパッケージ下側に伝熱できたためと考えられる。また、実施例１（パッケージの上面に導電層を配置）と実施例２（パッケージの上面及び側面に導電層を配置し、側面の導電層は実装基板に接続させる）の上段チップにおけるθＪＡ変化率を比較すると、実施例１は−９．９％、実施例２は−１８．１％であり、実施例２は実施例１よりも約２倍の熱抵抗の低下が得られたことを示している。この効果差は、実施例２がパッケージの側面に導電層を配置し、実装基板に接続させたことによって、下段パッケージのチップの発熱を、サーマルビアを介するだけでなく、側面の導電層からも下側に伝熱することができるためと考えられる。
実施例１と実施例３（下段パッケージの封止樹脂の内部に導電層を配置し、導電層は接着材を介してチップと接する構造）の上段チップのθＪＡ変化率を比較すると、実施例１は−９．９％、実施例３は−１０．２％であり、実施例３の方が実施例１よりも若干の効果改善が認められる。ただし、下段チップのθＪＡ変化率を比較すると、実施例１は−１５．１％、実施例３は−１８．７％であり、下段チップのθＪＡ変化率については実施例３の方がより改善していることが認められる。
以上、本発明の実施形態１乃至実施形態６を、図１乃至図１４を参照しつつ説明し、効果をシミュレーションによって検証した。なお、本発明は上記の実施形態に限られたものではなく、要旨を逸脱しない範囲で適宜変更することが可能である。
１０：第１の半導体パッケージ
１１：第１の回路基板
１２：第１の半導体素子
１３：封止樹脂
１４：導電層
１５：サーマルビア
１６：ビア
１７：接合用電極端子
１８：配線
１９：導電部材
２０：第２の半導体パッケージ
２１：第２の回路基板
２２：第２の半導体素子
２３：封止樹脂
３１：半田ボール
３２：樹脂コアボール
３４：ボンディングワイヤ
３５：半田ボール
６０：断熱層
７０：配線基板
１００：積層型半導体パッケージ

Claims (8)

  1. 第１の回路基板と、
    前記第１の回路基板に第１の半導体素子が実装された第１の半導体パッケージと、
    第２の回路基板と、
    前記第２の回路基板に第２の半導体素子が実装され、前記第１の半導体パッケージに積層された第２の半導体パッケージと、
    前記第１の半導体素子を封止する封止樹脂と、
    前記封止樹脂に接して配置される導電層と、
    前記第１の半導体パッケージと前記第２の半導体パッケージとを接合する複数の接合用電極端子と、
    前記導電層と接続し前記第１の回路基板上に配置されるサーマルビアと、を有し、
    前記複数の接合用電極端子は前記第１の半導体素子の周囲に配置され、
    前記導電層は、前記第１の半導体素子の全体を覆い、一部の領域が前記接合用電極端子の領域に延長され、前記サーマルビアは前記複数の接合用電極端子の一部が置換えられて配置されている積層型半導体パッケージ。
  2. 前記導電層は、前記封止樹脂の上に配置されることを特徴とする、請求項１に記載の積層型半導体パッケージ。
  3. 前記導電層は、前記複数の接合用電極端子の内側に配置される、
    ことを特徴とする請求項２に記載の積層型半導体パッケージ。
  4. 前記導電層は、銅又は銅合金であることを特徴とする請求項１に記載の積層型半導体パッケージ。
  5. 前記サーマルビアは、前記封止樹脂内の第１のサーマルビアと、前記第１の回路基板に形成される第２のサーマルビアと、を有し、
    前記第１のサーマルビアと前記第２のサーマルビアとの間に、前記第１の半導体素子と接続される配線が介在していることを特徴とする請求項１に記載の積層型半導体パッケージ。
  6. 前記複数の接合用電極端子は樹脂コアボールを有することを特徴とする請求項２に記載の積層型半導体パッケージ。
  7. 前記導電層は前記封止樹脂に覆われていることを特徴とする、請求項１に記載の積層型半導体パッケージ。
  8. 前記導電層は前記第１の半導体素子上に接着剤又はスペーサを介して配置されることを特徴とする、請求項７に記載の積層型半導体パッケージ。

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