JP6400033B2 - 送信装置、受信装置および通信システム - Google Patents

Description

本発明は、シングルキャリア伝送を行う送信装置、受信装置および通信システムに関する。

デジタル通信システムにおいて、送信信号が建物などに反射して起こるマルチパスフェージングまたは端末の移動によって起こるドップラ変動によって、伝送路の周波数選択性と時間変動が発生する。このようなマルチパス環境において、受信信号は送信シンボルと遅延時間が経って届くシンボルと干渉した信号となる。

このような周波数選択性のある伝送路において、最良の受信特性を得るため、シングルキャリア（Single Carrier：ＳＣ）伝送を用いてＣＰ（Cyclic Prefix）を付加する方式が近年注目を集めている。例えば、下記非特許文献１を参照されたい。シングルキャリア伝送は、マルチキャリア（Multiple Carrier：ＭＣ）ブロック伝送であるＯＦＤＭ（Orthogonal Frequency Division Multiplexing）伝送に比べピーク電力を低くすることができる。

ＳＣ伝送を行う送信機は、マルチパスフェージング対策として、ＣＰの挿入処理を実施する。ＣＰ挿入処理とは、一定数のシンボルのうち後ろのシンボルをコピーして、一定数のシンボルの前に付加する処理である。送信機は、ＣＰ挿入処理後のデータであるブロックを、フィルタ処理により時間領域波形に変換する。本明細書において、送信処理の出力においてシンボル間隔をＴとし、Ｔの単位は一般的に秒である。

下記非特許文献１に示されているように、ＳＣ伝送を行う送信機から送信された信号を受信する受信機は、フィルタ処理を含む受信処理、サンプリング、ＣＰ除去、ＦＦＴ（Fast Fourier Transform）処理、ＦＤＥ（Frequency Domain Equalization）およびＩＦＦＴ（Inverse ＦＦＴ）処理を行った後に、復調を行う。

David Falconer, Sirikiat Lek Ariyavisitakul, Anader Benyamin-Seeyar, Brian Eidson,，"Frequency Domain Equalization for Single-Carrier Broadband Wireless Systems"，IEEE Communications Magazine， Apr. 2002，pp．58−66．

上記従来のＳＣ伝送の技術によれば、送信ピーク電力を抑圧している。しかしながら、マルチパス伝送路において、分数間隔の遅延時間の遅延波が存在する場合、ブロック間干渉が発生し、周波数等化のみでは干渉を除去できない。このため、受信機における復調精度が劣化する。なお、分数間隔の遅延時間とは、シンボル間隔Ｔの整数倍でない遅延時間のことをいう。

本発明は、上記に鑑みてなされたものであって、シンボル間隔の整数倍でない遅延時間の遅延波が存在する場合でも、ブロック間干渉を抑圧し、復調精度の劣化を抑制することができる送信装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる送信装置は、１ブロックあたり第１の個数のデータシンボルを生成するシンボル生成部と、第１の個数のデータシンボル内の第１の位置に第１のシンボル群を挿入し、第１の個数のデータシンボル内の第２の位置に第２のシンボル群を挿入して第２の個数のシンボルを出力するシンボル挿入部と、シンボル挿入部から出力される第２の個数のシンボルの末尾の第３の個数のシンボルを複製し、Cyclic Prefixとして第２の個数のシンボルの先頭に付加するCyclic Prefix生成部と、Cyclic Prefixが付加された後の第２の個数のシンボルに対してナイキスト条件を満たすフィルタによるフィルタ処理を行う送信処理部と、を備える。第１のシンボル群は、１ブロック前の第１の個数のデータシンボルの先頭の第４の個数のシンボルであり、第２のシンボル群は、１ブロック前の第１の個数のデータシンボルの末尾の第５の個数のシンボルである。また、第１の位置は、第１のシンボル群の挿入後に、第１のシンボル群の先頭がCyclic Prefixとして複製される第３の個数のシンボルの先頭となる位置であり、第２の位置は、第２のシンボル群の挿入後に、第２のシンボル群の末尾がCyclic Prefixとして複製される第３の個数のシンボルの１つ前となる位置である。

本発明によれば、シンボル間隔の整数倍でない遅延時間の遅延波が存在する場合でも、ブロック間干渉を抑圧し、復調精度の劣化を抑制することができるという効果を奏する。

実施の形態１にかかる送信装置の構成例を示す図 実施の形態１の送信処理部へ入力される連続したＣＰブロックの一例を示す図 実施の形態１のＣＰが付加される前のｋ番目のブロックの構成例を示す図 実施の形態１のｋ番目のブロックにＣＰが付加されたＣＰブロックの構成例を示す図 マルチパス伝送路の一例を示す図 実施の形態１のシンボル挿入部にシンボル生成部から入力されるシンボルであり、ｋ番目のブロックを構成するシンボルの一例を示す図 実施の形態１のシンボル挿入部により過去のシンボルが挿入された後のｋ番目のブロックの一例を示す図 図７に示したブロックにＣＰを付加した後のＣＰブロックの一例を示す図 実施の形態１の過去のシンボルを挿入せずにＣＰを付加した場合のＣＰブロックの一例を示す図 実施の形態１のＣＰブロックの一例を示す図 専用のハードウェアとして実現される実施の形態１の回路の構成例を示す図 実施の形態１の制御回路の構成例を示す図 実施の形態２のブロック内のシンボルが全て既知信号の場合のＣＰブロックの一例を示す図 ｋ番目のＣＰブロックが図１３に示したＣＰブロックである場合の（ｋ−１）番目のＣＰブロックの構成例を示す図 実施の形態２の既知信号で構成されるＣＰブロックとデータシンボルで構成されるＣＰブロックと送信シーケンスの一例を示す図 実施の形態２の送信機の構成例を示す図 実施の形態２のシンボル挿入部の構成例を示す図 実施の形態３の受信装置である受信機の構成例を示す図 専用のハードウェアとして実現される実施の形態３の回路の構成例を示す図 実施の形態３の制御回路の構成例を示す図

以下に、本発明の実施の形態にかかる送信装置、受信装置および通信システムを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかる送信装置の構成例を示す図である。図１に示すように、本発明にかかる送信装置である送信機１０は、シンボル生成部１、シンボル挿入部２、シンボル選択部３、ＣＰ生成部４、送信処理部５および記憶装置６を備える。

本実施の形態では、後述するように、Ｎ個のシンボルごとに、ＣＰが付加される。Ｎは２以上の整数である。ＣＰとして付加されるシンボルの数をＮ_CPとするとき、ＣＰが付加された後のＮ＋Ｎ_CP個のシンボルをＣＰブロックと呼ぶ。Ｎ_CPは１以上の整数である。また、ＣＰブロックのうちＣＰ部分を除いたもの、すなわちＣＰ挿入前のＮ個のシンボルをブロックと呼ぶ。また、後述するように、本実施の形態では、ブロック内のＮ個のシンボルのうち、Ｎ_PR個のシンボルは、過去のシンボル具体的には１つ前のブロックのシンボルである。Ｎ_PRは２以上の整数である。

シンボル生成部１は、送信対象の情報に基づいて送信するシンボルを生成して出力する。具体的には、シンボル生成部１は、例えば、ＰＳＫ（Phase Shift Keying）シンボル、ＱＡＭ（Quadrature Amplitude Modulation）シンボル等のシンボルを生成して出力する。なお、シンボル生成部１が生成するシンボルは、ＰＳＫシンボルまたはＱＡＭシンボルに限定されず、どのようなシンボルであってもよい。また、シンボル生成部１は符号化されたデータを変調してシンボルを生成してもよい。シンボル生成部１は、１ブロックあたり（Ｎ−Ｎ_PR）個のシンボルを生成する。

シンボル挿入部２は、制御信号＃１および制御信号＃２に従って、シンボル生成部１により生成された（Ｎ−Ｎ_PR）個のシンボルに、記憶装置６に格納されているＮ_PR個の過去のシンボルを挿入して出力する。制御信号＃１は、記憶装置６に格納されている過去のシンボルをシンボル生成部１により生成されたシンボルに挿入するか否かを示す制御信号である。制御信号＃２は、過去シンボルの挿入位置を示す制御信号、すなわちシンボル生成部１により生成された（Ｎ−Ｎ_PR）個のシンボルのうちどの位置に記憶装置６に格納されているＮ_PR個の過去のシンボルを挿入するかを示す制御信号である。過去のシンボルの挿入方法の詳細については後述するが、Ｎ_PR個の過去のシンボルのうちＮ₁個のシンボルは、ＣＰ挿入において複製される箇所を先頭として連続して配置され、Ｎ_PR個の過去のシンボルのうちＮ₂個のシンボルは、ＣＰとして挿入される箇所の１つ前のシンボルがＮ₂個のシンボルの最後のシンボルとなるよう連続して配置される。

なお、ここでは、本実施の形態で説明する過去のシンボルを用いてＣＰ挿入を行う方法と、一般的なＣＰ挿入方法である現在処理中のＣＰブロックのシンボルを用いてＣＰ挿入を行う方法とのうちいずれかを選択可能であり、また、過去のシンボルの挿入位置も変更可能な構成を説明する。このため、図１に示した構成例では、制御信号＃１および制御信号＃２を用いているが、過去のシンボルを用いてＣＰ挿入を行う方法だけを実施する場合には制御信号＃１は不要である。また、過去のシンボルの挿入位置を固定とする場合にも制御信号＃２は不要である。制御信号＃１および制御信号＃２は、例えば、送信機１０の外部から送信されてもよいし、送信機１０内の図示しない制御回路などから送信されてもよい。例えば、制御回路は図示されない記憶装置に記憶された複数の値を参照し、外部の入力に基づき値を選び、制御信号を生成および送信する。

シンボル選択部３は、制御信号＃３に従って、シンボル挿入部２から出力された１ブロックのシンボルのうち先頭のＮ₁個のシンボルを記憶装置６に格納し、シンボル挿入部２から出力されるブロックのうち末尾のＮ₂個のシンボルを記憶装置６に格納する。制御信号＃３は、記憶装置６にシンボルを格納するか否かを指示するための制御信号である。制御信号＃３に、記憶装置６に格納するシンボルの位置を示す情報を含めてもよい。記憶装置６に格納されたシンボルは、シンボル挿入部２における次のブロックのシンボル挿入処理において、過去のシンボルとして用いられる。また、シンボル選択部３は、シンボル挿入部２から出力された１ブロックのシンボルをＣＰ生成部４へ出力する。

本実施の形態では、制御信号＃３により、記憶装置６にシンボルを格納するか否かを選択可能としている。記憶装置６にシンボルを格納するか否かを選択可能としない場合には、制御信号＃３は不要である。記憶装置６に格納されるシンボルの位置はあらかじめ定められているとするが、制御信号＃３に記憶装置６に格納するシンボルの位置を示す情報を含める場合には、制御信号＃３により記憶装置６に格納するシンボルの位置を指定することができる。制御信号＃３は、制御信号＃１および制御信号＃２と同様に、例えば、送信機１０の外部から送信されてもよいし、送信機１０内の図示しない制御回路などから送信されてもよい。

ＣＰ生成部４は、シンボル選択部３から出力された１ブロックのシンボルのうち、末尾のＮ_CP個を複製し、複製したＮ_CP個のシンボルをＣＰとしてシンボル選択部３から出力された１ブロックのシンボルの先頭に付加する。

送信処理部５は、ＣＰ生成部４から順次出力されるＣＰブロック、すなわちＣＰが付加された後のブロックに対して送信処理を実施して送信信号を生成し、送信信号を送信する。送信処理部５は、ＣＰ生成部４から順次出力されるＣＰブロックに対して、ＣＰブロック単位の処理ではなく、連続したＣＰブロックに対して送信処理を実施する。図２は、送信処理部５へ入力される連続したＣＰブロックの一例を示す図である。図２に示すように、ＣＰ生成部４からは、ｋ−１番目のＣＰブロック、ｋ番目のＣＰブロック、ｋ＋１番目のＣＰブロック、…というように、ＣＰブロックが連続して入力される。ｋは、１以上の整数である。

送信処理部５により送信される送信信号は、無線信号であってもよいし、有線回線により伝送される送信信号であってもよい。送信処理部５が実施する送信処理には、例えば、フィルタ処理、デジタルアナログ変換処理および周波数変換処理などが含まれる。

送信処理部５が実施するフィルタ処理としては、送信および受信フィルタにナイキスト条件を満たすフィルタを用いることができる。フィルタ処理は、「斉藤洋一 、「ディジタル無線通信の変復調」、電子情報通信学会、２００７年」（以下、参照文献１という）に記載されているように、数式上では畳み込み処理を用いて表すことができる。また、送信処理部５の送信処理において、「J．B．Anderson，F．Rusek and V．Owall，“Faster-Than-Nyquist Signaling”，Proceedings of the IEEE，vol．101，No．8，Aug. 2013，pp．1817−1830．」に記載されているようなＦｔＮ(Faster than Nyquist)処理を行っても良い。

次に、本実施の形態のＣＰ付加とシンボル挿入について説明する。図３は、ＣＰが付加される前のｋ番目のブロックの構成例を示す図である。図４は、ｋ番目のブロックにＣＰが付加されたＣＰブロックの構成例を示す図である。図３および図４では、Ｎ＝８，Ｎ_CP＝３とした例を示している。また、Ｄ_a,bは、ＣＰ生成部４へ入力されるａ番目のブロックのｂ番目のシンボルを示す。ａ，ｂは０以上の整数である。図３に示した例では、ｋ番目のブロックはＤ_k,0からＤ_k,7の８個のシンボルで構成される。図４に示すように、図３に示した末尾の３個のシンボルが複製されて、ＣＰとしてブロックの先頭に配置される。

送信および受信フィルタにナイキスト条件を満たすフィルタを用いることにより、シンボル間干渉を抑制することができる。しかしながら、シンボル間隔（シンボル時間ともいう）をＴとするとき、１．３Ｔまたは３．９Ｔのように、分数間隔の遅延波、すなわちシンボル間隔の非整数倍の遅延時間の遅延波が存在する場合、ナイキスト条件を満たす送受信フィルタを用いても、シンボル間干渉が発生する。

図５は、マルチパス伝送路の一例を示す図である。図５では、送信信号をインパルス信号と想定している。図５の例では、図５の左図の矢印で示したタイミングで送信された信号が、受信側では、先行波１波、および遅延波３波として受信される。遅延波のうち、最初に受信される遅延波は、先行波に対して遅延時間Ｔ₁だけ遅延し、２番目に受信される遅延波は、先行波に対して遅延時間Ｔ₂だけ遅延し、３番目に受信される遅延波は、先行波に対して遅延時間Ｔ₃だけ遅延している。例えば遅延時間Ｔ₁＝１．３Ｔであったり、Ｔ₃＝３．９Ｔであったりなどのように、遅延波のうち少なくとも１つが分数間隔で到達する環境を想定すると、送信および受信フィルタにナイキスト条件を満たすフィルタを用いたとしても、シンボル間干渉が存在する。このため、ブロック間干渉も生じてしまい、受信側の復調および復号精度の劣化につながる。

本実施の形態の送信機１０は、分数間隔の遅延波が存在する場合にもブロック間干渉を抑制できるように、過去のシンボルを現在処理中のブロック内に挿入する。具体的には、送信機１０は、現在処理中のブロックの１つ前のブロックの先頭のＮ₁個のシンボルである第１のシンボル群を、現在処理中のブロックのＣＰとして複製される箇所が第１のシンボル群の先頭となるように配置する。また、送信機１０は、１つ前のブロックの末尾のＮ₂個のシンボルである第２のシンボル群を、現在処理中のブロックのＣＰとして複製される箇所の１つ前のシンボルが第２のシンボル群の最後のシンボルとなるように、第２のシンボル群を配置する。

図６は、シンボル挿入部２にシンボル生成部１から入力されるシンボルであり、ｋ番目のブロックを構成するシンボルの一例を示す図である。図７は、シンボル挿入部２により過去のシンボルが挿入された後のｋ番目のブロックの一例を示す図である。また、ｄ_a,bは、シンボル挿入部２にシンボル生成部１から入力されるａ番目のブロックを構成する（Ｎ−Ｎ_PR）個のうちのシンボルのうちのｂ番目のシンボルを示す。図６および図７では、Ｎ＝８，Ｎ_CP＝３，Ｎ₁＝１，Ｎ₂＝２としている。図６に点線で示した部分は、シンボル生成部１から入力される段階では存在せず、後段のシンボル挿入部２により過去シンボルが挿入される部分を示している。したがって、実際には、シンボル挿入部２には、シンボル生成部１から１ブロックあたり（Ｎ−Ｎ_PR）＝５個のシンボルが入力される。例えば、ｋ番目のブロックに対応するシンボルとしては、ｄ_k,0からｄ_k,4の５個のシンボルがシンボル挿入部２へ入力される。

図６および図７で示した例の場合、１つ前のブロックの先頭のＮ₁個のシンボルである第１のシンボル群を、第１のシンボル群の先頭がＣＰとして複製される位置の先頭となるように、シンボル生成部１から入力される（Ｎ−Ｎ_PR）個のシンボルの間に挿入するためには、シンボル生成部１から入力される（Ｎ−Ｎ_PR）個のシンボルのうち（Ｎ−Ｎ_CP−Ｎ₂）番目のシンボルの前に第１のシンボル群を挿入すればよい。また、１つ前のブロックの末尾のＮ₂個のシンボルである第２のシンボル群を、ＣＰとして複製される箇所の１つ前のシンボルが第２のシンボル群の最後のシンボルとなるように、第２のシンボル群を配置するには、シンボル生成部１から入力される（Ｎ−Ｎ_PR）個のシンボルのうち（Ｎ−Ｎ_CP−Ｎ₂−１）番目のシンボルの後に、第２のシンボル群を挿入すればよい。

したがって、シンボル挿入部２は、例えば、シンボル生成部１から入力される（Ｎ−Ｎ_PR）個を、０番目から（Ｎ−Ｎ_CP−Ｎ₂−１）番目までの（Ｎ−Ｎ_CP−Ｎ₂）個のシンボルと、（Ｎ−Ｎ_CP−Ｎ₂）番目から末尾までの（Ｎ_CP−Ｎ₁）個のシンボルとに分割し、前者と後者の間に第２のシンボル群および第１のシンボル群を挿入すればよい。図６および図７の例でいうと、Ｎ₁＝１であるからｋ番目のブロックを生成する処理では、第１のシンボル群はｋ−１番目のブロックの先頭の１個のシンボルｄ_k-1,0である。また、図６および図７の例では、Ｎ₂＝２あるからｋ番目のブロックを生成する処理では、第２のシンボル群はｋ−１番目のブロックの末尾の２個のシンボルｄ_k-1,3，ｄ_k-1,4である。Ｎ−Ｎ_CP−Ｎ₂＝８−３−２＝３であるから、図６および図７の例では、ｋ番目のブロックに対応する５個のシンボルのうち３番目のシンボルであるｄ_k,3の前にｄ_k-1,0が挿入され、２番目のシンボルであるｄ_k,2の後にＮ₁＝１個の第１のシンボル群すなわちｄ_k-1,3，ｄ_k-1,4が挿入される。

なお、図７の最上段には、シンボル挿入部２により過去のシンボルが挿入された後のブロックを構成する各シンボルに、先頭から順に番号を振りなおしたシンボルをＤ_a,bとして示している。図２、図３および図４におけるＤ_a,bは図７に示したＤ_a,bと同一である。

図８は、図７に示したブロックにＣＰを付加した後のＣＰブロックの一例を示す図である。図８に示すように、図７に示したブロックの末尾のＮ_CP個のシンボルを複製して先頭にＣＰとして付加する。例えば、ｋ番目のブロックでは、ｄ_k-1,0，ｄ_k,3，ｄ_k,4が複製されてＣＰとして先頭に付加される。

ここで、本発明の原理および効果を説明する。ＣＰは、ブロック間干渉を除去するための付加されるものであり、ＣＰを付加することにより受信側での等化処理を簡易化させることができる。ＣＰを用いてブロック間干渉を抑制するためには、ＣＰとＣＰのコピー元となった部分との間で巡回性が保たれる必要がある。しかしながら、前述の様な分数間隔の遅延波が存在する環境において、隣接シンボルからの干渉が起こる場合、単にブロック内の末尾のシンボルをコピーして付加する方法では、ＣＰとＣＰのコピー元となった部分との間で隣接シンボルからの干渉成分が異なる。このため、ＣＰとＣＰのコピー元となった部分との間で巡回性が保たれず、ブロック間干渉が発生する。ブロック間干渉が発生すると、受信側において周波数領域における等化処理のみでは干渉除去が不十分となり、復調精度が劣化する。

図９は、過去のシンボルを挿入せずにＣＰを付加した場合のＣＰブロックの一例を示す図である。図１０は、本実施の形態のＣＰブロックの一例を示す図である。図９および図１０では、Ｎ＝８，Ｎ_CP＝３としている。また、図１０の例では、図７の例と同様に、Ｎ₁＝１，Ｎ₂＝２としている。過去のシンボルの挿入しない図９の例では、ｋ番目のＣＰブロックの先頭となるｄ_k,5にはｄ_k-1,7からの干渉とｄ_k,6からの干渉とが漏れこむ可能性がある。このように、各シンボルには両側から、隣接シンボルの干渉の影響の可能性があるが、図９および図１０では、前側すなわち左側からの干渉を矢印で図示している。一方、ＣＰとして複製される元となった位置のｄ_k,5にはｄ_k,4からの干渉とｄ_k,6からの干渉とが漏れこむ可能性がある。このように、ＣＰとＣＰのコピー元となった部分との間で干渉源となるシンボルが異なるため、ＣＰとＣＰのコピー元となった部分との間で巡回性が保証されない。

一方、図１０に示すように、過去のシンボルを挿入してＣＰを付加する本実施の形態では、ｋ番目のＣＰブロックの先頭となるｄ_k-1,0にはｄ_k-1,4からの干渉とｄ_k,3からの干渉とが漏れこむ可能性がある。また、ｋ番目のＣＰブロックのＣＰのコピー元となった部分の先頭のｄ_k-1,0にも、ｄ_k-1,4からの干渉とｄ_k,3からの干渉とが漏れこむ可能性がある。このように、本実施の形態では、ＣＰとＣＰのコピー元となった部分との間で干渉源となるシンボルが同一であるため、ＣＰとＣＰのコピー元となった部分との間で巡回性が保証される。したがって、受信側で周波数領域等化により等化処理が可能となる。

なお、上記の例において、隣接するシンボルから干渉が漏れこむことを想定したが、実際には隣接するシンボルだけでなく複数のシンボルから干渉が漏れこむ。このような場合、Ｎ₁およびＮ₂を増やすことで、ＣＰとＣＰのコピー元となった部分との間で複数のシンボルからの干渉の影響を同一とすることができる。

シンボル挿入部２により過去のシンボルが挿入された後のブロック先頭を０番目として順に番号を振ったｋ番目のブロックにおけるＮ個のシンボルＤ_k,bを用いると、シンボル挿入部２による過去シンボル挿入は以下の式（１）および式（２）のように示すことができる。ただし、１≦ｉ≦Ｎ₁，１≦ｊ≦Ｎ₂である。

また、０≦ｂ≦（Ｎ−Ｎ_CP−Ｎ₂−１）についてはＤ_k,b＝ｄ_k,bであり、Ｎ−Ｎ_CP＋Ｎ₁≦ｂ≦（Ｎ−１）については、ｃ＝ｂ−Ｎ_PRとするとき、Ｄ_k,b＝ｄ_k,cである。

したがって、制御信号＃３により記憶装置６に格納するシンボルの位置を指定する場合、先頭のＮ₁個のシンボルと、末尾のＮ₂個のシンボルとを格納することを示す情報が制御信号＃３に含まれるようにすればよい。また、制御信号＃２には、記憶装置６に格納されている１つ前のブロックの先頭のＮ₁個のシンボルを、シンボル生成部１から入力される（Ｎ−Ｎ_PR）個のシンボルのうち（Ｎ−Ｎ_CP−Ｎ₂）番目のシンボルの前に挿入するよう指示し、１つ前のブロックの末尾のＮ₂個のシンボルを、シンボル生成部１から入力される（Ｎ−Ｎ_PR）個のシンボルのうち（Ｎ−Ｎ_CP−Ｎ₂−１）番目のシンボルの後に、挿入することを示す情報が含まれるようにすればよい。

以上のように、本実施の形態では、第１の個数を（Ｎ−Ｎ_PR）とし、第２の個数をＮとするとき、シンボル生成部１は、１ブロックあたり第１の個数のデータシンボルを生成する。そして、シンボル挿入部２は、第１の個数のデータシンボル内の第１の位置に第１のシンボル群を挿入し、第１の個数のデータシンボル内の第２の位置に第２のシンボル群を挿入して第２の個数のシンボルを出力する。また、第３の個数をとするとき、ＣＰ生成部４は、シンボル挿入部２から出力される第２の個数のシンボルの末尾の第３の個数のシンボルを複製し、Cyclic Prefixとして第２の個数のシンボルの先頭に付加する。第４の個数をＮ₁とし、第５の個数をＮ₂とするとき、上述したように、第１のシンボル群は、１ブロック前の第１の個数のデータシンボルの先頭の第４の個数のシンボルであり、第２のシンボル群は、１ブロック前の第１の個数のデータシンボルの末尾の第５の個数のシンボルである。また、第１の位置は、第１のシンボル群の挿入後に、第１のシンボル群の先頭がCyclic Prefixとして複製される第３の個数のシンボルの先頭となる位置であり、第２の位置は、第２のシンボル群の挿入後に、第２のシンボル群の末尾がCyclic Prefixとして複製される第３の個数のシンボルの１つ前となる位置である。

次に、本実施の形態の送信機１０のハードウェア構成について説明する。図１に示した送信機１０を構成する各構成要素のうち記憶装置６はメモリにより実現される。記憶装置６以外の図１に示した送信機１０を構成する各構成要素は、それぞれ回路により構成される。記憶装置６以外の図１に示した送信機１０を構成する各構成要素が、それぞれ専用の回路として実現されてもよいし、プロセッサを用いた回路で実現されてもよい。

図１に示した送信機１０を構成する各構成要素が専用の回路として実現される場合、各構成要素は、例えば、図１１に示す回路である。図１１は、専用のハードウェアとして実現される回路の構成例を示す図である。図１１に示すように回路１００は、外部から入力されたデータを受信する受信部である入力部１０１と、処理回路１０２と、メモリ１０３と、データを外部へ送信する送信器である送信処理部１０４とを備える。入力部１０１は、外部から入力されたデータを受信して処理回路に与えるインターフェース回路であり、送信処理部１０４は、処理回路又はメモリからのデータを外部に送るインターフェース回路である。この場合、処理回路は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、またはこれらを組み合わせたものである。

図１に示した構成要素のうちソフトウェアにより実現されるものがある場合、これらの構成要素は、例えば、図１２に示す制御回路により実現される。図１２は、制御回路２００の構成例を示す図である。図１２に示すように制御回路２００は、外部から入力されたデータを受信する受信器である入力部２０１と、プロセッサ２０２と、メモリ２０３と、データを外部へ送信する送信器である出力部２０４とを備える。入力部２０１は、制御回路２００の外部から入力されたデータを受信してプロセッサに与えるインターフェース回路であり、出力部２０４は、プロセッサ２０２又はメモリ２０３からのデータを制御回路の外部に送るインターフェース回路である。図１に示した構成要素のうちソフトウェアにより実現される構成要素は、プロセッサ２０２がメモリ２０３に記憶された、ソフトウェアにより実現される各々の構成要素に対応するプログラムを読み出して実行することにより実現される。また、メモリ２０２は、プロセッサ２０２が実施する各処理における一時メモリとしても使用される。

プロセッサ２０２は、ＣＰＵ（Central Processing Unit、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、ＤＳＰ（Digital Signal Processor）ともいう）等である。メモリ２０３は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリー、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Digital Versatile Disk）等が該当する。

以上のように、本実施の形態の送信機１０は、現在処理中のブロックの１つ前のブロックの先頭のＮ₁個のシンボルである第１のシンボル群を、現在処理中のブロックのＣＰとして複製される箇所が第１のシンボル群の先頭となるように配置する。また、本実施の形態の送信機１０は、１つ前のブロックの末尾のＮ₂個のシンボルである第２のシンボル群を、現在処理中のブロックのＣＰとして複製される箇所の１つ前のシンボルが第２のシンボル群の最後のシンボルとなるように、第２のシンボル群を配置するようにした。このため、シンボル間隔の整数倍でない遅延時間の遅延波が存在する場合でも、ブロック間干渉を抑圧し、復調精度の劣化を抑制することができる。

実施の形態２．
次に、本発明にかかる実施の形態２として、既知信号すなわちあらかじめ定められた既知シンボルの系列を含むＣＰブロックの生成方法について説明する。既知信号は一般的に、伝送路推定、およびブロック同期或いはフレーム同期に用いられる。既知信号としては予め定められた任意の信号を用いることができる。ブロック内のシンボルが全て既知信号の場合、ブロック内の末尾の既知信号のシンボルを複製してＣＰとして先頭に付加すればよい。図１３は、ブロック内のシンボルが全て既知信号の場合のＣＰブロックの一例を示す図である。図１３では、Ｎ＝８，Ｎ_CP＝３の例であり、ｋ番目のブロックに、既知信号としてｐ_k,0からｐ_k,7の８つのシンボルが生成される例を図示している。

既知信号で構成されるＣＰブロックの後には、データシンボルすなわちシンボル生成部１で生成されるシンボルで構成されるＣＰブロック、または既知信号で構成されるＣＰブロックを送信することができる。ＣＰブロックの後に続くＣＰブロックが、データシンボルで構成される場合でも、１つ前のＣＰブロックが既知信号であることから、過去のシンボルとしては既知信号が挿入される。この場合、既知信号で構成されるＣＰブロックに続くＣＰブロックがデータシンボルである場合の、該データシンボルのＣＰブロックの生成方法は、１つ前のＣＰブロックのシンボルの内容が既知信号であること以外は、実施の形態１と同様である。

一方、既知信号で構成されるＣＰブロックの１つ前のブロックでは、実施の形態１と同様に、１つ前のブロックのシンボルが配置されるとともに、さらにブロックの先頭と末尾に既知信号の一部が配置される。図１４は、ｋ番目のＣＰブロックが図１３に示したＣＰブロックである場合の（ｋ−１）番目のＣＰブロックの構成例を示す図である。図１４の例では、Ｎ＝８，Ｎ_CP＝３，Ｎ₁＝１，Ｎ₂＝２であり、実施の形態１と同様に、ＣＰとしてコピーされる部分の先頭に１つ前のブロックすなわち（ｋ−２）番目の先頭のＮ₁個のシンボルが配置される。また、該Ｎ₁個のシンボルの前には、（ｋ−２）番目のブロックの末尾のＮ₂個のシンボルが配置される。さらに、本実施の形態では、ブロックの先頭にｐ_k,5が挿入され、ブロックの末尾にｐ_k,3，ｐ_k,4が配置される。すなわち、図１３に示した既知信号のブロックのうちＣＰとしてコピーされる部分を先頭としたＮ₁個の既知信号のシンボルを（ｋ−１）番目のブロックの先頭に配置し、図１３に示した既知信号のブロックのうちＣＰとしてコピーされる部分の１つ前を末尾とするＮ₂個の既知信号のシンボルを（ｋ−１）番目のブロックの末尾に配置する。これにより、（ｋ−１）番目のブロックと次のブロックであるｋ番目の図１３に示したブロックにおいて、ＣＰとＣＰとしてコピーされる部分と間の巡回性を保つことができる。

なお、この場合、（ｋ−１）番目のＣＰブロックにおけるデータシンボルの数は、Ｎ−２Ｎ_PRとなる。したがって、図１４の例では、シンボル生成部１により生成される、（ｋ−１）番目のブロック内のシンボルの数は、８−６＝２個となる。

図１５は、既知信号で構成されるＣＰブロックとデータシンボルで構成されるＣＰブロックと送信シーケンスの一例を示す図である。図１５の例では、ｋ番目のＣＰブロックはデータシンボルで構成されるＣＰブロックである。具体的には、次のＣＰブロックが既知信号のＣＰブロックであることから、図１４と同様（ただし図１４の（ｋ−１）をｋに置き換えた）の構成のＣＰブロックとなる。

図１６は、本実施の形態の送信機１０ａの構成例を示す図である。本実施の形態の送信機１０ａは、実施の形態１の送信機１０に既知信号生成部７を追加し、シンボル挿入部２の替わりにシンボル挿入部２ａを備える以外は、実施の形態１の送信機と同様である。実施の形態１と同様の機能を有する構成要素は、実施の形態１と同一の符号を付して重複する説明を省略する。

既知シンボル生成部である既知信号生成部７は、既知信号すなわち既知シンボルを生成してシンボル挿入部２ａへ出力する。シンボル挿入部２ａは、制御信号＃４および制御信号＃５に従って、記憶装置６に格納された過去のシンボル、または既知信号生成部７から出力される既知信号を、シンボル生成部１から出力されるシンボルへ挿入する。制御信号＃４は、既知信号をそのまま出力するか否か、および既知信号の一部を上述したようにブロックの末尾および先頭に挿入するか否かを示す信号である。既知信号をそのまま出力する場合とは、上述した図１３のようなＣＰブロックを生成する場合である。制御信号＃５は、実施の形態１の制御信号＃２と同様に、過去のシンボルの挿入位置を示す制御信号である。制御信号＃４および制御信号＃５は、図１５に例示したように、ＣＰブロックの送信シーケンスに従って生成される。制御信号＃４および制御信号＃５は、例えば、送信機１０ａの外部から送信されてもよいし、送信機１０ａ内の図示しない制御回路などから送信されてもよい。

図１７は、本実施の形態のシンボル挿入部２ａの構成例を示す図である。図１７に示すように、シンボル挿入部２ａは、選択装置３１およびシンボル挿入処理部３２を備える。選択装置３１には、既知信号および記憶装置６から読み出された過去のシンボルが入力される。選択装置３１は、制御信号＃４に従って、既知信号をそのまま出力する場合には、シンボル挿入処理部３２に、既知信号をそのまま出力することを示す情報とともに既知信号を出力する。この場合、シンボル挿入処理部３２は、既知信号をそのまま出力する。選択装置３１は、制御信号＃４に従って、既知信号の一部を末尾と先頭に付加する場合には、対応する既知信号と挿入場所を示す情報をシンボル挿入処理部３２に出力する。また、選択装置３１は、制御信号＃４に従って、既知信号を挿入しない場合には、シンボル挿入処理部３２へなにも出力しない。シンボル挿入処理部３２は、実施の形態１のシンボル挿入部２と同様に、制御信号＃５に従ってシンボル生成部１から入力されるシンボルへ過去のシンボルを挿入する。また、シンボル挿入処理部３２は、選択装置３１からの指示にしたがって、既知信号を挿入する。

以上のように、本実施の形態の送信機１０ａは、既知シンボルを生成する既知シンボル生成部を備える。Cyclic Prefix生成部４は、既知シンボルで構成されるブロックの末尾の第３の個数すなわちＮ_CP個のシンボルを複製し、Cyclic Prefixとして既知シンボルで構成されるブロックの先頭に付加する。既知シンボルで構成されるブロックの１ブロック前の第２の個数すなわちＮ個のシンボルの先頭の第４の個数すなわちＮ₁個のシンボルは、既知シンボルで構成されるブロックのCyclic Prefixとして複製される位置の先頭のＮ₁個の既知シンボルである。既知シンボルで構成されるブロックの１ブロック前のＮ個のシンボルの末尾の第５の個数すなわちＮ₂個のシンボルは、既知シンボルで構成されるブロックのCyclic Prefixとして複製される位置の既知シンボルを末尾とするＮ₂個の既知シンボルである。

送信機１０ａのハードウェア構成は、実施の形態１の送信機１０のハードウェア構成と同様であり、送信機１０ａを構成する各構成要素は、専用のハードウェアである図１１に示した回路１００、または図１２に示した制御回路２００により実現される。

以上のように、本実施の形態の送信機１０ａは、既知信号を送信する場合にも、実施の形態１と同様にＣＰとＣＰとしてコピーされる部分と間の巡回性を保つように、過去のシンボルおよび既知信号を配置するようにした。このため、既知信号を用いる場合に実施の形態１と同様の効果を奏することができる。

実施の形態３．
図１８は、本発明にかかる実施の形態３の受信装置である受信機２０の構成例を示す図である。図１８に示すように、受信機２０は、受信処理部２１、ＣＰ除去部２２、ＤＦＴ部２３、ＦＤＥ２４、ＩＤＦＴ部２５、復調部２６および伝送路推定部２７を備える。受信処理部２１は、周波数変換、サンプリング処理、受信フィルタ処理などの受信処理を行う。本実施の形態の受信機２０は、実施の形態１の送信機１０または実施の形態２の送信機１０ａとともに通信システムを構成し、実施の形態１の送信機１０または実施の形態２の送信機１０ａから送信された信号を受信する。

ＣＰ除去部２２は、受信信号からＣＰを除去する。ＤＦＴ（Discrete Fourier Transform）部２３は、ＣＰ除去後の受信信号をＤＦＴによって周波数領域信号に変換して出力する時間周波数変換処理部である。ＦＤＥ（Frequency Domain Equalizer）２４は、ＤＦＴ部２３から出力される周波数領域信号に対して、伝送路推定部２７から出力される伝送路推定値を用いて、周波数領域において等化処理を実施する。すなわち、ＦＤＥ２４は、周波数領域信号に対して伝送路推定の結果を用いて、周波数領域信号に対して等化処理を行う等化処理部である。ＦＤＥ２４における等化処理は、非特許文献１または「J．A．C．Bingham，“Multicarrier Modulation for Data Transmission：An Idea Whose Time Has Come”，IEEE Commun．Mag．，vol．28，No．5，May 1990，pp．5−14．」に記載されている方法をはじめとした一般的なＦＤＥを用いることができる。

伝送路推定部２７は、ＣＰ除去後の受信信号に基づいて伝送路推定を実施し、伝送路推定値をＦＤＥ２４へ出力する。伝送路推定は任意の一般的な方法を用いて実施することができる。例えば、既知信号を用いて伝送路推定を行っても良い。例えば、非特許文献１に記載されているような伝送路推定手法を用いても良い。又、ＤＦＴ部の出力を用いて、周波数領域において既知信号を用いて伝送路推定を行っても良い。

ＩＤＦＴ（Inverse ＤＦＴ）部２５は、ＦＤＥ２４による等化処理後の信号をＩＤＦＴにより時間領域信号に変換して出力する周波数時間変換処理部である。復調部２６は、ＩＤＦＴ部２５から出力される信号を復調する。また、送信機１または送信機１ａにおいてシンボルが符号化されている場合には、復調部２６は、復調後に誤り訂正復号を行ってもよい。復調部２６は、各ブロックの復調処理において、各ブロックに含まれる１つ前のブロックの信号も復調しても良い。すなわち、復調部２６は、時間領域信号のうち１ブロック前のシンボル（過去のシンボル）に対応する信号と、１ブロック前に対応する受信信号に基づく時間領域信号のうち１ブロック前のシンボル（過去のシンボル）以外のシンボルに対応する信号とを用いて復調してもよい。または、復調部２６が、１つ前のブロックの信号は１つ前のブロックの処理において復調されているシンボルなので復調を行わなくても良い。

復調部２６が、各ブロックの復調処理において、各ブロックに含まれる１つ前のブロックの信号も復調する場合、すなわち、再度復調を行う場合、復調特性が向上するよう、以下に示すような平均化による復調を行っても良い。

ｒ_k,mをＩＤＦＴ部２５から出力されるｋ番目のブロックのｍ番目の信号とする。ＩＤＦＴ部２５から出力されるｋ番目のブロックはＮ個のシンボルに対応するＮ個の信号によって構成される。これらのＮ個の信号はｒ_k,0，…，ｒ_k,N-1である。Ｇを送信された情報シンボルの候補とする。例えば、送信されたシンボルがＱＰＳＫシンボルの場合、Ｇは以下の式（３）で表すことができる。

したがって、復調部２６は、以下の式（４）を用いて復調を行うことができる。なお、Ｎ_D＝Ｎ−Ｎ_PRであり、ｄ_a,b（ハット）はｄ_a,bの推定値を示す。

上記のような再度の復調を行うか、再度の復調を行わない、すなわち１つ前のブロックのシンボルは復調しないかを制御信号Ｒにより指示する。なお制御信号Ｒによる指示はなくてもよく、再度の復調を行うか、再度の復調を行わないかを固定で定めておいてもよい。制御信号Ｒは、例えば、受信機２０の外部から送信されてもよいし、受信機２０内の図示しない制御回路などから送信されてもよい。

次に、本実施の形態の受信機２０のハードウェア構成について説明する。図１８に示した受信機２０を構成する各構成要素は、それぞれ回路により構成される。図１８に示した受信機２０を構成する各構成要素が、それぞれ専用の回路として実現されてもよいし、プロセッサを用いた回路で実現されてもよい。

図１８に示した受信機２０を構成する各構成要素が専用の回路として実現される場合、各構成要素は、例えば、図１９に示す回路である。図１９は、専用のハードウェアとして実現される回路の構成例を示す図である。図１９に示すように回路３００は、外部から入力されたデータを受信する受信部である入力部３０１と、処理回路３０２と、メモリ３０３と、データを外部へ送信する送信器である送信処理部３０４とを備える。入力部３０１は、外部から入力されたデータを受信して処理回路に与えるインターフェース回路であり、送信処理部３０４は、処理回路３０２又はメモリ３０３からのデータを外部に送るインターフェース回路である。この場合、処理回路３０２は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ、またはこれらを組み合わせたものである。

図１８に示した受信機２０の構成要素のうちソフトウェアにより実現されるものがある場合、これらの構成要素は、例えば、図２０に示す制御回路により実現される。図２０は、制御回路４００の構成例を示す図である。図２０に示すように制御回路４００は、外部から入力されたデータを受信する受信器である入力部４０１と、プロセッサ４０２と、メモリ４０３と、データを外部へ送信する送信器である出力部４０４とを備える。入力部４０１は、制御回路４００の外部から入力されたデータを受信してプロセッサ４０２に与えるインターフェース回路であり、出力部４０４は、プロセッサ４０２又はメモリ４０３からのデータを制御回路の外部に送るインターフェース回路である。図１８に示した受信機２０の構成要素のうちソフトウェアにより実現される構成要素は、プロセッサ４０２がメモリ４０３に記憶された、ソフトウェアにより実現される各々の構成要素に対応するプログラムを読み出して実行することにより実現される。また、メモリ４０２は、プロセッサが実施する各処理における一時メモリとしても使用される。

プロセッサ４０２は、ＣＰＵ等である。メモリ４０３は、例えば、ＲＡＭ、フラッシュメモリー、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ等が該当する。

以上のように、本実施の形態の受信機２０は、実施の形態１または実施の形態２の送信機から送信された信号を受信して復調することができる。実施の形態１または実施の形態２の送信機では、上述したように、ブロック間干渉を抑制するように過去のシンボルが挿入されているため、本実施の形態の受信機２０では、高精度な復調を実施することができる。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１ シンボル生成部、２，２ａ シンボル挿入部、３ シンボル選択部、４ ＣＰ生成部、５ 送信処理部、６ 記憶装置、７ 既知信号生成部、１０，１０ａ 送信機、２０ 受信機、２１ 受信処理部、２２ ＣＰ除去部、２３ ＤＦＴ部、２４ ＦＤＥ、２５ ＩＤＦＴ部、２６ 復調部、２７ 伝送路推定部。

Claims (4)

1. １ブロックあたり第１の個数のデータシンボルを生成するシンボル生成部と、
   前記第１の個数のデータシンボル内の第１の位置に第１のシンボル群を挿入し、前記第１の個数のデータシンボル内の第２の位置に第２のシンボル群を挿入して第２の個数のシンボルを出力するシンボル挿入部と、
   前記シンボル挿入部から出力される前記第２の個数のシンボルの末尾の第３の個数のシンボルを複製し、Cyclic Prefixとして前記第２の個数のシンボルの先頭に付加するCyclic Prefix生成部と、
   前記Cyclic Prefixが付加された後の前記第２の個数のシンボルに対してナイキスト条件を満たすフィルタによるフィルタ処理を行う送信処理部と、
   を備え、
   前記第１のシンボル群は、１ブロック前の前記第１の個数のデータシンボルの先頭の第４の個数のシンボルであり、前記第２のシンボル群は、１ブロック前の前記第１の個数のデータシンボルの末尾の第５の個数のシンボルであり、
   前記第１の位置は、前記第１のシンボル群の挿入後に、前記第１のシンボル群の先頭が前記Cyclic Prefixとして複製される前記第３の個数のシンボルの先頭となる位置であり、前記第２の位置は、前記第２のシンボル群の挿入後に、前記第２のシンボル群の末尾が前記Cyclic Prefixとして複製される前記第３の個数のシンボルの１つ前となる位置であることを特徴とする送信装置。
2. １ブロックあたり第１の個数のデータシンボルを生成するシンボル生成部と、
   前記第１の個数のデータシンボル内の第１の位置に第１のシンボル群を挿入し、前記第１の個数のデータシンボル内の第２の位置に第２のシンボル群を挿入して第２の個数のシンボルを出力するシンボル挿入部と、
   前記シンボル挿入部から出力される前記第２の個数のシンボルの末尾の第３の個数のシンボルを複製し、Cyclic Prefixとして前記第２の個数のシンボルの先頭に付加するCyclic Prefix生成部と、
   あらかじめ定められたシンボルである既知シンボルを生成する既知シンボル生成部と、 前記Cyclic Prefixが付加された後の前記第２の個数のシンボルに対してフィルタ処理を行う送信処理部と、
   を備え、
   前記第１のシンボル群は、１ブロック前の前記第１の個数のデータシンボルの先頭の第４の個数のシンボルであり、前記第２のシンボル群は、１ブロック前の前記第１の個数のデータシンボルの末尾の第５の個数のシンボルであり、
   前記第１の位置は、前記第１のシンボル群の挿入後に、前記第１のシンボル群の先頭が前記Cyclic Prefixとして複製される前記第３の個数のシンボルの先頭となる位置であり、前記第２の位置は、前記第２のシンボル群の挿入後に、前記第２のシンボル群の末尾が前記Cyclic Prefixとして複製される前記第３の個数のシンボルの１つ前となる位置であり、
   前記Cyclic Prefix生成部は、前記既知シンボルで構成されるブロックの末尾の前記第３の個数のシンボルを複製し、Cyclic Prefixとして前記既知シンボルで構成されるブロックの先頭に付加し、
   前記既知シンボルで構成されるブロックの１ブロック前の前記第２の個数のシンボルの先頭の前記第４の個数のシンボルは、前記既知シンボルで構成されるブロックの前記Cyclic Prefixとして複製される位置の先頭の前記第４の個数の既知シンボルであり、前記既知シンボルで構成されるブロックの１ブロック前の前記第２の個数のシンボルの末尾の前記第５の個数のシンボルは、前記既知シンボルで構成されるブロックの前記Cyclic Prefixとして複製される位置の既知シンボルを末尾とする前記第５の個数の既知シンボルであることを特徴とする送信装置。
3. 請求項１または２に記載の送信装置から送信された信号であり、ブロック内に１ブロック前のシンボルが含まれる信号を、受信信号として受信する受信装置であって、
   前記受信信号からCyclic Prefixを除去するＣＰ除去部と、
   Cyclic Prefix除去後の前記受信信号を周波数領域信号に変換する時間周波数変換処理部と、
   Cyclic Prefix除去後の前記受信信号に対して伝送路推定を行う伝送路推定部と、
   前記周波数領域信号に対して前記伝送路推定の結果を用いて、前記周波数領域信号に対して等化処理を行う等化処理部と、
   前記等化処理後の信号を時間領域信号に変換する周波数時間変換処理部と、
   前記時間領域信号のうち前記１ブロック前のシンボルに対応する信号と、１ブロック前に対応する前記受信信号に基づく前記時間領域信号のうち前記１ブロック前のシンボル以外のシンボルに対応する信号とを用いて復調する復調部と、
   を備えることを特徴とする受信装置。
4. 請求項１または２に記載の送信装置と、
   前記送信装置から送信された信号を受信する受信装置と、
   を備えることを特徴とする通信システム。

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