JP6309258B2 - データ読出装置及び半導体装置 - Google Patents

Description

本発明は、半導体装置における不揮発性記憶素子のデータを読み出すデータ読出装置に関する。

図７は、不揮発性記憶素子のデータを読み出すデータ読出装置の回路図である。
データ読出回路３０は、ＰＭＯＳトランジスタ３１、不揮発性記憶素子３２、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３４、インバータ回路３５、３６で構成されたラッチ回路と、を備えている。
データ読出回路３０は、以下のように動作して不揮発性記憶素子３２のデータを読出す。

先ず、信号Φ０２がＨｉｇｈレベルになりＮＭＯＳトランジスタ３４はオンする。インバータ回路３６、３５で構成されたラッチ回路がリセットされ、出力端子ＤＯＵＴはＬｏｗレベルになる。次に、信号Φ０２がＬｏｗレベルになりＮＭＯＳトランジスタ３４がオフした後に、信号Φ０１がＬｏｗレベルとなりＰＭＯＳトランジスタ３１、３３はオンする。

不揮発性記憶素子３２にデータが書き込まれたデプレッション状態ならば、不揮発性記憶素子３２のオン電流によりラッチ回路が反転してＨｉｇｈレベルになり、出力端子ＤＯＵＴはＨｉｇｈレベルの状態で保持される。
一方、不揮発性記憶素子３２にデータが書き込まれていないエンハンスメント状態ならば、出力端子ＤＯＵＴはＬｏｗレベルのまま保持される（例えば、特許文献１参照）。
なお、不揮発性記憶素子３２周辺の電位状態は、データ読み出し時とデータ書き込み時で等しくなっている。

特開２０１０−１９２０３９号公報

データ読出回路３０は、データ読み出し時とデータ書き込み時で不揮発性記憶素子３２周辺の電位状態が等しくなっている為、データ読み出し中に電源端子に静電気などの高電圧が印加されると、不揮発性記憶素子３２が誤書込みしてしまう恐れがあった。

本発明は、以上のような課題を解決するために考案されたものであり、誤書込みの可能性が少ないデータ読出装置を実現するものである。

上記課題を解決するため、本発明のデータ読出装置は、データ読出回路の不揮発性記憶素子よりも書き込み電圧が低い不揮発性記憶素子を備えたダミー読出回路と、ダミー読出回路の不揮発性記憶素子の書き込み状態を検出する状態検出回路を備え、データ読み出し中にダミー読出回路の不揮発性記憶素子が誤書込みされたことを検出すると、データ読み出し動作を直ちに終了する構成とした。

本発明のデータ読出装置によれば、データ読み出し中に静電気などの高電圧が印加されても、不揮発性記憶素子のデータ誤書込みを防止することが可能となる。

第１の実施形態のデータ読出装置を示す回路図である。 第１の実施形態のデータ読出装置の動作を示すタイミングチャートである。 第１の実施形態のデータ読出装置の動作を示すタイミングチャートである。 第２の実施形態のデータ読出装置を示す回路図である。 第２の実施形態のデータ読出装置の動作を示すタイミングチャートである。 データ読出装置の他の例を示す回路図である。 従来のデータ読出装置を示す回路図である。

＜第１の実施形態＞
図１は、第１の実施形態のデータ読出装置を示す回路図である。
データ読出装置は、データ読出部３００と誤書込み防止回路６００を備えている。データ読出部３００は、データ読出回路３０Ａ、３０Ｂで構成される。データ読出回路３０Ａは、ＰＭＯＳトランジスタ３１Ａ、３３Ａ、不揮発性記憶素子３２Ａ、ＮＭＯＳトランジスタ３４Ａ、インバータ回路３５Ａ、３６Ａで構成されるラッチ回路と、を備えている。データ読出回路３０Ｂは、ＰＭＯＳトランジスタ３１Ｂ、３３Ｂ、不揮発性記憶素子３２Ｂ、ＮＭＯＳトランジスタ３４Ｂ、インバータ回路３５Ｂ、３６Ｂで構成されるラッチ回路と、を備えている。

誤書込み防止回路６００は、ダミー読出回路４０Ａ、状態検出回路５０Ａ、ＯＲ回路６１、６２と、を備えている。
ダミー読出回路４０Ａは、データ読出回路３０Ａと回路構成は同一であり、ＰＭＯＳトランジスタ４１Ａ、４３Ａ、不揮発性記憶素子４２Ａ、ＮＭＯＳトランジスタ４４Ａ、インバータ４５Ａ、４６Ａで構成されるラッチ回路と、を備えている。不揮発性記憶素子４２Ａは、初期状態ではデータが書き込まれていないエンハンスメント状態である。そして、ＰＭＯＳトランジスタ４１Ａ、４３Ａ、不揮発性記憶素子４２Ａは、ＰＭＯＳトランジスタ３１Ａ、３３Ａ、不揮発性記憶素子３２Ａと比較して書込みされ易くなっている。例えば、ＰＭＯＳトランジスタ４１Ａ、４３Ａ、不揮発性記憶素子４２ＡのＷ／Ｌの比がＰＭＯＳトランジスタ３１Ａ、３３Ａ、不揮発性記憶素子３２ＡのＷ／Ｌの比よりも大きくなっている。

状態検出回路５０Ａは、ＰＭＯＳトランジスタ５１Ａ、５３Ａ、５８Ａ、５９Ａ、不揮発性記憶素子５２Ａ、インバータ回路５５Ａ、５６Ａ、５７Ａ、ＮＭＯＳトランジスタ５４Ａと、を備えている。

データ読出回路３０Ａの各要素は以下のように接続される。ＰＭＯＳトランジスタ３１Ａは、ソースは電源端子ＶＤＤに接続され、ゲートはノードＮ５に接続され、ドレインは不揮発性記憶素子３２Ａのソースに接続される。不揮発性記憶素子３２Ａは、ゲートはフローティングであり、ドレインはＰＭＯＳトランジスタ３３Ａのソースに接続される。ＰＭＯＳトランジスタ３３Ａは、ゲートはノードＮ５に接続され、ドレインはノードＤＯＵＴＡに接続される。ＮＭＯＳトランジスタ３４Ａは、ソースは電源端子ＶＳＳに接続され、ドレインはノードＤＯＵＴＡに接続される。インバータ回路３５Ａは、入力端子はインバータ回路３６Ａの出力端子に接続され、出力端子はノードＤＯＵＴＡ及びインバータ回路３６Ａの入力端子に接続される。ＮＭＯＳトランジスタ３４Ａのゲートは、信号Φ０２が入力される。

データ読出回路３０Ｂの各要素は以下のように接続される。ＰＭＯＳトランジスタ３１Ｂは、ソースは電源端子ＶＤＤに接続され、ゲートはノードＮ５に接続され、ドレインは不揮発性記憶素子３２Ｂのソースに接続される。不揮発性記憶素子３２Ｂは、ゲートはフローティングであり、ドレインはＰＭＯＳトランジスタ３３Ｂのソースに接続される。ＰＭＯＳトランジスタ３３Ｂは、ゲートはノードＮ５に接続され、ドレインはノードＤＯＵＴＢに接続される。ＮＭＯＳトランジスタ３４Ｂは、ソースは電源端子ＶＳＳに接続され、ドレインはノードＤＯＵＴＢに接続される。インバータ回路３５Ｂは、入力端子はインバータ回路３６Ｂの出力端子に接続され、出力端子はノードＤＯＵＴＢ及びインバータ回路３６Ｂの入力端子に接続される。ＮＭＯＳトランジスタ３４Ｂのゲートは、信号Φ０２が入力される。

ダミー読出回路４０Ａの各要素は以下のように接続される。ＰＭＯＳトランジスタ４１Ａは、ソースは電源端子ＶＤＤに接続され、ゲートはノードＮ３に接続され、ドレインは不揮発性記憶素子４２Ａのソースに接続される。不揮発性記憶素子４２Ａは、ゲートは状態検出回路５０Ａの不揮発性記憶素子５２Ａのゲートに接続され、ドレインはＰＭＯＳトランジスタ４３Ａのソースに接続される。ＰＭＯＳトランジスタ４３Ａは、ゲートはノードＮ３に接続され、ドレインはノードＮ４に接続される。ＮＭＯＳトランジスタ４４Ａは、ソースは電源端子ＶＳＳに接続され、ドレインはノードＮ４に接続される。インバータ回路４５Ａは、入力端子はインバータ回路４６Ａの出力端子に接続され、出力端子はＮ４及びインバータ回路４６Ａの入力端子に接続される。ＮＭＯＳトランジスタ４４Ａのゲートは、信号Φ０２が入力される。

状態検出回路５０Ａの各要素は以下のように接続される。ＰＭＯＳトランジスタ５１Ａは、ソースは電源端子ＶＤＤに接続され、ドレインは不揮発性記憶素子５２Ａのソースに接続される。不揮発性記憶素子５２Ａは、ドレインはＰＭＯＳトランジスタ５３Ａのソースに接続される。ＰＭＯＳトランジスタ５３Ａは、ドレインはノードＮ１に接続される。ＰＭＯＳトランジスタ５９Ａは、ソースはノードＮ１に接続され、ドレインは電源端子ＶＳＳに接続される。インバータ回路５７Ａは、入力端子がノードＮ１に接続され、出力端子がＰＭＯＳトランジスタ５８Ａのゲートに接続される。ＰＭＯＳトランジスタ５８Ａは、ソースが電源端子ＶＤＤに接続され、ドレインがノードＮ２に接続される。インバータ回路５５Ａは、入力端子がインバータ回路５６Ａの出力端子に接続され、出力端子がノードＮ２及びインバータ回路５６Ａの入力端子に接続される。ＮＭＯＳトランジスタ５４Ａは、ソースは電源端子ＶＳＳに接続され、ドレインはノードＮ２に接続される。ＰＭＯＳトランジスタ５１ＡとＰＭＯＳトランジスタ５３Ａのゲートは、信号Φ０３が入力される。ＰＭＯＳトランジスタ５９Ａのゲートは、信号Φ０２の反転信号である信号Φ０２Ｘが入力される。ＮＭＯＳトランジスタ５４Ａのゲートは、信号Φ０２が入力される。

ＯＲ回路６１は、一方の入力端子に信号Φ０１が入力され、他方の入力端子にはノードＮ２が接続され、出力端子はノードＮ３に接続される。ＯＲ回路６２は、一方の入力端子に信号Φ０１が入力され、他方の入力端子にはノードＮ４が接続され、出力端子はノードＮ５に接続される。

上記のように構成された第１の実施形態のデータ読出装置の動作を、図２及び図３で示すタイミングチャートをもとに説明する。
図２は、データ読出装置が、読み出し動作を開始し、読み出し動作の途中で高電圧が印加されたときに、誤書込みを防止する動作を示している。

時刻ｔ１にて信号Φ０２がＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４Ａ、３４Ｂ、４４Ａ、５４Ａがオンして、ノードＤＯＵＴＡ、ＤＯＵＴＢ、Ｎ２、Ｎ４がＬｏｗレベルとなる。そして、夫々のラッチ回路は、Ｌｏｗレベルをラッチする。同時に信号Φ０２ＸがＬｏｗレベルになるので、ＰＭＯＳトランジスタ５９ＡがオンしてノードＮ１がＬｏｗレベルとなり、ＰＭＯＳトランジスタ５８Ａはオフする。また、信号Φ０１、Φ０３がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ３１Ａ、３３Ａ、３１Ｂ、３３Ｂ、４１Ａ、４３Ａ、５１Ａ、５３Ａは、全てオフしている。

次に、時刻ｔ２にて、信号Φ０２がＬｏｗレベル、信号Φ０２ＸがＨｉｇｈレベル、信号Φ０３がＬｏｗレベルとなる。ＰＭＯＳトランジスタ５１Ａ、５３Ａがオンするが、不揮発性記憶素子４２Ａにはデータが書込みされていないので、フローティングゲートには電荷注入されておらず、不揮発性記憶素子５２Ａに電流は流れない。従って、ノードＮ１はＬｏｗレベルのままとなる。ノードＮ１の電圧は、ノードＮ１に存在する寄生容量によって保持される。この時、電源端子ＶＤＤに高電圧がかかると、不揮発性記憶素子５２Ａの周辺の電位状態はデータ書込み時と同じ状態となるが、ノードＮ１は容量でＬｏｗレベル状態に保持しているだけなので、書込みに必要な電流を流すことができず、誤書込みは発生しない。

時刻ｔ３にて信号Φ０３がＨｉｇｈレベル、信号Φ０１がＬｏｗレベルとなる。ノードＮ２がＬｏｗレベルに保持されているので、ＯＲ回路６１の出力端子であるノードＮ３はＬｏｗレベルとなる。同様に、ノードＮ４がＬｏｗレベルに保持されているので、ＯＲ回路６２の出力端子であるノードＮ５はＬｏｗレベルとなり、データ読出部３００は読み出しを実行する。

時刻ｔ４において、半導体装置に予期しない高電圧が印加された時の、データ読出装置の動作について説明する。
この時、不揮発性記憶素子３２Ａ、３２Ｂ、４２Ａのそれぞれの周辺の電位は同じである。しかし、ＰＭＯＳトランジスタ４１Ａ、４３ＡのＷ／Ｌの比がＰＭＯＳトランジスタ３１Ａ、３３Ａ、３１Ｂ、３３ＢのＷ／Ｌの比よりも大きく設計されているので、ＰＭＯＳトランジスタ４１Ａ、４３Ａのソース・ドレイン間の電圧降下の方が少なくなる。従って、不揮発性記憶素子４２Ａのソース・ドレイン間にかかる電圧の方が、不揮発性記憶素子３２Ａ、３２Ｂのソース・ドレイン間にかかる電圧よりも大きくなる。この為、不揮発性記憶素子４２Ａのほうが書込みされやすくなる。また、不揮発性記憶素子４２ＡのＷ／Ｌの比が不揮発性記憶素子３２Ａ、３２ＢのＷ／Ｌの比よりも大きく設計されているので、同じ書込み電圧でも大きなオン電流を流すことになり、ノードＤＯＵＴＡ、ノードＤＯＵＴＢよりも早くノードＮ４がＨｉｇｈレベルとなる。ここで、不揮発性記憶素子４２Ａが書込みされると、ノードＮ４がＨｉｇｈレベルとなり、ＯＲ回路６２の出力端子であるノードＮ５もＨｉｇｈレベルとなるので、データ読出部３００は読出動作を停止して、不揮発性記憶素子３２Ａ、３２Ｂへの誤書込みが防止される。

不揮発性記憶素子４２Ａが誤書込みされると、不揮発性記憶素子４２Ａのゲートに電荷が注入されて、不揮発性記憶素子５２Ａも電流を流すようになるが、ＰＭＯＳトランジスタ５１Ａ、５３ＡがオフしているのでノードＮ１はＬｏｗレベルを維持する。
時刻ｔ５にて信号Φ０１がＨｉｇｈレベルとなると、ノードＮ３がＨｉｇｈレベルとなり読み出し動作は終了する。

図３は、ダミー読出回路４０Ａの不揮発性記憶素子４２Ａが誤書込みされた後、データ読出装置の読み出し動作を示すタイミングチャートである。
時刻ｔ１にて信号Φ０２がＨｉｇｈレベルになると、ＮＭＯＳトランジスタ３４Ａ、３４Ｂ、４４Ａ、５４Ａがオンして、ノードＤＯＵＴＡ、ＤＯＵＴＢ、Ｎ２、Ｎ４がＬｏｗレベルとなる。そして、夫々のラッチ回路は、Ｌｏｗレベルをラッチする。同時に信号Φ０２ＸがＬｏｗレベルになるので、ＰＭＯＳトランジスタ５９ＡがオンしてノードＮ１がＬｏｗレベルとなり、ＰＭＯＳトランジスタ５８Ａはオフする。また、信号Φ０１、Φ０３がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ３１Ａ、３３Ａ、３１Ｂ、３３Ｂ、４１Ａ、４３Ａ、５１Ａ、５３Ａは、全てオフしている。

次に、時刻ｔ２にて、信号Φ０２がＬｏｗレベル、信号Φ０２ＸがＨｉｇｈレベル、信号Φ０３がＬｏｗレベルとなる。ＰＭＯＳトランジスタ５１Ａ、５３Ａがオンすると、不揮発性記憶素子４２Ａは書込みがされているので、フローティングゲートには電荷注入されており、不揮発性記憶素子５２Ａに電流が流れる。従って、ノードＮ１はＨｉｇｈレベルとなるので、ＰＭＯＳトランジスタ５８Ａがオンしてラッチが反転し、ノードＮ２がＨｉｇｈレベルとなる。

時刻ｔ３にて信号Φ０３がＨｉｇｈレベル、信号Φ０１がＬｏｗレベルとなる。ノードＮ２がＨｉｇｈレベルに保持されているので、ＯＲ回路６１の出力端子であるノードＮ３はＨｉｇｈレベルとなる。ＰＭＯＳトランジスタ４１Ａ、４３ＡはオフなのでノードＮ４はＬｏｗレベルに保持される為、ＯＲ回路６２の出力端子であるノードＮ５はＬｏｗレベルとなり、データ読出部３００は読み出しを実行する。
時刻ｔ５にて信号Φ０１がＨｉｇｈレベルとなると、ノードＮ５がＨｉｇｈレベルとなり読み出し動作は終了する。

上記のようにして、データ読み出し中に高電圧が印加されても不揮発性記憶素子の誤書込みを防止することができる。なお、動作を安定させる為にノードＮ１に容量素子を接続しても良いが、上記のように誤書込みに必要な電流を流さない容量値に設定しなければならない。また、ダミー読出回路４０Ａにおいて、読出回路３０Ａ、３０Ｂよりも書込みが発生しやすいように、ＰＭＯＳトランジスタ４１Ａ、４３Ａ、不揮発性記憶素子４２ＡのＷ／Ｌの比が、ＰＭＯＳトランジスタ３１Ａ、３３Ａ、３１Ｂ、３３Ｂ、不揮発性記憶素子３２Ａ、３２ＢのＷ／Ｌの比よりも大きい場合を説明したが、どれか一つのＷ／Ｌの比が大きくても良く、組み合わせても良い。不揮発性記憶素子４２Ａに誤書込みがあったかどうかは、時刻ｔ２から時刻ｔ３の間でノードＮ２がＨｉｇｈレベルかＬｏｗレベルかを確認すれば良い。すなわち、ノードＮ２がＨｉｇｈレベルであればそれ以前に誤書込みがあったことを示し、Ｌｏｗレベルであれば書込みは発生していないことを示す。データ読出部に含まれるデータ読出回路は、１個から任意の個数を設けてもよい。

＜第２の実施形態＞
図４は、第２の実施形態のデータ読出装置を示す回路図である。データ読出装置はデータ読出部３００と誤書込み防止回路７００で構成される。データ読出部３００は、第１の実施形態と同様であるので、回路構成の説明は省略する。誤書込み防止回路７００は、ダミー読出回路４０Ａ、４０Ｂ、状態検出回路５０Ａ、５０Ｂ、ＯＲ回路６１、６４、６５、インバータ回路６３で構成される。ダミー読出回路４０Ａ、状態検出回路５０Ａは第１の実施形態と同様であるので、回路構成の説明は省略する。ダミー読出回路４０Ｂは、ダミー読出回路４０Ａと同様の回路構成であり、ＰＭＯＳトランジスタ４１Ｂ、４３Ｂ、不揮発性記憶素子４２Ｂ、ＮＭＯＳトランジスタ４４Ｂ、インバータ４５Ｂ、４６Ｂで構成される。ただし、ＰＭＯＳトランジスタ４１Ｂ、４３Ｂ、不揮発性記憶素子４２Ｂは、ＰＭＯＳトランジスタ４１Ａ、４３Ａ、不揮発性記憶素子４２Ａと同様に書込みが生じ易くなっている。状態検出回路５０Ｂは、状態検出回路５０Ａと同様の回路構成であり、ＰＭＯＳトランジスタ５１Ｂ、５３Ｂ、５８Ｂ、５９Ｂ、不揮発性記憶素子５２Ｂ、インバータ回路５５Ｂ、５６Ｂ、５７Ｂ、ＮＭＯＳトランジスタ５４Ｂで構成されている。
データ読出回路３０Ａ、３０Ｂ、ダミー読出回路４０Ａ、状態検出回路５０Ａの接続は第１の実施形態と同様であるので、回路の接続関係の説明は省略する。

ＰＭＯＳトランジスタ４１Ｂは、ソースは電源端子ＶＤＤに接続され、ゲートはノードＮ８に接続され、ドレインは不揮発性記憶素子４２Ｂのソースに接続される。不揮発性記憶素子４２Ｂは、ゲートは不揮発性記憶素子５２Ｂのゲートに接続され、ドレインはＰＭＯＳトランジスタ４３Ｂのソースに接続される。ＰＭＯＳトランジスタ４３Ｂは、ゲートはノードＮ８に接続され、ドレインはノードＮ９に接続される。ＮＭＯＳトランジスタ４４Ｂは、ソースは電源端子ＶＳＳに接続され、ドレインはＮ９に接続される。インバータ回路４５Ｂは、入力端子はインバータ回路４６Ｂの出力端子に接続され、出力端子はＮ９及びインバータ回路４６Ｂの入力端子に接続される。

ＰＭＯＳトランジスタ５１Ｂは、ソースは電源端子ＶＤＤに接続され、ドレインは不揮発性記憶素子５２Ｂのソースに接続される。不揮発性記憶素子５２Ｂは、ドレインはＰＭＯＳトランジスタ５３Ｂのソースに接続される。ＰＭＯＳトランジスタ５３Ｂは、ドレインはノードＮ６に接続される。ＰＭＯＳトランジスタ５９Ｂは、ソースはノードＮ６に接続され、ドレインは電源端子ＶＳＳに接続される。インバータ回路５７Ｂは、入力端子がノードＮ６に接続され、出力端子がＰＭＯＳトランジスタ５８Ｂのゲートに接続される。ＰＭＯＳトランジスタ５８Ｂは、ソースは電源端子ＶＤＤに接続され、ドレインはノードＮ７に接続される。インバータ回路５５Ｂは、入力端子はインバータ回路５６Ｂの出力端子に接続され、出力端子はノードＮ７及びインバータ回路５６Ｂの入力端子に接続される。ＮＭＯＳトランジスタ５４Ｂは、ソースは電源端子ＶＳＳに接続され、ドレインはノードＮ７に接続される。ＯＲ回路６１は、一方の入力端子には信号Φ０１が入力され、他方の入力端子にはノードＮ２が接続され、出力端子はノードＮ３に接続される。ＯＲ回路６５は、２つの入力端子にはノードＮ４とノードＮ９が接続され、もう一つの入力端子には信号Φ０１が入力され、出力端子はノードＮ５に接続される。インバータ回路６３は、入力端子はノードＮ２が接続され、出力端子にノードＮ２Ｘが接続される。ＯＲ回路６４は、２つの入力端子にはノードＮ２ＸとノードＮ７が接続され、もう一つの入力端子には信号Φ０１が入力され、出力端子にはノードＮ８が接続される。

上記のように構成された第２の実施形態のデータ読出装置の動作を、図５で示すタイミングチャートをもとに説明する。
図５は、不揮発性記憶素子４２Ａが誤書込みされた後、データ読出装置が読み出し動作を開始し、読み出し動作の途中で高電圧が印加されたときに、誤書込みを防止する動作を示している。

時刻ｔ１にて信号Φ０２がＨｉｇｈレベルとなりＮＭＯＳトランジスタ３４Ａ、３４Ｂ、４４Ａ、４４Ｂ、５４Ａ、５４Ｂがオンして、ノードＤＯＵＴＡ、ＤＯＵＴＢ、Ｎ２、Ｎ４、Ｎ７、Ｎ９がＬｏｗレベルとなる。同時に信号Φ０２の反転信号であるΦ０２ＸがＬｏｗレベルとなるので、ＰＭＯＳトランジスタ５９Ａ、５９ＢがオンしてノードＮ１、ノードＮ６がＬｏｗレベルとなり、ＰＭＯＳトランジスタ５８Ａ、５８Ｂはオフする。また、信号Φ０１、Φ０３がＨｉｇｈレベルなので、ＰＭＯＳトランジスタ３１Ａ、３３Ａ、３１Ｂ、３３Ｂ、４１Ａ、４３Ａ、４１Ｂ、４３Ｂ、５１Ａ、５３Ａ、５１Ｂ、５３Ｂは、全てオフしている。

次に、時刻ｔ２にて信号Φ０２がＬｏｗレベル、信号Φ０２ＸがＨｉｇｈレベル、信号Φ０３がＬｏｗレベルとなる。不揮発性記憶素子４２Ａは誤書込みがされているので、フローティングゲートには電荷注入されており、不揮発性記憶素子５２Ａに電流が流れる。従って、ノードＮ１はＨｉｇｈレベルとなるので、ＰＭＯＳトランジスタ５８ＡがオンしてノードＮ２がＨｉｇｈレベルとなる。不揮発性記憶素子４２Ｂには誤書込みがされていないので、フローティングゲートには電荷注入されておらず、不揮発性記憶素子５２Ｂに電流は流れない。従って、ノードＮ６はＬｏｗレベルのままとなる。

時刻ｔ３にて信号Φ０３がＨｉｇｈレベル、信号Φ０１がＬｏｗレベルとなる。ノードＮ２がＨｉｇｈレベルに保持されているので、ＯＲ回路６１の出力端子であるノードＮ３はＨｉｇｈレベルとなる。ＰＭＯＳトランジスタ４１Ａ、４３ＡはオフなのでノードＮ４はＬｏｗレベルに保持される。一方、ノードＮ２ＸはＬｏｗレベルで、ノードＮ７もＬｏｗレベルに保持されているので、ＯＲ回路６４の出力端子であるノードＮ８はＬｏｗレベルとなる。ノードＮ８がＬｏｗレベルとなりＰＭＯＳトランジスタ４１Ｂ、４３Ｂがオンするが不揮発性記憶素子４２Ｂは書込みされていないので、ノードＮ９はＬｏｗレベルのまま保持される。従って、ＯＲ回路６５の出力端子であるノードＮ５はＬｏｗレベルとなりデータ読出部３００は読み出しを実行する。

時刻ｔ４において、半導体装置に予期しない高電圧が印加された時の、データ読出装置の動作について説明する。
この時、不揮発性記憶素子３２Ａ、３２Ｂ、４２Ｂのそれぞれの周辺の電位は同じである。しかし、ＰＭＯＳトランジスタ４１Ｂ、４３ＢのＷ／Ｌの比がＰＭＯＳトランジスタ３１Ａ、３３Ａ、３１Ｂ、３３ＢのＷ／Ｌの比よりも大きく設計されているので、ＰＭＯＳトランジスタ４１Ｂ、４３Ｂのソース・ドレイン間の電圧降下の方が少なくなる。従って、不揮発性記憶素子４２Ｂのソース・ドレイン間にかかる電圧の方が、不揮発性記憶素子３２Ａ、３２Ｂのソース・ドレイン間にかかる電圧よりも大きくなる。この為、不揮発性記憶素子４２Ｂのほうが書込みされやすくなる。また、不揮発性記憶素子４２ＢのＷ／Ｌの比が不揮発性記憶素子３２Ａ、３２ＢのＷ／Ｌの比よりも大きく設計されているので、同じ書込み電圧でも大きなオン電流を流すことになり、ノードＤＯＵＴＡ、ノードＤＯＵＴＢよりも早くノードＮ９がＨｉｇｈレベルとなる。ここで不揮発性記憶素子４２Ｂが書込みされると、ノードＮ９がＨｉｇｈレベルとなり、ＯＲ回路６５の出力端子であるノードＮ５はＨｉｇｈレベルとなってデータ読出部３００は読出動作を停止して、不揮発性記憶素子３２Ａ、３２Ｂへの誤書込みが防止される。不揮発性記憶素子４２Ｂが書込みされると、不揮発性記憶素子４２Ｂのゲートに電荷が注入されて、不揮発性記憶素子５２Ｂも電流を流すようになるが、ＰＭＯＳトランジスタ５１Ｂ、５３ＢがオフしているのでノードＮ６はＬｏｗレベルのままである。
時刻ｔ５にて信号Φ０１がＨｉｇｈレベルとなると、ノードＮ５がＨｉｇｈレベルとなり読み出し動作は終了する。

本実施形態では、ダミー読出回路と状態検出回路を２個ずつ配置した場合について示したが、ダミー読出回路と状態検出回路を任意の数配置することにより、任意の回数の誤書込みを防止することが可能となる。どのダミー読出回路に書込みがあったかどうかは、時刻ｔ２から時刻ｔ３の間でノードＮ２及びノードＮ７がＨｉｇｈレベルかＬｏｗレベルかを確認すれば良い。

以上説明した本発明のデータ読出装置は、第１および第２の実施形態のデータ読出装置の回路構成は一例であり、特許請求の範囲を逸脱しない範囲で変形が可能である。
例えば、図６に示したデータ読出装置の回路図のように、誤書込み防止回路８００のダミー読出回路６０Ａと状態検出回路７０Ａにおいて、不揮発性記憶素子４２Ａと５２Ａのソースが電源端子ＶＤＤに直接接続されても良い。このような構成をとると、不揮発性記憶素子４２Ａのソース・ドレイン間にかかる電圧がよりも大きくなるので誤書込みされ易くなるという効果がある。
また例えば、ＯＲ回路は、入力の論理を反転して、ＮＡＮＤ回路で構成しても良い。

３０Ａ、３０Ｂ データ読出回路
４０Ａ、４０Ｂ、６０Ａ ダミー読出回路
５０Ａ、５０Ｂ、７０Ａ 状態検出回路
３００ データ読出部
６００、７００、８００ 誤書込み防止回路

Claims (5)

1. 不揮発性記憶素子を含むデータ読出回路を任意の個数備えたデータ読出部と、
   前記データ読出回路の不揮発性記憶素子よりも書き込みされやすい構成をした不揮発性記憶素子を備えたダミー読出回路と、
   前記ダミー読出回路の不揮発性記憶素子の書き込み状態を検出する状態検出回路と、を備え、
   前記データ読出回路の不揮発性記憶素子のデータ読み出し中に、前記状態検出回路が前記ダミー読出回路の不揮発性記憶素子の誤書込みを検出すると、前記データ読出回路の不揮発性記憶素子のデータ読み出し動作を停止することによって、前記データ読出回路の不揮発性記憶素子の誤書込みを防止する、
   ことを特徴とするデータ読出装置。
2. 前記ダミー読出回路は、
   前記データ読出回路に比べ、不揮発性記憶素子の両端にかかる電圧が大きくなるように設定されることを特徴とする、請求項１に記載のデータ読出装置。
3. 前記状態検出回路は、
   前記ダミー読出回路の不揮発性記憶素子のゲートと前記状態検出回路の不揮発性記憶素子のゲートを接続することによって、前記ダミー読出回路の不揮発性記憶素子の書き込み状態を検出する、
   ことを特徴とする請求項１または２に記載のデータ読出装置。
4. 前記ダミー読出回路と前記状態検出回路が任意の個数備えた、
   ことを特徴とする請求項１から３のいずれかに記載のデータ読出装置。
5. 請求項１から４のいずれかに記載のデータ読出装置を備えた半導体装置。

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