KR20120087848A - 네가티브 바이어스 온도 불안정에 견디는 래칭 센스 증폭기를 갖는 메모리 및 그 방법 - Google Patents
네가티브 바이어스 온도 불안정에 견디는 래칭 센스 증폭기를 갖는 메모리 및 그 방법 Download PDFInfo
- Publication number
- KR20120087848A KR20120087848A KR1020120008414A KR20120008414A KR20120087848A KR 20120087848 A KR20120087848 A KR 20120087848A KR 1020120008414 A KR1020120008414 A KR 1020120008414A KR 20120008414 A KR20120008414 A KR 20120008414A KR 20120087848 A KR20120087848 A KR 20120087848A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- coupled
- nbti
- sense amplifier
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 18
- 230000000295 complement effect Effects 0.000 claims abstract description 10
- 230000004044 response Effects 0.000 claims description 10
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000013024 troubleshooting Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
집적 회로는 메모리 셀(13) 및 제1 비트 라인 및 제2 비트 라인을 통해 메모리 셀에 결합된 센스 증폭기(20)를 포함한다. 센스 증폭기는 래치를 제공하기 위하여 상호 결합된 제1 및 제2 인버터(24, 26 및 28, 30)를 포함한다. 제1 인버터는 제1 비트 라인을 통해 메모리 셀에 의해 제공된 제1 데이터 신호에 응답한다. 제2 인버터는 제2 비트 라인을 통해 메모리 셀에 의해 제공된 제2 데이터 신호에 응답한다. 제1 네가티브 바이어스 온도 불안정(NBTI) 보상 회로(38)는 기준 전압을 수신하도록 결합된 소스 전극, 제1 인버터의 소스 전극에 결합된 드레인 전극 및 제1 데이터 신호에 응답하는 제1 로직에 결합된 게이트 전극을 포함한다. 제2 NBTI 보상 트랜지스터(40)는 기준 전압을 수신하도록 결합된 소스 전극, 제2 인버터의 소스 전극에 결합된 드레인 전극 및 제2 데이터 신호에 응답하는 제2 로직에 결합된 게이트 전극을 포함하고, 제2 데이터 신호는 제1 데이터 신호의 논리 컴플리먼트이다.
Description
본 개시물은 일반적으로 집적 회로 메모리에 관한 것으로, 특히, 네가티브 바이어스 온도 불안정(negative bias temperature instability; NBTI)에 잘 견디는 래칭 센스 증폭기를 갖는 메모리 및 그 방법에 관한 것이다.
OTP(one-time programmable) 메모리는 집적 회로 애플리케이션 내에 프로그램 또는 데이터를 영구적으로 저장하는데 사용되는 메모리의 한 유형이다. OTP 메모리 셀은 예를 들어 퓨즈(fuses) 또는 안티퓨즈(antifuses)를 이용하여 구현될 수 있다. 판독 방해는, 전기적으로 프로그래밍가능한 퓨즈 또는 안티퓨즈 등의 OTP 메모리 셀에 판독 전류가 반복적으로 인가되는 결과로서 OTP 메모리 셀에서 발생하고, 따라서, OTP 메모리 셀에 스트레스 상태를 야기한다. 반복되는 판독 전류 스트레스는 OTP 메모리 셀의 로직 상태를 점진적으로 변경시킬 수 있고, 장시간이 흐른 후에, 프로그래밍되지 않은 상태에서 프로그래밍된 상태로 셀을 이동시켜 에러를 일으킬 수 있다. 그러므로, OTP 메모리 셀을 가능한 한 적게 판독하는 것이 바람직하다. OTP 메모리 셀의 판독을 피하는 한가지 방법은, 판독 동작을 이용하여 래칭 센스 증폭기 내에 OTP 메모리 셀의 로직 상태를 저장하는 것이다. 예를 들어, OTP 메모리 셀은 각각의 OTP 메모리 셀이 래칭 센스 증폭기에 결합되는 병렬 블록 아키텍쳐에서 사용될 수 있다. 그러면, 래칭 센스 증폭기는 병렬로 판독될 수 있다. 센스 증폭기는 CMOS(complementary metal oxide semiconductor) 프로세스 기술을 이용하여 구현된 상호 결합된 래치(cross-coupled latch)를 포함할 수 있다. 시스템이 OTP 메모리 셀의 로직 상태를 필요로 하면, OTP 메모리 셀을 방해하지 않고 래칭 센스 증폭기로부터 로직 상태를 획득할 수 있다. 이 동작은 "소프트 판독"이라 한다. 예를 들어, 시스템 온-오프-온 파워 사이클 등의 이벤트 후에만, OTP 메모리 셀로부터 실제로 판독하는 또 다른 판독 동작을 수행해야 한다. 이 동작은 통상 "하드 판독"이라 한다. 그러나, 동일한 데이터가 항상 센스 증폭기에 래치되므로, 네가티브 바이어스 온도 불안정(NBTI) 때문에 센스 증폭기 내의 PMOS(p형 금속 산화물 반도체) 트랜지스터의 임계 전압(VTH) 시프트가 발생할 수 있다. NBTI 드리프트는 센스 증폭기 오프셋을 시간에 따라 증가시키고 장기간에 걸쳐 부정확한 센싱을 초래할 수 있다.
그러므로, 상술한 문제점을 해결하는 래칭 센스 증폭기가 필요하다.
본 발명은 예로서 설명하지만, 첨부된 도면에 의해 제한되지 않으며, 동일한 참조 번호는 동일한 소자를 지칭한다. 도면 내의 소자들은 간략화를 위하여 도시되며 반드시 일정한 비율로 그려지는 것은 아니다.
도 1은 일 실시예에 따른 집적 회로를 블록도의 형태로 나타내는 도면.
도 2는 도 1의 집적 회로의 래칭 센스 증폭기의 실시예를 부분적으로는 개략도의 형태로 부분적으로는 로직 다이어그램의 형태로 더 상세히 나타내는 도면.
도 3은 도 1의 집적 회로의 래칭 센스 증폭기의 다른 실시예를 부분적으로는 개략도의 형태로 부분적으로는 로직 다이어그램의 형태로 더 상세히 나타내는 도면.
도 1은 일 실시예에 따른 집적 회로를 블록도의 형태로 나타내는 도면.
도 2는 도 1의 집적 회로의 래칭 센스 증폭기의 실시예를 부분적으로는 개략도의 형태로 부분적으로는 로직 다이어그램의 형태로 더 상세히 나타내는 도면.
도 3은 도 1의 집적 회로의 래칭 센스 증폭기의 다른 실시예를 부분적으로는 개략도의 형태로 부분적으로는 로직 다이어그램의 형태로 더 상세히 나타내는 도면.
일반적으로, NBTI에 잘 견디는 래칭 센스 증폭기가 제공된다. 래칭 센스 증폭기는 2개의 저장 노드 사이에 결합된 제1 및 제2 인버터를 갖는 상호 결합된 래치를 포함한다. 각각의 인버터는 직렬로 결합된 P채널 트랜지스터 및 N채널 트랜지스터를 포함한다. 제1 NBTI 보상 트랜지스터는 전원 전압 단자에 결합된 소스 단자를 갖는다. 제1 NBTI 보상 트랜지스터는 또한 제1 인버터의 P채널 트랜지스터의 소스 단자에 결합된 드레인 단자를 갖는다. 제2 NBTI 트랜지스터는 전원 전압 단자에 결합된 소스 단자를 갖는다. 제2 NBTI 트랜지스터는 제2 인버터의 P채널 트랜지스터의 소스 단자에 결합된 드레인 단자를 갖는다. 제1 및 제2 NBTI 트랜지스터는 2개의 저장 노드의 로직 상태에 응답한다. 제3 NBTI 보상 트랜지스터는 제1 및 제2 NBTI 보상 트랜지스터의 드레인 단자 사이에 결합된다. NBTI 보상 트랜지스터는 홀드 또는 스태틱(static), 래칭 센스 증폭기의 동작시 인에이블링되어 2개의 트랜지스터 스택 간의 NBTI 효과의 균형을 잡음으로써 상호 결합된 래치의 P채널 트랜지스터 내의 임계 전압 미스매칭이 시간에 따른 센스 증폭기의 래칭 동작에 영향을 주지 않도록 한다.
일 형태에 있어서, 메모리 셀; 및 제1 및 제2 비트 라인을 통해 상기 메모리 셀에 결합된 센스 증폭기를 포함하고, 상기 센스 증폭기는 상기 제1 비트 라인을 통해 상기 메모리 셀에 의해 제공된 제1 데이터 신호에 응답하는 제1 인버터, 상기 제2 비트 라인을 통해 상기 메모리 셀에 의해 제공된 제2 데이터 신호에 응답하는 제2 인버터 - 상기 제2 인버터는 상기 제1 인버터와 상호 결합됨 -, 기준 전압에 결합된 소스 전극, 상기 제1 인버터의 소스 전극에 결합된 드레인 전극 및 상기 제1 또는 제2 데이터 신호 중의 하나에 응답하는 제1 로직에 결합된 게이트 전극을 포함하는 제1 네가티브 바이어스 온도 불안정(NBTI) 보상 트랜지스터, 및 상기 기준 전압에 결합된 소스 전극, 상기 제2 인버터의 소스 전극에 결합된 드레인 전극 및 상기 제1 또는 제2 데이터 신호 중의 하나에 응답하는 제2 로직에 결합된 게이트 전극을 포함하는 제2 NBTI 보상 트랜지스터 - 상기 제2 데이터 신호는 상기 제1 데이터 신호에 논리 컴플리먼트(logical complement)임 - 를 포함하는 집적 회로가 제공된다. 상기 센스 증폭기는, 제1 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제1 인버터의 소스 전극에 결합된 제1 소스/드레인 전극, 상기 제2 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제2 인버터의 소스 전극에 결합된 제2 소스/드레인 전극, 및 인에이블 신호를 수신하도록 결합된 게이트 전극을 포함하는 평형 트랜지스터를 더 포함할 수 있다. 상기 평형 트랜지스터는 상기 센스 증폭기의 홀드 모드시 온일 수 있다. 상기 평형 트랜지스터는 상기 센스 증폭기의 센스 모드시 오프일 수 있다. 상기 제1 NBTI 보상 트랜지스터 및 상기 제2 NBTI 보상 트랜지스터는 P채널 트랜지스터일 수 있다. 상기 메모리 셀은 OTP(one-time programmable) 메모리 셀일 수 있다. 상기 메모리 셀은 상기 제1 및 제2 비트 라인에 결합된 복수의 메모리 셀 중의 하나일 수 있다. 상기 집적 회로는 상기 센스 증폭기의 공급 전압에 결합된 소스 전극, 상기 제1 NBTI 트랜지스터의 소스 전극 및 상기 제2 NBTI 트랜지스터의 소스 전극에 결합된 드레인 전극, 및 인에이블 신호를 수신하도록 결합된 게이트 전극을 포함하는 제1 공급 전압 바이어스 트랜지스터, 및 상기 센스 증폭기의 공급 전압에 결합된 소스 전극, 상기 제1 NBTI 트랜지스터의 소스 전극 및 상기 제2 NBTI 트랜지스터의 소스 전극에 결합된 드레인 전극, 및 제1 및 제2 공급 전압 바이어스 트랜지스터의 드레인 전극에 결합된 게이트 전극을 포함하는 제2 공급 전압 바이어스 트랜지스터를 포함하는 공급 전압 바이어스 회로를 더 포함할 수 있다.
다른 형태에 있어서, 제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1 인터버 - 상기 제1 트랜지스터는 소스 전극, 제1 데이터 노드에 결합된 드레인 전극 및 제2 데이터 노드에 결합된 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 제1 데이터 노드에 결합된 드레인 전극, 소스 전극 및 상기 제1 트랜지스터의 게이트 전극에 결합된 게이트 전극을 포함함 -, 제3 트랜지스터 및 제4 트랜지스터를 포함하는 제2 인버터 - 상기 제3 트랜지스터는 상기 제1 트랜지스터의 소스 전극에 결합된 소스 전극, 상기 제2 데이터 노드에 결합된 드레인 전극 및 상기 제1 데이터 노드에 결합된 게이트 전극을 포함하고, 상기 제4 트랜지스터는 상기 제2 데이터 노드에 결합된 드레인 전극, 상기 제2 트랜지스터의 소스 전극에 결합된 소스 전극 및 상기 제3 트랜지스터의 게이트 전극에 결합된 게이트 전극을 포함함 -, 기준 전압에 결합된 소스 전극, 상기 제1 트랜지스터의 소스 전극에 결합된 드레인 전극 및 게이트 전극을 포함하는 제1 네가티브 바이어스 온도 불안정(NBTI) 보상 트랜지스터, 상기 기준 전압에 결합된 소스 전극, 상기 제3 트랜지스터의 소스 전극 및 상기 제1 NBTI 보상 트랜지스터의 드레인 전극에 결합된 드레인 전극 및 게이트 전극을 포함하는 제2 NBTI 보상 트랜지스터, 상기 제1 데이터 노드에 결합된 입력 및 상기 제1 NBTI 보상 트랜지스터의 게이트 전극에 결합된 출력을 포함하는 제1 로직 - 상기 제1 로직은 상기 제1 데이터 노드에 의해 제공되는 제1 신호 및 인에이블 신호에 응답함 -, 및 상기 제2 데이터 노드에 결합된 입력 및 상기 제2 NBTI 보상 트랜지스터의 게이트 전극에 결합된 출력을 포함하는 제2 로직 - 상기 제2 로직은 상기 제2 데이터 노드에 의해 제공된 제2 신호 및 상기 인에이블 신호에 응답함 - 를 포함하는 센스 증폭기 회로가 제공된다. 센스 증폭기 회로에서, 상기 제1 로직은 또한, 로직 하이 인에이블 신호에 응답하여 상기 제1 데이터 노드를 상기 제1 NBTI 보상 트랜지스터의 게이트에 결합시키도록 구성되고, 상기 제1 로직은 로직 로우 인에이블 신호에 응답하여 상기 제1 NBTI 보상 트랜지스터의 게이트를 접지 전위로 결합시키도록 구성될 수 있다. 상기 제2 로직은 상기 로직 하이 인에이블 신호에 응답하여 상기 제2 데이터 노드를 상기 제2 NBTI 보상 트랜지스터의 게이트에 결합시키도록 구성되고, 상기 제2 로직은 상기 로직 로우 인에이블 신호에 응답하여 상기 제1 NBTI 보상 트랜지스터의 게이트를 접지 전위에 결합시키도록 구성될 수 있다. 상기 제2 데이터 신호는 상기 제1 데이터 신호에 대한 논리 컴플리먼트일 수 있다. 상기 센스 증폭기 회로는, 상기 제1 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 소스 전극에 결합된 제1 소스/드레인 전극, 상기 제2 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 소스 전극에 결합된 제2 소스/드레인 전극, 및 상기 인에이블 신호의 논리 컴플리먼트를 수신하도록 결합된 게이트 전극을 포함하는 평형 트랜지스터를 더 포함할 수 있고, 상기 평형 트랜지스터는 상기 제1 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 소스 전극을 상기 제2 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 소스 전극에 결합시킨다. 상기 제1 및 제2 NBTI 보상 트랜지스터는 P채널 트랜지스터일 수 있다. 상기 제1 트랜지스터 및 상기 제3 트랜지스터는 P채널 트랜지스터일 수 있다. 센스 증폭기 회로는, 메모리 셀에 결합된 제1 비트 라인, 상기 메모리 셀에 결합된 제2 비트 라인을 더 포함할 수 있고, 상기 제1 신호는 상기 제1 비트 라인을 통해 상기 메모리 셀에 의해 제공된 데이터 신호에 응답하고, 상기 제2 신호는 상기 제2 비트 라인을 통해 상기 메모리 셀에 의해 제공된 데이터 신호의 논리 컴플리먼트에 응답한다. 상기 메모리 셀은 OTP(one-time programmable) 메모리 셀일 수 있다. 상기 메모리 셀은 상기 제1 및 제2 비트 라인에 결합된 복수의 메모리 셀 중의 하나일 수 있다.
또 다른 형태에 있어서, 센스 증폭기 내의 네가티브 바이어스 온도 불안정(NBTI)을 보상하는 방법으로서, 래치 내의 대응 제1 및 제2 인버터 회로를 이용하여 제1 및 제2 데이터 신호를 저장하는 단계 - 상기 제1 인버터 회로의 공급 전압 경로는 제1 NBTI 보상 트랜지스터의 드레인에 결합되고, 상기 제2 인버터 회로의 공급 전압 경로는 제2 NBTI 보상 트랜지스터의 드레인에 결합됨 -, 상기 래치가 홀드 상태일 때 상기 제1 NBTI 보상 트랜지스터의 게이트를 상기 제1 인버터 회로의 데이터 노드에 결합시키는 단계, 상기 제2 NBTI 보상 트랜지스터의 게이트를 상기 제2 인버터 회로의 데이터 노드에 결합시키는 단계, 및 상기 래치가 센스 상태일 때 상기 제1 NBTI 보상 트랜지스터의 게이트 및 상기 제2 NBTI 보상 트랜지스터의 게이트를 접지 전위에 결합시키는 단계를 포함하는 방법이 제공된다. 상기 방법은 상기 래치가 홀드 상태일 때 상기 제1 및 제2 NBTI 보상 트랜지스터의 드레인을 결합하는 평형 장치를 인에이블링하는 단계, 및 상기 래치가 센스 상태일 때 상기 평형 장치를 디스에이블링하는 단계를 더 포함할 수 있다. 상기 방법은 OTP(one-time programmable) 메모리 셀로부터 상기 제1 및 제2 데이터 신호를 제공하는 단계를 더 포함할 수 있다.
여기에 기재된 반도체 기판은 갈륨 비소, 실리콘 게르마늄, 실리콘 온 인슐레이터(SOI), 실리콘, 단결정 실리콘 등 또는 그 조합의 임의의 반도체 물질 또는 그 물질의 조합일 수 있다.
여기에 기재된 바와 같이, "금속 산화물 반도체"인 용어 및 그 축약어인 MOS는 광범위하게 해석될 수 있고, 특히, 이들은 "금속" 및 "산화물"을 사용하는 구조로 단순히 제한되는 것이 아니고, "금속"을 포함하는 임의의 타입의 도체 및 "산화물"을 포함하는 임의의 타입의 유전체를 채용할 수 있다. 필드 효과 트랜지스터라는 용어는 "FET"로 축약된다.
"어써트(assert)" 또는 "세트(set)" 및 "무효화(negate)"(또는 디어써트(deassert)" 또는 "클리어(clear)")라는 용어는, 논리적 참 또는 논리적 거짓 상태로의 신호, 상태 비트 또는 유사한 장치의 렌더링을 각각 가리킬 때 사용된다. 논리적 참 상태가 로직 레벨 1이면, 논리적 거짓 상태는 논리 레벨 0이다. 논리적 참 상태가 논리 레벨 0이면, 논리적 거짓 상태가 논리 레벨 1이다.
여기에 기재된 각각의 신호는 포지티브 또는 네가티브 로직으로 설계될 수 있고, 네가티브 로직은 신호 이름 위의 바 또는 이름 뒤의 별표(*)로 표시될 수 있다. 네가티브 로직 신호의 경우, 신호는 논리적 참 상태가 로직 레벨 0에 대응하는 액티브 로우이다. 포지티브 로직 신호의 경우, 논리적 참 상태가 로직 레벨 1에 대응하는 액티브 하이이다. 여기에 기재된 신호의 임의의 것은 네가티브 또는 포지티브 로직 신호로서 설계될 수 있다. 그러므로, 대체 실시예에서, 포지티브 로직 신호로서 기재된 신호는 네가티브 로직 신호로서 구현될 수 있고, 네가티브 로직 신호로서 기재된 신호는 포지티브 로직 신호로서 구현될 수 있다.
도 1은 일 실시예에 따른 집적 회로(10)를 블록도의 형태로 나타낸다. 집적 회로(10)는 복수의 메모리 셀을 갖는 OTP 메모리를 포함한다. 각각의 메모리 셀은 대응 센스 증폭기에 결합된다. 메모리 셀과 센스 증폭기는 일대일 대응한다. 예를 들어, 도 1에서, 대표적인 센스 증폭기(20, 11 및 12)는 각각 메모리 셀(13, 14 및 15)에 결합된다. 센스 증폭기(20, 11 및 12)는 도시된 실시예에서 동일하다. OTP 메모리 셀의 각각은 퓨즈, 안티퓨즈 또는 다른 타입의 OTP 메모리 셀로서 구현될 수 있다. 또 다른 실시예에서, 예를 들어, 리드 온리 메모리(ROM) 셀, 전기적으로 소거가능한 프로그래머블 리드 온리 메모리(EEPROM) 셀, 플래시 메모리 셀, 다이나믹 랜덤 액세스 메모리(DRAM) 셀, 및 스태틱 랜덤 액세스 메모리(SRAM) 셀을 포함하는 메모리 셀 등의 다른 타입의 비휘발성 또는 휘발성 메모리 셀이 사용될 수 있다. 또한, 또 다른 실시예에서, 센스 증폭기는 각각 복수의 메모리 셀 사이에서 공유될 수 있다.
도 1에서, "BL1/BL1*"으로 라벨링된 비트 라인 쌍은 메모리 셀(13) 및 센스 증폭기(20) 사이에 결합되고, "BL2/BL2*"으로 라벨링된 비트 라인 쌍은 메모리 셀(14) 및 센스 증폭기(11) 사이에 결합되고, "BLM/BLM*"으로 라벨링된 비트 라인 쌍은 메모리 셀(15) 및 센스 증폭기(12) 사이에 결합된다. 또 다른 실시예에서, 단일 비트 라인이 비트 라인 쌍 대신에 사용될 수 있다. 임의의 수의 단일 비트 라인 또는 비트 라인 쌍이 있을 수 있다. 각각의 센스 증폭기는 센스 증폭기에 결합된 OTP 메모리 셀의 저장된 로직 상태에 대응하는 데이터 신호를 제공하는 출력 단자를 갖는다. 센스 증폭기(20)는 "OUT1"으로 라벨링된 출력 단자를 가지며, 센스 증폭기(11)는 "OUT2"으로 라벨링된 출력 단자를 가지며, 센스 증폭기(12)는 "OUTM"으로 라벨링된 출력 단자를 갖는다. 출력 단자(OUTM)은 M이 임의의 정수인 M번째 센스 증폭기의 출력이다. 판독 동작시, 데이터는 메모리 셀로부터 병렬로 판독될 수 있다. 센스 증폭기(20, 11 및 12)의 각각은 "NSET/NSET*" 및 "PSET/PSET*"라고 라벨링된 제어 신호를 수신한다. NSET 및 PSET 세트가 어써트(assert)되면, 래칭 센스 증폭기(20, 11 및 12)는 홀드 또는 스태틱, 데이터 비트를 유지하는 모드에서 인에이블링된다. 제어 신호(NSET 및 PSET)가 무효화(negate)되면, 래칭 센스 증폭기(20, 11 및 12)는 기입될 수 있다. 도시된 경우에서, 각각의 래칭 센스 증폭기는 하나의 OTP 메모리 셀에만 결합되고, OTP 메모리 셀은 다시 프로그래밍될 수 없기 때문에, 래칭 센스 증폭기는 OTP 메모리가 프로그래밍된 후에 하나의 로직 상태만을 저장한다. 그러므로, 홀드 모드시 래칭 센스 증폭기의 래치 부분의 P채널 트랜지스터 중의 하나는 항상 온 상태이고 나머지 트랜지스터는 항상 오프 상태에 있을 것이다. 이것은 항상 온인 P채널 트랜지스터에 NBTI 효과에 의해 야기된 래치 내의 P채널 트랜지스터의 임계 전압 내에 불균형의 문제를 일으킨다. 도시된 실시예에 따르면, VTH 불균형의 레벨은, 센스 증폭기의 2개의 레그(leg) 사이에 실질적으로 동일하게 NBTI 효과를 분포시키는 NBTI 보상 트랜지스터의 사용에 의해 오프셋된다. 래칭 센스 증폭기의 동작은 도 2를 참조하여 이하에서 설명한다.
도 2는 도 1의 집적 회로(10)의 래칭 센스 증폭기(20)를 부분적으로 개략도의 형태로 부분적으로는 로직 다이어그램의 형태로 더 상세히 나타낸다. 래칭 센스 증폭기(20)는 P채널 트랜지스터(24, 28, 34, 36, 38, 40, 42, 46 및 52), N채널 트랜지스터(26, 30, 32, 48, 및 54), NAND 로직 게이트(56 및 62) 및 인버터(58 및 64)를 포함한다. 트랜지스터(24, 26, 28 및 30)는 함께 결합되어 상호 결합된 래치(22)를 형성한다. P채널 트랜지스터(46) 및 N채널 트랜지스터(48)는 송신 게이트(44)를 형성하고, P채널 트랜지스터(52) 및 N채널 트랜지스터(54)는 송신 게이트(50)를 형성한다. P채널 트랜지스터(34)는 "VDD"로 라벨링된 전원 전압 단자에 접속된 소스(전류 전극), "N3"로 라벨링된 내부 노드에 접속된 드레인(전류 전극) 및 노드(N3)에 접속된 게이트(제어 전극)를 갖는다. P채널 트랜지스터(36)는 VDD에 접속된 소스, 노드(N3)에 접속된 드레인 및 제어 신호(PSET)를 수신하는 게이트를 갖는다. P채널 트랜지스터(38)는 노드(N3)에 접속된 소스, 드레인 및 게이트를 갖는다. P채널 트랜지스터(40)는 노드(N3)에 접속된 소스, 드레인 및 게이트를 갖는다. P채널 평형 트랜지스터(42)는 트랜지스터(38)의 드레인에 접속된 제1 소스/드레인 단자, 트랜지스터(40)의 드레인에 접속된 제2 소스/드레인 단자 및 제어 신호(PSET*)를 수신하는 게이트를 갖는다. P채널 트랜지스터(24) 및 N채널 트랜지스터(26)는 인버터를 형성하고, P채널 트랜지스터(28) 및 N채널 트랜지스터(30)는 인버터를 형성한다. P채널 트랜지스터(24)는 트랜지스터(38)의 드레인에 접속된 소스, 저장 노드(N1)에 접속된 드레인 및 저장 노드(N2)에 접속된 게이트를 갖는다. N채널 트랜지스터(26)는 저장 노드(N1)에 접속된 드레인, 소스 및 노드(N2)에서 트랜지스터(24)의 게이트에 접속된 게이트를 갖는다. P채널 트랜지스터(28)는 트랜지스터(40)의 드레인에 접속된 소스, 노드(N2)에 접속된 드레인 및 저장 노드(N1)에 접속된 게이트를 갖는다. N채널 트랜지스터(30)는 저장 노드(N2)에서 트랜지스터(28)의 드레인에 접속된 드레인, 트랜지스터(26)의 소스에 접속된 소스 및 저장 노드(N1)에서 트랜지스터(28)의 게이트에 접속된 게이트를 갖는다. N채널 트랜지스터(32)는 트랜지스터(26 및 30)의 소스에 접속된 드레인, "VSS"로 라벨링된 전원 전압 단자에 접속된 소스 및 "NSET"로 라벨링된 제어 신호를 수신하는 게이트를 갖는다. P채널 트랜지스터(46)는 노드(N1)에 접속된 제1 소스/드레인 단자, 비트 라인(BL1)에 접속된 제2 소스/드레인 단자 및 제어 신호(NSET)를 수신하는 게이트를 갖는다. N채널 트랜지스터(48)는 노드(N1)에 접속된 제1 소스/드레인 단자, 비트 라인(BL1)에 접속된 제2 소스/드레인 단자 및 NSET*를 수신하는 게이트를 갖는다. P채널 트랜지스터(52)는 노드(N2)에 접속된 제1 소스/드레인 단자, 비트 라인(BL1*)에 접속된 제2 소스/드레인 단자 및 제어 신호(NSET)를 수신하는 게이트를 갖는다. N채널 트랜지스터(54)는 노드(N2)에 접속된 제1 소스/드레인 단자, 비트 라인(BL1*)에 접속된 제2 소스/드레인 단자 및 제어 신호(NSET*)를 수신하는 게이트를 갖는다. NAND 로직 게이트(56)는 PSET를 수신하는 제1 입력 단자, 노드(N1)에 접속된 제2 입력 단자 및 출력 단자를 갖는다. 인버터(58)는 NAND 로직 게이트(56)의 출력 단자에 접속된 입력 단자 및 트랜지스터(38)의 게이트에 접속된 출력 단자를 갖는다. NAND 로직 상태(62)는 제어 신호(PSET)를 수신하는 제1 입력, 저장 노드(N2)에 접속된 제2 입력 및 출력 단자를 갖는다. 인버터(64)는 NAND 로직 게이트(62)의 출력에 접속된 입력 및 트랜지스터(40)의 게이트에 접속된 출력을 갖는다. 도시된 실시예에서, VDD는 예를 들어 0.9볼트 등의 포지티브 전원 전압을 수신하도록 결합되고, VSS는 접지에 결합된다. 다른 실시예에서, 전원 전압은 다를 수 있다.
동작에서, 센스 증폭기(20)에 접속된 메모리 셀의 로직 상태는 먼저 래칭 센스 증폭기(20)에 제공되어 저장되어야 한다. 래칭 센스 증폭기(20)에 결합된 메모리 셀의 로직 상태를 판독하기 위하여, 제어 신호(NSET 및 PSET)는 로직 로우 전압으로서 어써트된다. 응답으로, P채널 트랜지스터(36)가 도전되어 풀 전원 전압(VDD)가 노드(N3)에 제공된다. N채널 트랜지스터(32)는 실질적으로 비도전된다. P채널 트랜지스터(42)는 실질적으로 비도전되고, P채널 트랜지스터(38 및 40)는 도전된다. 송신 게이트(44 및 50) 양자는 도전되어 비트 라인(BL1 및 BL1*) 상의 차동 데이터 신호가 저장 노드(N1 및 N2)에 각각 제공된다. 상호 결합된 래치(22)는 저장 노드(N1 및 N2) 상의 차동 전압으로서 데이터 신호의 로직 상태를 저장한다. 예를 들어, 노드(N1)가 로직 로우를 저장하고 노드(N2)가 로직 하이를 저장하면, P채널 트랜지스터(24)는 오프되고 N채널 트랜지스터(26)는 온되어 노드(N1)의 전압이 VSS가 된다. 마찬가지로, P채널 트랜지스터(28)가 온되고 N채널 트랜지스터(30)가 오프되어 트랜지스터(28)에 의해 노드(N2)가 VDD로 연결된다. OTP 메모리 셀의 로직 상태가 더 쉽게 래치(22)에 기입되고 OTP 메모리 셀에 스트레스를 덜 주도록 하기 위하여, N채널 트랜지스터(32)는 송신 게이트(44 및 50)가 도전되기 전에 비도전된다. 노드(N1 및 N2)가 OTP 메모리 셀의 로직 상태에 노출된 후에, 송신 게이트(44 및 50)는 실질적으로 비도전되고 N채널 트랜지스터(32)는 도전되어, 노드(N1 및 N2)의 차동 전압은 더 분리된다. OTP 메모리 셀의 로직 상태는 결코 변하지 않기 때문에, 데이터 홀드 모드시 상호 결합된 인버터(22)의 트랜지스터(28 및 26)는 항상 온이고, 트랜지스터(24 및 30)는 항상 오프일 것이다. 따라서, P채널 트랜지스터(28)는 P채널 트랜지스터(24)보다 더 많은 NBTI 스트레스를 받고 그 임계 전압에서 오프셋이 발생할 수 있다.
장기간 동안 동일한 로직 상태를 저장함으로써 야기된 NBTI 스트레스의 균형을 잡기 위하여, 저장 노드(N1 및 N2)의 로직 상태는 트랜지스터(38 및 40) 중의 어느 트랜지스터가 도전되어 상호 결합된 인버터(22)를 갖는 래치에 전압을 공급하는지를 결정하는데 사용된다. 상기 예에서, 저장 노드(N1)가 로직 로우이면, 저장 노드(N2)는 로직 하이이고, 제어 신호(PSET 및 NSET)는 홀드 모드에서의 동작을 위한 로직 하이 전압으로서 어써트되고, 트랜지스터(38)의 게이트는 트랜지스터(38)를 도전시키는 로직 로우를 수신하고, 트랜지스터(40)의 게이트는 트랜지스터(40)가 실질적으로 비도전되도록 하는 로직 하이를 인버터(64)로부터 수신한다. P채널 트랜지스터(42)는 도전되어 트랜지스터(24 및 28)의 소스 단자는 트랜지스터(38)를 통해 동일한 기준 전압을 수신한다. 트랜지스터(28)는 여전히 트랜지스터(24)보다 더 많이 NBTI 스트레스를 받지만, 트랜지스터(38)가 NBTI 스트레스를 받아 트랜지스터(28)의 NBTI 스트레스를 보상한다. 트랜지스터(24 및 38)의 직렬 접속은 트랜지스터(28 및 40)의 직렬 접속과 동일한 누적 임계 전압을 가질 것이다.
데이터 홀드 동작시 센스 증폭기(20)의 P채널 트랜지스터 모두에 대한 NBTI 스트레스를 더 저감하기 위하여, P채널 트랜지스터(36)는 로직 하이 PSET 신호에 의해 실질적으로 비도전되어 다이오드 접속된 P채널 트랜지스터(34)에 의해서만 센스 증폭기에 공급된다. 노드(N3)는 VDD보다 비교적 낮은 전압에 있기 때문에, 센스 증폭기의 P채널 트랜지스터가 약간 작은 네가티브 게이트-소스 전압(VGS)을 갖도록 한다.
도시된 실시예에서, OTP 메모리 셀에 저장된 로직 상태는 OTP 메모리 셀로부터 직접 판독되지 않고 래칭 센스 증폭기(20)로부터 판독된다. 노드(N1)로부터의 출력 신호(OUT1)는 싱글-엔디드(single-ended) 신호이다. 또 다른 실시예에서, N1 및 N2 양자의 로직 상태는 싱글-엔디드 신호 대신에 차동 출력 신호로서 제공될 수 있다.
도 3은 도 1의 집적 회로에 사용될 래칭 센스 증폭기(20')를 부분적으로는 개략도의 형태로 부분적으로는 로직 다이어그램의 형태로 나타낸다. 래칭 센스 증폭기(20')는, 도 2에 도시된 NAND 로직 게이트(56 및 62) 및 인버터(58 및 64) 대신에 NOR 로직 게이트(66 및 68)가 사용된다는 것을 제외하고, 도 2의 래칭 센스 증폭기(20)와 실질적으로 동일하다. 또한, 신호(PSET) 대신에 신호(PSET*)가 입력으로서 사용된다.
NOR 로직 게이트(66)는 신호(PSET*)를 수신하도록 결합된 제1 입력, 노드(N2)에 접속된 제2 입력 및 트랜지스터(38)의 게이트에 접속된 출력을 갖는다. NOR 로직 게이트(68)는 신호(PSET*)를 수신하도록 결합된 제1 입력, 노드(N1)에 접속된 제2 입력 및 트랜지스터(40)의 게이트에 접속된 출력을 갖는다. 도시된 실시예에서, VDD는 예를 들어 0.9볼트 등의 포지티브 전원 전압을 수신하도록 결합되고, VSS는 접지에 결합된다. 또 다른 실시예에서, 전원 전압은 다를 수 있다.
다른 실시예에서, 당업자는 도시된 것과 다른 로직의 조합이 트랜지스터(38 및 40)를 제어하는데 사용될 수 있음을 인식할 것이다.
본 발명을 구현하는 장치는 대부분 당업자에게 공지된 전기적 구성요소 및 회로로 구성되기 때문에, 본 발명의 기본 개념의 이해 및 인식을 위해 및 본 발명의 교시가 불명료해지지 않도록, 회로 세부사항은 위에서 설명한 것처럼 필수적인 것으로 간주되는 것보다 더 큰 범위 내에서 설명하지 않는다.
본 발명은 특정 도전 타입 또는 전위의 극성에 대하여 설명하였지만, 도전 타입 및 전위의 극성은 반대일 수 있음을 당업자는 인식할 것이다.
본 발명은 특정한 실시예를 참조하여 설명하였지만, 이하의 청구항에서 기재된 본 발명의 범위를 벗어나지 않은 한도 내에서 다양한 변형과 변경이 가능하다. 따라서, 명세서 및 도면은 제한적이기보다는 예시적인 것이며, 이러한 모든 변형은 본 발명의 범위 내에 포함되도록 의도된다. 특정한 실시예에 대하여 여기에 설명한 이득, 이점 및 문제점 해결은 임의의 또는 모든 청구항의 중요한, 필요한 또는 필수적인 특징 또는 요소로서 구성되도록 의도되지 않는다.
여기에서 사용된 "결합"이라는 용어는 직접 결합 또는 기계적 결합으로 제한되지 않는다.
또한, 여기에 사용된 "a"나 "an"은 하나 보다는 하나 이상으로서 정의된다. 또한, 청구항의 "적어도 하나" 및 "하나 이상" 등의 도입 구의 사용은, 동일한 청구항에서 "하나 이상" 또는 "적어도 하나"의 도입 구 및 "a"나 "an" 등의 부정관사를 포함하더라도, 부정관사 "a"나 "an"에 의한 또 다른 청구항의 요소의 도입이 이러한 도입 청구항 요소를 포함하는 임의의 특정 청구항을 이러한 하나의 소자만을 포함하는 발명으로 제한하는 것을 암시하는 것으로 해석되지 않는다. 동일한 내용이 정관사의 사용에도 적용된다.
별도의 언급이 없으면, "제1" 및 "제2"라는 용어는 이러한 용어가 사용되는 요소를 임의로 구분하기 위하여 사용된다. 따라서, 이들 용어가 반드시 이러한 요소의 시간 또는 다른 우선순위를 지칭하는 것으로 의도되는 것은 아니다.
Claims (20)
- 집적 회로로서,
메모리 셀; 및
제1 비트 라인 및 제2 비트 라인을 통해 상기 메모리 셀에 결합된 센스 증폭기
를 포함하고,
상기 센스 증폭기는,
상기 제1 비트 라인을 통해 상기 메모리 셀에 의해 제공되는 제1 데이터 신호에 응답하는 제1 인버터;
상기 제2 비트 라인을 통해 상기 메모리 셀에 의해 제공되는 제2 데이터 신호에 응답하는 제2 인터버 - 상기 제2 인버터는 상기 제1 인버터와 상호 결합됨(cross-coupled) -;
제1 네가티브 바이어스 온도 불안정(NBTI; negative bias temperature instability) 보상 트랜지스터 - 상기 제1 네가티브 바이어스 온도 불안정(NBTI) 보상 트랜지스터는, 기준 전압에 결합된 소스 전극, 상기 제1 인버터의 소스 전극에 결합된 드레인 전극, 및 상기 제1 데이터 신호 또는 제2 데이터 신호 중 하나에 응답하는 제1 로직에 결합된 게이트 전극을 포함함 - ; 및
제2 NBTI 보상 트랜지스터 - 상기 제2 NBTI 보상 트랜지스터는, 상기 기준 전압에 결합된 소스 전극, 상기 제2 인버터의 소스 전극에 결합된 드레인 전극, 및 상기 제1 데이터 신호 또는 제2 데이터 신호 중 하나에 응답하는 제2 로직에 결합된 게이트 전극을 포함하고, 상기 제2 데이터 신호는 상기 제1 데이터 신호에 논리 컴플리먼트(logical complement)임 -
를 포함하는 집적 회로. - 제1항에 있어서, 상기 센스 증폭기는 평형 트랜지스터(equilibrium transistor)를 더 포함하고,
상기 평형 트랜지스터는, 제1 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제1 인버터의 소스 전극에 결합된 제1 소스/드레인 전극, 상기 제2 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제2 인버터의 소스 전극에 결합된 제2 소스/드레인 전극, 및 인에이블 신호를 수신하도록 결합된 게이트 전극을 포함하는 집적 회로. - 제2항에 있어서, 상기 평형 트랜지스터는 상기 센스 증폭기의 홀드 모드(hold mode)시 온(on)인 집적 회로.
- 제2항에 있어서, 상기 평형 트랜지스터는 상기 센스 증폭기의 센스 모드시 오프(off)인 집적 회로.
- 제2항에 있어서, 상기 제1 NBTI 보상 트랜지스터 및 상기 제2 NBTI 보상 트랜지스터는 P채널 트랜지스터들인 집적 회로.
- 제1항에 있어서, 상기 메모리 셀은 OTP(one-time programmable) 메모리 셀인 집적 회로.
- 제1항에 있어서, 상기 메모리 셀은 상기 제1 비트 라인 및 제2 비트 라인에 결합된 복수의 메모리 셀들 중 하나인 집적 회로.
- 제1항에 있어서,
공급 전압 바이어스 회로를 더 포함하고,
상기 공급 전압 바이어스 회로는,
제1 공급 전압 바이어스 트랜지스터 - 상기 제1 공급 전압 바이어스 트랜지스터는, 상기 센스 증폭기의 공급 전압에 결합된 소스 전극, 상기 제1 NBTI 트랜지스터의 소스 전극 및 상기 제2 NBTI 트랜지스터의 소스 전극에 결합된 드레인 전극, 및 인에이블 신호를 수신하도록 결합된 게이트 전극을 포함함 - , 및
제2 공급 전압 바이어스 트랜지스터 - 상기 제2 공급 전압 바이어스 트랜지스터는, 상기 센스 증폭기의 공급 전압에 결합된 소스 전극, 상기 제1 NBTI 트랜지스터의 소스 전극 및 상기 제2 NBTI 트랜지스터의 소스 전극에 결합된 드레인 전극, 및 제1 공급 전압 바이어스 트랜지스터 및 제2 공급 전압 바이어스 트랜지스터의 드레인 전극에 결합된 게이트 전극을 포함함 -
를 포함하는 집적 회로. - 센스 증폭기 회로로서,
제1 트랜지스터 및 제2 트랜지스터를 포함하는 제1 인터버 - 상기 제1 트랜지스터는 소스 전극, 제1 데이터 노드에 결합된 드레인 전극 및 제2 데이터 노드에 결합된 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 제1 데이터 노드에 결합된 드레인 전극, 소스 전극 및 상기 제1 트랜지스터의 게이트 전극에 결합된 게이트 전극을 포함함 -;
제3 트랜지스터 및 제4 트랜지스터를 포함하는 제2 인버터 - 상기 제3 트랜지스터는 상기 제1 트랜지스터의 소스 전극에 결합된 소스 전극, 상기 제2 데이터 노드에 결합된 드레인 전극 및 상기 제1 데이터 노드에 결합된 게이트 전극을 포함하고, 상기 제4 트랜지스터는 상기 제2 데이터 노드에 결합된 드레인 전극, 상기 제2 트랜지스터의 소스 전극에 결합된 소스 전극 및 상기 제3 트랜지스터의 게이트 전극에 결합된 게이트 전극을 포함함 -;
제1 네가티브 바이어스 온도 불안정(NBTI) 보상 트랜지스터 - 상기 제1 네가티브 바이어스 온도 불안정(NBTI) 보상 트랜지스터는, 기준 전압에 결합된 소스 전극, 상기 제1 트랜지스터의 소스 전극에 결합된 드레인 전극, 및 게이트 전극을 포함함 - ;
제2 NBTI 보상 트랜지스터 - 상기 제2 NBTI 보상 트랜지스터는, 상기 기준 전압에 결합된 소스 전극, 상기 제3 트랜지스터의 소스 전극 및 상기 제1 NBTI 보상 트랜지스터의 드레인 전극에 결합된 드레인 전극, 및 게이트 전극을 포함함 - ;
상기 제1 데이터 노드에 결합된 입력 및 상기 제1 NBTI 보상 트랜지스터의 게이트 전극에 결합된 출력을 포함하는 제1 로직 - 상기 제1 로직은 상기 제1 데이터 노드에 의해 제공되는 제1 신호 및 인에이블 신호에 응답함 -; 및
상기 제2 데이터 노드에 결합된 입력 및 상기 제2 NBTI 보상 트랜지스터의 게이트 전극에 결합된 출력을 포함하는 제2 로직 - 상기 제2 로직은 상기 제2 데이터 노드에 의해 제공된 제2 신호 및 상기 인에이블 신호에 응답함 -
을 포함하는 센스 증폭기 회로. - 제9항에 있어서,
상기 제1 로직은, 로직 하이 인에이블 신호에 응답하여 상기 제1 데이터 노드를 상기 제1 NBTI 보상 트랜지스터의 게이트에 결합시키도록 구성되고,
상기 제1 로직은, 로직 로우 인에이블 신호에 응답하여 상기 제1 NBTI 보상 트랜지스터의 게이트를 접지 전위로 결합시키도록 구성되고,
상기 제2 로직은, 상기 로직 하이 인에이블 신호에 응답하여 상기 제2 데이터 노드를 상기 제2 NBTI 보상 트랜지스터의 게이트에 결합시키도록 구성되고,
상기 제2 로직은, 상기 로직 로우 인에이블 신호에 응답하여 상기 제1 NBTI 보상 트랜지스터의 게이트를 접지 전위에 결합시키도록 구성되는
센스 증폭기 회로. - 제9항에 있어서, 상기 제2 데이터 신호는 상기 제1 데이터 신호에 대한 논리 컴플리먼트인 센스 증폭기 회로.
- 제9항에 있어서,
평형 트랜지스터를 더 포함하고,
상기 평형 트랜지스터는,
상기 제1 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 소스 전극에 결합된 제1 소스/드레인 전극,
상기 제2 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 소스 전극에 결합된 제2 소스/드레인 전극, 및
상기 인에이블 신호의 논리 컴플리먼트를 수신하도록 결합된 게이트 전극
을 포함하고,
상기 평형 트랜지스터는 상기 제1 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 소스 전극을 상기 제2 NBTI 보상 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 소스 전극에 결합시키는 센스 증폭기 회로. - 제9항에 있어서, 상기 제1 NBTI 보상 트랜지스터 및 제2 NBTI 보상 트랜지스터는 P채널 트랜지스터들인 센스 증폭기 회로.
- 제13항에 있어서, 상기 제1 트랜지스터 및 상기 제3 트랜지스터는 P채널 트랜지스터들인 센스 증폭기 회로.
- 제9항에 있어서,
메모리 셀에 결합된 제1 비트 라인;
상기 메모리 셀에 결합된 제2 비트 라인
을 더 포함하고,
상기 제1 신호는 상기 제1 비트 라인을 통해 상기 메모리 셀에 의해 제공된 데이터 신호에 응답하고,
상기 제2 신호는 상기 제2 비트 라인을 통해 상기 메모리 셀에 의해 제공된 데이터 신호의 논리 컴플리먼트에 응답하는 센스 증폭기 회로. - 제15항에 있어서, 상기 메모리 셀은 OTP(one-time programmable) 메모리 셀인 센스 증폭기 회로.
- 제15항에 있어서, 상기 메모리 셀은 상기 제1 비트 라인 및 제2 비트 라인에 결합된 복수의 메모리 셀들 중 하나인 센스 증폭기 회로.
- 센스 증폭기 내의 네가티브 바이어스 온도 불안정(NBTI)을 보상하는 방법으로서,
래치 내의 대응 제1 인버터 회로 및 제2 인버터 회로를 이용하여 제1 데이터 신호 및 제2 데이터 신호를 저장하는 단계 - 상기 제1 인버터 회로의 공급 전압 경로는 제1 NBTI 보상 트랜지스터의 드레인에 결합되고, 상기 제2 인버터 회로의 공급 전압 경로는 제2 NBTI 보상 트랜지스터의 드레인에 결합됨 -;
상기 래치가 홀드 상태일 때 상기 제1 NBTI 보상 트랜지스터의 게이트를 상기 제1 인버터 회로의 데이터 노드에 결합시키는 단계;
상기 제2 NBTI 보상 트랜지스터의 게이트를 상기 제2 인버터 회로의 데이터 노드에 결합시키는 단계; 및
상기 래치가 센스 상태일 때 상기 제1 NBTI 보상 트랜지스터의 게이트 및 상기 제2 NBTI 보상 트랜지스터의 게이트를 접지 전위에 결합시키는 단계
를 포함하는 NBTI 보상 방법. - 제18항에 있어서,
상기 래치가 홀드 상태일 때 상기 제1 NBTI 보상 트랜지스터 및 제2 NBTI 보상 트랜지스터의 드레인들을 결합시키는 평형 장치를 인에이블링하는 단계; 및
상기 래치가 센스 상태일 때 상기 평형 장치를 디스에이블링하는 단계
를 더 포함하는 NBTI 보상 방법. - 제18항에 있어서, OTP(one-time programmable) 메모리 셀로부터 상기 제1 데이터 신호 및 제2 데이터 신호를 제공하는 단계를 더 포함하는 NBTI 보상 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/016,353 | 2011-01-28 | ||
| US13/016,353 US8659322B2 (en) | 2011-01-28 | 2011-01-28 | Memory having a latching sense amplifier resistant to negative bias temperature instability and method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120087848A true KR20120087848A (ko) | 2012-08-07 |
| KR101914690B1 KR101914690B1 (ko) | 2018-11-02 |
Family
ID=46576844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120008414A Active KR101914690B1 (ko) | 2011-01-28 | 2012-01-27 | 네가티브 바이어스 온도 불안정에 견디는 래칭 센스 증폭기를 갖는 메모리 및 그 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8659322B2 (ko) |
| JP (1) | JP5988348B2 (ko) |
| KR (1) | KR101914690B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170109168A (ko) * | 2016-03-18 | 2017-09-28 | 에스케이하이닉스 주식회사 | 반도체 집적 회로 장치 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8466707B2 (en) * | 2010-03-03 | 2013-06-18 | Qualcomm Incorporated | Method and apparatus for testing a memory device |
| US20150063010A1 (en) * | 2013-08-27 | 2015-03-05 | Synopsys, Inc. | Negative bias thermal instability stress testing for static random access memory (sram) |
| US10127998B2 (en) * | 2013-09-26 | 2018-11-13 | Nxp Usa, Inc. | Memory having one time programmable (OTP) elements and a method of programming the memory |
| KR20150124033A (ko) | 2014-04-25 | 2015-11-05 | 에스케이하이닉스 주식회사 | 전자 장치 |
| US9496048B2 (en) | 2015-03-12 | 2016-11-15 | Qualcomm Incorporated | Differential one-time-programmable (OTP) memory array |
| CN106531210B (zh) * | 2016-10-11 | 2019-11-05 | 苏州宽温电子科技有限公司 | 一种改善p型nvm存储器nbti效应的差分架构存储单元 |
| US10122347B2 (en) * | 2017-04-03 | 2018-11-06 | Intel Corporation | Adaptive voltage system for aging guard-band reduction |
| US10211832B1 (en) | 2017-12-05 | 2019-02-19 | Micron Technology, Inc. | Input buffer circuit |
| CN108305653A (zh) * | 2018-01-30 | 2018-07-20 | 苏州大学 | 一种存储器 |
| EP3888086A4 (en) * | 2018-11-30 | 2022-09-07 | Rambus Inc. | MULTIPLE VOLTAGE RANGE DRAM DEVICE |
| JP7301544B2 (ja) | 2019-01-25 | 2023-07-03 | 株式会社東芝 | コンパレータ回路 |
| US11327860B2 (en) * | 2020-02-11 | 2022-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and methods for programming and reading memory device |
| IT202100024365A1 (it) * | 2021-09-22 | 2023-03-22 | St Microelectronics Srl | Procedimento per accedere a celle di memoria, corrispondenti circuito e dispositivo di memorizzazione dati |
| US12277995B2 (en) | 2021-11-17 | 2025-04-15 | Samsung Electronics Co., Ltd. | Page buffer circuit and memory device including the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3991380A (en) * | 1976-02-09 | 1976-11-09 | Rca Corporation | Complementary field effect transistor differential amplifier |
| US6762961B2 (en) | 2002-04-16 | 2004-07-13 | Sun Microsystems, Inc. | Variable delay compensation for data-dependent mismatch in characteristic of opposing devices of a sense amplifier |
| US7177201B1 (en) | 2003-09-17 | 2007-02-13 | Sun Microsystems, Inc. | Negative bias temperature instability (NBTI) preconditioning of matched devices |
| US7084671B1 (en) | 2004-01-26 | 2006-08-01 | Sun Microsystems, Inc. | Sense amplifier and method for making the same |
| US7116602B2 (en) * | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US7372746B2 (en) * | 2005-08-17 | 2008-05-13 | Micron Technology, Inc. | Low voltage sensing scheme having reduced active power down standby current |
| KR100744148B1 (ko) * | 2006-08-25 | 2007-08-01 | 삼성전자주식회사 | 안정적인 감지 증폭 동작을 수행하는 감지 증폭기 및 이를구비하는 입출력 감지 증폭 장치 |
| US7688669B2 (en) | 2007-02-15 | 2010-03-30 | Stmicroelectronics, Inc. | Programmable SRAM source bias scheme for use with switchable SRAM power supply sets of voltages |
| US7760537B2 (en) | 2007-05-31 | 2010-07-20 | Kabushiki Kaisha Toshiba | Programmable ROM |
| JP5586582B2 (ja) * | 2008-04-17 | 2014-09-10 | イントリンシツク・イー・デー・ベー・ベー | 負バイアス温度不安定性によるバーンインの発生を低減する方法 |
| JP2010015614A (ja) * | 2008-07-01 | 2010-01-21 | Renesas Technology Corp | 半導体装置 |
| JP4960413B2 (ja) * | 2009-08-26 | 2012-06-27 | 株式会社東芝 | 半導体記憶装置 |
| JP2011134374A (ja) * | 2009-12-22 | 2011-07-07 | Toshiba Corp | 半導体記憶装置 |
| US8598912B2 (en) * | 2010-06-14 | 2013-12-03 | Micron Technology, Inc. | Transistor voltage threshold mismatch compensated sense amplifiers and methods for precharging sense amplifiers |
| TWI431624B (zh) * | 2010-08-19 | 2014-03-21 | Faraday Tech Corp | 依據資料動態供電之隨機存取記憶體 |
| JP2012064292A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 半導体集積回路 |
-
2011
- 2011-01-28 US US13/016,353 patent/US8659322B2/en active Active
- 2011-12-14 JP JP2011272993A patent/JP5988348B2/ja active Active
-
2012
- 2012-01-27 KR KR1020120008414A patent/KR101914690B1/ko active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170109168A (ko) * | 2016-03-18 | 2017-09-28 | 에스케이하이닉스 주식회사 | 반도체 집적 회로 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120194222A1 (en) | 2012-08-02 |
| JP2012160249A (ja) | 2012-08-23 |
| KR101914690B1 (ko) | 2018-11-02 |
| US8659322B2 (en) | 2014-02-25 |
| JP5988348B2 (ja) | 2016-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101914690B1 (ko) | 네가티브 바이어스 온도 불안정에 견디는 래칭 센스 증폭기를 갖는 메모리 및 그 방법 | |
| US7479818B2 (en) | Sense amplifier flip flop | |
| US7339848B1 (en) | Anti-fuse latch circuit and method including self-test | |
| JP2007179593A (ja) | 半導体記憶装置 | |
| US7535782B2 (en) | Sense amplifier circuit and method for a DRAM | |
| US8693264B2 (en) | Memory device having sensing circuitry with automatic latching of sense amplifier output node | |
| US9257995B2 (en) | Apparatuses and methods for mitigating uneven circuit degradation of delay circuits | |
| US20120069684A1 (en) | Semiconductor integrated circuit | |
| CN111433848A (zh) | 输入缓冲电路 | |
| US20080297195A1 (en) | Programmable rom | |
| US7030643B2 (en) | Output buffer circuits including logic gates having balanced output nodes | |
| US10224101B2 (en) | Data holding device, nonvolatile data holding device, and data reading method | |
| CN102982845B (zh) | 一种电子可编程熔丝电路 | |
| US9437258B2 (en) | Data readout circuit of a storage device for read-out operation for preventing erroneous writing into a data storage element and reading out of the data correctly | |
| JP2009009682A (ja) | プログラマブルｒｏｍ | |
| US9620185B1 (en) | Voltage supply devices generating voltages applied to nonvolatile memory cells | |
| US8077499B2 (en) | Semiconductor integrated memory circuit and trimming method thereof | |
| US9007851B2 (en) | Memory read techniques using Miller capacitance decoupling circuit | |
| US9607669B2 (en) | Semiconductor memory device including precharge circuit | |
| CN105321575B (zh) | 半导体器件 | |
| US20080253042A1 (en) | E-fuse and method | |
| US20170206972A1 (en) | Latch circuit and semiconductor memory device | |
| JP5533264B2 (ja) | 半導体メモリ | |
| JP6063827B2 (ja) | 遅延回路および半導体記憶装置 | |
| JP3167309B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20120127 |
|
| PG1501 | Laying open of application | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20170125 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20120127 Comment text: Patent Application |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20180109 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20180121 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20180728 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20181029 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20181030 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20210901 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20220810 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20230913 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |