JP6300202B2 - メモリカード及びメモリカード制御装置 - Google Patents

Description

本開示は、メモリカードと、メモリカードへのアクセスを制御するメモリカード制御装置とに関するものである。

フラッシュメモリの転送速度の高速化に伴い、メモリカードのデータ転送方式はパラレルデータ転送方式から差動シリアルデータ転送方式に推移しつつある。

ある従来技術に係るメモリカードでは、第１のピン群に第２のピン群を追加し、第１のピン群をパラレルデータ転送用として、第２のピン群を差動シリアルデータ転送用の専用ピンとしてそれぞれ機能させている。そして、当該メモリカードが第２のピン群に非対応のメモリカード制御装置に装着された場合は、パラレルデータ転送方式で動作し、当該メモリカードが第２のピン群に対応したメモリカード制御装置に挿入された場合は、高速の差動シリアルデータ転送方式で動作する（特許文献１参照）。

特開２０１１−２８４３３号公報

本開示は、追加のピンを使用せず、かつ非対応のメモリカード制御装置に装着されても誤動作や電気的な破壊を生じない高速データ転送用のメモリカードを提供する。

また、本開示は、当該高速データ転送用のメモリカードに対応したインタフェイスを持つメモリカード制御装置を提供する。

本開示に係るメモリカードは、メモリカード制御装置によりアクセスが制御されるメモリカードであって、メモリカード制御装置に当該メモリカードの着脱を検出させるためのカード検出ピンと、メモリカード制御装置から出力されるインタフェイスリセット信号の入力ピンとを備え、カード検出ピンとインタフェイスリセット信号の入力ピンとが当該メモリカードの内部で接続されているものである。

また、本開示に係るメモリカード制御装置は、メモリカードへのアクセスを制御するメモリカード制御装置であって、メモリカードへのインタフェイスリセット信号を第１の電位でドライブするリセット信号ドライブ部と、メモリカードコネクタを介してメモリカードのカード検出ピンに接続される端子の電位が第１の電位である場合はメモリカードが装着されていると判定し、メモリカードのカード検出ピンに接続される端子の電位が第２の電位である場合はメモリカードが装着されていないと判定する着脱検出部と、着脱検出部でメモリカードが装着されていると判定された場合に限り、当該装着されたメモリカードに第１の電源を供給する第１の電源供給部と、装着されたメモリカードが特定の種類のメモリカードである場合に第１の電源を供給することにより当該メモリカードから伝送されるカード識別情報を受信して、装着されたメモリカードが当該特定の種類のメモリカードであるか否かを判定するカード識別部と、カード識別部で当該特定の種類のメモリカードであると判定された場合に限り、当該装着されたメモリカードに第２の電源を供給する第２の電源供給部と、装着されたメモリカードが当該特定の種類のメモリカードである場合に第２の電源を供給することにより当該メモリカード内で有効化されるインタフェイスを介して、当該挿入されたメモリカードとのデータ転送を実施するデータインタフェイス部とを備えたものである。

本開示に係るメモリカードは、カード検出ピンとインタフェイスリセット信号の入力ピンとが当該メモリカードの内部で接続されている。一方、当該メモリカードに非対応のメモリカード制御装置は、メモリカードへのインタフェイスリセット信号を第２の電位に初期設定したうえ、メモリカードコネクタを介してメモリカードのカード検出ピンの第１の電位を検出した場合にメモリカードが装着されていると判定し、メモリカードの装着を検出した後に、インタフェイスリセット信号を第１の電位にドライブし、またメモリカードへ電源を供給するものとする。このようなメモリカード制御装置に本開示に係るメモリカードが装着されたとき、メモリカード制御装置は、第２の電位のインタフェイスリセット信号をそのままカード検出ピンの電位として受け取るので、メモリカードの装着を検出しない。このため、メモリカード制御装置は、インタフェイスリセット信号を第１の電位にドライブしたり、メモリカードへ電源を供給したりする動作に移行し得ない。これにより、メモリカード制御装置の誤動作やメモリカード制御装置とメモリカードとのインタフェイスに係る電気的な破壊を防止することができる。

また、本開示に係るメモリカード制御装置は、メモリカードへのインタフェイスリセット信号を第１の電位でドライブするので、当該メモリカードの内部でカード検出ピンとインタフェイスリセット信号の入力ピンとが接続されていても、当該メモリカードが装着されたことを検出できる。しかも、本開示に係るメモリカード制御装置は、メモリカードから高速データ転送用のメモリカードであることを示すカード識別情報を受信した場合に、当該メモリカード内の高速データ転送用のインタフェイスを有効化するので、高速データ転送を実現することができる。

実施の形態１に係るメモリカード制御装置とメモリカードとの使用例を示す図である。 （ａ）は図１中のメモリカードの上面図、（ｂ）は当該メモリカードを側面から見た外部インタフェイスピンの説明図である。 第１のメモリカードの内部構成図である。 第２のメモリカードの内部構成図である。 （ａ）は追加レーン無しの場合、（ｂ０）〜（ｂ３）は追加レーン有りの場合の第２のデータインタフェイスの説明図である。 第１のメモリカードのみのデータ転送を実施するタイプＡのメモリカード制御装置の構成図である。 第１及び第２のメモリカードの双方のデータ転送を実施するタイプＢのメモリカード制御装置の構成図である。 第２のメモリカードのみの高速データ転送を実施するタイプＣのメモリカード制御装置の構成図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、タイプＡのメモリカード制御装置に第１のメモリカードが挿入された場合の動作を説明するタイミング図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、タイプＡのメモリカード制御装置に第２のメモリカードが挿入された場合の動作を説明するタイミング図である。 タイプＢのメモリカード制御装置の処理を示すフローチャートである。 第２のメモリカード以外のメモリカードが挿入された場合のタイプＢのメモリカード制御装置の処理を示すフローチャートである。 タイプＣのメモリカード制御装置の処理を示すフローチャートである。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者は、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

（実施の形態１）
以下、図１〜図１３を用いて、実施の形態を説明する。

［１．構成］
［１−１．システム構成］
本開示におけるメモリカードシステムは、メモリカードと、メモリカード制御装置とから構成される。メモリカードには２種類のメモリカードが存在し、メモリカード制御装置には３種類のメモリカード制御装置が存在する。

２種類のメモリカードにおける外部インタフェイスのピン仕様は共通であり、電気的な外部インタフェイスが異なっている。以下、第１のデータインタフェイスを有するメモリカードを第１のメモリカード、第２のデータインタフェイスを有するメモリカードを第２のメモリカードと定義する。例えば、第１のデータインタフェイスはＰＣＩ（Peripheral Component Interconnect）バスであり、第２のデータインタフェイスはより高速のＰＣＩ−Ｅｘｐｒｅｓｓバスである。この場合、ＰＣＩバスを有するメモリカードが第１のメモリカード、そしてＰＣＩ−Ｅｘｐｒｅｓｓバスを有する高速データ転送用のメモリカードが第２のメモリカードとなる。

３種類のメモリカード制御装置は、タイプＡ、Ｂ及びＣを含む。タイプＡは第１のメモリカードのデータ転送を実施し第２のメモリカードのデータ転送を実施しないメモリカード制御装置、タイプＢは第１のメモリカード及び第２のメモリカードのデータ転送を共に実施するメモリカード制御装置、タイプＣは第１のメモリカードのデータ転送を実施せず第２のメモリカードのデータ転送をタイプＢのメモリカード制御装置よりも高速に実施可能なメモリカード制御装置と定義する。

図１に、実施の形態１に係るメモリカード制御装置とメモリカードとを構成要素とするメモリカードシステムの使用例を示す。図１に示す使用形態は、前述した２種類のメモリカード、３種類のメモリカード制御装置の全てに適応可能である。

図１において、１はメモリカード、２はメモリカード制御装置であり、メモリカード制御装置２は、メモリカード１を挿入するための２個のメモリカードソケット３と、メモリカードソケット３と回路基板５とを繋ぐメモリカードコネクタ４と、外部入出力部６とで構成される。外部入出力部６はコネクタ８を介してカメラ７と接続されており、カメラ７で撮像する画像データは、メモリカード制御装置２を経由して、メモリカード１に記録される。

図２（ａ）及び図２（ｂ）は、前記２種類のメモリカードの外部インタフェイスピンの概要を説明する図である。図２（ａ）はメモリカード１の上面図であり、矢印の方向から見た側面にメモリカード１の外部インタフェイスピンが配置されている。図２（ａ）の１０はメモリカード１のピンコネクタを示し、各々のピンは、図２（ｂ）のピンコネクタ１０の小径の各ホール１０ａの奥に実装されている。そして、メモリカード１がメモリカード制御装置２のメモリカードソケット３に挿入されると、メモリカード１のピンコネクタ１０の各々のピンが、メモリカード制御装置２のメモリカードコネクタ４の対応する各々の端子と接続される。

［１−２．メモリカードの構成］
図３は第１のメモリカード１Ａの内部構成図であり、図４は第２のメモリカード１Ｂの内部構成図である。

図３において、１０Ａはメモリカード１Ａのピンコネクタを示し、複数の外部インタフェイスピンを有するコネクタで構成されている。ピンコネクタ１０Ａの丸印は１本又は複数本の外部インタフェイスピンを示し、Ａは第１のデータインタフェイス専用のピン群、Ａ１は第１のデータインタフェイスと第２のデータインタフェイス兼用のピン群である。Ｂは第１のデータインタフェイスをリセットするインタフェイスリセット信号が割り当てられたピン、Ｃはカード検出ピンで、カード内部でＧＮＤに固定されている。Ｘは第１の電源供給ピンであり、メモリカード１Ａに実装されている全回路に電源を供給する。

１１は第１のデータインタフェイス部であり、ピンコネクタ１０ＡのＡピン及びＡ１ピンを介してメモリカード制御装置２との間でデータ転送を実施する。第１のデータインタフェイス部１１のレジスタにはデバイス情報が登録されている。１２は第１のデータインタフェイス部１１を介して通信されたデータを、内蔵するフラッシュメモリ１３にリード／ライトするフラッシュメモリ制御部である。

次に、図４に示す第２のメモリカード１Ｂについて、図３に示す第１のメモリカード１Ａとの構成上の差異を中心に説明する。第２のメモリカード１Ｂは、第１のデータインタフェイス部１１ではなく第２のデータインタフェイス部１４を内蔵し、ピンコネクタ１０ＢのＡ１ピンとＥピンとＹピンとを第２のデータインタフェイス部１４に接続している。ピンコネクタ１０ＢのＥピンは第２のデータインタフェイス専用のピン群であり、ピンコネクタ１０ＢのＡ１ピンは第１のデータインタフェイスと第２のデータインタフェイス兼用のピン群である。ピンＹは、第２のデータインタフェイス部１４への電源供給ピンである。

第２のデータインタフェイスが最大４レーンのデータ転送レーンを有する場合、その基本レーンがピンコネクタ１０ＢのＥピンに接続され、追加の３レーンがピンコネクタ１０ＢのＡ１ピンに接続される。この例では、各々のレーンに1バイト単位でデータを分配して転送する。

図５（ａ）は追加レーン無しの場合の第２のデータインタフェイスの説明図であり、図５（ｂ０）〜図５（ｂ３）は追加レーン有りの場合の第２のデータインタフェイスの説明図である。すなわち、図５（ａ）に第２のデータインタフェイスの基本レーンのみを使用したデータ転送を示し、図５（ｂ０）〜図５（ｂ３）に基本レーンと追加の３レーンとを含めた合計４レーンでのデータ転送を示す。図５（ａ）におけるＤ０、Ｄ１という符号は転送バイトを示し、基本レーンのみの場合はＤ０〜Ｄ１１の１２バイトを転送する。この１２バイトの転送時間内に、４レーンの転送ではＤ０〜Ｄ４７の４８バイトを転送することができる。このように、第２のデータインタフェイスにおいて、追加レーンを使用すると、基本レーンのみを使用した転送の４倍速の転送が可能となる。

以上のように第２のデータインタフェイス部１４は、ピンコネクタ１０ＢのＥピンとＡ１ピンとを介してメモリカード制御装置２とデータ転送を実施する。第１のメモリカード１Ａとは異なり、ピンコネクタ１０Ｂのカード検出ピンＣは、ピンコネクタ１０Ｂのインタフェイスリセット信号入力ピンＢとメモリカード内部で直結されている。ピンコネクタ１０ＢのＦピンは当該メモリカードが第２のメモリカード１Ｂであることを示すカード識別情報を、例えばＩ２Ｃ（Inter-Integrated Circuit）バス等を使用して伝送する付随情報のインタフェイスピンであり、カード識別情報転送部１５によって前記付随情報を伝送するＩ２Ｃバスを制御する。

［１−３．メモリカード制御装置の構成］
図６、図７及び図８に、タイプＡ、タイプＢ及びタイプＣのメモリカード制御装置の内部構成を各々示す。

図６に示すタイプＡのメモリカード制御装置２Ａでは、第１のメモリカード１Ａとのみデータ転送を行う。メモリカードコネクタ４Ａの中の丸印はメモリカードコネクタ端子を示す。そして、メモリカード１Ａ，１Ｂをメモリカードソケット３に挿入した場合、同一符号を記したメモリカードコネクタ４Ａの各端子と図３及び図４のメモリカード１Ａ，１Ｂのピンコネクタ１０Ａ，１０Ｂの各々のピンとが接続される。

まず、図６のメモリカードコネクタ４Ａの各端子について説明する。メモリカードコネクタ４ＡのＡ端子は第１のデータインタフェイスの専用端子、メモリカードコネクタ４ＡのＡ１端子は第１のデータインタフェイスと第２のデータインタフェイスとの兼用端子である。メモリカードコネクタ４ＡのＣ端子はメモリカードの着脱を検出する端子であり、電源（ＶＣＣ）に１０ｋΩの抵抗でプルアップされている。つまり、Ｃ端子は、メモリカードが挿入されていない状態ではＨｉであり、Ｃ端子がＬｏであることを検出することでメモリカードが挿入されたと判定することができる。また、Ｃ端子がＬｏからＨｉに遷移したことを検出し、メモリカード１がメモリカードコネクタ４Ａから外されたことを検出することができる。メモリカードコネクタ４ＡのＢ端子は、当該Ｂ端子を介してメモリカードにインタフェイスリセット信号を供給する。メモリカードコネクタ４ＡのＸ端子は、メモリカード１への電源供給端子である。

次に、図６の各構成要素の説明をする。着脱検出部３１は、メモリカードコネクタ４ＡのＣ端子がＬｏであることを介してメモリカードがメモリカードソケット３に挿入されたことを検出する。第１の電源供給部２１はメモリカード１への電源の供給部であり、メモリカードコネクタ４ＡのＸ端子を介してメモリカード１に電源を供給する。リセット信号ドライブ部２３は、第１のデータインタフェイス部１１をリセットするインタフェイスリセット信号の発生部であり、メモリカードコネクタ４ＡのＢ端子を介して、メモリカード１にインタフェイスリセット信号としてＬｏ（第１の電位）またはＨｉ（第２の電位）を供給する。第１のデータインタフェイス部２４は、メモリカードコネクタ４ＡのＡ端子及びＡ１端子を介して、メモリカード１の第１のデータインタフェイス部１１との間でデータの送受信を行う。外部入出力部２６は、メモリカード制御装置２Ａの外部入出力部であり、ＵＳＢ（Universal Serial Bus）インタフェイス等が実装される。そして図１に示したように、ＵＳＢ用のコネクタ８を介してカメラ７と接続される。制御部３０は、ＭＰＵ（Micro-Processing Unit）で構成され、着脱検出部３１等によって構成され各部のタイミングやシーケンスを制御する。

上記のように構成されたタイプＡのメモリカード制御装置２Ａに第１のメモリカード１Ａが挿入された場合及び第２のメモリカード１Ｂが挿入された場合の処理シーケンスの詳細については後述する。

図７は、タイプＢのメモリカード制御装置２Ｂの内部構成図であり、図６と同一符号を記した構成要素についてはその説明を省略する。タイプＢのメモリカード制御装置２Ｂでは、第１のメモリカード１Ａ及び第２のメモリカード１Ｂの双方とデータ転送する。

まず、メモリカードコネクタ４ＢにおけるタイプＡのメモリカード制御装置２Ａとの差異について説明する。タイプＡのメモリカード制御装置２Ａでは未使用であったＥ端子、Ｆ端子、Ｙ端子がタイプＢのメモリカード制御装置２Ｂでは使用される。メモリカードコネクタ４ＢのＥ端子は第２のデータインタフェイスの専用端子である。メモリカードコネクタ４ＢのＦ端子は、挿入された当該メモリカードが第２のメモリカードであることを示すカード識別情報の通信端子である。メモリカードコネクタ４ＢのＹ端子は第２の電源の供給端子であり、挿入されたカードが第２のメモリカードであると認識された後に、当該Ｙ端子を介して第２の電源をメモリカードに供給する。

次に、タイプＢのメモリカード制御装置２ＢとタイプＡのメモリカード制御装置２Ａとの構成要素の差異について説明する。タイプＢのメモリカード制御装置２ＢはタイプＡのメモリカード制御装置２Ａの構成に、第２の電源供給部２２と、第２のデータインタフェイス部２５と、カード識別部３２とが加わっている。また、メモリカードコネクタ４ＢのＢ端子は１ｋΩの抵抗でＧＮＤにプルダウンされている。これにより、インタフェイスリセット信号の初期値はＬｏとなる。そして、リセット信号ドライブ部２３は、挿入されたメモリカードが第２のメモリカード１Ｂではないと判定されるまで、インタフェイスリセット信号をＬｏ（第１の電位）のまま保持し続け、第２のメモリカード１Ｂでないことを検出した後にインタフェイスリセット信号をＨｉ（第２の電位）とするように制御する。カード識別部３２はメモリカードコネクタ４ＢのＦ端子を介して伝送されるカード識別情報を取得し、当該メモリカードが第２のメモリカード１Ｂであるか否かを識別する。そして挿入された当該メモリカードが第２のメモリカード１Ｂと判定された場合は、第２の電源供給部２２及び第２のデータインタフェイス部２５を有効にする。一方、挿入された当該メモリカードが第１のメモリカード１Ａと判定された場合は、第１のデータインタフェイス部２４を有効にし、所定時間後に前記インタフェイスリセット信号を、リセット信号ドライブ部２３により、Ｈｉに遷移させる。

上記のように構成されたタイプＢのメモリカード制御装置２Ｂに第１のメモリカード１Ａが挿入された場合及び第２のメモリカード１Ｂが挿入された場合の処理シーケンスの詳細については後述する。

図８は、タイプＣのメモリカード制御装置２Ｃの内部構成図であり、図６、図７と同一符号を記した構成要素についてはその説明を省略する。タイプＣのメモリカード制御装置２Ｃでは、タイプＢのメモリカード制御装置２Ｂよりも高速に、第２のメモリカード１Ｂとデータ転送することが可能である。

タイプＣのメモリカード制御装置２Ｃでは、第１のデータインタフェイスは不要であり、そのリセット信号であるインタフェイスリセット信号をＬｏ固定としている。より具体的には、メモリカードコネクタ４ＣのＢ端子は１ｋΩの抵抗でＧＮＤにプルダウンされている。また、タイプＣのメモリカード制御装置２Ｃでは、第１のメモリカード１Ａのデータ転送を実施しないため、メモリカードコネクタ４Ｃの第１のデータインタフェイス専用のＡ端子は未使用端子となり、第１のデータインタフェイス部２４は不要となる。一方、より高速に第２のメモリカード１Ｂとデータ転送するため、タイプＢのメモリカード制御装置２Ｂで第１のデータインタフェイス部２４と接続されていたメモリカードコネクタ４ＢのＡ１端子は、タイプＣのメモリカード制御装置２Ｃでは第２のデータインタフェイス部２５に接続される。より具体的には、第２のデータインタフェイス部２５が最大４レーンでデータ転送を実施する場合、基本レーンがメモリカードコネクタ４のＥ端子を、追加の３レーンがメモリカードコネクタ４ＣのＡ１端子をそれぞれ使用する。

上記のように構成されたタイプＣのメモリカード制御装置２Ｃに第１のメモリカード１Ａが挿入された場合及び第２のメモリカード１Ｂが挿入された場合の処理シーケンスの詳細については後述する。

［２．メモリカードシステムの動作］
［２−１．タイプＡのメモリカード制御装置での動作］
図９（ａ）〜図９（ｄ）は、タイプＡのメモリカード制御装置２Ａに第１のメモリカード１Ａが挿入されたときの動作を説明する図である。図９（ａ）〜図９（ｄ）に示す各コネクタ端子の波形は、メモリカード制御装置２Ａ側の波形を示す。

メモリカードコネクタ４Ａの端子Ｃは、メモリカード制御装置２Ａの内部において、１０ｋΩの抵抗で電源（ＶＣＣ）にプルアップされているので初期値はＨｉとなる。第１のメモリカード１Ａが当該メモリカード制御装置２Ａのメモリカードソケット３に挿入されると、メモリカード１Ａの各ピンとメモリカードコネクタ４Ａの各端子とが接続される。第１のメモリカード１Ａにおいて、メモリカードコネクタ４Ａの端子Ｃに接続されたメモリカードのピンコネクタ１０ＡのＣピンは、メモリカード内部でＬｏに固定されているので、メモリカードコネクタ４Ａの端子ＣはＨｉからＬｏに遷移する。これにより、メモリカード制御装置２Ａの着脱検出部３１はメモリカードが挿入されたと判定する。

着脱検出部３１でメモリカードが挿入されたと判定された後、制御部３０は第１の電源供給部２１を有効化して、メモリカードコネクタ４Ａの端子Ｘを介して電源を供給する。そして、リセット信号ドライブ部２３では、第１のメモリカード１Ａの第１のデータインタフェイス部１１を初期化するために、メモリカードコネクタ４Ａの端子Ｂを介して、インタフェイスリセット信号をＬｏにドライブし、所定時間経過後にＨｉに遷移させる。そして、メモリカードコネクタ４Ａの端子Ａ及び端子Ａ１を介して、第１のデータインタフェイス部２４によりメモリカード１Ａとデータ転送を実施する。

図１０（ａ）〜図１０（ｄ）を参照しながら、タイプＡのメモリカード制御装置２Ａに第２のメモリカード１Ｂが挿入されたときの動作について説明する。

着脱検出部３１は、メモリカードコネクタ４Ａの端子Ｃと接続されている。そして、メモリカードコネクタ４Ａの端子Ｃは、メモリカード制御装置２Ａの内部で１０ｋΩの抵抗を介して電源（ＶＣＣ）にプルアップされている。このためメモリカードが挿入されていない状態のメモリカードコネクタ４Ａの端子Ｃの電位はＨｉとなる。

第２のメモリカード１Ｂが当該メモリカード制御装置２Ａのメモリカードソケット３に挿入されると、メモリカード１Ｂの各々のピンとメモリカードコネクタ４Ａの対応する各々の端子とが接続される。第２のメモリカード１Ｂでは、ピンコネクタ１０ＢのピンＣとピンコネクタ１０ＢのピンＢとが内部で接続されている。そして、ピンコネクタ１０ＢのピンＢはメモリカードコネクタ４Ａの端子Ｂを介し、前記インタフェイスリセット信号をドライブするリセット信号ドライブ部２３に接続されている。

つまり、ピンコネクタ１０ＢのピンＣと繋がれている着脱検出部３１は、メモリカードコネクタ４Ａの端子Ｃと、メモリカード内部で端子Ｃと直結されたメモリカードコネクタ４Ａの端子Ｂとを介して、リセット信号ドライブ部２３のインタフェイスリセット信号を検出していることになる。そして、前記インタフェイスリセット信号の初期値は、メモリカードコネクタ４Ａの端子Ｃで１０ｋΩの抵抗でＶＣＣにプルアップされており、Ｈｉである。

リセット信号ドライブ部２３は、メモリカードコネクタ４Ａの端子ＣがＬｏであることを着脱検出部３１が検出してメモリカードが挿入されたと制御部３０で判断した後に、インタフェイスリセット信号をＬｏにドライブするようになっている。よって、メモリカードが挿入された直後の着脱検出部３１に繋がれたメモリカードコネクタ４ＡのＣ端子は初期状態であるＨｉのままであり、その後も当該Ｃ端子をＬｏにドライブするイベントは発生しない。ゆえに、メモリカードコネクタ４ＡのＣ端子がＬｏとなることはないので、第１の電源供給部２１は有効化されることはなく、挿入された第２のメモリカード１Ｂには電源すら供給されない。

以上より、第１のデータインタフェイスを有する第２のメモリカード１ＡのみをハンドリングするタイプＡのメモリカード装置２Ａに、第２のデータインタフェイスを有する第２のメモリカード１Ｂが挿入されても、当該第２のメモリカード１Ｂが挿入されたことを検出しないのみならず、電源も供給されないので、お互いの回路が破損することはない。

これにより、複数の異なるデータインタフェイスを有するメモリカードが挿入されるメモリカード制御装置において、各々のデータインタフェイスの信号を兼用したコネクタ端子を使用することが可能となるので、メモリカードのピン配置での制約を除去することができる。

［２−２．タイプＢのメモリカード制御装置での動作］
タイプＢのメモリカード制御装置２Ｂは、第１のメモリカード１Ａと第２のメモリカード１Ｂとの両者との間でデータ転送を実施することが可能である。

まず、挿入されたメモリカードが第２のメモリカード１Ｂであるか否かを判定し、当該メモリカードが第２のメモリカード１Ｂでないと判定した後に、前記メモリカードが第１のメモリカード１Ａであるか否かを判定する。

図１１は、タイプＢのメモリカード制御装置２Ｂに、メモリカードを挿入した場合の処理を示すフローチャートである。図示する処理フローにより、挿入されたメモリカードが第２のメモリカード１Ｂであるか否かを判定するまでを示している。

以下、図３に示した第１のメモリカード１Ａと、図４に示した第２のメモリカード１Ｂと、図７に示したタイプＢのメモリカード制御装置２Ｂと、図１１とを参照しながら、タイプＢのメモリカード制御装置２Ｂにおけるメモリカード挿入時の処理フローについて詳細に説明する。

タイプＢのメモリカード制御装置２Ｂでは、メモリカードコネクタ４Ｂの端子Ｂに接続されたインタフェイスリセット信号は１ｋΩの抵抗でＧＮＤにプルダウンされており、初期状態はＬｏとなる（ＳＴ１）。

メモリカードの着脱を検出する図７の着脱検出部３１は、メモリカードコネクタ４Ｂの端子Ｃの電位を観測している。タイプＢのメモリカード制御装置２Ｂにメモリカードが挿入されていない状態では、メモリカードコネクタ４Ｂの端子Ｃは１０ｋΩの抵抗を介してＶＣＣに接続されているので、メモリカードコネクタ４の端子Ｃの電位はＨｉである。着脱検出部３１は、メモリカードコネクタ４Ｂの端子Ｃの電位がＬｏになれば、メモリカードが挿入されたと判定する（ＳＴ２）。

ここで、第１のメモリカード１Ａが挿入された場合は、メモリカードコネクタ４Ｂの端子Ｃに接続されるメモリカードのピンＣがメモリカード内部でＬｏに固定されるので（図３参照）、着脱検出部３１はメモリカードが挿入されたと検出できる。

また、第２のメモリカード１Ｂが挿入された場合は、メモリカードコネクタ４Ｂの端子Ｃに接続される当該メモリカードのピンＣはメモリカード内部で当該メモリカードのピンＢと直結され、前記メモリカードのピンＢはメモリカードコネクタ４Ｂの端子Ｂを介して前記インタフェイスリセット信号と接続されている（図４参照）。そして、メモリカードコネクタ４Ｂの端子Ｂに接続された前記インタフェイスリセット信号は１ｋΩの抵抗でＧＮＤにプルダウンされているので、メモリカードコネクタ４Ｂの端子Ｃは１ｋΩの抵抗でＧＮＤにプルダウンされ、かつ１０ｋΩの抵抗でＶＣＣにプルアップされた電位となる（＝０．０９×ＶＣＣ）。よって、メモリカードコネクタ４Ｂの端子Ｃに接続された着脱検出部３１は、その検出信号がＬｏであることを検出し、メモリカードが挿入されたと判定する。

このようにステップＳＴ２でメモリカードが挿入されたと検出した後、制御部３０は第１の電源供給部２１を有効化し、メモリカードコネクタ４Ｂの端子Ｘを介して、前記メモリカードに第１の電源を供給する（ＳＴ３）。

次に、タイプＢのメモリカード制御装置２Ｂはメモリカードコネクタ４Ｂの端子Ｆを介してカード識別情報をリードする。カード識別情報を転送するカード識別情報転送部１５は第２のメモリカード１Ｂには存在し、第１のメモリカード１Ａには存在しない（図３及び図４参照）。

カード識別情報転送部１５のカード識別情報の転送は、データ転送クロックとデータ線との合計２本のインタフェイスで実施している。そして、例えば、転送未実施時に前記データ線をＨｉとし、転送開始時に前記データ転送クロックの１クロック分Ｌｏをドライブした後に、所定バイト分のカード識別情報を前記データ転送クロックに同期して転送する。

この場合、カード識別部３２において、転送開始時に前記データ線がＬｏに遷移しなければ、カード識別情報はリードできない（ＳＴ４のＮｏ）。したがって、当該メモリカードは少なくとも第２のメモリカード１Ｂではないと判定される（ＳＴ６）。一方、カード識別部３２において、転送開始時に前記データ線がＬｏに遷移すれば、当該メモリカードが第２のメモリカード１Ｂの可能性があると判定される（ＳＴ４のＹｅｓ）。

次に、カード識別部３２では、メモリカードから取得したカード識別情報が所望の識別情報であるか否かを比較照合する（ＳＴ５）。そして、前記メモリカードから取得したカード識別情報が所望の識別情報であれば第２のメモリカード１Ｂと判定する（ＳＴ７）。メモリカードから取得したカード識別情報が所望の識別情報でなければ、その他のメモリカードと判定する（ＳＴ８）。

メモリカードが第２のメモリカード１Ｂと判定された場合（ＳＴ７）は、第２のデータインタフェイス部２５と第２の電源供給部２２とを有効化し、メモリカードコネクタ４Ｂの端子Ｙを介して第２のメモリカード１Ｂに第２の電源を供給することによって、第２の電源によって電源供給される第２のメモリカード１Ｂ内の第２のデータインタフェイス部１４を有効化する。そして、所定時間経過後、コネクタ端子Ｅを介して第２のデータインタフェイス部２５により当該第２のメモリカード１Ｂとデータ転送を実施する。

さて、第１のメモリカード１Ａが挿入された場合は、上記ステップＳＴ１〜ＳＴ４を実施した後にステップＳＴ６の状態となっている。ステップＳＴ６は第２のメモリカード１Ｂでないと判定された状態であり、その後に第１のメモリカード１Ａと判定する処理フローについて、図１２を参照して説明する。

図１２のステップＳＴ６の状態では、インタフェイスリセット信号はＬｏにドライブされている。図３に示すように、インタフェイスリセット信号は、メモリカードピンＢを介して、第１のメモリカード１Ａの第１のデータインタフェイス部１１に供給されている。

そして、メモリカード制御装置２Ｂの第１のデータインタフェイス部２４を有効にすれば、インタフェイスリセット信号がＬｏ状態で、第１のデータインタフェイス部２４より、第１のデータインタフェイス用のクロックが、メモリカードの第１のデータインタフェイス部１１に供給され、当該第１のデータインタフェイス部１１が初期化される（ＳＴ９）。

そして、リセット信号ドライブ部２３は、所定時間後にインタフェイスリセット信号をＨｉにドライブし（ＳＴ１０）、前記第１のデータインタフェイス部２４により、メモリカードの第１のデータインタフェイス部１１のレジスタに登録されているデバイス情報をリードする（ＳＴ１１）。そして、ステップＳＴ１１でリードされたデバイス情報と、第１のメモリカードの所望のデバイス情報とを比較照合し（ＳＴ１２）、比較照合の結果が一致していれば第１のメモリカード（ＳＴ１３）、一致していなければその他のメモリカード（ＳＴ１４）と判定する。

以上説明したように、タイプＢのメモリカード制御装置２Ｂでは、インタフェイスリセット信号をＬｏにドライブしつつ、挿入されたメモリカードに第１の電源を供給し、当該メモリカードの種類を識別した後に各々のインタフェイス信号を有効化するので、当該メモリカードが第１のメモリカード１Ａであっても、また当該メモリカードが第２のメモリカード１Ｂであっても共にデータ転送をすることができる。

［２−３．タイプＣのメモリカード制御装置での動作］
タイプＣのメモリカード制御装置２Ｃでは、挿入されたメモリカードが第２のメモリカード１Ｂであるか否かを判定し、当該メモリカードが第２のメモリカード１Ｂであれば、タイプＢのメモリカード制御装置２Ｂよりも高速に第２のメモリカード１Ｂとデータ転送することが可能である。

タイプＣのメモリカード制御装置２Ｃでは、ダイプＢのメモリカード制御装置２Ｂの第１のデータインタフェイス部２４で使用していたメモリカードコネクタ４ＢのＡ１端子を、第２のデータインタフェイス部２５の追加レーンとして使用することで、タイプＢのメモリカード制御装置２Ｂよりも高速なデータ転送を実現する。

タイプＣのメモリカード制御装置２Ｃに第１のメモリカード１Ａが挿入された場合の動作は図１１に示すフローと同一であり、ステップＳＴ６の状態となった時点で終了する。一方、タイプＣのメモリカード制御装置２Ｃに第２のメモリカード１Ｂが挿入された場合の動作は図１１に示すフローに続き、図１３に示すフローが実施される。

以下、第２のメモリカード１Ｂと判定された状態（図１１及び図１３のＳＴ７）以降の処理フローについて、図１３を参照しながら説明する。

タイプＣのメモリカード制御装置２Ｃに挿入されたメモリカードが第２のメモリカード１Ｂと判定されると、第２のデータインタフェイス部２５を有効化する（ＳＴ１５）。そして、第２の電源供給部２２は、メモリカードコネクタ４ＣのＹ端子を介して、挿入されたメモリカード１Ｂに第２の電源を供給する（ＳＴ１６）。そして、第２の電源供給開始の所定時間後に、メモリカード制御装置２Ｃの第２のデータインタフェイス部２５は基本レーンの動作を開始し、挿入されたメモリカード１Ｂの第２のデータインタフェイス部１４とメモリカードコネクタ４ＣのＥ端子を介して通信を確立する（ＳＴ１７）。そして、当該メモリカード１Ｂのレーン情報を取得し、当該メモリカード１Ｂが追加レーンを有するか否かを判定する（ＳＴ１８）。そして、追加レーンがなければ基本レーンのみの単一レーン転送を実施し（ＳＴ２０）、追加レーンが確認できればマルチレーン転送を実施する（ＳＴ１９）。

マルチレーン転送を実施する場合は、メモリカードコネクタ４ＣのＥ端子のみならず、Ａ１端子をも利用し、図５（ｂ０）〜図５（ｂ３）で示したように、データを１バイト単位で４個のレーンにインタリーブして配置したマルチレーン転送を実施する。

以上説明したように、タイプＣのメモリカード制御装置２Ｃでは、メモリカードコネクタ４ＣのＡ１端子を第２のデータインタフェイス部２５の追加レーンとして使用し、メモリカードコネクタ４ＣのＡ１端子と、第２のメモリカード１Ｂの第２のデータインタフェイス部１４の追加レーン用のピンＡ１とを１対１で接続することができるので、第２のメモリカード１Ｂのマルチレーン転送に対応した、より高速なデータ転送が可能なメモリカード制御装置２Ｃを提供することができる。

［３．効果等］
上記実施の形態によれば、図４に示したように、第２のメモリカード１Ｂの内部でカード検出ピンＣとインタフェイスリセット信号の入力ピンＢとを接続することにより、第１のメモリカード１Ａのみを扱うタイプＡのメモリカード制御装置２Ａに第２のメモリカード１Ｂが挿入されたとしても、第２のメモリカード１Ｂが挿入されたことが検出されないため、当該第２のメモリカード１Ｂに電源が供給されない。ゆえに、第１のメモリカード１Ａのみを扱うタイプＡのメモリカード制御装置２Ａに第２のメモリカード１Ｂが挿入された場合の、メモリカード制御装置２Ａの誤動作や、第２のメモリカード１Ｂ中の第２のインタフェイス部１４及びメモリカード制御装置２Ａ中の第１のインタフェイス部２４の電気的な破損を防止することができる。

また、図７に示したように、メモリカード制御装置２Ｂ側で、インタフェイスリセット信号の初期値を第１の電位とし、挿入されたメモリカードが第２のメモリカード１Ｂでないことを検出した後にインタフェイスリセット信号を第２の電位とするように制御すれば、第１のメモリカード１Ａと第２のメモリカード１Ｂとの双方のデータ転送を実現するメモリカード制御装置２Ｂを提供することができる。例えば、第１のメモリカード１ＡをＰＣＩバス用メモリカード、第２のメモリカード１ＢをＰＣＩ−Ｅｘｐｒｅｓｓバス用メモリカードとすれば、双方のメモリカードが同一の環境で運用可能となる。

更に、図８に示したように、第２のデータインタフェイス部２５を基本レーンと追加レーンとからなる構成とし、第２のメモリカード１Ｂにおいて、基本レーンを第１のメモリカード１Ａの未使用ピン（例えば、ピンＥ）に割り当て、追加レーンを第１のメモリカード１Ａの第１のデータインタフェイス部１１のピン（例えば、ピンＡ１）に割り当てれば、追加レーンに対応したメモリカード制御装置２Ｃで、一層高速なデータ転送ができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

そこで、以下、他の実施の形態を例示する。

本実施の形態では第２のデータインタフェイスをＰＣＩ−ｅｘｐｒｅｓｓバスとしたが、これに限るものではない。高速シリアル転送に係る他のデータインタフェイスであってもよい。また、第２のデータインタフェイスによるマルチレーン転送を４レーンで説明したが、２レーン以上の転送であればよい。

また、第２のメモリカード１Ｂのカード識別情報転送部１５での方式をＩ２Ｃとしたが、これに限るものではなく、当該メモリカードが第２のメモリカード１Ｂである旨の情報を伝送できればよい。

更に、メモリカード制御装置の制御部３０をＭＰＵで実現する構成にしたが、専用のハードウェアで構成してもよい。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。

したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略等を行うことができる。

本開示は、追加のピンを使用せず、かつ非対応のメモリカード制御装置に装着されても誤動作や電気的な破壊を生じない高速データ転送用のメモリカードを提供し、また当該高速データ転送用のメモリカードに対応したインタフェイスを持つメモリカード制御装置を提供するので、デジタルカメラ等の高速データ伝送を必要とする分野で利用できる。

１，１Ａ，１Ｂ メモリカード
２，２Ａ，２Ｂ，２Ｃ メモリカード制御装置
３ メモリカードソケット
４，４Ａ，４Ｂ，４Ｃ メモリカードコネクタ
１０，１０Ａ，１０Ｂ ピンコネクタ
１０ａ ホール
１１ 第１のデータインタフェイス部
１４ 第２のデータインタフェイス部
１５ カード識別情報転送部
２３ リセット信号ドライブ部
２４ 第１のデータインタフェイス部
２５ 第２のデータインタフェイス部
３１ 着脱検出部
３２ カード識別部

Claims (6)

1. メモリカード制御装置によりアクセスが制御されるメモリカードであって、
   前記メモリカード制御装置に当該メモリカードの着脱を検出させるためのカード検出ピンと、
   前記メモリカード制御装置から出力されるインタフェイスリセット信号の入力ピンとを備え、
   前記カード検出ピンと前記インタフェイスリセット信号の入力ピンとが当該メモリカードの内部で接続されているメモリカード。
2. メモリカードへのアクセスを制御するメモリカード制御装置であって、
   前記メモリカードへのインタフェイスリセット信号を第１の電位でドライブするリセット信号ドライブ部と、
   メモリカードコネクタを介して前記メモリカードのカード検出ピンに接続される端子の電位が前記第１の電位である場合は前記メモリカードが装着されていると判定し、前記メモリカードのカード検出ピンに接続される端子の電位が第２の電位である場合は前記メモリカードが装着されていないと判定する着脱検出部と、
   前記着脱検出部で前記メモリカードが装着されていると判定された場合に限り、当該装着されたメモリカードに第１の電源を供給する第１の電源供給部と、
   前記装着されたメモリカードが特定の種類のメモリカードである場合に前記第１の電源を供給することにより当該メモリカードから伝送されるカード識別情報を受信して、前記装着されたメモリカードが前記特定の種類のメモリカードであるか否かを判定するカード識別部と、
   前記カード識別部で前記特定の種類のメモリカードであると判定された場合に限り、当該装着されたメモリカードに第２の電源を供給する第２の電源供給部と、
   前記装着されたメモリカードが前記特定の種類のメモリカードである場合に前記第２の電源を供給することにより当該メモリカード内で有効化されるインタフェイスを介して、当該挿入されたメモリカードとのデータ転送を実施するデータインタフェイス部とを備えたメモリカード制御装置。
3. 請求項２記載のメモリカード制御装置において、
   前記リセット信号ドライブ部は、前記カード識別部で前記特定の種類のメモリカードでないと判定された場合に、前記インタフェイスリセット信号を前記第１の電位から前記第２の電位へ遷移させてドライブする機能を有し、
   前記インタフェイスリセット信号が前記第１の電位から前記第２の電位に遷移した後に、前記装着されたメモリカードに前記第１の電源を供給することにより当該メモリカード内で有効化されるインタフェイスを介して、当該挿入されたメモリカードとのデータ転送を実施する他のデータインタフェイス部を更に備えたメモリカード制御装置。
4. 請求項２記載のメモリカード制御装置において、
   前記リセット信号ドライブ部は、前記インタフェイスリセット信号を前記第１の電位に固定させてドライブする機能を有するメモリカード制御装置。
5. 請求項２記載のメモリカード制御装置において、
   前記データインタフェイス部は、基本レーンを使用して、前記メモリカードから少なくとも１つの追加レーンを有するとの情報を取得したとき、前記基本レーン及び前記追加レーンを用いたマルチレーン転送を実施するメモリカード制御装置。
6. 請求項５記載のメモリカード制御装置において、
   前記メモリカードコネクタにおける前記追加レーンのための端子は、前記装着されたメモリカードに前記第１の電源を供給することにより当該メモリカード内で有効化されるインタフェイスがあるものと仮定した場合に使用されるべき端子に割り当てられたメモリカード制御装置。

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