CN114579500B - 用于高速数据通讯的系统、中介件及方法 - Google Patents

Abstract

本发明公开一种用于高速数据通讯的系统、中介件及方法，具体公开的是用于在一处理器与一装置之间提供有效率通讯的系统及方法。其中提供一中介件，以将信号自处理器传输至装置。中介件包括一印刷电路板、与处理器通讯的一第一互连端口以及与装置通讯的一第二互连端口。提供一重定时器或再驱动器的电路，以耦接至第一互连端口和第二互连端口，且重定时器或再驱动器的电路将信号自第一互连端口路由至第二互连端口。

Description

用于高速数据通讯的系统、中介件及方法

技术领域

本发明涉及计算系统中的高速信号。更具体地，本发明的技术层面涉及一种可促进处理器与扩接装置之间的数据通讯的中介件。

背景技术

计算服务器日渐地以诸如中央处理单元(CPU)之类的处理器或诸如图形处理单元(GPU)之类的专用处理器为中心。当在处理器之间分配程序操作时，需要多个处理器彼此之间进行快速通讯。此种处理器也可通过高速总线与扩接卡上的其他装置通讯。

周边部件互连接口(Peripheral Component Interconnect express，PCIe)标准已用于连接计算装置中的高速部件。计算装置具有PCIe输入/输出单元，PCIe输入/输出单元具有多通道(lanes)以传输数据。此类输入/输出单元可包括4、8、16条通道，可分为单独的传输通道以连接至不同的PCIe装置。来自基本输入输出系统(basic input outputsystem，BIOS)的一分歧控制机制(bifurcation control mechanism)针对不同的PCIe装置，允许将一总线单元(例如一PCIe总线输入输出单元)分为较小的总线。

根据PCIe规范，分歧(bifurcation)为设有PCIe输入输出单元的装置提供灵活性，以匹配连接器的通道宽度，从而与安装在其上的系统部件通讯。较宽的通道宽度需要更多硬件连接引脚，但可提供更高的通讯速度。在具有PCIe装置支持功能的计算机系统中，PCIe根端口通常为中央处理单元(CPU)或芯片组所设有，用以连接至PCIe装置。

较宽的通道宽度(例如一个x16宽度的端口)提供PCIe装置更高的传输速度，但降低了系统对于PCIe装置的接收数量。反之，较窄的通道宽度(例如四个x4宽度的端口)提供较低的传输速度，但提供更多个端口以连接PCIe装置。每个端口的通道数量的灵活性使计算机系统设计人员能够使用相同的中央处理单元(CPU)/芯片组来提供支持不同数量和类型的PCIe装置的不同的系统。

随着引入越来越多的功能和更高密度的电路，中央处理单元(CPU)和图像处理单元(GPU)的技术迅速变化。因此，计算机主板的设计需要足以支持处理器和扩接卡的不同配置的弹性。举例来说，可能需要一主板来支持一或两个中央处理单元(CPU)以及多个PCIe装置的组合。此种设计弹性允许部件的最佳选择以最大化成本/性能影响。现有处理器的限制之一是它们用于与母板上其他处理器和装置通讯传输的数据总线类型的选择有限。典型地，一处理器仅能支持一种类型的总线配置，因此扩接装置(expansion devices)仅限于可与处理器的总线配置相容的装置。

图1绘示一典型已知的多处理器的系统10，其具有用于数据通讯(datacommunication)的有限选项。系统10包括例如是中央处理单元(CPU)或图像处理单元(GPU)的一处理器20。在此示例中，处理器20可连接至高速互连部(high speed interconnects)22、24以接收来自其他装置的数据。高速互连部22、24中的每一者可提供从其他中央处理单元(CPU)或图像处理单元(诸如中央处理单元26、28)的数据通信。在此例中，高速互连部22、24为PCIe或CXL(Compute Express Link)类型。处理器20将来自高速互连部22、24的信号传输至高速总线32、34。高速总线32、34可直接耦接至诸如PCIe装置之类的装置、或耦接至扩接槽以将其连接至扩接卡或其他装置。

服务器系统中的系统设计通常是复杂的。一中央处理单元(CPU)/芯片组可能有多组PCIe通道，且各组可具有一单独的分歧设定。识别需要不同分歧配置的不同系统是一项挑战。举例来说，两个系统可能具有相同的主板但设有不同PCIe转接卡。转接卡为可安装于主板上的扩接板，以将PCIe信号从主板路由(route)至安装于转接卡上的PCIe卡。因此，不同的PCIe转接卡可能需要不同的PCIe分歧配置。举例来说，第一个转接卡可将所有16个PCIe通道路由至一个x16宽度的PCIe插槽，而第二个转接卡可将此16个PCIe通道路由至两个x8宽度的PCIe插槽。更复杂的是，一第三系统可具有一完全不同的主板。

将处理器20作为在其他处理器与装置之间的一中间装置会造成延迟。此外，由于处理器20需要执行高速协定之间的转换操作以传输此类信号，在高速互连部22、24上的信号可能无法有效率地传输至高速总线32、34。

因此，亟需一中央处理单元(CPU)/图像处理单元(GPU)的中介件(interposer)，以在处理器和扩接装置之间提供不同的总线分歧配置。也亟需具有一重定时器/重驱动器电路的一处理器中介件，以将数据从一高速通讯协定传至另一高速通讯协定。亟需在处理器和PCIe终端装置之间的一中介件，以支持此类PCIe终端装置配置不同的总线分歧。

发明内容

本发明一揭露示例为一种用于传输高速数据的系统。所述系统包括一处理器和耦接至所述处理器的一高速连接部。所述系统具有一第二高速连接部和耦接至所述第二高速连接部的一装置。一中介件耦接至所述第一高速连接部及所述第二高速连接部。所述中介件包含一重定时器电路或一再驱动器电路，所述重定时器电路或再驱动器电路将经由所述第一高速连接部自所述处理器接收的信号经由所述第二高速连接部传输至所述装置。

在所揭露示例的系统的另一实施方式中，所述第一高速连接部的一第一通讯协定为一CXL通讯协定或一PCIe通讯协定。在另一实施方式中，所述第二高速连接部的一第二通讯协定是相异于所述第一通讯协定。在另一实施方式中，所述中介件将所述第一通讯协定的信号调变为该第二通讯协定。在另一实施方式中，所述第二高速连接部的一第二通讯协定是相异于所述第一通讯协定。在另一实施方式中，所述中介件将所述第一通讯协定的信号调变为所述第二通讯协定。在另一实施方式中，所述装置是选自于由一网络接口卡、一非挥发存储器(NVMe)装置、一容错式独立磁盘阵列(RAID)卡、一主机总线配接器(HBA)卡、一视讯卡、一音效卡、一图像处理单元(GPU)、一场域可编程逻辑门阵列(FPGA)卡及一PCIe开关所组成的群组。在另一实施方式中，所述系统包括一双插座处理器主板，其中处理器连接至一第一插座，且所述中介件连接至一第二插座。在另一实施方式中，所述处理器为一中央处理单元或一图像处理单元。在另一实施方式中，所述系统包括具有多个扩接卡槽的一转接卡，所述转接卡耦接至所述第二高速连接部。在另一实施方式中，所述第一高速连接部和所述第二高速连接部耦接至多个PCIe总线，且其中所述中介件用以分歧该第二高速连接部的多个PCIe通道。在另一实施方式中，所述系统包括具有另一处理器的另一处理器板，其中所述处理器与所述另一处理器互连。

另一揭露示例是一种提供一处理器与一装置之间通讯的中介件。中介件具有一印刷电路板及位于所述印刷电路板上并与所述处理器通讯的一第一互连端口。中介件具有位于所述印刷电路板上并与所述装置通讯的一第二互连端口。一重计时器电路或一再驱动电路耦接至所述第一互连端口及所述第二互连端口。所述重计时器电路或所述再驱动电路将信号从所述第一互连端口路由至所述第二互连端口。

在所揭露示例的中介件的另一实施方式中，所述第一互连端口的一第一通讯协定为一CXL通讯协定或一PCIe通讯协定。在另一实施方式中，所述第二互连端口的一第二通讯协定是相异于所述第一通讯协定。在另一实施方式中，所述中介件将所述第一通讯协定的信号调变为所述第二通讯协定。在另一实施方式中，所述装置是选自于由一网络接口卡、一非挥发存储器(NVMe)装置、一容错式独立磁盘阵列(RAID)卡、一主机总线配接器(HBA)卡、一视讯卡、一音效卡、一图像处理单元(GPU)、一场域可编程逻辑门阵列(FPGA)卡及一PCIe开关所组成的群组。在另一实施方式中，所述印刷电路板是连接至一多处理器电路板的一第一插座，且所述处理器是连接至所述多处理器电路板的一第二插座。在另一实施方式中，所述处理器是一中央处理单元(CPU)或一图形处理单元(GPU)。在另一实施方式中，具有多个扩接卡槽的一转接卡耦接至所述第二互连端口。在另一实施方式中，所述第一互连端口和所述第二互连端口耦接至多个PCIe总线，且其中所述中介件分歧所述第二互连端口的多个PCIe通道。

另一揭露示例是一种在一处理器与一装置之间进行高速数据通讯的方法。所述方法包括：将具有一重计时器电路或一再驱动器电路的一中介件的一输入端口连接至所述处理器；将所述中介件的一输出端口连接至所述装置；启动所述处理器及装置；以及配置所述中介件以将经由所述输入端口自所述处理器接收的信号经由所述输出端口传输至所述装置。

以上发明内容并不旨在代表本发明的各实施例或各方面。反而，前述发明内容仅提供一些于此阐述的新颖层面和特征的范例。当结合附图和所附权利要求时，本发明的上述特征和优点以及其他特征和优点将显见于如下对代表性实施例和用以实现本发明态样的详细说明中。

附图说明

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图详细说明如下：

图1是一处理器连接至扩接装置的现有处理器设计的方块图；

图2是允许在一处理器和扩接装置之间进行通讯的一示例用中介件的示意图；

图3是图2中的示例用中介件用于在一处理器和一装置之间不同的通讯协定进行通讯的方块图；

图4是应用图2中的中介件以提供高速信号至扩接卡的一示例用单独处理器；

图5是示例用中介件位于一双处理器主板上的示例板配置；

图6是应用示例用中介件的一四核处理器系统的方块图；

图7是应用示例用中介件的一八核处理器系统的方块图；

图8是初始化示例用中介件的例行流程图。

本发明可理解为各种不同的变化与替代形式。一些代表性实施例已通过多个附图的示例来展现，且将于此处详细描述之。然而，应理解的是，本发明并不局限于所揭露的特定形式。更确切地说，本发明的精神与范围以随附的权利要求加以定义，本发明自当涵盖落在本发明的精神与范围内的所有变化、同等物与替代物。

符号说明

10:系统

20:处理器

22:高速互连部

24:高速互连部

26:中央处理单元

28:中央处理单元

32:高速总线

34:高速总线

100:中介件

110:插座

112:芯片

114:电路板

120:高速输入互连端口

122:高速输出互连端口

200:系统

210:中介件

220:电路板

222:芯片

224:高速输入连接端口

226:高速输出连接端口

230:高速互连部

232:高速总线

240:中央处理单元

400:系统

410:处理器板

412:中介载板

414:转接卡

420:处理器插座

422:处理器

424:高速互连端口

430:芯片

432:高速输入端口

434:高速输出端口

436:电缆

440:边缘连接器

442:插座

444:插座

450:扩接卡或装置

452:扩接卡或装置

500:系统

510:双处理器主板

512:处理器插座

514:处理器插座

520:处理器

530:中介件

532:高速连接器端口

534:高速连接器端口

536:高速电缆

538:高速输出连接器端口

540:扩接槽

542:扩接槽

550:高速PCIe总线

552:高速PCIe总线

600:系统

610:双处理器板

612:双处理器板

614:处理器插座

616:处理器插座

620:处理器

630:中介件

632:高速连接器

634:高速连接器

636:高速输出连接器

640:高速电缆

642:第一高速电缆

644:第二高速电缆

650:扩接槽

652:扩接槽

660:高速总线

662:高速总线

700:系统

702:双处理器板

704:双处理器板

706:双处理器板

708:双处理器板

710:处理器插座

712:处理器插座

720:处理器

730:中介件

732:高速连接器

734:高速连接器

736:高速输出连接器

740:高速电缆

742:第一高速电缆

744:第二高速电缆

746:第三高速电缆

750:扩接槽

752:扩接槽

760:PCIe总线

762:PCIe总线

800:流程图

810:步骤

812:步骤

814:步骤

816:步骤

具体实施方式

本发明可以许多不同形式实施。代表性实施例于附图中绘示出并将于此处详细描述。本文是本发明原理的示例或说明，目的并非用以于将本发明的广泛层面限制于所示的实施例。在此程度上，所揭露的元件和限制，例如在摘要、发明内容和具体实施方式的部分中揭露但未在权利要求明确阐述的，应不意味或经推断而单独地或共同地并入权利要求中。为了详细说明，除非特别声明，否则单数(singular)包括多数(plural)，反之亦然。并且「包括」一词代表「包括但不限于此」。此外，近似的词语，举例如「大约(about)」、「几乎(almost)」、「实质上(substantially)」、「近似(approximately)」等，在本文中可用于表示「于(at)」、「接近(near)」、「接近于(near at)」或「在3～5％内」、或「在可接受的制造公差范围内」、或其上述任何合乎逻辑的组合。

本发明提供一种具有高速重定时器电路或再驱动器电路(retimer/redriver)的中央处理单元(CPU)中介电路板或图像处理单元(GPU)中介电路板(CPU/GPU interposercircuit board)，以支持不同的高速信号连接类型。中介电路板可被插入至一处理器插座中以使用于多处理器系统。因此，中介电路提供一种具有在处理器与终端装置之间的重定时器电路或再驱动器电路的中介件，通过取代当前执行重定时功能和再驱动功能的昂贵处理器以节省成本。示例用中介件支持的PCIe终端装置的能耗比使用处理器少。示例用中介件可基于由基本输入输出系统(basic input output system，BIOS)提供的配置为多通道总线(例如PCIe总线)配置不同的总线分歧(bifurcation)。因此，基本输入输出系统可将示例用中介件配置以支持不同的高速总线(例如CXL或PCIe)和分歧模态(例如x16、x8/x8或x4/x4/x4/x4)。

图2绘示一示例用中介件100，其允许自一第一类型的高速互连部(例如是一CXL(Compute Express Link)互连部)传输至一不同的第二类型的高速连接器(例如是一高速总线(例如PCIe总线)。中介件100的占用空间允许其安装于一标准中央处理单元(CPU)或图像处理单元(GPU)的插座110中。中介件100包括一电路板114，电路板包括一重定时器或再驱动器的芯片112。在本例中，芯片112包括一重定时器(retimer)或一再驱动器(redriver)。若输入信号足够稳固以致仅需增幅信号，则芯片112可包括一再驱动器。或者，若信号的传输需要重新传输一刷新信号，则芯片112可包括更复杂的一重定时器。电路板114可包括用于重定时器或再驱动器的芯片112的支持电路，例如是一电压调节控制器以及各种被动电阻和电容。重定时器或再驱动器的芯片112将信号从一种高速协定调变(modulate)为另一种高速协定。重定时器或再驱动器的芯片112可包括一带引脚(strappin)，此带引脚可由基本输入输出系统配置以用于高速总线分歧。或者，可通过一板上跳线设定(on board jumper setting)来配置所述带引脚。因此，电路板114包括一高速输入互连端口120及一高速输出互连端口122。在此例中，高速输入互连端口120可从诸如中央处理单元(CPU)或图像处理单元(GPU)的处理器连接至一CXL连接部。高速输出互连端口122可连接至一高速PCIe总线。此PCIe总线可将信号从中介件100提供至PCIe装置。

图3绘示一采用示例用中介件210的示例用系统200的方块图。在此例中，中介件210具有带有两个重定时器或再驱动器的芯片222的电路板220。各重定时器或再驱动器的芯片222具有高速输入连接端口224及高速输出连接端口226。在此例中，高速输入连接端口224连接至一高速互连部230(例如是耦接至中央处理单元240的一CXL互连部)。高速输出连接端口226耦接至高速总线232(例如是PCIe总线)。高速总线232将输出信号传输至连接于此示例中PCIe装置或卡的一PCIe终端装置或一扩接槽。

图4绘示一示例用单处理器系统400的方块图。此系统400包括一处理器板410、一中介载板412以及一转接卡414。处理器板410具有可固持(hold)一处理器422(可以是一中央处理单元或一图像处理单元)的一处理器插座420。处理器422具有提供与其他处理器的的高速互连接的一高速互连端口424。在此例中，高速互连端口424为一CXL互连端口，但也可使用其他类型的高速协定来进行互连接(interconnection)。

中介载板412包括耦接至一高速输入端口432及一高速输出端口434的一重定时器的或再驱动器的芯片430。在此例中，高速输入端口432可接收来自一高速处理器互连部(例如是一CXL互连部)的信号。在此例中，高速输出端口434可连接至一高速总线(例如是一PCIe总线)。在此例中，电缆436将处理器板410的高速互连端口424连接至高速输入端口432。在此例中，高速输出端口434为一PCIe扩接槽。

转接卡414包括一边缘连接器(edge connector)440，边缘连接器440可插入中介载板412的扩接槽中。转接卡414包括两个PCIe连接器的插座442、444。扩接卡或装置450、452可被插入插座442、444。在此例中，高速输出端口434为一16通道的PCIe通道，转接卡414上的两个插座442、444为8通道的PCIe插座。因此，重定时器或再驱动器的芯片430将高速输出端口434分歧为两个8通道的PCIe通道。因此，扩接卡或装置450、452各均具有一8通道的PCIe端口。

在此例中，中介载板412可被设置以允许在处理器板410上的处理器422支持一额外PCIe连接器。中介载板412允许处理器422与PCIe的扩接卡或装置450、452进行通讯，而无需具有一额外PCIe连接器。首先，将处理器422设置到高速互连端口424(CXL)。电缆436连接至中介载板412的高速输入端口432和处理器板410的高速互连端口424。接着，将转接卡414安装至扩接槽中以支持一或两个可附接至转接卡414的PCIe的扩接卡或装置450、452。

在此例中，可附接至转接卡414的PCIe的扩接卡或装置可以是任何PCIe相容装置。举例来说，此类扩接卡或装置可包括一网络接口卡(network interface card，NIC)、一非挥发存储器(non-volatile memory express，NVMe)装置、一容错式独立磁盘阵列(redundant array of independent disks，RAID)卡、一主机总线配接器(host busadapter，HBA)卡、一视讯卡、一音效卡、一图像处理单元(GPU)、一场域可编程逻辑门阵列(field programmable gate array，FPGA)卡、一PCIe开关(switch)。

图5绘示使用一双处理器主板510的一单处理器系统500的方块图。双处理器主板510包括两个处理器插座512、514。第一个处理器插座512固持一处理器520。在此例中，处理器520可以是一中央处理单元(CPU)或是一图像处理单元(GPU)。第二个处理器插座514固持一中介件530。处理器插座512、514均包括各自的高速连接器端口532、534。在此例中，高速连接器端口532、534为16通道的PCIe连接器。一高速电缆536将高速连接器端口532、534彼此连接。

双处理器主板510还包括两个PCIe的扩接槽540、542。在此例中，扩接槽540连接至8通道的高速PCIe总线550。另一个扩接槽542连接至另一个8通道的高速PCIe总线552。中介件530具有连接至PCIe总线550、552的一高速输出连接器端口538。在此例中，高速输出连接器端口538为被中介件530分歧成两个8通道PCIe通道的一16通道的PCIe连接器。

中介件530由此通过一16通道的PCIe通道经由高速连接器端口534从处理器520接收高速信号。中介件530将16通道的PCIe总线信号从高速连接器端口534分歧至两个8通道的高速PCIe总线550、552。因此，中介件530在两个高速PCIe总线550或552的一者上输出从处理器520接收的信号。信号由连接至扩接槽540或542的装置接收。使用两个插座的主板510与中介件530的优点是：针对需要较低处理器性能但更多对终端装置的支持的特定工作负载，此种配置允许通过中介件530为此类终端装置提供更大的支持性。

系统500的配置包括首先将处理器520安装在处理器插座512中。处理器520被指定为主要(master)中央处理单元。接着，将中介件530安装至作为从属的(slave)中央处理器插座的插座514中。在此例中，在基本输入输出系统启动的期间，中介件530配置以将信号从处理器520重新导向至高速PCIe总线550、552再至连接于扩接槽540、542的扩接装置。

图6绘示使用一示例用中介件以促进数据通讯的四核处理器的系统600的方块图。系统600包括两个双处理器板610、612。双处理器板610包括两个处理器插座614、616。第一个处理器插座614固持一处理器620。在此例中，处理器620可以是一中央处理单元(CPU)或是一图像处理单元(GPU)。第二个处理器插座616固持一中介件630。处理器插座614、616均包括各自的高速连接器632、634。在此例中，高速连接器632、634都是24通道的PCIe连接器。一高速电缆640将高速连接器632、634彼此连接为一8通道的PCIe总线。

另一个双处理器板612具有两个带有对应中介件(未示出)的处理器插座。一第一高速电缆642将双处理器板612的处理器插座之一者的一高速连接器与高速连接器632连接。在此例中，高速连接器632被分歧成两个8通道的PCIe互连部。因此，第一高速电缆642是一8通道的PCIe总线，其连接至双处理器板612的插座之一者中的中介件之一者。一第二高速电缆644连接至双处理器板612的另一处理器插座上的中介件。在此例中，第二高速电缆644是8通道的PCIe总线，其连接至双处理器板612上的另一中介件。

在此例中，双处理器板610还包括支持两个PCIe的扩接槽650、652的扩接槽区。在此例中，扩接槽650连接至一8通道的PCIe总线660。另一扩接槽652连接至另一8通道的PCIe总线662。在此例中，PCIe总线660、662是双处理器板610上的迹线(trace)，以在处理器620与扩接槽650、652之间路由(route)信号。中介件630具有存取(acess)PCIe总线660、662的一高速输出连接器636。在此例中，高速输出连接器636为分歧成两个分离的8通道的PCIe通道的一16通道的PCIe连接器，分别用于PCIe总线660、662。另一个双处理器板612具有相似的PCIe扩接槽，此些槽通过对应的PCIe总线连接至各个处理器插座。

中介件630由此通过一8通道的PCIe通道经由高速连接器634从处理器620接收高速信号。处理器620可经由第一高速电缆642或第二高速电缆644从连接至双处理器板612上的扩接槽的其他扩接装置接收数据。以此种方式，处理器620通过双处理器板612上的中介件可直接存取双处理器板612上对应的扩接槽上的额外扩接装置。中介件630导引PCIe输入总线信号并在两个高速PCIe的总线660或总线662之一者上输出信号。因此，此些信号由连接至扩接槽650或扩接槽652的装置所接收。

系统600的配置包括首先将处理器620安装在处理器插座614中。处理器620被指定为第一启动(boot)中央处理单元。接着，将中介件630安装至作为从属的中央处理器的处理器插座616中。因此，中介件630被配置以将信号从处理器620重新导向至高速总线660、662再至连接于扩接槽650、652的扩接装置。

图7绘示使用一中介件以促进高速数据通讯的一八核处理器的系统700的方块图。系统700包括四个双处理器板702、704、706、708。主要的双处理器板702包括两个处理器插座710、712。第一个处理器插座710固持一处理器720。在此例中，处理器720可以是一中央处理单元(CPU)或是一图像处理单元(GPU)。第二个处理器插座固持一中介件730。处理器插座710、712均包括各自的高速连接器732、734。在此例中，高速连接器732、734都是16通道的PCIe连接器。一高速电缆740将高速连接器732、734彼此连接。

其他的双处理器板704、706、708各具有两个带有一处理器及附接的一中介件(未示出)的处理器插座。一第一高速电缆742将双处理器板704的处理器插座之一者的一高速连接器与高速连接器732连接。在此例中，高速连接器732被分歧成四个4通道的PCIe互连部(interconnection)。因此，第一高速电缆742是一4通道的PCIe总线，其连接至双处理器板704上的中介件。一第二高速电缆744连接至双处理器板706的处理器插座之一者中的中介件。在此例中，第二高速电缆744为一4通道的PCIe互连总线，其连接至双处理器板706上的中介件。一第三高速电缆746连接至双处理器板708的处理器插座之一者中的中介件。在此例中，第三高速电缆746为一4通道的PCIe总线，其连接至双处理器板708上的中介件。

在此例中，主要的双处理器板702还包括支持两个PCIe的扩接槽750、752的扩接槽区。在此例中，扩接槽750连接至一8通道PCIe总线760。另一扩接槽752连接至另一8通道PCIe总线762。中介件730具有存取(acess)PCIe总线750、752的一高速输出连接器736。在此例中，高速输出连接器736为分歧成两个分离的8通道的PCIe通道的一16通道的PCIe连接器，分别用于PCIe总线760、762。

中介件730由此通过一8通道PCIe通道经由高速连接器734从处理器720接收高速信号。处理器720可经由各自的高速电缆742、744、746从双处理器板704、706、708上的其他处理器接收数据。中介件730导引PCIe输入总线信号并在两个高速PCIe的总线760或总线762之一者上输出信号。因此，此些信号由连接至扩接槽750或扩接槽752的装置所接收。此外，中介件730接收来自被导引通过处理器720的双处理器板704、706、708上的处理器的高速信号。

系统700的配置包括首先将处理器720安装在处理器插座710中。处理器720被指定为第一启动(boot)中央处理单元。接着，将中介件730安装至作为从属的中央处理器的处理器插座712中。因此，中介件730被配置以将信号从处理器720重新导向至高速总线760、762再至连接于扩接槽750、752的扩接装置。

图8中的流程图表示用于初始化一处理器和扩接装置以通过示例用中介件进行通讯的过程的示例用机器可读指令。在此例中，机器可读指令包括用于由以下各项执行的演算法：(a)一处理器；(b)一控制器；和/或(c)一或多个其他合适的处理装置。此演算法可被实施于存储在有形介质上的软件，有形介质例如闪存存储器、只读存储光盘(Compact DiscRead-Only Memory，CD-ROM)、磁盘片、机械硬盘、数字多功能影音光盘(digitalversatiledisk，DVD)或其他存储装置。然而，本技术领域中具有通常知识者易于意识到，整个演算法和/或其部分能可选地由处理器以外的装置执行和/或以众所周知的方式实施于固件(firmware)或专用硬件(dedicated hardware)中，例如可由特定应用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑装置(ProgrammableLogic Device，PLD)、场域可编程逻辑装置(Field Programmable Logic Device，FPLD)、场域可编程逻辑门阵列(Field Programmable Gate Array，FPGA)离散逻辑(discretelogic)等来实施。举例来说，接口的任何或所有部件可通过软件、硬件和/或固件来实施。并且，流程图中表示的一些或全部机器可读指令可通过手动实施。此外，尽管参考图5中示出的流程图描述示例用的演算法，但是，本技术领域中具有通常知识者将易于理解到可替代地使用实施示例用的机器可读指令的许多其他方法。举例来说，可改变方块的执行顺序及/或可改变、消除或组合所描述的一些方块。

图8绘示初始化诸如图7中的中介件530的中介件的过程的流程图800。首先，检测到系统已通电，接着开始处理器520与中介件530的启动过程(步骤810)。在启动过程中，基本输入输出系统(BIOS)检测中介件系统的配置并启动高速总线分歧(步骤812)。此配置可包括配置用于CXL或PCIe接口的中介器530。此配置可包括诸如PCIe x16，x8/x8或x4/x4/x4/x4的分歧。此配置还可包括诸如PCIe Gen3、PCIe Gen4或PCIe Gen 5的不同版本的PCIe。举例来说，在图5中，基本输入输出系统(BIOS)配置分歧以将输出PCIe通道分成用于两个扩接槽540、542的两个8通道的PCIe通道。接着，配置在中介件530上的重定时器或在驱动器电路以将从处理器520接收的信号重新导向至连接于中介件530终端装置(诸如插入扩接槽540、542的装置)(步骤814)。接着，启动诸如插入扩接槽540、542的PCIe装置之类的终端装置(步骤816)。

中介件可具有能与处理器插座匹配的一组引脚(pin)。在如图5～图7所示的配置中，中介件允许单个处理器存取(access)多个PCIe插槽，而不必使用更昂贵的第二个处理器。因此，在仅需要单个处理器的应用中，中介件通过使用既存的双插座主板来节省资源以增加可用的PCIe装置。中介件执行高速连接之间通讯的相对简单的任务，因此不包括通用处理器的附加处理核心和支持电路。中介件的价格较通用处理器便宜。因此，可降低与建立一计算系统(例如具有双插座主板的计算机系统)相关的成本。此外，由于中介件致力于促进高速连接之间的通讯，若其因为执行其他计算任务而用于促进与其他PCIe插槽的通讯，则中介件可避免处理器可能施加的延迟。

在本发明中使用的术语如「部件(component)」、「模组(module)」、「系统(system)」等通常是指与计算机相关的实体、或是硬件(例如一电路)、硬件与软件的一组合、一软件、与具有一或多个特定功能的一操作机器相关的实体。举例来说，部件可为但不限于在处理器(例如，数字信号处理器)上执行的一排程(调度)、一处理器、一物件、一可执行文件、一执行绪(thread)(线程)、一程序和/或一计算机。作为说明，在控制器上运行的应用程序以及此控制器都可为一部件。一或多个部件可驻留于一排程和/或一执行绪中，且部件可位于一台计算机上和/或分布在二台或更多台计算机之间。此外，「装置(device)」可采用专门设计的硬件形式。通用硬件通过在其上执行软件使其专门化而能够执行特定功能、存储在计算机可读媒体上的软件或其组合。

本文所使用的用语之目在仅在于描述特定实施例，而不旨在限制本发明。如本文所使用的，除非上下文中另外清楚地指出，否则单数形式的「一」和「该」的用语也包括多个形式。此外，在说明书及/或权利要求中使用的用语「包含(include)」、「具有(have)」或其的类似的用语，旨在于涵盖类似「包括(comprise)」的用语的意思。

除非另外定义，否则本文使用的所有用语(包含技术和科学的用语)具有与本发明所属技术领域中的通常知识所理解的相同的含义。将进一步理解的是，诸如在那些常用的字典中定义的用语应被解释为与其在相关领域中使用的内容及含义一致，且除非在此明确定义，否则不会被理解为一理想化的或过度形式化的意思。

虽然上文已描述说明本发明的各种实施例，然而应理解，其仅以示例用的方式呈现，而非作为限制。尽管已通过一或多个实施方式说明和描述本揭露，然而在阅读和理解本发明说明书和所附附图后，本领域中的技术人员可思及或了解等效的改变及修订。此外，尽管可能仅以数个实施方式中的一者揭露了本发明的特定特征，若对于任何所预期和有利的给定或特定的应用，则此特征可与其他实施方式的一或多个的其他特征组合。因此，本发明的广义度和范围理应不受上文所述任何实施例的限制。反而，本发明的范围应根据附上的权利要求及其均等范围来界定。

Claims (5)

1.一种用于高速数据通讯的系统，其特征在于，包括：

第一双处理器板，具有第一处理器插座和第二处理器插座；

第一处理器，由该第一处理器插座固持；

第一高速连接部，耦接至该第一处理器插座与该第二处理器插座之间；

第二高速连接部，耦接至该第二处理器插座；

第一装置；耦接至该第二高速连接部；

第一中介件，由该第二处理器插座固持且耦接至该第一高速连接部及该第二高速连接部，该第一中介件包含重定时器电路或再驱动器电路，该重定时器电路或该再驱动器电路将经由该第一高速连接部自该第一处理器接收的信号经由该第二高速连接部传输至该第一装置；以及

第二双处理器板，具有第三处理器插座、第四处理器插座、第二装置和第二中介件，该第二中介件由第三处理器插座固持，其中该第二中介件经由第三高速连接部耦接至该第一处理器，该第二装置经由第四高速连接部耦接至第二中介件，且该第二中介件自该第四高速连接部直接传输信号至该第三高速连接部。

2.如权利要求1所述的系统，其中该第二高速连接部的第二通讯协定相异于该第一高速连接部的第一通讯协定。

3.如权利要求1所述的系统，还包括具有多个扩接卡槽的转接卡，该转接卡耦接至该第二高速连接部。

4.如权利要求1所述的系统，其中该第一高速连接部和该第二高速连接部耦接至多个PCIe总线，且其中该第一中介件用以分歧该第二高速连接部的多个PCIe通道。

5.一种在第一处理器与第一双处理器板上的第一装置以及与第二双处理器板之间进行高速数据通讯的方法，其中该第一处理器由第一双处理器板的第一处理器插座固持，该方法包括：

将由该第一双处理器板的第二处理器插座所固持的具有重计时器电路或再驱动器电路的第一中介件的输入端口连接至该第一处理器；

将该第一中介件的输出端口连接至该第一装置；

将由该第二双处理器板的第三处理器插座固持的第二中介件的输入端口连接至该第一处理器；

将该第二中介件的输出端口连接至该第二双处理器板上的第二装置；

启动该第一处理器及该第一装置；以及

配置该第一中介件以将经由该第一中介件的输入端口自该第一处理器接收的信号经由该第一中介件的输出端口传输至该第一装置。