JP6298671B2

JP6298671B2 - ボルテージレギュレータ

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Publication number: JP6298671B2
Application number: JP2014056449A
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Inventors: 忠黒蔵; 朋之横山
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Description

本発明は、ボルテージレギュレータの過渡応答改善回路に関する。

図７は、従来の過渡応答改善回路を備えたボルテージレギュレータの回路図である。従来のボルテージレギュレータは、基準電圧回路１０１と、誤差増幅回路１０２と、バイアス回路１０３と、出力トランジスタ１０４と、ＰＭＯＳトランジスタ１０７と、抵抗１０５、１０６と、アンプ１１０、１１１を備えている。基準電圧回路１０１は、基準電圧Ｖｒｅｆを出力する。抵抗１０５と１０６は、出力端子１０９の出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂを出力する。アンプ１１０、１１１は、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較する。

出力電圧Ｖｏｕｔにオーバーシュートが発生し、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、アンプ１１０はＬｏレベル信号を出力してＰＭＯＳトランジスタ１０７をオンさせる。このとき、アンプ１１１はＨｉレベル信号を出力し、バイアス回路１０３の電流値は変化しない。これにより、出力トランジスタ１０４のゲートをプルアップさせる電流Ｉａが流れ、出力トランジスタ１０４のゲート−ソース間電圧が小さくなるので、出力端子１０９への電流供給を減少させる。このように動作して、出力端子１０９の出力電圧Ｖｏｕｔのオーバーシュートが大きくなることを防ぐことができる。

出力端子１０９の出力電圧Ｖｏｕｔにアンダーシュートが発生し、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなると、アンプ１１１はＬｏレベル信号を出力しバイアス回路１０３の電流を増加させ、すなわち誤差増幅回路１０２の動作電流を増加させる。このとき、アンプ１１０はＨｉレベル信号を出力してＰＭＯＳトランジスタ１０７をオフさせたままであるため、電流Ｉａは流れない。これにより、出力トランジスタ１０４のゲート−ソース間電圧を大きくする際のスルーレートが向上し、出力端子１０９への電流供給を増大させるスルーレートも向上する。このように動作して、出力端子１０９の出力電圧Ｖｏｕｔのアンダーシュートが大きくなることを防げる。

図８は、従来の過渡応答改善回路を備えたボルテージレギュレータの他の例を示す回路図である。従来の他の例のボルテージレギュレータは、基準電圧回路１０１と、誤差増幅回路１０２と、バイアス回路１０３、２０３と、出力トランジスタ１０４と、ＰＭＯＳトランジスタ１０７、２０２、２０７と、抵抗１０５、１０６と、アンプ１１０、１１１を備えている。従来の他の例のボルテージレギュレータは、誤差増幅回路１０２と出力トランジスタ１０４の間にＰＭＯＳトランジスタ２０２とバイアス回路２０３で構成される増幅段を介している。

出力端子１０９の出力電圧Ｖｏｕｔにアンダーシュートが発生し、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなると、アンプ１１１はＬｏレベル信号を出力しバイアス回路１０３の電流を増加させ、すなわち誤差増幅回路１０２の動作電流を増加させる。このとき、アンプ１１０はＨｉレベル信号を出力してＰＭＯＳトランジスタ１０７をオフさせたままであるため、電流Ｉａは流れない。これにより、出力トランジスタ１０４のゲート−ソース間電圧を大きくする際のスルーレートが向上し、出力端子１０９への電流供給を増大させるスルーレートも向上する。さらに、ＰＭＯＳトランジスタ２０７をオンさせ、ＰＭＯＳトランジスタ２０２のゲートをプルアップさせる電流Ｉｂを流し、ＰＭＯＳトランジスタ２０２のゲート−ソース間電圧を小さくして、出力トランジスタ１０４のゲートへの電流供給を減少させる。このように動作して、出力端子１０９の出力電圧Ｖｏｕｔのアンダーシュートが大きくなることを防げる（例えば、特許文献１参照）。

特開２００２−３５１５５６号公報

しかしながら、従来の過渡応答改善回路を備えたボルテージレギュレータでは、バイアス回路１０３の増加させた電流を元に戻したときや、ＰＭＯＳトランジスタ１０７、２０７をオンからオフに切替えたときに、出力電圧Ｖｏｕｔが発振する可能性がある。

本発明は、上記課題に鑑みてなされ、出力電圧Ｖｏｕｔが発振することなく、過渡応答改善効果を大きくすることができる過渡応答改善回路を備えたボルテージレギュレータを提供する。

従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
出力電圧にアンダーシュートが発生した事を検出する第一のアンプと、出力電圧にオーバーシュートが発生した事を検出する第二のアンプと、第一のアンプの出力信号もしくは第二のアンプの出力信号に基づく信号を受けて、誤差増幅回路のバイアス電流を第一の時間、第一の量を増加させる第一の定電流回路と、第一のアンプの出力信号に基づく信号を受けて、誤差増幅回路のバイアス電流を第一の時間より短い第二の時間、第一の量より多い第二の量を増加させる第二の定電流回路と、第二のアンプの出力信号に基づく信号を受けて、出力トランジスタのゲートをプルアップする第一のスイッチ回路を備えた。

本発明のボルテージレギュレータは、オーバーシュートやアンダーシュートを改善後しばらくの間誤差増幅回路のバイアス電流を増加させることで発振を引き起こさずに過渡応答特性を改善できる。また、オーバーシュートとアンダーシュートを二つのスイッチ回路により効果的に改善できる。

第一の実施形態のボルテージレギュレータの回路図である。第一の実施形態および第二の実施形態のボルテージレギュレータのオーバーシュート時の動作を示したタイミングチャートである。第一の実施形態および第二の実施形態のボルテージレギュレータのアンダーシュート時の動作を示したタイミングチャートである。第二の実施形態のボルテージレギュレータの回路図である。第三の実施形態のボルテージレギュレータの回路図である。第四の実施形態のボルテージレギュレータの回路図である。従来のボルテージレギュレータの回路図である。従来のボルテージレギュレータの他の例を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。
第一の実施形態のボルテージレギュレータは、基準電圧回路１０１と、誤差増幅回路１０２と、バイアス回路１０３と、出力トランジスタ１０４と、ＰＭＯＳトランジスタ１０７、１５３と、ＮＭＯＳトランジスタ１５１、１５２と、抵抗１０５、１０６と、アンプ１１０、１１１と、遅延回路１２０と、定電流回路１３０、１４０と、インバータ２２６を備えている。

遅延回路１２０は、バイアス回路１２２、１２３と、容量１２１、１２４と、ＮＭＯＳトランジスタ１２５、１２６で構成される。定電流回路１３０は、バイアス回路１３１、１３２と、容量１３３と、ＰＭＯＳトランジスタ１３４で構成される。定電流回路１４０は、バイアス回路１４１と、容量１４３と、ＰＭＯＳトランジスタ１４２、１４４で構成される。アンプ１１０とインバータ２２６とＰＭＯＳトランジスタ１０７でオーバーシュート改善回路を構成する。アンプ１１１と定電流回路１４０と遅延回路１２０でアンダーシュート改善回路を構成する。

出力トランジスタ１０４は、ドレインが出力端子１０９に接続され、ソースが電源端子１０８に接続される。抵抗１０５と抵抗１０６は、出力端子１０９とグラウンド端子１００の間に接続される。誤差増幅回路１０２は、反転入力端子に基準電圧回路１０１の正極が接続され、非反転入力端子に抵抗１０５と１０６の接続点が接続され、出力端子は出力トランジスタ１０４のゲートに接続される。バイアス回路１０３は、誤差増幅回路１０２に電流源として接続される。アンプ１１０は、反転入力端子に基準電圧回路１０１の正極が接続され、非反転入力端子に抵抗１０５と１０６の接続点が接続され、出力端子はインバータ２２６の入力端子に接続される。アンプ１１１は、非反転入力端子に基準電圧回路１０１の正極が接続され、反転入力端子に抵抗１０５と１０６の接続点が接続され、出力端子は容量１２１の一方の端子に接続される。容量１２１の他方の端子は、バイアス回路１２２とＮＭＯＳトランジスタ１２５のゲートに接続される。ＮＭＯＳトランジスタ１２５は、ドレインはバイアス回路１２３に接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１２６は、ゲートはアンプ１１０の出力端子に接続され、ドレインは容量１２４に接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１２５とＮＭＯＳトランジスタ１２６のドレインは、遅延回路１２０の出力端子である。容量１３３は、一方の端子が遅延回路１２０の出力端子に接続され、他方の端子がバイアス回路１３１とＰＭＯＳトランジスタ１３４のゲートに接続される。ＰＭＯＳトランジスタ１３４は、ドレインはＮＭＯＳトランジスタ１５１のゲート及びドレインに接続され、ソースはバイアス回路１３２に接続される。ＰＭＯＳトランジスタ１３４のドレインは、定電流回路１３０の出力端子である。ＮＭＯＳトランジスタ１５１は、ゲート及びドレインはＮＭＯＳトランジスタ１５２のゲートに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１５２は、ドレインは誤差増幅回路１０２とバイアス回路１０３の接続点に接続され、ソースはグラウンド端子１００に接続される。容量１４３は、一方の端子が遅延回路１２０の出力端子に接続され、他方の端子がバイアス回路１４１とＰＭＯＳトランジスタ１４２のゲートに接続される。ＰＭＯＳトランジスタ１４２は、ドレインはＰＭＯＳトランジスタ１４４のソースに接続され、ソースは電源端子１０８に接続される。ＰＭＯＳトランジスタ１４４は、ゲートはアンプ１１０の出力端子に接続され、ドレインはＮＭＯＳトランジスタ１５１のゲート及びドレインに接続される。ＰＭＯＳトランジスタ１４４のドレインは、定電流回路１４０の出力端子である。ＰＭＯＳトランジスタ１０７は、ゲートはインバータ２２６の出力端子に接続され、ドレインはＰＭＯＳトランジスタ１５３のソースに接続され、ソースは電源端子１０８に接続される。ＰＭＯＳトランジスタ１５３は、ゲートはバイアス回路１４１と容量１４３の接続点に接続され、ドレインは出力トランジスタ１０４のゲートに接続される。

以下に、第一の実施形態のボルテージレギュレータの動作について説明する。
電源端子１０８の電圧をＶＤＤ、グラウンド端子１００の電圧をＶＳＳ、基準電圧回路１０１の電圧をＶｒｅｆ、出力端子１０９の電圧をＶｏｕｔ、出力電圧Ｖｏｕｔを抵抗１０５と１０６で分圧した時の電圧をＶｆｂとする。アンプ１１１の出力端子をノードＡ、アンプ１１０の出力端子をノードＢ、遅延回路１２０の出力端子をノードＣ、定電流回路１３０のＰＭＯＳトランジスタ１３４のゲートをノードＤ、定電流回路１４０のＰＭＯＳトランジスタ１４２のゲートをノードＥ、定電流回路１３０の出力電流をＩ１３０、定電流回路１４０の出力電流をＩ１４０とする。ここで、電流Ｉ１４０は電流Ｉ１３０よりも大きな電流に設計されている。

通常制御の時、ボルテージレギュレータは、誤差増幅回路１０２が基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂを比較し、出力電圧にて出力トランジスタ１０４を制御し出力電圧Ｖｏｕｔを一定に保つ。

次に、出力電圧Ｖｏｕｔにアンダーシュートが発生したときのボルテージレギュレータの動作を説明する。図２は、出力電圧Ｖｏｕｔにアンダーシュートが発生したときのタイミングチャートである。

時間Ｔ１より前において、ボルテージレギュレータは通常の制御が行われている。アンプ１１０、１１１にはオフセットが設定されており、通常の制御の時は常にＬｏレベルを出力するように設定されている。ノードＡ、ＢはＬｏレベルになっているので、ＮＭＯＳトランジスタ１２５とＮＭＯＳトランジスタ１２６はオフ、ＰＭＯＳトランジスタ１０７はオフ、ＰＭＯＳトランジスタ１４４はオンしている。従って、ノードＣはＨｉレベルになっている。ノードＤ、ノードＥもＨｉレベルになっているので、ＰＭＯＳトランジスタ１３４と１４２はオフ、ＰＭＯＳトランジスタ１５３もオフしている。従って、出力トランジスタ１０４のゲートは、誤差増幅回路１０２の出力電圧によって制御されている。また、誤差増幅回路１０２は、バイアス回路１０３が電流源として接続されている。

ここで、出力電圧Ｖｏｕｔにアンダーシュートが発生して、分圧電圧Ｖｆｂが低くなる。時間Ｔ１において、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆとアンプ１１１に設定されるオフセット電圧の合計より低い電圧になると、アンプ１１１の出力、即ちノードＡの電圧はＨｉレベルに切り替わる。アンプ１１０の出力、即ちノードＢの電圧はＬｏレベルを維持する。ノードＡがＨｉレベルになると、ＮＭＯＳトランジスタ１２５がオンして、ノードＣはＬｏレベルになる。従って、ノードＤ、ノードＥもＬｏレベルになるので、ＰＭＯＳトランジスタ１３４と１４２がオンして、ＮＭＯＳトランジスタ１５１へ電流Ｉ１３０と電流Ｉ１４０が流れる。ＮＭＯＳトランジスタ１５１と１５２はカレントミラー回路を構成しているので、ＮＭＯＳトランジスタ１５２にもその電流に応じた電流が流れ、誤差増幅回路１０２のバイアス電流が増加する。誤差増幅回路１０２は、バイアス電流が多くなることで応答が速くなり、出力電圧Ｖｏｕｔに発生したアンダーシュートを速く改善することが出来る。

また、ＰＭＯＳトランジスタ１５３はオンするが、ＰＭＯＳトランジスタ１０７がオフしているので、出力トランジスタ１０４のゲート電圧には影響がない。こうして、出力電圧Ｖｏｕｔのアンダーシュートが抑制される。

その後、ノードＥは、バイアス回路１４１と容量１４３で構成される遅延回路によって徐々に電圧が上昇する。そして、ＰＭＯＳトランジスタ１４２は徐々にオフしていき、時間Ｔ２においてオフするので、定電流回路１４０は、電流Ｉ１４０の出力を停止する。従って、誤差増幅回路１０２のバイアス電流は、バイアス回路１０３の電流と電流Ｉ１３０に応じた電流の合計になる。また、ノードＤは、バイアス回路１３１と容量１３３で構成される遅延回路によって徐々に電圧が上昇する。そして、ＰＭＯＳトランジスタ１３４は徐々にオフしていき、時間Ｔ３においてオフするので、定電流回路１３０は、電流Ｉ１３０の出力を停止する。従って、誤差増幅回路１０２のバイアス電流は、バイアス回路１０３の電流になる。

出力電圧Ｖｏｕｔのアンダーシュートが抑制され、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆとアンプ１１１に設定されるオフセット電圧の合計より高い電圧になると、アンプ１１１の出力、即ちノードＡの電圧はＬｏレベルに切り替わる。バイアス回路１２２と容量１２１で構成される遅延回路にてＮＭＯＳトランジスタ１２５のゲートをＬｏレベルにし、ＮＭＯＳトランジスタ１２５をオフさせる。そして、バイアス回路１２３と容量１２４で構成される遅延回路によってノードＣの電圧を徐々に上昇させ、時間Ｔ４において、ノードＣの電圧はＨｉレベルになる。

このように、誤差増幅回路１０２に流れるバイアス電流は、一旦増加した後に時間差をつけて減らしていくことで、適正な消費電流の増加において、出力電圧Ｖｏｕｔのアンダーシュート抑制と発振を防ぐことができる。

次に、出力電圧Ｖｏｕｔにオーバーシュートが発生したときのボルテージレギュレータの動作を説明する。図３は、出力電圧Ｖｏｕｔにオーバーシュートが発生したときのタイミングチャートである。

出力電圧Ｖｏｕｔにオーバーシュートが発生して、分圧電圧Ｖｆｂが高くなる。時間Ｔ１において、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆとアンプ１１０に設定されるオフセット電圧の合計より高い電圧になると、アンプ１１０の出力、即ちノードＢはＨｉレベルに切り替わる。アンプ１１１の出力、即ちノードＡはＬｏレベルを維持する。ノードＢがＨｉレベルになると、ＮＭＯＳトランジスタ１２６はオン、ＰＭＯＳトランジスタ１４４はオフ、ＰＭＯＳトランジスタ１０７はオンする。ＮＭＯＳトランジスタ１２６がオンすると、ノードＣがＬｏレベルになり、従ってノードＤ、ノードＥもＬｏレベルになる。そして、ＰＭＯＳトランジスタ１３４、１４２、１５３はオンする。ここで、ＰＭＯＳトランジスタ１４４はオフしているので、ＮＭＯＳトランジスタ１５１へ電流Ｉ１３０だけが流れる。従って、ＮＭＯＳトランジスタ１５２にもその電流に応じた電流が流れ、誤差増幅回路１０２のバイアス電流が増加する。

また、ＰＭＯＳトランジスタ１０７とＰＭＯＳトランジスタ１５３がオンするので、出力トランジスタ１０４のゲートが電源端子１０８の電圧ＶＤＤにプルアップされる。従って、出力トランジスタ１０４は、ゲート電圧が高くなるのでオフしていき、オーバーシュートが素早く改善される。

ノードＥは、バイアス回路１４１と容量１４３で構成される遅延回路によって徐々に電圧が上昇する。そして、ＰＭＯＳトランジスタ１４２、１５３は徐々にオフしていき、時間Ｔ２においてオフする。従って、出力トランジスタ１０４のゲートのプルアップは、徐々に停止する。また、ノードＤは、バイアス回路１３１と容量１３３で構成される遅延回路によって徐々に電圧が上昇する。そして、ＰＭＯＳトランジスタ１３４は徐々にオフしていき、時間Ｔ３においてオフするので、定電流回路１３０は、電流Ｉ１３０の出力を停止する。従って、誤差増幅回路１０２のバイアス電流は、バイアス回路１０３の電流になる。

出力電圧Ｖｏｕｔのオーバーシュートが抑制され、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆとアンプ１１０に設定されるオフセット電圧の合計より低い電圧になると、アンプ１１０の出力、即ちノードＢの電圧はＬｏレベルに切り替わる。従って、ＮＭＯＳトランジスタ１２６はオフする。そして、バイアス回路１２３と容量１２４で構成される遅延回路によってノードＣの電圧を徐々に上昇させ、時間Ｔ４において、ノードＣの電圧はＨｉレベルになる。

このように、オーバーシュートを改善後、出力トランジスタ１０４のゲートのプルアップを停止させた後、誤差増幅回路１０２に流れるバイアス電流をしばらく流し続けることで、プルアップ停止後に出力電圧Ｖｏｕｔが発振する事を防ぐことができる。

以上記載したように、第一の実施形態のボルテージレギュレータは、オーバーシュートやアンダーシュートを抑制後、一定時間誤差増幅回路１０２のバイアス電流を増加したままにしておくことで、出力電圧Ｖｏｕｔの発振を防止する事ができる。

なお、第一の実施形態で説明した回路は、一例に示したものであって、これに限定されるものではない。例えば、定電流回路１３０や１４０は、遅延回路１２０の出力信号を受けて所定の時間だけバイアス電流を出力する回路であればよい。また、アンプ１１０や１１１の論理や接続など、この機能を満足するものであれば、この回路に限定されない。

＜第二の実施形態＞
図４は、第二の実施形態のボルテージレギュレータの回路図である。第一の実施形態との違いは、誤差増幅回路１０２と出力トランジスタ１０４の間にＰＭＯＳトランジスタ２０２とバイアス回路２０３で構成される増幅段と、ＰＭＯＳトランジスタ２０４、２０７と、ＮＭＯＳトランジスタ２０５と、インバータ２０６を追加した点である。

ＰＭＯＳトランジスタ２０２は、ゲートは誤差増幅回路１０２の出力端子に接続され、ドレインは出力トランジスタ１０４のゲートに接続され、ソースは電源端子１０８に接続される。ＰＭＯＳトランジスタ２０７は、ゲートはインバータ２０６の出力端子に接続され、ドレインはＰＭＯＳトランジスタ２０４のソースに接続され、ソースは電源端子１０８に接続される。ＰＭＯＳトランジスタ２０４は、ゲートはバイアス回路１４１と容量１４３の接続点に接続され、ドレインはＰＭＯＳトランジスタ２０２のゲートに接続される。バイアス回路２０３は、ＰＭＯＳトランジスタ２０２に電流源として接続され、もう一方の端子はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ２０５は、ゲートはＮＭＯＳトランジスタ１５１のゲート及びドレインに接続され、ドレインはバイアス回路２０３とＰＭＯＳトランジスタ２０２の接続点に接続され、ソースはグラウンド端子１００に接続される。インバータ２０６の入力端子はアンプ１１１の出力に接続される。第一の実施形態と比較して、誤差増幅回路１０２の反転入力端子と非反転入力端子は入れ替わっている。アンプ１１１と定電流回路１４０と遅延回路１２０とインバータ２０６とＰＭＯＳトランジスタ２０７でアンダーシュート改善回路を構成する。他は第一の実施形態と同様である。

次に第二の実施形態のボルテージレギュレータの動作について説明する。電源端子１０８の電圧をＶＤＤ、グラウンド端子１００の電圧をＶＳＳ、基準電圧回路１０１の電圧をＶｒｅｆ、出力端子１０９の電圧をＶｏｕｔ、出力電圧Ｖｏｕｔを抵抗１０５と１０６で分圧した時の電圧をＶｆｂとする。アンプ１１１の出力端子をノードＡ、アンプ１１０の出力端子をノードＢ、遅延回路１２０の出力端子をノードＣ、定電流回路１３０のＰＭＯＳトランジスタ１３４のゲートをノードＤ、定電流回路１４０のＰＭＯＳトランジスタ１４２のゲートをノードＥ、定電流回路１３０の出力電流をＩ１３０、定電流回路１４０の出力電流をＩ１４０とする。ここで、電流Ｉ１４０は電流Ｉ１３０よりも大きな電流に設計されている。誤差増幅回路は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂが入力される増幅段として動作する誤差増幅回路１０２とＰＭＯＳトランジスタ２０２とバイアス回路２０３で構成される増幅段で構成される。

通常制御の時、ボルテージレギュレータは、第一の実施形態と同様である。出力電圧Ｖｏｕｔにアンダーシュートが発生したときのボルテージレギュレータの動作を説明する。図２は、出力電圧Ｖｏｕｔにアンダーシュートが発生したときのタイミングチャートである。

図２の時間Ｔ１より前において、ノードＡ及びノードＢはＬｏレベルになっているので、ＮＭＯＳトランジスタ１２５とＮＭＯＳトランジスタ１２６はオフ、ＰＭＯＳトランジスタ１０７、２０７はオフ、ＰＭＯＳトランジスタ１４４はオンしている。ノードＤ、ノードＥはＨｉレベルになっているので、ＰＭＯＳトランジスタ１３４と１４２はオフ、ＰＭＯＳトランジスタ１５３、２０４もオフしている。

ここで、出力電圧Ｖｏｕｔにアンダーシュートが発生して、分圧電圧Ｖｆｂが低くなる。時間Ｔ１において、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆとアンプ１１１に設定されるオフセット電圧の合計より低い電圧になると、アンプ１１１の出力、即ちノードＡの電圧はＨｉレベルに切り替わる。アンプ１１０の出力、即ちノードＢの電圧はＬｏレベルを維持する。ノードＡがＨｉレベルになると、ＰＭＯＳトランジスタ２０７はオンし、ノードＣはＮＭＯＳトランジスタ１２５がオンするためＬｏレベルになる。従って、ノードＤ、ノードＥもＬｏレベルになるので、ＰＭＯＳトランジスタ１３４と１４２がオンして、ＮＭＯＳトランジスタ１５１へ電流Ｉ１３０と電流Ｉ１４０が流れる。

ＮＭＯＳトランジスタ１５１と１５２と２０５はカレントミラー回路を構成しているので、ＮＭＯＳトランジスタ１５２と２０５にもその電流に応じた電流が流れ、誤差増幅回路１０２やＰＭＯＳトランジスタ２０２のバイアス電流が増加する。誤差増幅回路１０２は、バイアス電流が多くなることで応答が速くなり、ＰＭＯＳトランジスタ２０２のゲート電圧をより速く上昇させることが出来る。さらに、ＰＭＯＳトランジスタ２０４がオンし、ＰＭＯＳトランジスタ２０２のゲート電圧を電源端子１０８の電圧ＶＤＤにプルアップする。その結果、ＰＭＯＳトランジスタ２０２がオフしてＮＭＯＳトランジスタ２０５の電流を相対的に増加させ、出力トランジスタ１０４のゲート−ソース間電圧を大きくして出力端子１０９に流れ込む電流を増大させることにより、出力電圧Ｖｏｕｔのアンダーシュートを小さく抑える。

その後は、時間Ｔ２において、定電流回路１４０は電流Ｉ１４０の出力を停止するので、誤差増幅回路１０２、ＰＭＯＳトランジスタ２０２のバイアス電流は、バイアス回路１０３または２０３の電流と、電流Ｉ１３０に応じた電流の合計になる。この時、ＰＭＯＳトランジスタ２０４もオフするので、ＰＭＯＳトランジスタ２０７、２０４によるＰＭＯＳトランジスタ２０２のゲートをプルアップする動作も停止される。さらに、時間Ｔ３において、定電流回路１３０は、電流Ｉ１３０の出力を停止する。従って、誤差増幅回路１０２、ＰＭＯＳトランジスタ２０２のバイアス電流は、バイアス回路１０３、２０３の電流に戻る。以上の動作により、出力電圧Ｖｏｕｔのアンダーシュートを抑えた後も、誤差増幅回路１０２やＰＭＯＳトランジスタ２０２に流れるバイアス電流をしばらく流し続けることで、プルアップ停止後に出力電圧Ｖｏｕｔが発振する事を防ぐことができる。

次に、出力電圧Ｖｏｕｔがオーバーシュートした時は、ＰＭＯＳトランジスタ２０７はオフであるため、ＰＭＯＳトランジスタ２０４に電流は流れない。また、ＰＭＯＳトランジスタ１０７はオンのため、ＰＭＯＳトランジスタ１５３に電流が流れて、出力トランジスタ１０４のゲートを電源端子１０８の電圧ＶＤＤにプルアップする。さらに、バイアス回路１０３、２０３の電流値は、ＮＭＯＳトランジスタ１５２、２０５の働きにより、Ｉ１３０に流れる分だけ増大する。これにより、出力電圧Ｖｏｕｔのオーバーシュートが抑制され、出力トランジスタ１０４のゲートのプルアップを停止させた後、誤差増幅回路１０２、ＰＭＯＳトランジスタ２０２に流れるバイアス電流をしばらく流し続けることで、プルアップ停止後に出力電圧Ｖｏｕｔが発振する事を防ぐことができる。

また、第二の実施形態で説明した回路は、一例に示したものであって、これに限定されるものではない。例えば、定電流回路１３０や１４０は、遅延回路１２０の出力信号を受けて所定の時間だけバイアス電流を出力する回路であればよい。また、アンプ１１０や１１１の論理や接続など、この機能を満足するものであれば、この回路に限定されない。

以上記載したように、第二の実施形態のボルテージレギュレータは、オーバーシュートやアンダーシュートを抑制後、一定時間誤差増幅回路１０２のバイアス電流を増加したままにしておくことで、出力電圧Ｖｏｕｔの発振を防止する事ができる。

＜第三の実施形態＞
図５は、第三の実施形態のボルテージレギュレータの回路図である。第二の実施形態との違いは、アンプ１１０と、インバータ２２６と、ＰＭＯＳトランジスタ１０７、１４４、１５３と、ＮＭＯＳトランジスタ１２６を削除し、アンダーシュート改善機能のみにした点である。ＰＭＯＳトランジスタ１４２のドレインはＮＭＯＳトランジスタ１５１のドレインに接続される。他は第二の実施形態と同様である。

動作については、第二の実施形態のボルテージレギュレータのアンダーシュートが発生した時の動作と同様であり、オーバーシュートが発生したときはオーバーシュートを抑制させる動作はしない。なお、インバータ２０６とＰＭＯＳトランジスタ２０４、２０７を削除し、定電流回路１４０で誤差増幅回路１０２のバイアス電流を増加させるだけでアンダーシュートを抑制させるように動作しても良い。

以上記載したように、第三の実施形態のボルテージレギュレータは、アンダーシュートを抑制後、一定時間誤差増幅回路１０２のバイアス電流を増加したままにしておくことで、出力電圧Ｖｏｕｔの発振を防止する事ができる。

＜第四の実施形態＞
図６は、第四の実施形態のボルテージレギュレータの回路図である。第二の実施形態との違いは、アンプ１１１と、インバータ２０６と、ＰＭＯＳトランジスタ２０７、２０４、２０２、１５３と、ＮＭＯＳトランジスタ１２５、２０５と、バイアス回路１２２、２０３と、容量１２１と、定電流回路１４０を削除し、オーバーシュート改善機能のみにした点である。ＰＭＯＳトランジスタ１０４のゲートは誤差増幅回路１０４の出力とＰＭＯＳトランジスタ１０７のドレインに接続される。他は第二の実施形態と同様である。

動作については、第二の実施形態のボルテージレギュレータのオーバーシュートが発生した時の動作と同様であり、アンダーシュートが発生したときはアンダーシュートを抑制させる動作はしない。

以上記載したように、第四の実施形態のボルテージレギュレータは、オーバーシュートを抑制後、一定時間誤差増幅回路１０２のバイアス電流を増加したままにしておくことで、出力電圧Ｖｏｕｔの発振を防止する事ができる。

１０１基準電圧回路
１０２誤差増幅回路
１０３、２０３バイアス回路
１１０、１１１アンプ
１２０遅延回路
１３０定電流回路
１４０定電流回路

Claims

出力トランジスタの出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
前記出力電圧にアンダーシュートが発生した事を検出する第一のアンプと、
前記出力電圧にオーバーシュートが発生した事を検出する第二のアンプと、を備えたボルテージレギュレータであって、
前記第一のアンプの出力信号または前記第二のアンプの出力信号に基づくが信号が入力される第一の遅延回路と、前記第一の遅延回路の出力信号によって制御される第二のスイッチ回路と、を備え、前記第一のアンプの出力信号もしくは前記第二のアンプの出力信号に基づく信号を受けて、前記誤差増幅回路のバイアス電流を第一の時間、第一の量を増加させる第一の定電流回路と、
前記第一のアンプの出力信号に基づく信号が入力される第二の遅延回路と、前記第二の遅延回路の出力が接続される第三のスイッチ回路と、を備え、前記第一のアンプの出力信号に基づく信号を受けて、前記誤差増幅回路のバイアス電流を前記第一の時間より短い第二の時間、前記第一の量より多い第二の量を増加させる第二の定電流回路と、
前記第二のアンプの出力信号に基づく信号を受けて、前記出力トランジスタのゲートをプルアップする第一のスイッチ回路と、
前記第一のスイッチ回路と直列に第四のスイッチ回路と、を備え、
前記第四のスイッチ回路は、前記第二の遅延回路の出力信号で制御される
ことを特徴とするボルテージレギュレータ。
前記誤差増幅回路は、
前記分圧電圧と前記基準電圧が入力される第一の増幅段と、
前記出力トランジスタを制御する第二の増幅段を備え、
前記第一のアンプの出力信号に基づく信号を受けて、前記第二の増幅段の入力をプルアップする第五のスイッチ回路を備えた
ことを特徴とする請求項１に記載のボルテージレギュレータ。
前記第五のスイッチ回路と直列に第六のスイッチ回路を備え、
前記第六のスイッチ回路は、前記第二の遅延回路の出力信号で制御される
ことを特徴とする請求項２に記載のボルテージレギュレータ。
出力トランジスタの出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
前記出力電圧にアンダーシュートが発生した事を検出するアンプを備え、前記出力電圧に発生したアンダーシュートを改善するように動作するアンダーシュート改善回路と、
を備えたボルテージレギュレータであって、
前記誤差増幅回路は、前記分圧電圧と前記基準電圧が入力される第一の増幅段と、前記出力トランジスタを制御する第二の増幅段を備え、
前記アンプの出力信号に基づく信号を受けて、前記第二の増幅段の入力をプルアップする第一のスイッチ回路と、
前記アンプの出力信号に基づく信号を受けて、前記誤差増幅回路のバイアス電流を前記アンダーシュート改善回路の動作時間より長い第一の時間、第一の量を増加させる第一の定電流回路と、を備えた
ことを特徴とするボルテージレギュレータ。
前記アンダーシュート改善回路は、
前記アンプの出力信号に基づく信号を受けて、前記誤差増幅回路のバイアス電流を前記第一の時間より短い第二の時間、前記第一の量より多い第二の量を増加させる第二の定電流回路を備えた
ことを特徴とする請求項４に記載のボルテージレギュレータ。
前記第一の定電流回路は、
前記アンプの出力信号に基づく信号が入力される第一の遅延回路と、前記第一の遅延回路の出力信号によって制御される第二のスイッチ回路と、を備え、
前記第二の定電流回路は、
前記アンプの出力信号に基づく信号が入力される第二の遅延回路と、前記第二の遅延回路の出力が接続される第三のスイッチ回路と、を備えた
ことを特徴とする請求項５に記載のボルテージレギュレータ。
前記第一のスイッチ回路と直列に第四のスイッチ回路を備え、
前記第四のスイッチ回路は、前記第二の遅延回路の出力信号で制御される
ことを特徴とする請求項６に記載のボルテージレギュレータ。
前記出力電圧にオーバーシュートが発生した事を検出する第二のアンプと、
前記第二のアンプの出力信号に基づく信号を受けて、前記出力トランジスタのゲートをプルアップする第五のスイッチ回路と、を備えた
ことを特徴とする請求項４から７のいずれかに記載のボルテージレギュレータ。