JP6255709B2 - 液晶表示装置 - Google Patents

Description

本発明は液晶表示装置に係り、特に複数ビットで表わされる階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する

従来から、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画像の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示されるべき階調にあわせて、それらのサブフレームを組み合わせて、各画素の駆動を行う。表示されるべき階調は、所定の期間内に占める画素の駆動期間の割合によって定まる。そして、所定の期間内に占める画素の駆動期間の割合は、分割された各サブフレームの組み合わせによって定まる。

前述のようなサブフレーム駆動方式を採用した液晶表示装置として、例えば特許文献１に記載されているように、各画素が、マスターラッチ、スレーブラッチ、液晶表示素子、及び第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られている。この場合、各画素では、マスターラッチは２つの入力端子のうち、一方の入力端子に対しては、第１のスイッチングトランジスタを通して１ビットの第１のデータが印加されると共に、他方の入力端子に対しては、第２のスイッチングトランジスタを通して、第１のデータとは相補的な関係にある１ビットの第２のデータが印加される。そして行走査線を介した行選択信号の印加に基づき、対象となる画素が選択されると、これら第１のスイッチングトランジスタ及び第２のスイッチングトランジスタがオン状態となり、第１のデータが書き込まれる。第１のデータが論理値「１」で、第２のデータが論理値「０」のとき、その画素データに基づいた表示を行う。

あるサブフレーム期間内で、全ての画素に対して上述したような動作により各データが書き込まれた後、そのサブフレーム期間内で、全画素の第３のスイッチングトランジスタがオン状態とされる。そして、マスターラッチに書き込まれたデータが、同時にスレーブラッチへ読み出される。そしてスレーブラッチされたデータが液晶表示素子の画素電極に、そのスレーブラッチでラッチされたデータを印加する。サブフレーム毎に前述の一連の動作が繰り返され、１フレーム期間内の全てのサブフレームの組み合わせに基づき、所望の階調表示が行われる。

すなわち、サブフレーム駆動方式を採用した液晶表示装置では、１フレーム期間内に存在する全てのサブフレームについて、同一又は異なる所定の表示期間が各サブフレームに割り当てられている。そして、各画素は、最大階調表示時は全てのサブフレームで白表示を行い（表示とされ）、最小階調表示時は全てのサブフレームが白表示を行わない（非表示、つまり、黒表示とされる）。そして最大階調表示時および最小階調表示時以外の場合は、白表示される階調に応じて、白表示されるサブフレームが選択される。なお、この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段ラッチ構成のデジタル駆動方式を用いてもいる。

ここで一般的に、液晶表示装置においては、液晶素子の劣化（例えば、焼き付きによる劣化）を防止するために、画素電極に対向する基板の共通電極に対して、正極性及び負極性の電圧を１ＫＨｚ程度で交互に印加し、交流駆動を行う必要がある。このとき同時に、共通電極の極性にあわせて画素電極の極性を反転させる必要があるが、前述した２段ラッチ構成のデジタル駆動方式を用いた液晶表示装置では、画素回路に対して、改めて反転データが書き直される必要がある。

そこで、例えば特許文献２には、画素回路に加え、正極性及び負極性に対応した電圧を供給する一対の電圧供給端子を備え、その一方または他方を選択的に接続させるためのマルチプレクサを含んだ構成を有する液晶表示装置が記載されている。この構成によれば、改めて反転データが書き直される必要はなく、共通電極の極性にあわせて画素電極の極性を反転させることが可能となる。

特表２００１−５２３８４７号公報 特表２００２−５１５６０６号公報

しかしながら、前述したような従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、いわゆるＳＲＡＭ（Static Random Access Memory）で構成されるため、回路を構成するトランジスタの数が多くなってしまう。また、２つのラッチに加えてマルチプレクサを含んだ構成ではさらにトランジスタ数が多くなってしまう。そのため、画素の小型化が困難であるという問題を有している。

一方で、トランジスタ数を減らすために、マルチプレクサを含まない構成をとる場合は、画素回路に対して改めて反転データを書き直すことで交流駆動を行う。この場合、画素の階調によっては正極性と負極性の印加時間に差ができ、焼き付きによる表示劣化が発生してしまう。これを回避するために、正極性用・負極性用の等しいサブフレーム期間を一対とした駆動により正負の印加時間を等しくする方法もあるが、サブフレームの組み合わせ数が半減し、階調性能が低下するという問題も有している。

本発明は以上の点に鑑みなされたもので、構成する画素の小型化を可能にすると共に、画素電極の極性反転を制御するマルチプレクサを配置することなく、階調性能を維持したまま液晶素子の表示劣化を防止することを可能とする液晶表示装置を提供することを目的とする。

上記目的を達成するため、本発明は、複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる液晶表示装置であって、前記画素が、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、入力された映像信号の各フレームデータについて、表示期間が１フレーム期間よりも短いサブフレームを複数用いて表示するためのサンプリングを、前記列データ線を介して行う第１のスイッチング部と、前記第１のスイッチング部と共にＳＲＡＭを構成し、前記第１のスイッチング部が前記サンプリングしたサブフレームデータを保持する第１の保持部と、前記第１の保持部が保持した前記サブフレームデータを出力させる第２のスイッチング部と、前記第２のスイッチング部と共にＤＲＡＭを構成し、前記第２のスイッチング部を通して入力される前記第１の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の保持部とを備え、前記複数の画素に行単位で、前記サブフレームデータを前記第１の保持部に書き込むことを繰り返し、前記サブフレームデータが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング部をオンにして、前記第１の保持部に保持された前記サブフレームデータにより前記複数の画素の前記第２の保持部の記憶内容を書き換える動作を前記サブフレーム毎に行う画素制御部と、前記画素電極に対向する共通電極へ印加する共通電圧の極性をサブフレーム毎に反転させ、前記共通電圧生成部は、フレームデータ間の階調の変化が一定時間毎に繰り返される周期であるフレーム周期毎に、各フレーム周期に属するフレームの前記共通電圧のフレーム開始極性がそれぞれ反転する関係となるように共通電圧を生成することを特徴とする液晶表示装置を提供する。

本発明によれば、構成する画素の小型化を可能にすると共に、画素電極の極性反転を制御するマルチプレクサを配置することなく、階調性能を維持したまま液晶素子の劣化を防止することを可能とする液晶表示装置を提供することができる。

本発明の液晶表示装置の一実施の形態の全体構成図である。 本発明の要部である画素の第１の実施の形態の回路図である。 インバータの一例の回路図である。 図２に示す一画素の一例の断面構造図である。 本発明の液晶表示装置における画素の動作説明用タイミングチャートである。 液晶表示装置の液晶の飽和電圧および液晶の閾値電圧を、２値重みつきパルス幅変調データとして多重化する説明図である。 本発明の液晶表示装置における画素及び共通電極電圧の１フレーム期間におけるタイミングチャートである。 本発明の液晶表示装置における画素及び共通電極電圧の２フレーム期間におけるタイミングチャートである。 本発明の液晶表示装置における画素及び共通電極電圧の２フレーム期間におけるタイミングチャートである。 本発明の液晶表示装置における２フレーム期間の液晶印加電圧バランスを示した表である。 一般的なＦＲＣ処理による階調データをフレーム毎に示した例である。 本発明の液晶表示装置においてＦＲＣ信号処理を施した場合の画素及び共通電極電圧の８フレーム期間におけるタイミングチャートである。 本発明の液晶表示装置においてＦＲＣ信号処理を施した場合の画素及び共通電極電圧の８フレーム期間におけるタイミングチャートである。 本発明の液晶表示装置においてＦＲＣ信号処理を施した場合の８フレーム期間の液晶印加電圧バランスを示した表である。 本発明の液晶表示装置においてＦＲＣ信号処理を施した場合の８フレーム期間の液晶印加電圧バランスを示した表である。 本発明の液晶表示装置において実施するデジタル信号処理について説明したタイミングチャートである。 本発明の要部である画素の第２の実施の形態の回路図である。 図７の２つのＳＲＡＭを構成する各インバータ間の駆動力の大小関係を説明する図である。 本発明の要部である画素の第３の実施の形態の回路図である。

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態に係る液晶表示装置１０のブロック図である。

液晶表示装置１０は、複数の画素１２が規則的に配置された画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６とから構成される。

更に水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３とから構成される。

画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ１〜ｄｎとが交差する各交差部に設けられ、二次元マトリクス状に配置された、全部でｍ×ｎ個の画素１２から構成される（図１では、画像表示部を破線で囲んだブロックで示す。）。画素１２の回路構成については、後に詳述する。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線ｔｒｉｇに共通接続されている。

なお、図１では列データ線はｎ本の列データ線ｄ１〜ｄnを示しているが、正転データ用列データ線ｄｊと反転データ用列データ線ｄｂｊとを一組とする、全部でｎ組の列データ線を使用する場合もある。正転データ用列データ線ｄｊが伝送する正転データと、反転データ用列データ線ｄｂｊが伝送する反転データとは、常に逆論理値の関係（相補的な関係）にある１ビットのデータである。

また、トリガ線ｔｒｉｇも図１では１本のみ示しているが、正転トリガパルス用トリガ線trigと反転トリガパルス用トリガ線ｔｒｉｇｂとからなる２本のトリガ線を使用する場合もある。正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスと、反転トリガパルス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的な関係）にある。

タイミングジェネレータ１３は、上位装置２０から垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、基本クロックＣＬＫといった外部信号を入力信号として受ける。そしてタイミングジェネレータ１３は、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ及びクロック信号ＨＣＫ、ラッチパルスＬＴ、トリガパルスＴＲＩなどの各種の内部信号を生成する。

上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号である。交流化信号ＦＲは、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。

スタートパルスＨＳＴは、水平シフトレジスタ１６１に入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングにあわせて垂直シフトレジスタがシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である。

ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスＴＲＩは、トリガ線ｔｒｉｇを通してインバーターチェーン回路１７に供給されるパルス信号である。このトリガパルスＴＲＩは、画像表示部内１１の各画素１２に設けられた（図１では図示を省略した）第１の信号保持手段に対し順次、データの書き込みが完了された直後に出力される。そして、そのサブフレーム期間内で、画像表示部１１内の全画素１２の第１の信号保持手段のデータが同じ画素内の（図１では図示を省略した）第２の信号保持手段に一度に転送される。なお、第１の信号保持手段及び第２の信号保持手段については、後に詳述する。

垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送する。そして垂直シフトレジスタは、行走査線ｇ１〜ｇｍに対して行走査信号を１Ｈ単位で順次排他的に供給する。これにより、画像表示部１１おいて最も上にある行走査線ｇ１から最も下にある行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていく。

データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、上位装置２０からの基本信号ＣＬＫに基づいてラッチした後、基本信号ＣＬＫに同期して水平シフトレジスタ１６１へ出力する。

ここで、映像信号の１フレームが、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割されて、それらサブフレームの組み合わせによって階調表示が行われる本実施の形態では、前述したような画素と周辺回路の外部にある上位構成回路において、映像信号の各画素毎の階調を示す階調データが、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換される。そして、画素と周辺回路の外部にある上位構成回路において、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。

水平シフトレジスタ１６１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ１３から１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。ラッチ回路１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わった時点でタイミングジェネレータ１３から供給されるラッチパルスＬＴに従って、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。

ラッチ回路１６２へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。

レベルシフタ／画素ドライバ１６３に設けられたレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを、液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３に設けられた画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本のデータ線ｄ１〜ｄｎに並列に出力する。

水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２及びレベルシフタ／画素ドライバ１６３は、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本のデータ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。

画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnを介してサンプリングし、各画素１２内の（図１では図示を省略した）後述する第１の信号保持手段に書き込む。

次に、本発明の液晶表示装置１０の画素１２の各実施の形態について詳細に説明する。図２は、本発明の要部である画素の第１の実施の形態の回路図を示す。図２において、本実施の形態の画素１２Ａは、図１中の任意の１本の列データ線ｄと任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスイッチング手段を構成するスイッチＳＷ１１と第１の信号保持手段（ＳＭ）１２１とから構成されるＳＲＡＭ（Static Random Access Memory）２０１と、第２のスイッチング手段を構成するスイッチＳＷ１２と第２の信号保持手段（ＤＭ）１２２とから構成されるＤＲＡＭ（Dynamic Random Access Memory）２０２と、液晶表示素子ＬＣとより構成されている。液晶表示素子ＬＣは、離間対向配置された反射電極ＰＥと共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された構造からなる。

スイッチＳＷ１１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２１の入力端子に接続されているＮチャネルＭＯＳ（Metal Oxide Semiconductor）型トランジスタ（以下、ＮＭＯＳトランジスタという）により構成されている。ＳＭ１２１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びインバータＩＮＶ１２からなる自己保持型メモリである。

インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とスイッチＳＷ１１を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ１２は、その入力端子がスイッチＳＷ１２とインバータＩＮＶ１１の出力端子とに接続されている。インバータＩＮＶ１１及びインバータＩＮＶ１２は、いずれも図４に示すような、互いのゲート同士及びドレイン同士が接続された、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＰＴr及びＮＭＯＳトランジスタＮＴrとからなるＣＭＯＳインバータの構成であるが、それぞれの駆動力が異なる。

すなわち、スイッチＳＷ１１から見てＳＭ１２１を構成している入力側のインバータＩＮＶ１１内のトランジスタは、スイッチＳＷ１１から見てＳＭ１２１を構成している出力側のインバータＩＮＶ１２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。

これは、ＳＭ１２１のデータを書き換える場合、特にＳＭ１２１のスイッチＳＷ１１の入力側の電圧ａが"Ｌ"レベルで、列データ線ｄを介して送られてくるデータが"Ｈ"レベルの場合、インバータＩＮＶ１１が反転する入力電圧よりも電圧ａを高くする必要があるからである。"Ｈ"レベルのときの電圧ａは、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ１１を構成するＮＭＯＳトランジスタの電流との比によって決まる。このとき、スイッチＳＷ１１はＮＭＯＳトランジスタであるため、スイッチＳＷ１１がオンのときは列データ線ｄを介して送られてくる電源のＶＤＤ側の電圧はトランジスタの閾値電圧ＶｔｈによりＳＭ１２１に入力されず、"Ｈ"レベルの電圧はＶＤＤからＶｔｈ分低い電圧になる。しかもこの電圧ではトランジスタのＶｔｈ近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、スイッチＳＷ１１を導通する電圧ａが高くなるほど、スイッチＳＷ１１で流す電流は少なくなる。

つまり、電圧ａが"Ｈ"レベルのときにインバータＩＮＶ１１の入力側のトランジスタが反転する電圧以上に達するためには、スイッチＳＷ１１に流れる電流が、出力側のインバータＩＮＶ１２のトランジスタを構成するＮＭＯＳトランジスタを流れる電流よりも大きい必要がある。従って、スイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力はインバータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きく構成するため、これを考慮してスイッチＳＷ１１を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタのトランジスタサイズとを決める必要がある。

スイッチＳＷ１２は、互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とからなる公知のトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタＴｒ１のゲートは正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＴｒ２のゲートは反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。

また、スイッチＳＷ１２は一方の端子がＳＭ１２１に接続され、他方の端子がＤＭ１２２と液晶表示素子ＬＣの反射電極ＰＥとにそれぞれ接続されている。従って、スイッチＳＷ１２はトリガ線ｔｒｉｇを介して供給される正転トリガパルスが"Ｈ"レベル（このときは、トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスは"Ｌ"レベル）のときはオン状態とされ、ＳＭ１２１の記憶データを読み出してＤＭ１２２及び反射電極ＰＥへ転送する。また、スイッチＳＷ１２はトリガ線ｔｒｉｇを介して供給される正転トリガパルスが"Ｌ"レベル（このときは、トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスは"Ｈ"レベル）のときはオフ状態とされ、ＳＭ１２１の記憶データの読み出しは行わない。

スイッチＳＷ１２はＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とからなる公知のトランスミッションゲートの構成とされているため、ＧＮＤからＶＤＤまでの範囲の電圧をオン・オフすることができる。つまり、ＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２の各ゲートに印加される信号がＧＮＤ側の電位（"Ｌ"レベル）のときは、ＰＭＯＳトランジスタＴｒ２が導通することができない代わりに、ＮＭＯＳトランジスタＴｒ１が低抵抗で導通することができる。

一方、ゲート入力信号がＶＤＤ側の電位（"Ｈ"レベル）のときはＮＭＯＳトランジスタＴｒ１が導通することができない代わりに、ＰＭＯＳトランジスタＴｒ２が低抵抗で導通することができる。従って、トリガ線ｔｒｉｇを介して供給される正転トリガパルスと、トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスとにより、スイッチＳＷ１２を構成するトランスミッションゲートをオン／オフ制御することによって、ＧＮＤからＶＤＤまでの電圧範囲を低抵抗／高抵抗でスイッチングすることができる。

ＤＭ１２２は、容量Ｃ１により構成されている。ここで、ＳＭ１２１の記憶データとＤＭ１２２の保持データとが異なっていた場合、スイッチＳＷ１２がオンとされ、ＳＭ１２１の記憶データがＤＭ１２２へ転送されたときには、ＤＭ１２２の保持データをＳＭ１２１の記憶データで置き換える必要がある。

ＤＭ１２２を構成する容量Ｃ１の保持データが書き換わる場合、その保持データは充電、または放電によって変化し、また容量Ｃ１の充放電はインバータＩＮＶ１１の出力信号によって駆動される。容量Ｃ１の保持データを充電によって"Ｌ"レベルから"Ｈ"レベルに書き換える場合、インバータＩＮＶ１１の出力信号は"Ｈ"であり、このときＩＮＶ１１を構成するＰＭＯＳトランジスタ（図３のＰＴｒ）がオン、ＮＭＯＳトランジスタ（図３のＮＴｒ）がオフするため、インバータＩＮＶ１１のＰＭＯＳトランジスタのソースに接続されている電源電圧ＶＤＤによって容量Ｃ１が充電される。

一方、容量Ｃ１の保持データを放電によって"Ｈ"レベルから"Ｌ"レベルに書き換える場合、インバータＩＮＶ１１の出力信号は"Ｌ"レベルであり、このときインバータＩＮＶ１１を構成するＮＭＯＳトランジスタ（図３のＮＴｒ）がオン、ＰＭＯＳトランジスタ（図３のＰＴｒ）がオフするため、容量Ｃ１の蓄積電荷がインバータＩＮＶ１１のＮＭＯＳトランジスタ（図３のＮＴｒ）を通してＧＮＤへ放電される。スイッチＳＷ１２は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量Ｃ１の高速な充放電が可能になる。

更に、本実施の形態ではインバータＩＮＶ１１の駆動力は、インバータＩＮＶ１２の駆動力よりも大きく設定されているため、ＤＭ１２２を構成する容量Ｃ１を高速に充放電駆動することが可能である。また、スイッチＳＷ１２をオンにすると、容量Ｃ１に蓄えられた電荷はインバータＩＮＶ１２の入力ゲートにも影響を与えるが、インバータＩＮＶ１２に対してインバータＩＮＶ１１の駆動力を大きく設定していることにより、インバータＩＮＶ１２のデータ入力反転よりもインバータＩＮＶ１１による容量Ｃ１の充放電が優先され、ＳＭ１２１の記憶データを書き換えてしまうことはない。

なお、ＳＲＡＭ２０１とＤＲＡＭ２０２をそれぞれ、容量とスイッチとからなる２段のＤＲＡＭ構成とすることも考えられるが、この場合、ＳＭ１２１の代わりに用いられる容量とＤＭを構成する容量とを導通させた場合、電荷の中和が発生してＧＮＤ及びＶＤＤ電圧の振幅はとれなくなる。これに対し、図２に示した画素１２Ａによれば、ＧＮＤ及びＶＤＤ電圧の振幅で１ビットデータをＳＭ１２１からＤＭ１２２へ転送することができ、同じ電源電圧で駆動した場合、液晶表示素子ＬＣの印加電圧を高く設定することができるようになり、ダイナミックレンジを大きく取ることが可能になる。

また、ＳＲＡＭ２０１を容量とスイッチとからなる構成に変更し、ＤＲＡＭ２０２をＳＲＡＭに変更することも考えられるが、この場合は図２の本実施の形態の画素１２Ａと比較して動作が不安定という問題がある。すなわち、上記構成の場合ＳＭ１２１の代わりに用いられる容量に蓄えた電荷によってＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データを書き換える必要があるが、通常は容量の電荷保持能力よりもＳＲＡＭによるメモリのデータ保持能力が強いため、ＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データによって前段のＳＭ１２１の代わりに用いられる容量の電荷を書き換えてしまう、という不具合が生じる可能性がある。更に、この場合、ＳＭ１２１の代わりに用いられる容量が後段ＳＲＡＭデータによって書き換わらないようにすると、容量を大きく取る必要があるため、画素ピッチが増大し、画素小型化に向かないという課題がある。

図２に示した本実施の形態の画素１２Ａによれば、上記のように、液晶表示素子ＬＣの印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この画素の小型化は、図２に示したようにインバータＩＮＶ１１及びインバータＩＮＶ１２が各２個のトランジスタから構成されるので、計７個のトランジスタと１つの容量Ｃ１とから構成され、従来の画素よりも少ない数の構成素子により画素を構成できるからという理由に加えて、以下に説明するように、ＳＭ１２１とＤＭ１２２と反射電極ＰＥとを、素子の高さ方向に有効に配置することができるという理由による。

図４は、本発明になる液晶表示装置１０の画素の一実施の形態の断面構成図を示す。図２に示した容量Ｃ１には、配線間で容量を形成するＭＩＭ（Metal−Insulator−Metal）容量や、基板-ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（Poly−Insulator−Poly）容量などを用いることができる。図４は、このうちＭＩＭにより容量Ｃ１を構成した場合の液晶表示装置１０の断面構成図を示す。

図４において、シリコン基板１００に形成されたＮウェル１０１上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１１のＰＭＯＳトランジスタＰＴｒ１１と、スイッチＳＷ１２のＰＭＯＳトランジスタＴr２とが形成されている。また、シリコン基板１００に形成されたＰウェル１０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１２のＮＭＯＳトランジスタＮＴｒ１２と、スイッチＳＷ１２のＮＭＯＳトランジスタＴr１とが形成されている。なお図６では、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタとインバータＩＮＶ１２を構成するＰＭＯＳトランジスタとについては、図示を省略している。

また、上記の各トランジスタＰＴｒ１１、Ｔｒ２、Ｔｒ１、ＮＴｒ１２の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、電極１１２、第４メタル１１４、第５メタル１１６が積層されている。第５メタル１１６は画素毎に形成される反射電極ＰＥを構成している。スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２の各ソースを構成する各拡散層は、コンタクト１１８により第１メタル１０６にそれぞれ電気的に接続され、更に、スルーホール１１９ａ、１１９ｂ、１１９ｃ、１１９ｅを通して第２メタル１０８、第３メタル１１０、第４メタル１１４、第５メタル１１６に電気的に接続されている。すなわち、スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２の各ソースは、反射電極ＰＥに電気的に接続されている。

更に、反射電極ＰＥ（第５メタル１１６）上には保護膜としてパッシベーション膜（ＰＳＶ）１１７が形成され、透明電極である共通電極ＣＥに離間対向配置されている。それら画素電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが充填封止されて、液晶表示素子ＬＣが構成されている。

ここで、第３メタル１１０上には層間絶縁膜１０５を介して電極１１２が形成されている。この電極１１２は、第３メタル１１０及び第３メタル１１０との間の層間絶縁膜１０５と共に容量Ｃ１を構成している。ＭＩＭにより容量Ｃ１を構成すると、ＳＭ１２１とスイッチＳＷ１１、スイッチＳＷ１２はトランジスタと第１メタル１０６及び第２メタル１０８の各層の配線、ＤＭ１２２はトランジスタ上部の第３メタル１１０を利用したＭＩＭ配線にて形成することが可能になる。電極１１２は、スルーホール１１９ｄを介して第４メタルに電気的に接続され、更に第４メタル１１４はスルーホール１１９ｅを介して反射電極ＰＥに電気的に接続されているため、容量Ｃ１は反射電極ＰＥに電気的に接続されている。

図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。

本実施の形態によれば、図４に示すように、５層配線である第５メタル１１６を反射電極ＰＥに割り当てることにより、ＳＭ１２１とＤＭ１２２、反射電極ＰＥを高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば３μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素では対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。

次に、本実施の形態の画素１２Ａを用いた図１の液晶表示装置１０の動作について、図５のタイミングチャートを併せ参照して説明する。

前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１４からの行走査信号により行走査線ｇ1から行走査線ｇmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていくため、画像表示部１１を構成する複数の画素１２（１２Ａ）は、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２（１２Ａ）の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。

図５（Ａ）は、水平ドライバ１６から列データ線ｄ（ｄ1〜ｄn）に出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、図５（Ａ）中、Ｂ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢＯ、Ｂ１、Ｂ２のデータの反転データであることを示す。また、図５（Ｂ）は、タイミングジェネレータ１３から正転トリガパルス用トリガ線trigに出力されるトリガパルスを示す。このトリガパルスは１サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線ｔｒｉｇｂに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。

まず、画素１２Ａは行走査信号により選択されると、スイッチＳＷ１１がオンとされ、その時列データ線ｄに出力される図５（Ａ）のビットＢ０の正転サブフレームデータがスイッチＳＷ１１によりサンプリングされて画素１２ＡのＳＭ１２１に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＡのＳＭ１２１にビットＢ０のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図５に示す時刻Ｔ１で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。

これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の正転サブフレームデータの保持期間は、時刻Ｔ１から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ２までの１サブフレーム期間である。図５（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示す。

ここで、サブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥには電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥには０Ｖが印加される。一方、液晶表示素子ＬＣの共通電極ＣＥには、ＧＮＤ、ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖｃｏｍは、正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ１〜Ｔ２の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。

図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図６に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶｔｔのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖsat（＝３.３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３.３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。

続いて、上記のビットＢ０の正転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ０ｂで示すようにビットＢ０の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ０の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ２で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。

これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ２から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ３までの１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。

一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ２〜Ｔ３の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖｔｔ））となる。

従って、ビットＢ０の正転サブフレームデータのビット値が「１」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「０」であるため、液晶ＬＣＭの印加電圧は、−（３.３Ｖ＋Ｖｔｔ）となり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２ＡはビットＢ０の正転サブフレームデータ表示時と同じ白を表示する。同様に、ビットＢ０の正転サブフレームデータのビット値が「０」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「１」であるため、液晶ＬＣＭの印加電圧は、−Ｖｔｔとなり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２Ａは黒を表示する。

従って、画素１２Ａは図５（Ｅ）に示すように、時刻Ｔ１〜時刻Ｔ３までの２サブフレーム期間は、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。

続いて、上記の相補ビットＢ０ｂの反転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ１で示すようにビットＢ１の正転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ１の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ３で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。

これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ１の正転サブフレームデータの保持期間は、時刻Ｔ３から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ４までの１サブフレーム期間である。

一方、共通電極電圧Ｖｃｏｍは、正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。従って、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ３〜Ｔ４の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。

続いて、上記のビットＢ１の正転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ１ｂで示すようにビットＢ１の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ１の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ４で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａに同時に供給される。

これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ４から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ５までの１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。

一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。従って、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ４〜Ｔ５の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖｔｔ（＝０Ｖ−（３.３Ｖ＋Ｖｔｔ））となる。

これにより、画素１２Ａは図５（Ｅ）に示すように、時刻Ｔ３〜時刻Ｔ５までの２サブフレーム期間はビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素１２Ａを有する液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。

なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。

次に、各ビットに相補ビットを設けない方法について説明する。液晶ＬＣＭの焼き付きを防止するために各ビットに対する相補ビットを設けた場合、２サブフレーム期間で同じ階調（ビット値）を表示する必要がある。そのため、相補ビットを設けない場合に比べて、パルスの組み合わせ可能な数が半分となり階調表示性能が半減してしまう。したがって、階調表示性能の観点からは、相補ビットを設けないほうが有利であると考えられる。

そこで、相補ビットを設けずに、液晶ＬＣＭの焼き付きを防止する方法について以下で説明する。一般的に焼き付き現象は静止画像を表示し続けた場合に発生しやすい。そこで、画像データすなわち画素の階調がフレーム間で固定されているときに、液晶ＬＣＭに印加される電位方向のバランス（ＤＣ ｂａｌａｎｃｅ）を対称にする、換言すると正極性と負極性の電圧印加時間を同じとすることが必要となる。

図７は、任意のフレームｉ（図７中では「１Ｆｒａｍｅ」と記載）における共通電極電圧Ｖｃｏｍ、ｎ階調における画素電極電圧Ｐｉｘｅｌｎ、ｎ階調における液晶印加電圧ＶＬＣｎ、及び液晶印加電圧ＶＬＣｎの極性値を、それぞれ時間軸方向に対して表示したものである。また、この任意のフレームｉを、時間軸方向にＸ＋１個のサブフレームに分割し、分割されたそれぞれのサブフレームの期間を、それぞれＢ０〜ＢＸとする。また、垂直ブランキング期間に相当する領域をＢＬとする。

ここでｎ階調の画素の場合、Ｐｉｘｅｌｎはｎ階調に相当する時間だけオン状態、すなわち正極性あるいは負極性の電圧が印加されることになる。ここで、ｎ階調における１フレーム内のＶＬＣnの電位方向の差分Ｔｎは、以下の式（１）で表される。ただし、印加時間はフレーム内積算時間を意味するものとする。

Ｔｎ＝ＶＬＣｎの正極印加時間−ＶＬＣｎの負極印加時間 （１）
このとき、任意のフレームｉと、次のフレームｉ＋１とを積算したＶＬＣｎの電位方向の差分は、図８及び図１０Ａに示すように、２Ｔｎとなる。この場合、フレームごとにＴｎ分だけＶＬＣｎの電位方向バランスがずれていくため、液晶の焼き付き現象が発生する可能性がある。

そこで、例えば上位装置２０が備える共通電圧生成部が、外部図９に示すように、フレーム開始時のＶｃｏｍ極性をフレーム毎に反転させる。これにより、相補ビットを設けずとも液晶ＬＣＭの焼き付きを防止することが可能となる。これは、図９に示すように、各サブフレームでＶＬＣｎの極性値がフレームｉと次のフレームｉ＋１で反転しているため、必ず同じ時間だけ正極性と負極性の電圧が印加されることとなり、２フレームの合計で液晶ＬＣＭに印加される電位方向のバランスを対称にできるためである。実際、図１０Ｂに示すように２フレームの合計でＶＬＣnの電位方向バランスは０となり、完全な対称関係が成立している。

ところで、液晶表示装置には、高画質化のためにディザリング等のデジタル信号処理が施された結果、静止画像であっても画素の階調がフレーム間で固定化されていないものもある。例としてＦＲＣ（Ｆｒａｍｅ Ｒａｔｅ Ｃｏｎｔｒｏｌ）方式についてあげると、図１１に示すように本来であれば画素の階調がｎ階調であるところを、ｎ階調とｎ＋１階調の組み合わせをフレーム間で行うことで、ｎ階調、（ｎ＋０．２５階調）、（ｎ＋０．５階調）、（ｎ＋０．７５階調）とｎ階調とｎ＋１階調の間を補間する。これにより、観察者が視認する積分値としては４倍の階調性能を表現することができる。

このような方式の場合は、静止画像であっても画素の階調、すなわちＰｉｘｅｌｎがフレーム間で変化してしまう。そのため図１２に示すように、前述のようなフレーム毎のＶｃｏｍ極性反転だけでは、焼き付き現象が発生する可能性がある。実際、図１４に示すように、（ｎ＋０．２５）階調及び（ｎ＋０．７５）階調の場合に、８フレーム毎に２Ｔｎ＋１−２Ｔｎの分だけＶＬＣnの電位方向バランスがずれていくため、液晶の焼き付き現象が発生する可能性がある。

そこで、例えば上位装置２０が備える共通電圧生成部が、図１３及び図１５に示すように、ＦＲＣの処理周期が４フレームである場合を例にとると、フレーム開始時に前記フレーム毎のＶｃｏｍ極性反転を行うことに加えて、４フレーム周期でもＶｃｏｍ極性反転を行うことで、８フレームの合計で液晶ＬＣＭに印加される電位方向のバランスを対称にすることができる。すなわち、フレームｉとフレームｉ＋４、フレームｉ＋１とフレームｉ＋５、フレームｉ＋２とフレームｉ＋６、フレームｉ＋３とフレームｉ＋７でそれぞれのサブフレームにおいて、必ず同じ時間だけ正極性と負極性の電圧が印加されることとなる。

実際、図１５に示すように８フレームの合計でＶＬＣｎの電位方向バランスは０となり、完全な対称関係が成立している。このように、フレーム方向の信号処理周期でＶｃｏｍ極性反転を行うことで、ディザリング等のデジタル信号処理が施された場合でも液晶ＬＣＭの焼き付きを防止することが可能となる。

ここでは、４フレームのＦＲＣ処理周期を例に説明したが、これに限定されずフレーム方向のデジタル信号処理周期でＶcom極性反転を行うことを実現しさえすれば、どのような信号処理・周期であっても構わない。すなわち、図１６に示すように、静止画像を表示した場合において、１フレーム単位に画素の階調が変化し、かつ、その階調変化が階調Ａ，階調Ｂ，階調Ｃ，階調Ａ，階調Ｂ・・・と所定の信号処理パターン及び所定の信号処理周期Ｔｄ（図１６ではＴｄ＝３フレーム）となるデジタル信号処理を施したものであればよい。

次に、本発明の実施の形態に係る画素の構成について、他の実施の形態について説明する。第１の実施の形態の画素１２Ａは、列データ線ｄを介して供給されるサブフレームデータをサンプリングして記憶する第１の信号保持手段をＳＲＡＭ２０１で構成するＳＭ１２１とし、第１の信号保持手段から供給されるサブフレームデータを所定期間保持して反射電極に印加する第２の信号保持手段をＤＲＡＭ２０２で構成するＤＭ１２２とすることで、画素の小型化等を実現した。これに対し、以下説明する画素の第２及び第３の実施の形態は、第１及び第２の信号保持手段を前記特許文献１に記載の画素と同様に、いずれもＳＲＡＭとしたものである。ただし、本発明の要部の画素の第２及び第３の実施の形態では、ＳＲＡＭを所定の構成とすることで特許文献１記載の画素に比べて動作の安定化を実現している。

図１７は、本発明になる液晶表示装置の要部である画素の第２の実施の形態の回路図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図１７において、第２の実施の形態の画素１２Ｂは、図１中のレベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在する正転データ用列データ線ｄjと反転データ用列データ線ｄbjとを一組とする、全部でｎ組の列データ線のうちの、任意の一組の正転データ用列データ線ｄ及び反転データ用列データ線ｄｂと、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１１と、第２のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）２１２と、液晶表示素子ＬＣとより構成されている。第１のＳＲＡＭ２１１は、第１及び第２のスイッチング手段を構成するスイッチＳＷ２１ａ及びＳＷ２１ｂと、第１の信号保持手段（ＳＭ）１２３とより構成される。また、第２のＳＲＡＭ２１２は、第３及び第４のスイッチング手段を構成するスイッチＳＷ２２ａ及びＳＷ２２ｂと、第２の信号保持手段（ＳＭ）１２４とより構成される。

スイッチＳＷ２１ａは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２３の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。スイッチＳＷ２１ｂは、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄｂに接続され、ソースがＳＭ１２３の他方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。

ＳＭ１２３は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ２１及びＩＮＶ２２からなる自己保持型メモリである。インバータＩＮＶ２１は、その入力端子がインバータＩＮＶ２２の出力端子とＳＷ２１ａを構成するＮＭＯＳトランジスタのソースとスイッチＳＷ２２ａとに接続されている。インバータＩＮＶ２２は、その入力端子がインバータＩＮＶ２１の出力端子とＳＷ２１ｂを構成するＮＭＯＳトランジスタのソースとスイッチＳＷ２２ｂとに接続されている。インバータＩＮＶ２１及びＩＮＶ２２は、いずれも図３に示すような公知のＣＭＯＳインバータの構成である。

また、スイッチＳＷ２２ａは、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２３とスイッチＳＷ２１ａとの接続点に接続され、ソースがＳＭ１２４の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。スイッチＳＷ２２ｂは、ゲートがトリガ線trigに接続され、ドレインがＳＭ１２３とスイッチＳＷ２１ｂとの接続点に接続され、ソースがＳＭ１２４の他方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。

また、ＳＭ１２４は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ２３及びＩＮＶ２４からなる自己保持型メモリである。インバータＩＮＶ２３は、その入力端子がインバータＩＮＶ２４の出力端子とＳＷ２２ａを構成するＮＭＯＳトランジスタのソースと反射電極ＰＥとに接続されている。インバータＩＮＶ２４は、その入力端子がインバータＩＮＶ２３の出力端子とＳＷ２２ｂを構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ２３及びＩＮＶ２４は、インバータＩＮＶ２１及びＩＮＶ２２と同様にいずれも図３に示すような公知のＣＭＯＳインバータの構成である。

本実施の形態の画素１２Ｂは、図５のタイミングチャートと共に説明した動作と同様の動作行う。画素１２Ｂは行走査信号により選択されると、スイッチＳＷ２１ａ及びＳＷ２１ｂがオンとされる。スイッチＳＷ２１ａ及びＳＷ２１ｂには列データ線ｄと列データ線ｄｂを介して互いに逆論理値の１ビットの正転サブフレームデータと１ビットの反転サブフレームデータとが供給されている。ここで、スイッチＳＷ２１ａ及びＳＷ２１ｂはＮＭＯＳトランジスタで構成されており、正転サブフレームデータ及び反転サブフレームデータがＶＤＤ側の電圧（“Ｈ”）のときには、ＮＭＯＳトランジスタの閾値電圧Ｖｔｈにより入力されず、ＶＤＤからＶｔｈ分低い電圧しか入力されない。しかも、この電圧では電流が殆ど流れなくなる。このため、スイッチＳＷ２１ａ又はＳＷ２１ｂによりサンプリングされたＧＮＤ電位（“Ｌ”）になる正転サブフレームデータ又は反転サブフレームデータが、ＳＭ１２３に書き込まれる。

ＳＭ１２４へのデータ書き込みは、トリガ線ｔｒｉｇを介して供給されるトリガパルスにより制御されるスイッチＳＷ２２ａ及びＳＷ２２ｂにより行われる。ＳＭ１２３とスイッチＳＷ２１ａとの接続点から配線ｍを介してスイッチＳＷ２２ａに供給されるデータと、ＳＭ１２３とスイッチＳＷ２１ｂとの接続点から配線ｍｂを介してスイッチＳＷ２２ｂに供給されるデータとは、互いに逆論理値の関係にある。スイッチＳＷ２２ａ及びＳＷ２２ｂは、ＮＭＯＳトランジスタで構成されており、ＶＤＤ側の電圧（“Ｈ”レベル）はＮＭＯＳトランジスタのＶｔｈにより入力されず、ＶＤＤからＶｔｈ分低い電圧しか入力さない。しかもこの電圧ではＮＭＯＳトランジスタのＶｔｈ近辺で駆動することになるため、電流が殆ど流れなくなる。このため、ＧＮＤ電位（“Ｌ”レベル）になる配線ｍ又は配線ｍｂのデータがＳＭ１２４に書き込まれる。

ここで、画像表示部１１を構成する全ての画素１２ＢのＳＭ１２３にサブフレームデータが書き込まれた直後に、トリガ線ｔｒｉｇを介して“Ｈ”レベルのトリガパルスが入力されたとき、ＳＭ１２４のデータをＳＭ１２３の記憶データに書き換える必要がある。つまり、ＳＭ１２４に記憶されているデータでＳＭ１２３のデータが書き換わってはならない。このため、ＳＭ１２４を構成するインバータの駆動力は、ＳＭ１２３を構成するインバータの駆動力よりも小さくする必要がある。つまり、ＳＭ１２３とＳＭ１２４の記憶データが異なっていた場合、“Ｈ”レベルのトリガパルスが入力された時にインバータＩＮＶ２１の出力データとインバータＩＮＶ２３の出力データとが衝突することになり、インバータＩＮＶ２１の出力データがインバータＩＮＶ２４のデータを確実に書き換えるように、インバータＩＮＶ２１の駆動力はインバータＩＮＶ２３の駆動力よりも大きくする必要がある。また、インバータＩＮＶ２２とインバータＩＮＶ２４との関係では、インバータＩＮＶ２２の出力データがインバータＩＮＶ２３のデータを確実に書き換えるように、インバータＩＮＶ２２の駆動力はインバータＩＮＶ２４の駆動力よりも大きくする必要がある。

このことについて図１８を用いて更に説明する。インバータＩＮＶ２１とインバータＩＮＶ２３の関係を簡単に説明すると、配線ｍｂにおけるＳＭ１２３の出力データが“Ｈ”レベルの場合、インバータＩＮＶ２１を構成するＰＭＯＳトランジスタＰＴｒ２１がオンしている状態である。それに対し、ＳＭ１２４の配線ｍｂ側の出力データが既に“Ｌ”レベルであった場合、インバータＩＮＶ２３を構成するＮＭＯＳトランジスタＮＴr２３がオンしている状態である。

このときトリガパルス線ｔｒｉｇの“Ｈ”レベルのトリガパルスによりスイッチＳＷ２２ｂを構成するＮＭＯＳトランジスタがオンし、インバータＩＮＶ２１とインバータＩＮＶ２３の出力同士が導通した場合、電流はインバータＩＮＶ２１のＰＭＯＳトランジスタＰＴｒ２１とインバータＩＮＶ２３のＮＭＯＳトランジスタＮＴr２３を通してＶＤＤからＧＮＤで流れる。このとき配線ｍｂの電圧はＰＭＯＳトランジスタＰＴr２１とＮＭＯＳトランジスタＮＴr２３のオン抵抗の比によって決まる。

逆に、配線ｍｂにおけるＳＭ１２３の出力データが“Ｌ”レベルで、ＳＭ１２４の配線ｍｂ側の出力データが既に“Ｈ”レベルであった場合、スイッチＳＷ２２ｂを構成するＮＭＯＳトランジスタがトリガパルス線ｔｒｉｇの“Ｈ”レベルのトリガパルスによりオンし、インバータＩＮＶ２１とインバータＩＮＶ２３の出力同士が導通した場合、電流はインバータＩＮＶ２３のＰＭＯＳトランジスタＰＴｒ２３とインバータＩＮＶ２１のＮＭＯＳトランジスタＮＴｒ２１を通してＶＤＤからＧＮＤで流れる。このとき配線ｍｂの電圧はＰＭＯＳトランジスタＰＴｒ２３とＮＭＯＳトランジスタＮＴｒ２１のオン抵抗の比によって決まる。

また、配線ｍｂには図示しないインバータＩＮＶ２４の入力ゲートが接続されており、インバータＩＮＶ２４は配線ｍｂの電圧レベルの入力によって出力データが”Ｌ”レベルか”Ｈ”レベルに確定される。つまり、ＳＭ１２４の出力データは配線ｍｂの電圧レベルによって決定されるため、ＳＭ１２３の出力データによってＳＭ１２４のデータを書き換えるためには、インバータＩＮＶ２１、インバータＩＮＶ２２のトランジスタのオン抵抗がインバータＩＮＶ２３、インバータＩＮＶ２４のトランジスタのオン抵抗よりも低い必要がある。インバータＩＮＶ２１、インバータＩＮＶ２２のトランジスタのオン抵抗が低いことにより、ＳＭ１２３の出力データはＳＭ１２４のデータレベルによらず、確実にＳＭ１２４のデータを書き換えることができる。

オン抵抗が低いトランジスタを使用するということは、駆動力が高いトランジスタを使用するということで実現でき、ゲート長を小さくしたり、ゲート幅を大きくしたりすることで実現できる。

全画素１２ＢのＳＭ１２４にＳＭ１２３に記憶されていた１ビットのデータが一斉に書き込まれると、トリガパルス線ｔｒｉｇのトリガパルスが“Ｌ”レベルとなり、スイッチＳＷ２２ａ及びＳＷ２２ｂがそれぞれオフとなる。このため、ＳＭ１２４は書き込んだ１ビットのデータを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極ＰＥの電位を上記保持データに応じた電位に固定することができる。

ＳＭ１２４に書き込まれるデータは、図５（Ｃ）に示した１サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Ｖcomも図５（Ｄ）に示したように、上記の書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わるため、本実施の形態の画素１２Ｂを用いた液晶表示装置によれば、第１の実施の形態の画素１２Ａを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止した表示を行うことができる。更に、本実施の形態の画素１２Ｂを用いた液晶表示装置によれば、ＳＭ１２３を構成するインバータＩＮＶ２１及びＩＮＶ２２と、ＳＭ１２４を構成するインバータＩＮＶ２３及びＩＮＶ２４の各駆動力と、スイッチＳＷ２１ａ、ＳＷ２１ｂ、ＳＷ２２ａ及びＳＷ２２ｂを構成する各トランジスタの駆動力ををそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。

なお、スイッチＳＷ２１ａ、２１ｂ、２２ａ及び２２ｂはＰＭＯＳトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。

次に、本発明になる液晶表示装置の要部の画素の第３の実施の形態について説明する。
図１９は、本発明になる液晶表示装置の要部である画素の第３の実施の形態の回路図を示す。同図中、図７と同一構成部分には同一符号を付し、その説明を省略する。

図１９において、第３の実施の形態の画素１２Ｃは、図１中のレベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在する列データ線ｄ１〜ｄｎのうちの、任意の１本の列データ線ｄと、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在する任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のＳＲＡＭ（Static Random Access Memory）２１３と、第２のＳＲＡＭ（Static Random Access Memory）２１４と、液晶表示素子ＬＣとより構成されている。第１のＳＲＡＭ２１３は、第１のスイッチング手段を構成するスイッチＳＷ３１と、第１の信号保持手段（ＳＭ）１２５とより構成される。また、第２のＳＲＡＭ２１４は、第２のスイッチング手段を構成するスイッチＳＷ３２と、第２の信号保持手段（ＳＭ）１２６とより構成される。本実施の形態の画素１２Ｃは、前記画素１２Ｂと同様にＳＲＡＭ２段で構成しているが、ＳＲＡＭ２１３内のＳＭ１２５，ＳＲＡＭ２１４内のＳＭ１２６への書き込みはそれぞれ１スイッチＳＷ３１、ＳＷ３２で行う点に特徴がある。

スイッチＳＷ３１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２５の一方の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。ＳＭ１２５は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ３１及びＩＮＶ３２からなる自己保持型メモリである。インバータＩＮＶ３１は、その入力端子がインバータＩＮＶ３２の出力端子とＳＷ３１を構成するＮＭＯＳトランジスタのソースに接続されている。インバータＩＮＶ３２は、その入力端子がインバータＩＮＶ３１の出力端子とＳＷ３２を構成するＮＭＯＳトランジスタのドレインとに接続されている。インバータＩＮＶ３１及びＩＮＶ３２は、いずれも図３に示すようなＣＭＯＳインバータの構成である。

また、スイッチＳＷ３２は、ゲートがトリガ線ｔｒｉｇに接続され、ドレインがＳＭ１２５の出力端子に接続され、ソースがＳＭ１２６の入力端子に接続されているＮＭＯＳトランジスタにより構成されている。また、ＳＭ１２６は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ３３及びＩＮＶ３４からなる自己保持型メモリである。インバータＩＮＶ３３は、その入力端子がインバータＩＮＶ３４の出力端子と反射電極ＰＥとに接続されている。インバータＩＮＶ３４は、その入力端子がインバータＩＮＶ３３の出力端子とＳＷ３２を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ３３及びＩＮＶ３４は、インバータＩＮＶ３１及びＩＮＶ３２と同様にいずれも図３に示すような公知のＣＭＯＳインバータの構成である。

本実施の形態の画素１２Ｃは、図５のタイミングチャートと共に説明した動作と同様の動作を行う。画素１２Ｃは行走査信号により選択されると、スイッチＳＷ３１がオンとされ、その時列データ線ｄに出力される正転サブフレームデータが、スイッチＳＷ３１によりサンプリングされて画素１２ＣのＳＭ１２５に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＣのＳＭ１２５に正転サブフレームデータの書き込みが行われ、その書き込み動作が終了した後に“Ｈ”レベルのトリガパルスが画像表示部１１を構成する全ての画素１２Ｃに同時に供給される。これにより、全ての画素１２ＣのスイッチＳＷ３２がオンとされるため、ＳＭ１２５に記憶されている正転サブフレームデータがスイッチＳＷ３２を通してＤＲＡＭ１２６に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。ＳＭ１２６の正転サブフレームデータの保持期間は、次の“Ｈ”のトリガパルスがトリガ線trigに入力されるまでの１サブフレーム期間である。

続いて、画素表示部１１内の各画素１２Ｃは上記と同様にして行走査信号により行単位で選択されて、各画素毎に直前の正転サブフレームデータと逆論理値の反転サブフレームデータがＳＭ１２５に書き込まれる。画像表示部１１を構成する全ての画素１２ＣのＳＭ１２５への反転サブフレームデータの書き込みが終了すると、“Ｈ”レベルのトリガパルスが画像表示部１１を構成する全ての画素１２Ｃに同時に供給される。これにより、全ての画素１２ＣのスイッチＳＷ３２がオンとされるため、ＳＭ１２５に記憶されている反転サブフレームデータがスイッチＳＷ３２を通してＤＲＡＭ１２６に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。ＳＭ１２６の反転サブフレームデータの保持期間は、次の“Ｈ”のトリガパルスがトリガ線trigに入力されるまでの１サブフレーム期間である。

ＳＭ１２５へのデータ書き込みは、上記のように１個のスイッチＳＷ３１からの入力で行われる。この場合、スイッチＳＷ３１から見てＳＭ１２５を構成している入力側のインバータＩＮＶ３１内のトランジスタは、スイッチＳＷ３１から見てＳＭ１２５を構成している出力側のインバータＩＮＶ３２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ３１を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ３２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、前述した画素１２ＡのインバータＩＮＶ１２１及びＩＮＶ１２２とスイッチＳＷ１１との駆動力の関係と同様の理由によるので、その説明は省略する。

また、ＳＭ１２６へのデータ書き込みは１個のスイッチＳＷ３２を通して行われる。この場合、スイッチＳＷ３２から見てＳＭ１２６を構成している入力側のインバータＩＮＶ３３内のトランジスタは、駆動力が大きいトランジスタを用い、スイッチＳＷ３２から見てＳＭ１２６を構成している出力側のインバータＩＮＶ３４内のトランジスタは、駆動力の小さいトランジスタを用いている。

こうすることによって、トリガパルスが”Ｈ”レベルとなってスイッチＳＷ３２がオンした場合において、ＳＭ１２５とＳＭ１２６の記憶データが異なる場合、インバータＩＮＶ３１の出力データとインバータＩＮＶ３４の出力データとが衝突することになるが、インバータＩＮＶ３１の駆動力はインバータＩＮＶ３４の駆動力よりも大きいため、ＳＭ１２５のデータがＳＭ１２６のデータに書き換わることなく、ＳＭ１２６のデータがＳＭ１２５のデータに書き換えることができる。

更に、スイッチＳＷ３２を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ３４を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、ＳＭ１２６のデータを書き換える場合、特にＳＭ１２６のスイッチＳＷ３２側の入力側電圧ｂが“Ｌ”レベルで、ＳＭ１２５のデータが“Ｈ”レベルの場合、インバータＩＮＶ３３が反転する閾値電圧よりも電圧ｂを高くする必要があるからである。

すなわち、電圧ｂはインバータＩＮＶ３４を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ３２の電流との比によって決まる。このとき、スイッチＳＷ３２はＮＭＯＳトランジスタであるため、ＶＤＤ側の電圧はＮＭＯＳトランジスタの閾値Ｖthにより入力されず、“Ｈ”レベルの電圧はＶＤＤからＶｔｈ分低い電圧になる。しかも、この電圧ではＮＭＯＳトランジスタのＶth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、入力スイッチＳＷ３２を導通する電圧ｂが高くなるほど、スイッチＳＷ３２で流す電流は少なくなる。つまり、電圧ｂがＳＭ１２６の入力側インバータＩＮＶ３３が“Ｈ”レベルに反転する閾値電圧以上に達するためには、スイッチＳＷ３２に流れる電流が、インバータＩＮＶ３４を構成するＮＭＯＳトランジスタを流れる電流より大きい必要がある。この駆動力の比を考慮して、スイッチＳＷ３２のトランジスタサイズと、インバータＩＮＶ３４を構成するＮＭＯＳトランジスタのトランジスタサイズを決める必要がある。

全画素１２ＣのＳＭ１２６にＳＭ１２５に記憶されていた１ビットのデータが一斉に書き込まれると、トリガパルス線ｔｒｉｇのトリガパルスが“Ｌ”レベルとなり、スイッチＳＷ２３がオフとなる。このため、ＳＭ１２６は書き込んだ１ビットのデータを保持し、任意の時間（ここでは、１サブフレーム期間）、反射電極ＰＥの電位を上記保持データに応じた電位に固定することができる。

ＳＭ１２６に書き込まれるデータは、図５（Ｃ）に示した１サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Ｖcomも図５（Ｄ）に示したように、上記の書き込みと同期して１サブフレーム毎に所定電位に交互に切り替わるため、本実施の形態の画素１２Ｃを用いた液晶表示装置によれば、上記の各実施の形態の画素１２Ａ又は１２Ｂを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止した表示を行うことができる。更に、本実施の形態の画素１２Ｃを用いた液晶表示装置によれば、ＳＭ１２５を構成するインバータＩＮＶ３１及びＩＮＶ３２と、ＳＭ１２６を構成するインバータＩＮＶ３３及びＩＮＶ３４の各駆動力と、スイッチＳＷ３１及びＳＷ３２を構成する各トランジスタの駆動力をそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。

なお、スイッチＳＷ３１及び３２はＰＭＯＳトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。

なお、本発明は以上の実施の形態に限定されるものではなく、例えば画素電極は反射電極ＰＥとして説明したが、透過電極であってもよい。また、前述した焼き付き防止に係る制御を実施の形態２または３と組み合わせる等、適宜組み合わせることが可能なことは言うまでもない。さらに、前述した各実施の形態に示す具体的な数値等は、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、本発明を限定するものではない。

１０ 液晶表示装置
１１ 画像表示部
１２、１２Ａ、１２Ｂ、１２Ｃ 画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
１１２ 容量Ｃ１用電極
１２１、１２３、１２５ 第１の信号保持手段（ＳＭ）
１２２ 第２の信号保持手段（ＤＭ）
１２４、１２６ 第２の信号保持手段（ＳＭ）
２０１、２１１〜２１４ スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
２０２ ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
１６１ 水平シフトレジスタ
１６２ ラッチ回路
１６３ レベルシフタ／画素ドライバ
ｄ1〜ｄn 列データ線
ｇ1〜ｇm 行走査線
trig トリガ線
trigｂ 反転トリガパルス用トリガ線
ＬＣ 液晶表示素子
ＬＣＭ 液晶
ＰＥ 反射電極
ＣＥ 共通電極
Ｃ１ 容量
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ３１、ＩＮＶ３２ インバータ
Ｔr１、ＮＴr、ＮＴr１２、ＮＴr２１、ＮＴr２３ ＮチャネルＭＯＳ型トランジスタ（ＮＭＯＳトランジスタ）
Ｔr２、ＰＴr、ＰＴr１１、ＰＴr２１、ＰＴr２３ ＰチャネルＭＯＳ型トランジスタ（ＰＭＯＳトランジスタ）

Claims (4)

1. 複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる液晶表示装置であって、
   前記画素が、
   対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
   入力された映像信号の各フレームデータについて、表示期間が１フレーム期間よりも短いサブフレームを複数用いて表示するためのサンプリングを、前記列データ線を介して行う第１のスイッチング部と、
   前記第１のスイッチング部と共にＳＲＡＭを構成し、前記第１のスイッチング部が前記サンプリングしたサブフレームデータを保持する第１の保持部と、
   前記第１の保持部が保持した前記サブフレームデータを出力させる第２のスイッチング部と、
   前記第２のスイッチング部と共にＤＲＡＭを構成し、前記第２のスイッチング部を通して入力される前記第１の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の保持部とを備え、
   前記複数の画素に行単位で、前記サブフレームデータを前記第１の保持部に書き込むことを繰り返し、前記サブフレームデータが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング部をオンにして、前記第１の保持部に保持された前記サブフレームデータにより前記複数の画素の前記第２の保持部の記憶内容を書き換える動作を前記サブフレーム毎に行う画素制御部と、
   前記画素電極に対向する共通電極へ印加する共通電圧の極性をサブフレーム毎に反転させ、前記共通電圧の極性にあわせて前記第１の保持部に保持された前記サブフレームデータを反転させる共通電圧生成部とを有し、
   前記共通電圧生成部は、フレームデータ間の階調の変化が一定時間毎に繰り返される周期であるフレーム周期毎に、各フレーム周期に属するフレームの前記共通電圧のフレーム開始極性がそれぞれ反転する関係となるように共通電圧を生成する
   ことを特徴とする液晶表示装置。
2. 前記第２の保持部は容量により構成されており、
   前記第２のスイッチング部は、互いに逆極性の２つの前記トリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されていることを特徴とする請求項１記載の液晶表示装置。
3. 前記第１のスイッチング部は１つの第１のトランジスタにより構成され、前記第１の保持部は互いの出力端子が他方の入力端子に接続された第１及び第２のインバータから構成されており、
   前記第１及び第２のインバータのうち、前記第１のトランジスタからみて入力側の前記第１のインバータを構成する第２のトランジスタの駆動力が、前記第１のトランジスタからみて出力側の前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定され、かつ、前記第１のトランジスタの駆動力は前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定されていることを特徴とする請求項１又は２記載の液晶表示装置。
4. 前記トランスミッションゲートを構成する２つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、前記多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により前記容量が形成され、前記多層配線層のうち最上層の配線層により前記画素電極が形成されていることを特徴とする請求項２記載の液晶表示装置。

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