JP6263862B2 - 液晶表示装置 - Google Patents

Description

本発明は液晶表示装置に係り、特に複数ビットで表わされる階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置に関する。

従来から、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画像の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示されるべき階調にあわせて、それらのサブフレームを組み合わせて、各画素の駆動を行う。表示されるべき階調は、所定の期間内に占める画素の駆動期間の割合によって定まる。そして、所定の期間内に占める画素の駆動期間の割合は、分割された各サブフレームの組み合わせによって定まる。

前述のようなサブフレーム駆動方式を採用した液晶表示装置として、例えば特許文献１に記載されているように、各画素が、マスターラッチ、スレーブラッチ、液晶表示素子、及び第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られている。この場合、各画素では、マスターラッチは２つの入力端子のうち、一方の入力端子に対しては、第１のスイッチングトランジスタを通して１ビットの第１のデータが印加されると共に、他方の入力端子に対しては、第２のスイッチングトランジスタを通して、第１のデータとは相補的な関係にある１ビットの第２のデータが印加される。そして行走査線を介した行選択信号の印加に基づき、対象となる画素が選択されると、これら第１のスイッチングトランジスタ及び第２のスイッチングトランジスタがオン状態となり、第１のデータが書き込まれる。第１のデータが論理値「１」で、第２のデータが論理値「０」のとき、その画素はデータに基づいた表示を行う。

あるサブフレーム期間内で、全ての画素に対して上述したような動作により各データが書き込まれた後、そのサブフレーム期間内で、全画素の第３のスイッチングトランジスタがオン状態とされる。そして、マスターラッチに書き込まれたデータが、所定の時間差を持ってスレーブラッチへ読み出される。そしてスレーブラッチされたデータが液晶表示素子の画素電極に、そのスレーブラッチでラッチされたデータを印加する。サブフレーム毎に前述の一連の動作が繰り返され、１フレーム期間内の全てのサブフレームの組み合わせに基づき、所望の階調表示が行われる。

すなわち、サブフレーム駆動方式を採用した液晶表示装置では、１フレーム期間内に存在する全てのサブフレームについて、同一又は異なる所定の表示期間が各サブフレームに割り当てられている。そして、各画素は、最大階調表示時は全てのサブフレームで白表示を行い（表示とされ）、最小階調表示時は全てのサブフレームが白表示を行わない（非表示、つまり、黒表示とされる）。そして最大階調表示時および最小階調表示時以外の場合は、白表示される階調に応じて、白表示されるサブフレームが選択される。なお、この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段ラッチ構成のデジタル駆動方式を用いてもいる。

特表２００１−５２３８４７号公報

しかしながら、前述の従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、いわゆるＳＲＡＭ（Static Random Access Memory）で構成されるため、回路を構成するトランジスタの数が多くなってしまう。そのため、画素の小型化が困難であるという問題を有している。さらに、前述したような２段マスターラッチに書き込まれたデータが同時にスレーブラッチへ読み出され、スレーブラッチから液晶表示素子の画素電極にそのスレーブラッチでラッチしたデータを印加する。しなしながら、その際に全ての画素について同時に（一度で）スイッチングすると、全画素の読出しにともなうその瞬間の消費電流は膨大になってしまう。消費電流の瞬間的なピーク発生は電源電圧の低下、あるいはＧＮＤ電圧の上昇をもたらし、液晶表示装置全体の駆動動作に大きな影響を及ぼしてしまうという問題がある。

本発明は以上の点に鑑みなされたもので、構成する画素の小型化を可能にすると共に、２段ラッチ構成による画素構成とした場合でも消費電流の瞬間的な上昇を抑制し、電源電圧あるいはＧＮＤ電圧の安定化を図ることで、安定した画像表示を行うことを可能とする液晶表示装置を提供することを目的とする。

上記目的を達成するため、本発明は、複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる液晶表示装置であって、前記画素が、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、入力された映像信号の各フレームデータについて、表示期間が１フレーム期間よりも短いサブフレームを複数用いて表示するためのサンプリングを、前記列データ線を介して行う第１のスイッチング部と、前記第１のスイッチング部と共にＳＲＡＭを構成し、前記第１のスイッチング部が前記サンプリングしたサブフレームデータを保持する第１の保持部と、前記第１の保持部が保持した前記サブフレームデータを出力させる第２のスイッチング部と、前記第２のスイッチング部と共にＤＲＡＭを構成し、前記第２のスイッチング部を通して入力される前記第１の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の保持部とを備え、前記複数の画素に行単位で、前記サブフレームデータを前記第１の保持部に書き込むことを繰り返し、前記サブフレームデータが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング部をオンにして、前記第１の保持部に保持された前記サブフレームデータにより前記複数の画素の前記第２の保持部の記憶内容を書き換える動作を前記サブフレーム毎に行う画素制御部と、前記画素制御部が前記第２のスイッチング部をオンにするタイミングとして、前記行単位の画素ごとに所定の時間ずつ順次遅延させる制御を行うタイミング制御部と
を有することを特徴とする液晶表示装置を提供する。

本発明によれば、構成する画素の小型化を可能にすると共に、２段ラッチ構成による画素構成とした場合でも消費電流の瞬間的な上昇を抑制し、電源電圧あるいはＧＮＤ電圧の安定化を図ることで、安定した画像表示を行うことを可能とする液晶表示装置を提供することができる。

本発明の実施の形態に係る液晶表示装置１０の構成図である。 液晶表示装置１０のインバーターチェーン回路の構成の例を示す図である。 本発明の実施の形態に係る画素１２の回路図である。 本発明の実施の形態に係るインバータの一例の回路図である。 本発明の実施の形態に係るインバーターチェーン回路図である。 本発明の実施の形態に係る画素１２の断面構造の例を示す図である。 液晶表示装置１０の液晶の飽和電圧および液晶の閾値電圧を、２値重みつきパルス幅変調データとして多重化する説明図である。 ２つのＳＲＡＭを構成する各インバータ間の駆動力の大小関係を説明する図である。

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施形態に係る液晶表示装置１０のブロック図である。液晶表示装置１０は、複数の画素１２が規則的に配置された画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６と、インバーターチェーン回路１７とから構成される。

更に水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３とから構成される。

画像表示部１１は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ1〜ｄnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、全部でｍ×ｎ個の画素１２から構成される（図１では、画像表示部を破線で囲んだブロックで示す。）。画素１２Ａと画素１２Ｂとは、同じ行走査線に接続された隣接する２つの画素である。画像表示部内の全ての画素１２Ａ及び１２Ｂは、一端がタイミングジェネレータに接続されたトリガパルス用トリガ線ｔｒｉｇ及びｔｒｉｇｂに共通接続されている。画像表示部１１内の全ての画素１２は、その行ごとに、インバーターチェーン回路１７に一端が接続されており、行方向に延在するｍ本（ｍは２以上の自然数）のトリガ線ｔｒｉｇ１〜ｔｒｉｇｍに共通接続されている。

なお、図１では列データ線はｎ本の列データ線ｄ１〜ｄnを示しているが、正転データ用列データ線ｄｊと反転データ用列データ線ｄｂｊとを一組とする、全部でｎ組の列データ線を使用する場合もある。正転データ用列データ線ｄｊが伝送する正転データと、反転データ用列データ線ｄｂｊが伝送する反転データとは、常に逆論理値の関係（相補的な関係）にある１ビットのデータである。

また、トリガ線ｔｒｉｇ１〜ｔｒｉｇｍも図１では各１本のみ示しているが、正転トリガパルス用トリガ線ｔｒｉｇ１〜ｔｒｉｇｍと反転トリガパルス用トリガ線ｔｒｉｇ１〜ｔｒｉｇｍとからなる２本のトリガ線を使用する場合もある。正転トリガパルス用トリガ線ｔｒｉｇ１〜ｔｒｉｇｍが伝送する正転トリガパルスと、反転トリガパルス用トリガ線ｔｒｉｇ１〜ｔｒｉｇｍが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的な関係）にある。

タイミングジェネレータ１３は、上位装置２０から垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、基本クロックＣＬＫといった外部信号を入力信号として受ける。そしてタイミングジェネレータ１３は、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ及びクロック信号ＨＣＫ、ラッチパルスＬＴ、トリガパルスＴＲＩなどの各種の内部信号を生成する。

上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号である。交流化信号ＦＲは、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。

スタートパルスＨＳＴは、水平シフトレジスタ１６１に入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングにあわせて垂直シフトレジスタがシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である。

ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスＴＲＩは、トリガ線ｔｒｉｇを通してインバーターチェーン回路１７に供給されるパルス信号である。インバーターチェーン回路１７はトリガパルスＴＲＩが入力されると、わずかな時間差をもってトリガ線ｔｒｉｇ１〜ｔｒｉｇｍに順次パルスを出力し、画素表示部１１内の各画素に対し、その行ごとにパルス信号を供給する。このトリガパルスＴＲＩは、画像表示部内１１の各画素１２に設けられた（図１では図示を省略した）第１の信号保持手段に対し順次、データの書き込みが完了された直後に出力される。そして、そのサブフレーム期間内で、画像表示部１１内の全画素１２の第１の信号保持手段のデータが同じ画素内の（図１では図示を省略した）第２の信号保持手段に所定の時間内に転送される。なお、第１の信号保持手段及び第２の信号保持手段については、後に詳述する。

垂直シフトレジスタ１４は、それぞれのサブフレームの最初に供給されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送。そして垂直シフトレジスタは、行走査線ｇ１〜ｇｍに対して行走査信号を１Ｈ単位で順次排他的に供給する。これにより、画像表示部１１おいて最も上にある行走査線ｇ1から最も下にある行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていく。

データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、上位装置２０からの基本信号ＣＬＫに基づいてラッチした後、基本信号ＣＬＫに同期して水平シフトレジスタ１６１へ出力する。

ここで、映像信号の１フレームが、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割されて、それらサブフレームの組み合わせによって階調表示が行われる本実施の形態では、前述したような画素と周辺回路の外部にある上位構成回路において、映像信号の各画素毎の階調を示す階調データが、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換される。そして、画素と周辺回路の外部にある上位構成回路において、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１５に供給している。

水平シフトレジスタ１６１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ１３から１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。ラッチ回路１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わった時点でタイミングジェネレータ１３から供給されるラッチパルスＬＴに従って、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。

ラッチ回路１６２へのデータ転送が終了すると、タイミングジェネレータ１３からＨスタートパルスが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。

レベルシフタ／画素ドライバ１６３に設けられたレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを、液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１６３に設けられた画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本のデータ線ｄ１〜ｄｎに並列に出力する。

水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２及びレベルシフタ／画素ドライバ１６３は、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本のデータ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。

画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄnを介してサンプリングし、各画素１２内の（図１では図示を省略した）後述する第１の信号保持手段に書き込む。

次に、インバーターチェーン回路１７の詳細について図２を用いて説明する。ＩＮＶ４１ａ、ＩＮＶ４１ｂ、ＩＮＶ４２ａ、ＩＮＶ４２ｂ・・・ＩＮＶ４ｍａ、ＩＮＶ４ｍｂはそれぞれＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタにより構成されたインバータ回路であり、ｍ×２個以上（ｍは２以上の自然数）のインバータを直列に接続することによりインバーターチェーン回路を構成している。

ｔｒｉｇ０に入力されたＴＲＩ信号はＩＮＶ４１ａにより極性が反転され、ｔｒｉｇｂ１に出力される。ｔｒｉｇｂ１はＩＮＶ４１ｂの入力にもなっており、ＩＮＶ４１ｂにより極性が反転され、ｔｒｉｇ１に出力される。例えばＴＲＩパルスが“Ｈ”レベルの場合、ｔｒｉｇｂ１は“Ｌ”レベルとなり、ｔｒｉｇ１は“Ｈ”レベルとなる。ＩＮＶ４２ａより後段にあるインバータも同様の動きとなり、ｔｒｉｇｂｍは“Ｌ”レベルとなり、ｔｒｉｇｂｍは“Ｈ”レベルとなる。

ここで、各インバータ回路の入力と出力には時間差が生じる。例えば１つのインバータの入力と出力の時間差は構成するＣＭＯＳトランジスタの駆動力によって決まり、例えば本実施例においてはインバータ１つあたりで約１０ｐｓ（ピコ秒）程度の遅れが生じる。したがって、入力信号ＴＲＩに対し、ｔｒｉｇｂｍの出力は約ｍ×２×１０ｐｓの時間差をもって出力されることとなる。

次に、本発明の液晶表示装置の要部の画素１２の各実施の形態について詳細に説明する。図３は、本発明の要部である画素の第１の実施の形態の回路図を示す。図３において、本実施の形態の画素１２Ａは、図１中の任意の１本の列データ線ｄと任意の１本の行走査線ｇとの交差部に設けられた画素で、第１のスイッチング手段を構成するスイッチＳＷ１１と第１の信号保持手段（ＳＭ）１２１とから構成されるＳＲＡＭ（Static Random Access Memory）２０１と、第２のスイッチング手段を構成するスイッチＳＷ１２と第２の信号保持手段（ＤＭ）１２２とから構成されるＤＲＡＭ（Dynamic Random Access Memory）２０２と、液晶表示素子ＬＣとより構成されている。液晶表示素子ＬＣは、離間対向配置された反射電極ＰＥと共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された構造からなる。

スイッチＳＷ１１は、ゲートが行走査線ｇに接続され、ドレインが列データ線ｄに接続され、ソースがＳＭ１２１の入力端子に接続されているＮチャネルＭＯＳ（Metal Oxide Semiconductor）型トランジスタ（以下、ＮＭＯＳトランジスタという）により構成されている。ＳＭ１２１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びインバータＩＮＶ１２からなる自己保持型メモリである。

インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とスイッチＳＷ１１を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ１２は、その入力端子がスイッチＳＷ１２とインバータＩＮＶ１１の出力端子とに接続されている。インバータＩＮＶ１１及びインバータＩＮＶ１２は、いずれも図４に示すような、互いのゲート同士及びドレイン同士が接続された、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＰＴｒ及びＮＭＯＳトランジスタＮＴｒとからなるＣＭＯＳインバータの構成であるが、それぞれの駆動力が異なる。

すなわち、スイッチＳＷ１１から見てＳＭ１２１を構成している入力側のインバータＩＮＶ１１内のトランジスタは、スイッチＳＷ１１から見てＳＭ１２１を構成している出力側のインバータＩＮＶ１２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。

これは、ＳＭ１２１のデータを書き換える場合、特にＳＭ１２１のスイッチＳＷ１１の入力側の電圧ａが"Ｌ"レベルで、列データ線ｄを介して送られてくるデータが"Ｈ"レベルの場合、インバータＩＮＶ１１が反転する入力電圧よりも電圧ａを高くする必要があるからである。"Ｈ"レベルのときの電圧ａは、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタの電流とスイッチＳＷ１１を構成するＮＭＯＳトランジスタの電流との比によって決まる。このとき、スイッチＳＷ１１はＮＭＯＳトランジスタであるため、スイッチＳＷ１１がオンのときは列データ線ｄを介して送られてくる電源のＶＤＤ側の電圧はトランジスタの閾値電圧ＶｔｈによりＳＭ１２１に入力されず、"Ｈ"レベルの電圧はＶＤＤからＶｔｈ分低い電圧になる。しかもこの電圧ではトランジスタのＶｔｈ近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、スイッチＳＷ１１を導通する電圧ａが高くなるほど、スイッチＳＷ１１で流す電流は少なくなる。

つまり、電圧ａが"Ｈ"レベルのときにインバータＩＮＶ１１の入力側のトランジスタが反転する電圧以上に達するためには、スイッチＳＷ１１に流れる電流が、出力側のインバータＩＮＶ１２のトランジスタを構成するＮＭＯＳトランジスタを流れる電流よりも大きい必要がある。従って、スイッチＳＷ１１を構成しているＮＭＯＳトランジスタの駆動力はインバータＩＮＶ１２を構成しているＮＭＯＳトランジスタの駆動力よりも大きく構成するため、これを考慮してスイッチＳＷ１１を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータＩＮＶ１２を構成しているＮＭＯＳトランジスタのトランジスタサイズとを決める必要がある。

スイッチＳＷ１２は、互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とからなる公知のトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタＴｒ１のゲートは正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＴｒ２のゲートは反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。

また、スイッチＳＷ１２は一方の端子がＳＭ１２１に接続され、他方の端子がＤＭ１２２と液晶表示素子ＬＣの反射電極ＰＥとにそれぞれ接続されている。従って、スイッチＳＷ１２はトリガ線ｔｒｉｇを介して供給される正転トリガパルスが"Ｈ"レベル（このときは、トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスは"Ｌ"レベル）のときはオン状態とされ、ＳＭ１２１の記憶データを読み出してＤＭ１２２及び反射電極ＰＥへ転送する。また、スイッチＳＷ１２はトリガ線ｔｒｉｇを介して供給される正転トリガパルスが"Ｌ"レベル（このときは、トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスは"Ｈ"レベル）のときはオフ状態とされ、ＳＭ１２１の記憶データの読み出しは行わない。

スイッチＳＷ１２はＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とからなる公知のトランスミッションゲートの構成とされているため、ＧＮＤからＶＤＤまでの範囲の電圧をオン・オフすることができる。つまり、ＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２の各ゲートに印加される信号がＧＮＤ側の電位（"Ｌ"レベル）のときは、ＰＭＯＳトランジスタＴｒ２が導通することができない代わりに、ＮＭＯＳトランジスタＴr1が低抵抗で導通することができる。

一方、ゲート入力信号がＶＤＤ側の電位（"Ｈ"レベル）のときはＮＭＯＳトランジスタＴｒ１が導通することができない代わりに、ＰＭＯＳトランジスタＴｒ２が低抵抗で導通することができる。従って、トリガ線ｔｒｉｇを介して供給される正転トリガパルスと、トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスとにより、スイッチＳＷ１２を構成するトランスミッションゲートをオン／オフ制御することによって、ＧＮＤからＶＤＤまでの電圧範囲を低抵抗／高抵抗でスイッチングすることができる。

ＤＭ１２２は、容量Ｃ１により構成されている。ここで、ＳＭ１２１の記憶データとＤＭ１２２の保持データとが異なっていた場合、スイッチＳＷ１２がオンとされ、ＳＭ１２１の記憶データがＤＭ１２２へ転送されたときには、ＤＭ１２２の保持データをＳＭ１２１の記憶データで置き換える必要がある。

ＤＭ１２２を構成する容量Ｃ１の保持データが書き換わる場合、その保持データは充電、または放電によって変化し、また容量Ｃ１の充放電はインバータＩＮＶ１１の出力信号によって駆動される。容量Ｃ１の保持データを充電によって"Ｌ"レベルから"Ｈ"レベルに書き換える場合、インバータＩＮＶ１１の出力信号は"Ｈ"であり、このときＩＮＶ１１を構成するＰＭＯＳトランジスタ（図４のＰＴr）がオン、ＮＭＯＳトランジスタ（図４のＮＴr）がオフするため、インバータＩＮＶ１１のＰＭＯＳトランジスタのソースに接続されている電源電圧ＶＤＤによって容量Ｃ１が充電される。

一方、容量Ｃ１の保持データを放電によって"Ｈ"レベルから"Ｌ"レベルに書き換える場合、インバータＩＮＶ１１の出力信号は"Ｌ"レベルであり、このときインバータＩＮＶ１１を構成するＮＭＯＳトランジスタ（図４のＮＴr）がオン、ＰＭＯＳトランジスタ（図４のＰＴr）がオフするため、容量Ｃ１の蓄積電荷がインバータＩＮＶ１１のＮＭＯＳトランジスタ（図４のＮＴr）を通してＧＮＤへ放電される。スイッチＳＷ１２は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量Ｃ１の高速な充放電が可能になる。

更に、本実施の形態ではインバータＩＮＶ１１の駆動力は、インバータＩＮＶ１２の駆動力よりも大きく設定されているため、ＤＭ１２２を構成する容量Ｃ１を高速に充放電駆動することが可能である。また、スイッチＳＷ１２をオンにすると、容量Ｃ１に蓄えられた電荷はインバータＩＮＶ１２の入力ゲートにも影響を与えるが、インバータＩＮＶ１２に対してインバータＩＮＶ１１の駆動力を大きく設定していることにより、インバータＩＮＶ１２のデータ入力反転よりもインバータＩＮＶ１１による容量Ｃ１の充放電が優先され、ＳＭ１２１の記憶データを書き換えてしまうことはない。

上記の容量Ｃの充放電のときには電源電流あるいはＧＮＤ電流の瞬間的な増加が発生する。すなわち、インバータＩＮＶ１１の出力信号が"Ｈ"のときは電源電圧ＶＤＤによって容量Ｃ１が充電され、インバータＩＮＶ１１の出力信号が"Ｌ"のときは容量Ｃ１の蓄積電荷がＧＮＤへ放電されることで電流が発生することになる。電流の瞬間的な発生に伴い、電源電圧の低下、あるいはＧＮＤ電圧の上昇が発生し、誤動作の発生や画像の乱れを発生させるという問題が生じる可能性がある。

例えば３μｍピッチの画素を電源電圧３.３Ｖのトランジスタで構成し、横方向４０００画素、縦方向２０００画素の画素表示部とし、１画素あたりの容量Ｃの容量を１０ｆＦ（フェムトファラド）とした場合、画素表示部１１のすべての画素の容量Ｃを一度に充電すると、電源電圧は瞬間的に１Ｖ以上も低下し、誤動作および画像の乱れを発生させてしまう。

そこで、本発明の実施形態に係る液晶表示装置１０では、前述したような電圧変動を抑制するために、以下の構成をとる。
トリガ線ｔｒｉｇが、画素表示部の各画素行に対応したインバーターチェーン回路１７の出力trigｙ（ｙは１〜ｍの自然数）に接続される。同様にトリガ線ｔｒｉｇｂが、画素表示部の各画素行に対応したインバーターチェーン回路１７の出力ｔｒｉｇｂｙ（ｙは１〜ｍの自然数）に接続される。

前述のとおり、インバーターチェーン回路においては各インバータ回路の入力と出力に時間差が生じるため、インバーターチェーン回路１７はタイミングジェネレータ１３からのＴＲＩ信号を入力パルスとして動作し、各インバータ（図２のＩＮＶ４１ａ、ＩＮＶ４１ｂ、ＩＮＶ４２ａ、ＩＮＶ４２ｂ・・・ＩＮＶ４ｍａ、ＩＮＶ４ｍｂ）それぞれの入出力の遅延によりｔｒｉｇ１〜ｔｒｉｇｍの各信号は、順に時間差をもって出力されることになる。換言すると、スイッチＳＷ１２をオンにして、行単位の画素ごとに所定の時間ずつ順次遅延させるタイミング制御を、インバーターチェーン回路を用いて行う。なお、ｔｒｉｇｂ１〜ｔｒｉｇｂｍはｔｒｉｇ１〜ｔｒｉｇｍに対し、常に逆論理値の関係（相補的な関係）となる。また、遅延量を増加させるために、各ｔｒｉｇ出力間にさらに複数段（偶数）のインバータ、換言すると２Ｎ段（Ｎは自然数）のインバータを追加することも有効である。

このように画素表示部１１の各画素行ごとに順に時間差をもってｔｒｉｇおよびｔｒｉｇｂ信号が供給されることにより、スイッチＳＷ１２のＯＮタイミングをずらすことができ、容量Ｃへの充放電に伴う電源電圧およびＧＮＤ電圧の瞬間的な変動を時間軸方向に平均化することが可能となり、誤動作および画像の乱れを防止することが可能となる。

このとき更なる課題として、前述の実施の形態では、上下方向の画素間でＳＷ１２のＯＮタイミングが少しずれることで、上下方向の画素間に輝度差が発生する恐れがある。そこで、この課題を解決するための、インバーターチェーンの構成を図５ａに示す。この構成では、出力シフト方向が互いに逆方向である２つのインバーターチェーン回路を備え、これら２つのインバーターチェーン回路の出力のどちらかを選択する選択スイッチを行単位の画素ごとに有し、これらの選択スイッチが、スイッチＳＷ１２と接続され、前記サブフレームごとに前記選択スイッチを切り替えられる。すなわち、上方向にシフトするインバーターチェーン回路Ａと下方向にシフトするインバーターチェーン回路Ｂの２つが設けられ、画素駆動のサブフレーム毎にどちらを使うかが交互に選択される。

交互の選択はタイミングジェネレータからのＵＤ＿ｃｔｒｌ信号（図示せず）にて行われ、各インバーターチェーンＡ／Ｂの入力ｔｒｉｇ０をスイッチにより選択するとともに、ｔｒｉｇ１〜ｔｒｉｇｍもどちらのインバーターチェーンの出力を選択するかのスイッチも切り替える。こうすることにより、画面上下方向の輝度差がサブフレームごとに平均化され、画面全体をムラ無く表示することが可能になる。

また更なる課題として、インバーターチェーンの遅延が長すぎる場合、サブフレーム時間に対する遅延時間の割合が増加することにより、画面の輝度が低下してしまう恐れがある。そこで、スイッチＳＷ１２をオンにして、行単位の画素ごとに所定の時間ずつ順次遅延させるタイミング制御を、行単位の画素に応じて行方向に分割された複数のインバーターチェーン回路を用いて行う。この場合、それぞれのインバーターチェーン回路は共通のトリガパルスにより同時に駆動を開始するようにする。この場合のインバーターチェーンの構成を図５ｂに示す。図５ｂの構成は、図５ａの構成に対し、インバーターチェーン回路が上下それぞれ２つに分割され、上方向にシフトするインバーターチェーン回路Ａ１／Ａ２および下方向にシフトするインバーターチェーン回路Ｂ１／Ｂ２の４つを設けられ、画素駆動のサブフレームごとにＡ１とＡ２あるいはＢ１とＢ２どちらを使うかが交互に選択される。

交互の選択はタイミングジェネレータからのＵＤ＿ｃｔｒｌ信号（図示せず）にて行われ、各インバーターチェーンＡ１とＡ２あるいはＢ１とＢ２の入力ｔｒｉｇ０をスイッチにより選択するとともに、ｔｒｉｇ１〜ｔｒｉｇｍに関しても、どちらのインバーターチェーンの出力を選択するかのスイッチにより切り替えられる。こうすることにより、１つのインバーターチェーンあたりの初段から最後段までの遅延時間は半分となり、サブフレーム時間に対する遅延時間の割合も減らすことができるため、画面輝度の低下を抑制することが可能になる。また、インバーターチェーンの上下シフトの方向は左右の組み合わせで逆方向となっていればよく、例えばインバーターチェーン回路Ａ２は下方向へのシフト、インバーターチェーンＢ２は上方向へのシフトとして構成しても良い。インバーターチェーンの上下分割は２つではなくともそれ以上の複数個に分割してもよく、消費電流の量にあわせて最適な分割数とすればよい。

なお、ＳＲＡＭ２０１とＤＲＡＭ２０２をそれぞれ容量とスイッチとからなる２段のＤＲＡＭ構成とすることも考えられるが、この場合、ＳＭ１２１の代わりに用いられる容量とＤＭを構成する容量とを導通させた場合、電荷の中和が発生してＧＮＤ・ＶＤＤ電圧の振幅はとれなくなる。これに対し、図３に示した画素１２Ａによれば、ＧＮＤ・ＶＤＤ電圧の振幅で１ビットデータをＳＭ１２１からＤＭ１２２へ転送することができ、同じ電源電圧で駆動した場合、液晶表示素子ＬＣの印加電圧を高く設定することができるようになり、ダイナミックレンジを大きく取ることが可能になる。

また、ＳＲＡＭ２０１を容量とスイッチとからなる構成に変更し、ＤＲＡＭ２０２をＳＲＡＭに変更することも考えられるが、この場合は図３の本実施の形態の画素１２Ａと比較して動作が不安定という問題がある。すなわち、上記構成の場合ＳＭ１２１の代わりに用いられる容量に蓄えた電荷によってＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データを書き換える必要があるが、通常は容量の電荷保持能力よりもＳＲＡＭによるメモリのデータ保持能力が強いため、ＤＭ１２２の代わりに用いられるＳＲＡＭの記憶データによって前段のＳＭ１２１の代わりに用いられる容量の電荷を書き換えてしまう、という不具合が生じる可能性がある。更に、この場合、ＳＭ１２１の代わりに用いられる容量が後段ＳＲＡＭデータによって書き換わらないようにすると、容量を大きく取る必要があるため、画素ピッチが増大し、画素小型化に向かないという課題がある。

図３に示した本実施の形態の画素１２Ａによれば、上記のように、液晶表示素子ＬＣの印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この画素の小型化は、図３に示したようにインバータＩＮＶ１１及びインバータＩＮＶ１２が各２個のトランジスタから構成されるので、計７個のトランジスタと１つの容量Ｃ１とから構成され、従来の画素よりも少ない数の構成素子により画素を構成できるからという理由に加えて、以下に説明するように、ＳＭ１２１とＤＭ１２２と反射電極ＰＥとを、素子の高さ方向に有効に配置することができるという理由による。

図６は、本発明になる液晶表示装置の要部の画素の一実施の形態の断面構成図を示す。図３に示した容量Ｃ１には、配線間で容量を形成するＭＩＭ（Metal−Insulator−Metal）容量や、基板-ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（Poly−Insulator−Poly）容量などを用いることができる。図６は、このうちＭＩＭにより容量Ｃ１を構成した場合の液晶表示装置の断面構成図を示す。

図６において、シリコン基板１００に形成されたＮウェル１０１上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１１のＰＭＯＳトランジスタＰＴｒ１１と、スイッチＳＷ１２のＰＭＯＳトランジスタＴr２とが形成されている。また、シリコン基板１００に形成されたＰウェル１０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１２のＮＭＯＳトランジスタＮＴｒ１２と、スイッチＳＷ１２のＮＭＯＳトランジスタＴr１とが形成されている。なお図６では、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタとインバータＩＮＶ１２を構成するＰＭＯＳトランジスタとについては、図示を省略している。

また、上記の各トランジスタＰＴｒ１１、Ｔｒ２、Ｔｒ１、ＮＴｒ１２の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、電極１１２、第４メタル１１４、第５メタル１１６が積層されている。第５メタル１１６は画素毎に形成される反射電極ＰＥを構成している。スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２の各ソースを構成する各拡散層は、コンタクト１１８により第１メタル１０６にそれぞれ電気的に接続され、更に、スルーホール１１９ａ、１１９ｂ、１１９ｃ、１１９ｅを通して第２メタル１０８、第３メタル１１０、第４メタル１１４、第５メタル１１６に電気的に接続されている。すなわち、スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２の各ソースは、反射電極ＰＥに電気的に接続されている。

更に、反射電極ＰＥ（第５メタル１１６）上には保護膜としてパッシベーション膜（ＰＳＶ）１１７が形成され、透明電極である共通電極ＣＥに離間対向配置されている。それら画素電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが充填封止されて、液晶表示素子ＬＣが構成されている。

ここで、第３メタル１１０上には層間絶縁膜１０５を介して電極１１２が形成されている。この電極１１２は、第３メタル１１０及び第３メタル１１０との間の層間絶縁膜１０５と共に容量Ｃ１を構成している。ＭＩＭにより容量Ｃ１を構成すると、ＳＭ１２１とスイッチＳＷ１１、スイッチＳＷ１２はトランジスタと第１メタル１０６及び第２メタル１０８の各配線、ＤＭ１２２はトランジスタ上部の第３メタル１１０を利用したＭＩＭ配線にて形成することが可能になる。電極１１２は、スルーホール１１９ｄを介して第４メタルに電気的に接続され、更に第４メタル１１４はスルーホール１１９ｅを介して反射電極ＰＥに電気的に接続されているため、容量Ｃ１は反射電極ＰＥに電気的に接続されている。

図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。

本実施の形態によれば、図６に示すように、５層配線である第５メタル１１６を反射電極ＰＥに割り当てることにより、ＳＭ１２１とＤＭ１２２、反射電極ＰＥを高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば３μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素では対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。

次に、本実施の形態の画素１２Ａを用いた液晶表示装置１０の動作について、図７のタイミングチャートを併せ参照して説明する。

前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１４からの行走査信号により行走査線ｇ１から行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていくため、画像表示部１１を構成する複数の画素１２（１２Ａ）は、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２（１２Ａ）の全てに書き込みが終わった後、トリガパルスに基づいて全画素について、所定の時間内にデータの読み出しが行われる。

図７（Ａ）は、水平ドライバ１６から列データ線ｄ（ｄ1〜ｄn）に出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、図７（Ａ）中、Ｂ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢＯ、Ｂ１、Ｂ２のデータの反転データであることを示す。また、図７（Ｂ）は、タイミングジェネレータ１３から正転トリガパルス用トリガ線ｔｒｉｇ０に出力されるトリガパルスを示す。このトリガパルスは１サブフレーム毎に出力される。前述のとおり、ｔｒｉｇ０はインバーターチェーン回路１７を介して時間差をもってｔｒｉｇ１〜ｔｒｉｇｍに出力される。ここでの時間差はわずかであるのでその図示は省略してある。

まず、画素１２Ａは行走査信号により選択されると、スイッチＳＷ１１がオンとされ、その時列データ線ｄに出力される図７（Ａ）のビットＢ０の正転サブフレームデータがスイッチＳＷ１１によりサンプリングされて画素１２ＡのＳＭ１２１に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素１２ＡのＳＭ１２１にビットＢ０のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図７に示す時刻Ｔ１で、図７（Ｂ）に示すように"Ｈ"レベルの正転トリガパルスがインバーターチェーン回路１７を経由し、所定の時間差をもって、画像表示部１１を構成する全ての画素１２Ａに供給される。

これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に一斉に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の正転サブフレームデータの保持期間は、時刻Ｔ１から図７（Ｂ）に示すように次の"Ｈ"レベルの正転トリガパルスが入力される時刻Ｔ２までの１サブフレーム期間である。図７（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示す。

ここで、サブフレームデータのビット値が「１」、すなわち"Ｈ"レベルのときには反射電極ＰＥには電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち"Ｌ"レベルのときには反射電極ＰＥには０Ｖが印加される。一方、液晶表示素子ＬＣの共通電極ＣＥには、ＧＮＤ、ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、"Ｈ"レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖｃｏｍは、正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図７（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖcomとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ１〜Ｔ２の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図７（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。

図８は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図８に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶｔｔのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝３.３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３.３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。

続いて、上記のビットＢ０の正転サブフレームデータを表示しているサブフレーム期間内において、図７（Ａ）にＢ０ｂで示すようにビットＢ０の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ０の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ２で図７（Ｂ）に示すように"Ｈ"レベルの正転トリガパルスがインバーターチェーン回路１７を経由し、所定の時間差をもって、画像表示部１１を構成する全ての画素１２Ａに供給される。

これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ２から図７（Ｂ）に示すように次の"Ｈ"レベルの正転トリガパルスが入力される時刻Ｔ３までの１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。

一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図７（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ２〜Ｔ３の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖｔｔ（＝０Ｖ−（３.３Ｖ＋Ｖｔｔ））となる。

従って、ビットＢ０の正転サブフレームデータのビット値が「１」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「０」であるため、液晶ＬＣＭの印加電圧は、−（３.３Ｖ＋Ｖｔｔ）となり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２ＡはビットＢ０の正転サブフレームデータ表示時と同じ白を表示する。同様に、ビットＢ０の正転サブフレームデータのビット値が「０」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「１」であるため、液晶ＬＣＭの印加電圧は、−Ｖｔｔとなり、液晶ＬＣＭに印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２Ａは黒を表示する。

従って、画素１２Ａは図７（Ｅ）に示すように、時刻Ｔ１〜時刻Ｔ３までの２サブフレーム期間は、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。

続いて、上記の相補ビットＢ０ｂの反転サブフレームデータを表示しているサブフレーム期間内において、図７（Ａ）にＢ１で示すようにビットＢ１の正転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ１の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ３で図７（Ｂ）に示すように"Ｈ"レベルの正転トリガパルスがインバーターチェーン回路１７を経由し、所定の時間差をもって、画像表示部１１を構成する全ての画素１２Ａに供給される。

これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ１の正転サブフレームデータの保持期間は、時刻Ｔ３から図７（Ｂ）に示すように次の"Ｈ"レベルの正転トリガパルスが入力される時刻Ｔ４までの１サブフレーム期間である。

一方、共通電極電圧Ｖｃｏｍは、正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図７（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。従って、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ３〜Ｔ４の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、図７（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖｔｔ（＝３.３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。

続いて、上記のビットＢ１の正転サブフレームデータを表示しているサブフレーム期間内において、図７（Ａ）にＢ１ｂで示すようにビットＢ１の反転サブフレームデータの画素１２ＡのＳＭ１２１への書き込みが順番に開始される。そして、画像表示部１１の全画素１２ＡのＳＭ１２１にビットＢ１の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ４で図７（Ｂ）に示すように"Ｈ"レベルの正転トリガパルスがインバーターチェーン回路１７を経由し、所定の時間差をもって、画像表示部１１を構成する全ての画素１２Ａに供給される。

これにより、全ての画素１２ＡのスイッチＳＷ１２がオンとされるため、ＳＭ１２１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ１２を通してＤＭ１２２を構成する容量Ｃ１に転送されて保持されると共に、反射電極ＰＥに印加される。この容量Ｃ１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ４から図７（Ｂ）に示すように次の"Ｈ"レベルの正転トリガパルスが入力される時刻Ｔ５までの１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。

一方、共通電極電圧Ｖｃｏｍは、反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図７（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。従って、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加される時刻Ｔ４〜Ｔ５の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３.３Ｖ−（３.３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖｔｔ（＝０Ｖ−（３.３Ｖ＋Ｖｔｔ））となる。

これにより、画素１２Ａは図７（Ｅ）に示すように、時刻Ｔ３〜時刻Ｔ５までの２サブフレーム期間はビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素１２Ａを有する液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。

なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図７（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。

なお、本発明は以上の実施の形態に限定されるものではなく、例えば画素電極は反射電極ＰＥとして説明したが、透過電極であってもよい。また、前述した各実施の形態に示す具体的な数値等は、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、本発明を限定するものではない。

１０ 液晶表示装置
１１ 画像表示部
１２、１２Ａ、１２Ｂ、１２Ｃ 画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
１７ インバーターチェーン回路
１１２ 容量Ｃ１用電極
１２１、１２３、１２５ 第１の信号保持手段（ＳＭ）
１２２ 第２の信号保持手段（ＤＭ）
２０１、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
２０２ ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
１６１ 水平シフトレジスタ
１６２ ラッチ回路
１６３ レベルシフタ／画素ドライバ
ｄ1〜ｄn 列データ線
ｇ1〜ｇm 行走査線
trig、ｔｒｉｇ０、ｔｒｉｇ１〜ｔｒｉｇｍ トリガ線
trigｂ、ｔｉｒｇｂ１〜ｔｒｉｇｂｍ 反転トリガパルス用トリガ線
ＬＣ 液晶表示素子
ＬＣＭ 液晶
ＰＥ 反射電極
ＣＥ 共通電極
Ｃ１ 容量
ＩＮＶ１１、ＩＮＶ１２ インバータ
ＩＮＶ４１ａ〜ＩＮＶ４ｍａ、ＩＮＶ４１ｂ〜ＩＮＶ４ｍｂ インバータ
Ｔr１、ＮＴr、ＮＴr１２ ＮチャネルＭＯＳ型トランジスタ（ＮＭＯＳトランジスタ）
Ｔr２、ＰＴr、ＰＴr１１ ＰチャネルＭＯＳ型トランジスタ（ＰＭＯＳトランジスタ）

Claims (6)

1. 複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる液晶表示装置であって、
   前記画素が、
   対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
   入力された映像信号の各フレームデータについて、表示期間が１フレーム期間よりも短いサブフレームを複数用いて表示するためのサンプリングを、前記列データ線を介して行う第１のスイッチング部と、
   前記第１のスイッチング部と共にＳＲＡＭを構成し、前記第１のスイッチング部が前記サンプリングしたサブフレームデータを保持する第１の保持部と、
   前記第１の保持部が保持した前記サブフレームデータを出力させる第２のスイッチング部と、
   前記第２のスイッチング部と共にＤＲＡＭを構成し、前記第２のスイッチング部を通して入力される前記第１の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の保持部とを備え、
   前記複数の画素に行単位で、前記サブフレームデータを前記第１の保持部に書き込むことを繰り返し、前記サブフレームデータが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての前記第２のスイッチング部をオンにして、前記第１の保持部に保持された前記サブフレームデータにより前記複数の画素の前記第２の保持部の記憶内容を書き換える動作を前記サブフレーム毎に行う画素制御部と、
   前記画素制御部が前記第２のスイッチング部をオンにするタイミングとして、前記行単位の画素ごとに所定の時間ずつ順次遅延させる制御を行うインバータチェーン回路によって構成されるタイミング制御部と
   を有し、
   前記タイミング制御部は、出力シフト方向が互いに逆方向である２つのインバータチェーン回路によって構成され、前記２つのインバータチェーン回路の出力のいずれか一方を選択する選択スイッチを前記行単位の画素ごとに有し、前記第２のスイッチング部と前記選択スイッチとが接続され、前記サブフレームごとに前記選択スイッチを切り替えることを特徴とする液晶表示装置。
2. 前記２つのインバータチェーン回路は、少なくとも、複数のインバータと、前記画素と前記複数のインバータとを接続するトリガパルス線及び反転トリガパルス線と、から構成されており、出力端子がトリガパルス線に接続されたインバータの入力端子と、入力端子が他のトリガパルス線に接続された前記インバータに隣り合う他のインバータの出力端子との間に、２Ｎ段（Ｎは自然数）のインバータをさらに備えることを特徴とする請求項１に記載の液晶表示装置。
3. 前記２つのインバータチェーン回路は、前記行単位の画素に応じて行方向に分割された複数のインバータチェーン回路によって構成されることを特徴とする請求項１に記載の液晶表示装置。
4. 前記第２の保持部は容量により構成されており、
   前記第２のスイッチング部は、互いに逆極性の２つの前記トリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されていることを特徴とする請求項１から請求項３のいずれか１項に記載の液晶表示装置。
5. 前記第１のスイッチング部は１つの第１のトランジスタにより構成され、前記第１の保持部は互いの出力端子が他方の入力端子に接続された第１及び第２のインバータから構成されており、
   前記第１及び第２のインバータのうち、前記第１のトランジスタからみて入力側の前記第１のインバータを構成する第２のトランジスタの駆動力が、前記第１のトランジスタからみて出力側の前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定され、かつ、前記第１のトランジスタの駆動力は前記第２のインバータを構成する第３のトランジスタの駆動力よりも大に設定されていることを特徴とする請求項１から請求項４のいずれか１項に記載の液晶表示装置。
6. 前記トランスミッションゲートを構成する２つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、前記多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により前記容量が形成され、前記多層配線層のうち最上層の配線層により前記画素電極が形成されていることを特徴とする請求項４に記載の液晶表示装置。

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