JP6115056B2 - 液晶表示装置 - Google Patents

Description

本発明は、デジタル階調信号に基づいて画像表示を行うデジタル駆動方式の液晶表示装置に関する。

デジタル駆動方式の液晶表示装置では、表示する映像信号の各フレームを、１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成する。それら複数のサブフレームは、表示すべき階調に応じてデジタル信号である１ビットのサブフレームデータにより選択的にオン、オフされる。これにより、１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画素が駆動される。

この種のデジタル駆動方式の液晶表示装置としては、例えば以下に示す特許文献１に記載されたものが知られている。この特許文献１に記載された装置では、画素を構成する液晶セルの両端に接地電位と電源電圧が供給されて液晶セルが駆動される。すなわち、液晶セルを駆動する駆動電圧は、接地電位と電源電圧に固定されている。

特開昭５６−５３４８７号公報

このため、接地電位と電源電圧以外の駆動電圧を画素に供給することができないといった不具合を招いている。

本発明の目的は、接地電位と電源電圧との間の電圧を画素駆動電圧として画素に供給することができるデジタル駆動方式の液晶表示装置を提供することである。

本発明は、複数本の列データ線（ｄ）と複数本の行走査線（ｇ）とが交差する複数の交差部のそれぞれに画素回路（１６）が配置され、１フレームの画像を表示すべき階調に応じて表示するため１フレーム期間より短時間である表示期間をもつ複数のサブフレームの組み合わせで画素回路を駆動して表示を行う表示部（１１）と、複数本の列データ線にそれぞれデジタルデータを１水平走査期間単位で順次出力する水平走査部（１５）と、複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査部（１３）と、複数の画素回路に共通にトリガパルスを出力するトリガパルス発生回路（１２）とを備え、画素回路は、ウェル領域が形成された半導体基板上に形成されており、ゲート端子が前記行走査線に接続され、ドレイン端子が前記列データ線に接続され第１トランジスタ（Ｔ１）と、接地電圧と電源電圧（ＶＤＤ）との間で任意に設定される高位駆動電圧（Ｖ１）および低位駆動電圧（Ｖ２）が供給され、かつ前記接地電圧と前記電源電圧とがそれぞれウェル電位として前記ウェル領域に供給される複数のトランジスタで構成された第１インバータ（ＩＮＶ１）および第２インバータ（ＩＮＶ２）を備え、前記行走査線を介して前記垂直走査部から出力された行選択信号と、前記列データ線を介して前記水平走査部から出力されたデジタルデータの論理値とに応じて、前記高位駆動電圧または前記低位駆動電圧を選択的に保持する第１保持部（１６１）と、第１保持部に保持された高位駆動電圧または低位駆動電圧を選択的に保持する第２保持部（１６３）と、トリガパルスに応じて第１保持部に保持された高位駆動電圧または低位駆動電圧を第２保持部に転送制御する転送制御部（１６２）と、第２保持部に保持された高位駆動電圧または低位駆動電圧と共通電極に供給された電圧との電位差に応じて液晶を駆動する画素部（１６４）とを備え、前記第１インバータは、入力端子（ＩＮ１）が前記第２インバータの出力端子（ＯＵＴ２）と前記第１トランジスタのソース端子とに接続され、出力端子（ＯＵＴ１）が前記第２インバータの入力端子（ＩＮ２）と前記転送制御部とに接続され、前記第２インバータは、入力端子が前記第１インバータの出力端子と前記転送制御部とに接続され、出力端子が前記第１インバータの入力端子と前記第１トランジスタのソース端子とに接続されることを特徴とする液晶表示装置を提供する。

本発明は、複数本の列データ線（ｄ）と複数本の行走査線（ｇ）とが交差する複数の交差部のそれぞれに画素回路（１６）が配置され、１フレームの画像を表示すべき階調に応じて表示するため１フレーム期間より短時間である表示期間をもつ複数のサブフレームの組み合わせで画素回路を駆動して表示を行う表示部（１１）と、複数本の列データ線にそれぞれデジタルデータを１水平走査期間単位で順次出力する水平走査部（１５）と、複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査部（１３）とを備え、画素回路は、ウェル領域が形成された半導体基板上に形成されており、ゲート端子が前記行走査線に接続され、ドレイン端子が前記列データ線に接続され第１トランジスタ（Ｔ１）と、接地電圧と電源電圧（ＶＤＤ）との間で任意に設定される高位駆動電圧（Ｖ１）および低位駆動電圧（Ｖ２）が供給され、かつ前記接地電圧と前記電源電圧とがそれぞれウェル電位として前記ウェル領域に供給される複数のトランジスタで構成された第１インバータ（ＩＮＶ１）および第２インバータ（ＩＮＶ２）を備え、前記行走査線を介して前記垂直走査部から出力された行選択信号と、前記列データ線を介して前記水平走査部から出力されたデジタルデータの論理値とに応じて、前記高位駆動電圧または前記低位駆動電圧を選択的に保持する第１保持部（１６１）と、第１保持部に保持された高位駆動電圧または低位駆動電圧と共通電極に供給された電圧との電位差に応じて液晶を駆動する画素部（１６４）とを備え、前記第１インバータは、入力端子（ＩＮ１）が前記第２インバータの出力端子（ＯＵＴ２）と前記第１トランジスタのソース端子とに接続され、出力端子（ＯＵＴ１）が前記第２インバータの入力端子（ＩＮ２）と前記画素回路とに接続され、前記第２インバータは、入力端子が前記第１インバータの出力端子と前記画素回路とに接続され、出力端子が前記第１インバータの入力端子と前記第１トランジスタのソース端子とに接続されることを特徴とする液晶表示装置を提供する。

本発明は、上記液晶表示装置において、第１インバータの駆動力は、第２インバータの駆動力よりも大きいことが好ましい。

本発明は、上記液晶表示装置において、転送制御部は、トリガパルスに応じて導通制御される第１導電型の第２トランジスタ（Ｔ２）と第２導電型の第３トランジスタ（Ｔ３）とを備え、第２トランジスタと第３トランジスタとのソース端子が共通接続され、第２トランジスタと第３トランジスタとのドレイン端子が共通接続されることが好ましい。

本発明は、上記液晶表示装置において、第２保持部は、容量（Ｃ１）で構成されることが好ましい。

本発明の液晶表示装置によれば、接地電位と電源電圧との間の任意の電圧を画素回路の駆動電圧として画素回路に供給することができる。

本発明の第１実施形態に係る液晶表示装置の全体構成を示す図である。 第１実施形態の画素回路の一回路構成を示す図である。 第１実施形態の画素回路の積層構造の断面を示す模式図である。 本発明の第１実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートである。 液晶の印加電圧（ＲＭＳ電圧）とグレースケール値との関係を示す図である。 第１実施形態の画素回路の動作の流れを示す図である。 ＲＧＢ３原色のそれぞれの液晶の印加電圧（ＲＭＳ電圧）とグレースケール値との関係を示す図である。 本発明の第２実施形態の画素回路の一回路構成を示す図である。 本発明の第２実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートである。

以下、図面を用いて本発明を実施するための実施形態を説明する。

（第１実施形態）
図１を参照して、本発明の第１実施形態に係る液晶表示装置の構成を説明する。図１において、液晶表示装置は、表示部１１、タイミングジェネレータ１２、垂直シフトレジスタ１３、データラッチ回路１４ならびに水平ドライバ１５を備える。水平ドライバ１５は、水平シフトレジスタ１５１、ラッチ回路１５２、レベルシフタ／画素ドライバ１５３を備える。

表示部１１は、ｎ本の列データ線ｄ１〜ｄｎとｍ本の行走査線ｇ１〜ｇｍとの各交差部に行列状に配置された複数（ｎ×ｍ個）の画素回路１６を備える。

表示部１１は、表示する映像信号の各フレームを、１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成する。表示部１１は、それら複数のサブフレームを表示すべき階調に応じてデジタル信号であるサブフレームデータにより画素回路１６を駆動する。これにより、１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画像を表示する。

画素回路１６の詳細な構成については後述するが、表示部１１のすべての画素回路１６には、正転トリガ線ｔｒｉｇと反転トリガ線ｔｒｉｇｂが共通接続される。

正転トリガ線ｔｒｉｇは、一端がタイミングジェネレータ１２に接続され、正転トリガパルスＴＲＩを画素回路１６に転送する。反転トリガ線ｔｒｉｇｂは、一端がタイミングジェネレータ１２に接続され、反転トリガパルスＴＲＩＢを画素回路１６に転送する。正転トリガパルスＴＲＩと反転トリガパルスＴＲＩＢとは、常に逆論理値の関係にある。

表示部１１のすべての画素回路１６には、低位駆動電源線Ｖ０Ｌと高位駆動電源線Ｖ１Ｌとが共通接続される。低位駆動電源線ＶＬ０は、一端が液晶表示装置の外部に設けられた上位装置１７に接続され、上位装置１７から出力される低位駆動電圧Ｖ０を画素回路１６に供給する。高位駆動電源線ＶＬ１は、一端が上位装置１７に接続され、上位装置１７から出力される高位駆動電圧Ｖ１を画素回路１６に供給する。

なお、図１では列データ線はｎ本の列データ線ｄ1〜ｄnを示している。これに対して、正転データ用列データ線と反転データ用列データ線とを一組とする、全部でｎ組の列データ線を使用してもよい。この場合に、正転データ用列データ線が転送する正転データと、反転データ用列データ線が転送する反転データとは、常に逆論理値の関係（相補的な関係）にある１ビットのデータである。

また、図１では正転トリガ線ｔｒｉｇと反転トリガ線ｔｒｉｇｂとの２本のトリガ線を示しているが、１本のトリガ線を使用することもできる。

タイミングジェネレータ１２は、垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックＣＬＫを入力する。これらの諸信号は、上位装置１７から与えられる。

タイミングジェネレータ１２は、入力された諸信号に応じて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、スタートパルスＨＳＴ、クロック信号ＶＣＫ及びＨＣＫ、ラッチパルスＬＴを生成する。また、タイミングジェネレータ１２は、正転トリガパルスＴＲＩならびに反転トリガパルスＴＲＩＢを生成し、トリガパルス発生回路として機能する。

交流化信号ＦＲは、１サブフレームの前半部と後半部とで極性が反転する信号である。交流化信号ＦＲは、画素回路１６を構成する画素部の共通電極に、共通電極電圧Ｖcomとして供給される。

スタートパルスＶＳＴは、各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスＶＳＴによってサブフレームの切り替わりが制御される。スタートパルスＨＳＴは、サブフレームデータが水平シフトレジスタ１５１に入力する開始タイミングに出力されるパルス信号である。

クロック信号ＶＣＫは、垂直シフトレジスタ１３における１水平走査期間（１Ｈ）を規定するシフトクロックである。クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１３がシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１５１におけるシフトクロック信号であり、３２ビット幅でデータをシフトさせる信号である。

ラッチパルスＬＴは、水平シフトレジスタ１５１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。正転トリガパルスＴＲＩならびに反転トリガパルスＴＲＩＢは、画素回路１６に供給されるパルス信号である。

垂直シフトレジスタ１３は、行走査線ｇ１〜ｇｍに接続されている。垂直シフトレジスタ１３は、それぞれのサブフレームの最初に出力されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに応じて行走査線ｇ１〜ｇｍに順次転送する。これにより、垂直シフトレジスタ１３は、行走査線ｇ１〜ｇｍに対して行走査信号を１Ｈ（１水平走査期間）単位で順次排他的に供給し、行走査線ｇ1〜ｇmを１本ずつ順次１Ｈ単位で選択する。これにより、垂直シフトレジスタ１３は、複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査部として機能する。

データラッチ回路１４は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、基本クロックＣＬＫに応じてラッチする。データラッチ回路１４は、ラッチしたデータを基本クロックＣＬＫに同期して水平シフトレジスタ１５１へ出力する。

ここで、上記外部回路は、各サブフレーム単位の１ビットのサブフレームデータを生成する。外部回路は、同じサブフレームにおける３２画素分のサブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１４に供給する。

水平ドライバ１５は、列データ線ｄ１〜ｄｎに接続されている。水平ドライバ１５は、画素回路１６のそれぞれに対するサブフレーム単位の１ビットのサブフレームデータを、列データ線ｄ１〜ｄｎに順次、１水平走査期間単位で出力する。これにより、水平ドライバ１５は、複数本の列データ線ｄ１〜ｄｎにそれぞれデジタルデータを１水平走査期間単位で順次出力する水平走査部として機能する。

水平シフトレジスタ１５１は、スタートパルスＨＳＴによりシフトを開始し、データラッチ回路１４から供給される３２ビット幅のサブフレームデータをクロック信号ＨＣＫに同期してシフトする。水平シフトレジスタ１５１は、１行分のｎ個の画素回路１６のそれぞれに対応したｎビットのサブフレームデータを格納する。

ラッチ回路１５２は、ラッチパルスＬＴに応じて水平シフトレジスタ１５１に格納されたｎビットのサブフレームデータを一括してラッチする。

レベルシフタ／画素ドライバ１５３は、ラッチ回路１５２でラッチされたサブフレームデータの電圧を画素回路１６を動作させる電圧までシフトする。レベルシフタ／画素ドライバ１５３は、例えば１．２Ｖ程度のサブフレームデータの電圧を本装置の電源電圧となる例えば３．３Ｖ程度にまでシフトする。レベルシフタ／画素ドライバ１５３は、レベルシフトしたｎビットのサブフレームデータをそれぞれ対応するｎ本の列データ線ｄ１〜
ｄｎに並列に出力する。

水平ドライバ１５は、今回の１水平走査期間において、水平シフトレジスタ１５１に格納されたサブフレームデータをラッチ回路１５２にラッチした後、次回の１水平走査期間のサブフレームデータを水平シフトレジスタ１５１に取り込みシフトする。これにより、水平ドライバ１５は、１水平走査期間内において、今回のサブフレームデータを画素回路１６に出力する動作と、次回のサブフレームデータを取り込む動作とを並行して行う。

図２に示す画素回路１６を、行列状に配置された図１に示す複数の画素回路１６の代表としてその構成を説明する。

図２に示す画素回路１６は、列データ線ｄ１〜ｄｎのうちの任意の１本の列データ線ｄと、行走査線ｇ１〜ｇｍのうちの任意の１本の行走査線ｇとの交差部に配置された一画素回路とする。

画素回路１６は、第１保持部１６１、転送制御部１６２、第２保持部１６３ならびに画素部１６４を備える。

第１保持部１６１は、第１トランジスタＴ１と、第１インバータＩＮＶ１ならびに第２インバータＩＮＶ２を備える。

第１トランジスタＴ１は、ＭＯＳ型のＮチャネルのトランジスタで構成される。第１トランジスタＴ１は、ゲート端子が行走査線ｇに接続され、ドレイン端子が列データ線ｄに接続され、ソース端子が第１インバータＩＮＶ１の入力端子ＩＮ１ならびに第２インバータＩＮＶ２の出力端子ＯＵＴ２に接続される。第１トランジスタＴ１は、行走査線ｇを介してゲート端子に与えられる行走査信号に応じて導通制御され、列データ線ｄと第２インバータＩＮＶ２の出力端子ＯＵＴ２とを接続制御する。

第１インバータＩＮＶ１は、入力端子ＩＮ１が第２インバータＩＮＶ２の出力端子ＯＵＴ２ならびに第１トランジスタＴ１のソース端子に接続され、出力端子ＯＵＴ１が転送制御部１６２の入力側に接続される。

第２インバータＩＮＶ２は、入力端子ＩＮ２が第１インバータＩＮＶ１の出力端子ＯＵＴ１ならびに転送制御部１６２の入力側に接続される。第２インバータＩＮＶ２は、出力端子ＯＵＴ２が第１インバータＩＮＶ１の入力端子ＩＮ１ならびに第１トタンジスタＴ１のソース端子に接続される。

第１インバータＩＮＶ１と第２インバータＩＮＶ２とは、上記接続構成により自己保持型の記憶回路を構成する。

第１インバータＩＮＶ１は、トランジスタＴＰ１とトランジスタＴＮ１とを備える。トランジスタＴＰ１は、ＭＯＳ型のＰチャネルのトランジスタで構成される。トランジスタＴＮ１は、ＭＯＳ型のＮチャネルのトランジスタで構成される。トランジスタＴＰ１ならびにトランジスタＴＮ１は、相互のゲート端子が共通接続され、相互のドレイン端子が共通接続される。

第２インバータＩＮＶ２は、トランジスタＴＰ２とトランジスタＴＮ２とを備える。トランジスタＴＰ２は、ＭＯＳ型のＰチャネルのトランジスタで構成される。トランジスタＴＮ２は、ＭＯＳ型のＮチャネルのトランジスタで構成される。トランジスタＴＰ２ならびにトランジスタＴＮ２は、相互のゲート端子が共通接続され、相互のドレイン端子が共通接続される。

トランジスタＴＰ１ならびにＴＰ２は、本液晶表示装置で使用している高位電源電圧ＶＤＤが基板ならびに基板に形成されたウェル領域の電位として与えられる。トランジスタＴＰ１ならびにＴＰ２は、ソース端子が高位駆動電源線Ｖ１Ｌに接続され、高位駆動電圧Ｖ１が与えられる。

トランジスタＴＮ１ならびにＴＮ２は、本液晶表示装置で使用している低位電源電圧の接地電位が基板ならびに基板に形成されたウェル領域の電位として与えられる。トランジスタＴＮ１ならびにＴＮ２は、ソース端子が低位駆動電源線Ｖ０Ｌに接続され、低位駆動電圧Ｖ０が与えられる。

高位駆動電圧Ｖ１と低位駆動電圧Ｖ０とは、装置で使用している高位電源電圧をＶＤＤ、低位電源電圧を０Ｖとすると、次式（１）に示すように設定される。

ＶＤＤ≧Ｖ１＞Ｖ０≧０ …（１）
第１インバータＩＮＶ１と第２インバータＩＮＶ２とは、その駆動力が第２インバータＩＮＶ１よりも第１インバータＩＮＶ１のほうが大きく設定される。すなわち、トランジスタＴＰ１は、トランジスタＴＰ２よりも駆動力が大きなトランジスタで構成し、トランジスタＴＮ１は、トランジスタＴＮ２よりも駆動力が大きなトランジスタで構成する。

さらに、第１トランジスタＴ１は、トランジスタＴＮ２よりも駆動力が大きなトランジスタで構成する。第１トランジスタＴ１とトランジスタＴＮ２との駆動力に差を設けるのは、サブフレームデータの論理値に応じて第１保持部１６１に保持されたデータの書き換えを円滑かつ安定して行うためである。特に、第２インバータＩＮＶ２の出力端子ＯＵＴ２に保持されているＬ（ロー）レベル（低位駆動電圧Ｖ０）のデータを、Ｈ（ハイ）レベル（高位駆動電圧Ｖ１）のデータに書き換える場合である。

この場合に、列データ線ｄにＨレベル（高位電源電圧ＶＤＤ）が与えられて、第１トランジスタＴ１が非導通状態から導通状態になると、第２インバータＩＮＶ２の出力端子ＯＵＴ２の電圧ＶＯＵＴ２は上昇する。上昇する際の電圧ＶＯＵＴ２は、第１トランジスタＴ１を流れる電流とトランジスタＴＮ２を流れる電流との比で決まる。電圧ＶＯＵＴ２が上昇して（ＶＤＤ−Ｖｔｈ）の電圧に近づくにつれて第１トランジスタＴ１を流れる電流は少なくなる。ここで、Ｖｔhは第１トランジスタＴ１のしきい値である。

このような状態で、第１インバータＩＮＶ１を反転させてデータを書き換えるためには、電圧ＶＯＵＴ２を第１インバータＩＮＶ１を確実に反転させる電圧まで上昇させる必要がある。このためには、第１トランジスタＴ１を流れる電流は、トランジスタＴＮ２を流れる電流よりも大きくする必要がある。したがって、第１トランジスタＴ１は、トランジスタＴＮ２よりも駆動力が大きなトランジスタで構成される。

第１保持部１６１におけるサブフレームデータの書き込み保持動作について説明する。ここで、第１保持部１６１では、第１インバータＩＮＶ１の出力端子ＯＵＴ１にＨレベル（高位駆動電圧Ｖ１）が保持され、第２インバータＩＮＶ２の出力端子ＯＵＴ２にＬレベル（低位駆動電圧Ｖ０）が保持されているものとする。

列データ線ｄにＨレベル（高位電源電圧ＶＤＤ）のサブフレームデータが与えられて、第１トランジスタＴ１が非導通状態から導通状態になると、第２インバータＩＮＶ２の出力電圧が低位駆動電圧Ｖ０から上昇する。第２インバータＩＮＶ２の出力電圧が上昇するのにともなって、第１インバータＩＮＶ１は反転動作を開始し、第１インバータＩＮＶ１の出力電圧が徐々に低下する。これと並行して、第２インバータＩＮＶ２の反転動作も進行し、第２インバータＩＮＶ２の出力電圧は上昇を続ける。

第２インバータＩＮＶ２の出力電圧は、上記（ＶＤＤ−Ｖｔｈ）に達するまで上昇する。ここで、ＶＤＤを３．３Ｖ程度、Ｖｔｈを０．６Ｖ程度とすると、第２インバータＩＮＶ２の出力電圧は、２．７Ｖ程度まで上昇する。

第２インバータＩＮＶ２の出力電圧が（ＶＤＤ−Ｖｔｈ）に達した後、第１トランジスタＴ１が非導通状態に移行する。ここで、高位駆動電圧Ｖ１を２．８Ｖ程度とすると、第２インバータＩＮＶ２の出力電圧は、高位駆動電圧Ｖ１よりも低いので、高位駆動電圧Ｖ１まで上昇する。一方、第１インバータＩＮＶ１の出力電圧は、低位駆動電圧Ｖ０まで低下する。

これにより、第１保持部１６１では、第１インバータＩＮＶ１ならびに第２インバータＩＮＶ２の反転動作が完了して安定する。この結果、第１インバータＩＮＶ１の出力電圧はＨレベルからＬレベルに移行し、第２インバータＩＮＶ２の出力電圧はＬレベルからＨレベルに移行し、それぞれの出力が保持される。

次に、このような状態において、列データ線ｄにＬレベル（低位電源電圧の０Ｖ）のサブフレームデータが与えられて、第１トランジスタＴ１が非導通状態から導通状態になると、第２インバータＩＮＶ２の出力電圧は高位駆動電圧Ｖ１から低下する。第２インバータＩＮＶ２の出力電圧が低下するのにともなって、第１インバータＩＮＶ１は反転動作を開始し、第１インバータＩＮＶ１の出力電圧が徐々に上昇する。これと並行して、第２インバータＩＮＶ２の反転動作も進行し、第２インバータＩＮＶ２の出力電圧は低下を続ける。

このとき、低位駆動電圧Ｖ０を０．５Ｖとすると、第２インバータＩＮＶ２の出力電圧は、第１トランジスタＴ１、トランジスタＴＰ２ならびにトランジスタＴＮ２を流れる電流で決まり、低位駆動電圧Ｖ０と列データ線ｄの０Ｖとの間の電圧に達するまで低下する。

この後、第１トランジスタＴ１が非導通状態に移行すると、第２インバータＩＮＶ２の出力電圧は、低位駆動電圧Ｖ０よりも低いので、低位駆動電圧Ｖ０まで上昇する。一方、第１インバータＩＮＶ１の出力電圧は、高位駆動電圧Ｖ１まで上昇する。

これにより、第１保持部１６１では、第１インバータＩＮＶ１ならびに第２インバータＩＮＶ２の反転動作が完了して安定する。この結果、第１インバータＩＮＶ１の出力電圧はＬレベルからＨレベルに移行し、第２インバータＩＮＶ２の出力電圧はＨレベルからＬレベルに移行する。

このように、第１保持部１６１は、サブフレームデータの論理値に応じたデータを保持する。第１保持部１６１は、サブフレームデータと同レベルのデータを第２インバータＩＮＶ２の出力端子ＯＵＴ２に保持する。すなわち、第２インバータＩＮＶ２の出力端子ＯＵＴ２には、サブフレームデータがＨレベル（高位電源電圧ＶＤＤ）の場合には、Ｈレベル（高位駆動電圧Ｖ１）のデータが保持される。一方、第２インバータＩＮＶ２の出力端子ＯＵＴ２には、サブフレームデータがＬレベル（低位電源電圧の０Ｖ）の場合には、Ｌレベル（低位駆動電圧Ｖ０）のデータが保持される。

第１保持部１６１は、サブフレームデータと逆レベルのデータを第１インバータＩＮＶ１の出力端子ＯＵＴ１に保持する。すなわち、第１インバータＩＮＶ１の出力端子ＯＵＴ１には、サブフレームデータがＨレベル（高位電源電圧ＶＤＤ）の場合には、Ｌレベル（低位駆動電圧Ｖ０）のデータが保持される。一方、第１インバータＩＮＶ１の出力端子ＯＵＴ１には、サブフレームデータがＬレベル（低位電源電圧の０Ｖ）の場合には、Ｈレベル（高位駆動電圧Ｖ１）のデータが保持される。

第１保持部１６１は、第１インバータＩＮＶ１の出力端子ＯＵＴ１に保持されたサブフレームデータと逆レベルのデータを転送制御部１６２に出力する。すなわち、第１保持部１６１は、サブフレームデータがＨレベル（高位電源電圧ＶＤＤ）の場合には、Ｌレベル（低位駆動電圧Ｖ０）の保持データを転送制御部１６２に出力する。一方、第１保持部１６１は、サブフレームデータがＬレベル（低位電源電圧０Ｖ）の場合には、Ｈレベル（高位駆動電圧Ｖ１）の保持データを転送制御部１６２に出力する。

このように、第１保持部１６１では、サブフレームデータと同レベルならびに逆レベルの双方のレベルのデータが保持される。保持された双方のレベルのデータの内、サブフレームデータと逆レベルのデータが、第１保持部１６１から出力される。この点を考慮して、以下の説明においては、第１保持部１６１の保持データとした場合には、サブフレームデータと逆レベルのデータを意味することとする。

なお、この第１実施形態では、第１トランジスタＴ１は、Ｎチャネルのトランジスタで構成したが、Ｎチャネルのトランジスタに代えてＰチャネルのトランジスタで構成することができる。この場合に、行走査線ｇに与えられる行走査信号の論理は、Ｎチャネルのトランジスタの場合の逆となる。

転送制御部１６２は、第２トランジスタＴ２と第３トランジスタＴ３とを備える。第２トランジスタＴ２は、ＭＯＳ型のＰチャネルのトランジスタで構成され、第３トランジスタＴ３は、ＭＯＳ型のＮチャネルのトランジスタで構成される。第２トランジスタＴ２と第３トランジスタＴ３とは、相互のドレイン端子が共通接続され、相互のソース端子が共通接続される。この構成により、転送制御部１６２は、所謂トランスミッションゲートを構成する。

第２トランジスタＴ２は、そのゲート端子が反転トリガ線ｔｒｉｇｂに接続され、反転トリガパルスＴＲＩＢが与えられ、反転トリガパルスＴＲＩＢに応じて導通制御される。第３トランジスタＴ３は、そのゲート端子が正転トリガ線ｔｒｉｇに接続され、正転トリガパルスＴＲＩが与えられ、正転トリガパルスＴＲＩに応じて導通制御される。

第２トランジスタＴ２は、反転トリガパルスＴＲＩＢがＬレベルのときに導通状態となり、第３トランジスタＴ３は、正転トリガパルスＴＲＩがＨレベルのときに導通状態となる。これにより、転送制御部１６２は、第１保持部１６１における第１インバータＩＮＶ１の出力端子ＯＵＴ１に保持されたサブフレームデータと逆レベルのデータを第２保持部１６３に転送する。

転送制御部１６２は、第１保持部１６１に保持されたデータを電圧の低下を招くことなく低抵抗で確実に第２保持部１６３に転送することができる。すなわち、第２トランジスタＴ２は、低位電源電圧の０Ｖがゲート端子に与えられて導通状態となり、しきい値電圧Ｖｔｈが０．６Ｖ程度のＰチャネルのトランジスタで構成される。これにより、Ｈレベル（高位駆動電圧Ｖ１の２．８Ｖ）のデータは、第２トランジスタＴ２を介して電圧低下を招くことなく転送される。

一方、第３トランジスタＴ３は、高位電源電圧の３．３Ｖがゲート端子に与えられて導通状態となり、しきい値電圧Ｖｔｈが０．６Ｖ程度のＮチャネルのトランジスタで構成される。これにより、Ｌレベル（低位駆動電圧Ｖ０の０．５Ｖ）のデータは、第３トランジスタＴ３を介して電圧低下を招くことなく転送される。

第２保持部１６３は、容量Ｃ１で構成される。容量Ｃ１は、一端が転送制御部１６２の出力側に接続され、他端が接地電位に接続される。第２保持部１６３は、転送制御部１６２を介して第１保持部１６１から転送された保持データを容量Ｃ１の蓄積電荷として保持する。

ここで、第１保持部１６１に保持された保持データと第２保持部１６３で保持された保持データのレベルが異なる場合には、第２保持部１６３の保持データは、第1保持部１６１に保持された保持データに書き換わる。

第２保持部１６３の保持データが書き換わる場合には、保持データは容量Ｃ１の充電または放電によって書き換わる。容量Ｃ１の充放電は、第１インバータＩＮＶ１よって行われる。

容量Ｃ１の保持データを充電によってＬレベルからＨレベルに書き換える場合には、第１インバータＩＮＶ１の出力電圧はＨレベルとなる。このとき、第１インバータＩＮＶ１を構成するトランジスタＴＰ１は導通状態となる。これにより、高位駆動電圧Ｖ１が第１インバータＩＮＶ１から出力され、転送制御部１６２を介して容量Ｃ１に与えられ、容量Ｃ１が高位駆動電圧Ｖ１で充電される。

一方、容量Ｃ１の保持データを放電によってＨレベルからＬレベルに書き換える場合には、第１インバータＩＮＶ１の出力電圧はＬベルとなる。このとき、第１インバータＩＮＶ１を構成するトランジスタＴＮ１は導通状態となる。これにより、容量Ｃ１の高位駆動電圧Ｖ１に相当する蓄積電荷は、転送制御部１６２ならびにトランジスタＴＮ１を介して低位駆動電圧Ｖ０の電位まで放電される。

上述したように、第１インバータＩＮＶ１の駆動力は、第２インバータＩＮＶ２の駆動力よりも大きく設定されている。これにより、第２保持部１６３を構成する容量Ｃ１を高速に充放電駆動することが可能である。

転送制御部１６２を導通状態としたときに、第２保持部１６３と第１保持部１６１の第２インバータＩＮＶ２の入力端子ＩＮ２とは電気的に接続される。これにより、容量Ｃ１に蓄えられた電荷は第２インバータＩＮＶ２の入力端子ＩＮ２に影響を与える。

しかし、上述したように、第２インバータＩＮＶ２に対して第１インバータＩＮＶ１の駆動力を大きく設定している。これにより、容量Ｃ１に蓄えられた電荷による第２インバータＩＮＶ２の反転動作よりも第１インバータＩＮＶ１による容量Ｃ１の充放電が優先される。この結果、第２保持部１６３の保持データを書き換える際に、第１保持部１６１の保持データが書き換えられることはない。

画素部１６４は、サブフレーム毎に、第２保持部１６３に保持されたデータに応じて階調表示を行う。画素部１６４は、転送制御部１６２ならびに容量Ｃ１の一方端に接続された反射電極ＰＥと、反射電極ＰＥに離間して対向配置された共通電極ＣＥと、液晶ＬＣＭとを備える。液晶ＬＣＭは、反射電極ＰＥと共通電極ＣＥとの間に充填封止される。

なお、画素回路１６の上記構成において、第１保持部１６１の第１インバータＩＮＶ１と第２インバータＩＮＶ２とから構成される自己保持型の記憶回路に代えて、容量を用いる他形態の構成が考えられる。この構成を採用した場合に、第１保持部１６１の容量と第２保持部１６３の容量Ｃ１とを導通させると、双方の容量に蓄積された電荷の中和が発生する。このため、画素部１６４に供給される電圧において、低位駆動電圧Ｖ０と高位駆動電圧Ｖ１との振幅が得られなくなる。

これに対して、第１実施形態で採用した構成では、低位駆動電圧Ｖ０と高位駆動電圧Ｖ１との振幅で第１保持部１６１の保持データを第２保持部１６３に転送することができる。このため、低位駆動電圧Ｖ０と高位駆動電圧Ｖ１とで画素部１６４を駆動した場合に、上記他形態の構成に比べて液晶ＬＣＭに印加される電圧を高く設定することができる。この結果、第１実施形態で採用した構成では、液晶表示のダイナミックレンジを大きくすることができる。

また、上記と同様に第１保持部１６１の双方のインバータに代えて容量で構成し、かつ第２保持部１６３の容量Ｃ１に代えて第１保持部１６１で採用した自己保持型の記憶回路を用いる他形態の構成が考えられる。

この場合に、第１実施形態で採用した構成に比べて動作が不安定となる。すなわち、上記他形態の構成では、第１保持部１６１の容量に蓄積された電荷で第２保持部１６３の記憶回路の保持データを書き換える必要がある。

一般的に、容量の電荷保持能力よりも自己保持型の記憶回路のデータ保持能力のほうが高い。このため、第１保持部１６１の容量と第２保持部の記憶回路とを電気的に接続した際に、記憶回路の保持データによって容量の電荷が書き換えられるおそれがある。

一方、記憶回路の保持データによって容量の電荷が書き換えられないようにするためには、容量を大きくする必要がある。この結果、画素回路１６が大型化し、小型化の障害となる。

これに対して、第１実施形態の画素回路１６は、高位電源電圧ＶＤＤと低位電源電圧の接地電位との間で任意に設定できる高位駆動電圧Ｖ１と低位駆動電圧Ｖ０との振幅の駆動電圧を液晶ＬＣＭに印加することが可能となる。これにより、液晶の表示色に対して最適な印加電圧を供給することが可能となり、ダイナミックレンジを大きくすることができる。

また、第１実施形態の画素回路１６は、7個のトランジスタと１つの容量Ｃ１で構成することができる。さらに、以下に説明するように、第１保持部１６１、第２保持部１６３ならびに反射電極ＰＥを、素子の高さ方向に配置形成することが可能となる。この結果、
安定した動作を確保しつつ構成の小型化を図ることができる。

図２に示す画素回路１６は、例えば図３に示す５層のメタル配線（第１メタル配線層Ｍ１〜第５メタル配線層Ｍ５）構造を用いて構成される。

図３において、シリコン基板３１に形成されたＮウェル３２上に、拡散層３３が形成されている。この拡散層３３を共通化することでドレイン端子同士が接続された第１インバータＩＮＶ１のトランジスタＴＰ１と、転送制御部１６２の第２トランジスタＴ２とが形成される。Ｎウェル３２上には、第１インバータＩＮＶ１のトランジスタＴＰ１のソースとなる拡散層３４が形成されている。Ｎウェル３２上には、転送制御部１６２の第２トランジスタＴ２のソースとなる拡散層３５が形成されている。

シリコン基板３１に形成されたＰウェル３６上に、拡散層３７が形成されている。この拡散層３７を共通化することでドレイン端子同士が接続された第２インバータＩＮＶ２のトランジスタＴＮ２と、転送制御部１６２の第３トランジスタＴ３とが形成される。Ｐウェル３６上には、第２インバータＩＮＶ２のトランジスタＴＮ２のソースとなる拡散層３８が形成されている。Ｐウェル３６上には、転送制御部１６２の第３トランジスタＴ３のソースとなる拡散層３９が形成されている。

なお、図３には第１インバータＩＮＶ１を構成するトランジスタＴＮ１と第２インバータＩＮＶ２を構成するトランジスタＴＰ２とは図示されていない。

上記の各トランジスタＴＰ１、ＴＮ２、Ｔ２、Ｔ３の上方には、層間絶縁膜（図示せず）を介して第１メタル配線層Ｍ１〜第５メタル配線層Ｍ５が積層形成されている。

トランジスタＴＮ２のソースとなる拡散層３８は、コンタクト４０ａを介して第１メタル配線層Ｍ１の所定の配線部に接続されている。第３トランジスタＴ３のソースとなる拡散層３９は、コンタクト４０ｂを介して第１メタル配線層Ｍ１の所定の配線部に接続されている。

第２トランジスタＴ２のソースとなる拡散層３５は、コンタクト４０ｃを介して拡散層３９に接続された、第１メタル配線層Ｍ１の所定の配線部に接続されている。トランジスタＴＰ１のソースとなる拡散層３４は、コンタクト４０ｄを介して第１メタル配線層Ｍ１の所定の配線部に接続されている。拡散層３５，３９に接続された第１メタル配線層Ｍ１の所定の配線部は、スルーホール４１ａを介して第２メタル配線層Ｍ２の所定の配線部に接続されている。

この第２メタル配線層Ｍ２の所定の配線部は、スルーホール４１ｂ介して第３メタル配線層Ｍ３の所定の配線部に接続されている。第３メタル配線層Ｍ３の所定の配線部は、スルーホール４１ｃ介して第４メタル配線層Ｍ４の所定の配線部に接続されている。第４メタル配線層Ｍ４の所定の配線部は、スルーホール４１ｄ介して第５メタル配線層Ｍ５の所定の配線部に接続されている。

第５メタル配線層Ｍ５の所定の配線部は、反射電極ＰＥを構成している。これにより、第２トランジスタＴ２ならびに第３トランジスタＴ３は、それぞれのソースが第１メタル配線層Ｍ１〜第４メタル層配線Ｍ４の所定の配線部を介して第５メタル配線層Ｍ５の所定の配線部の反射電極ＰＥに接続される。

第１メタル配線層Ｍ１ならびに第２メタル配線層Ｍ２の所定の配線部は、第１保持部１６１ならびに転送制御部１６２における配線を形成する。

第３メタル配線層Ｍ３の所定の配線部上には、層間絶縁膜（図示せず）を介してＭＩＭ（Metal−Insulator−Metal）電極４２が形成されている。このＭＩＭ電極４２は、第３メタル配線層Ｍ３の所定の配線部、ならびにこの第３メタル配線層Ｍ３の所定の配線部との間の層間絶縁膜（図示せず）と共に容量Ｃ１を構成する。

ＭＩＭ電極４２は、スルーホール４１ｅを介して第４メタル配線層Ｍ４の所定の配線部に接続される。この第４メタル配線層Ｍ４の所定の配線部は、スルーホール４１ｄを介して反射電極ＰＥに接続される。ＭＩＭ電極４２とともに容量Ｃ１を構成する第３メタル配線層Ｍ３の所定の配線部は、スルーホール４１ｆを介して第２メタル配線層Ｍ２の所定の配線部に接続される。この第２メタル配線層Ｍ２の所定の配線部は、接地される。これにより、容量Ｃ１の一端は反射電極ＰＥに接続され、他端は接地される。

第３メタル配線層Ｍ３ならびに第４メタル配線層Ｍ４の所定の配線部は、第２保持部１６３における配線を形成している。ＭＩＭ電極４２により容量Ｃ１を構成することで、第３メタル配線層Ｍ３の所定の配線部を用いて容量Ｃ１を形成することができる。

反射電極ＰＥを構成する第５メタル配線層Ｍ５の所定の配線部上には、保護膜としてパッシベーション膜（ＰＳＶ）４３が形成されている。パッシベーション膜４３上には、液晶ＬＣＭを介して透明電極である共通電極ＣＥが離間対向配置されている。これにより、反射電極ＰＥと共通電極ＣＥとの間に液晶ＬＣＭが充填封止され、画素部１６４が構成される。

なお、容量Ｃ１は、上記した層間絶縁膜を介した配線間で容量を形成するＭＩＭ容量の他に、Diffusion容量やＰＩＰ（Poly−Insulator−Poly）容量などを用いることができる。Diffusion容量は、絶縁膜を介した基板とポリシリコンとの間で容量を形成するものである。ＰＩＰ容量は、絶縁膜を介したポリシリコン間で容量を形成するものである。

上記多層配線構造の画素回路１６に図示しない光源から光が照射されると、共通電極ＣＥならびに液晶ＬＣＭを透過して反射電極ＰＥに入射する。反射電極ＰＥに入射した光は、図３に示すように元の入射経路４４を逆進して共通電極ＣＥを通過して出射される。

上記多層配線構造を採用した画素回路１６では、最上層の第５メタル配線層Ｍ５の所定の配線部を反射電極ＰＥに割り当てている。これにより、第１保持部１６１、転送制御部１６２、第２保持部１６３ならびに反射電極ＰＥを高さ方向に配置することが可能となる。この結果、画素回路１６の平面方向の集積度を高めて、構成を小型化することができる。

例えば３μｍ以下のピッチの画素回路１６を、高位電源電圧を３．３Ｖ程度の高位駆動電圧Ｖ１とするトランジスタで構成することができる。この３μｍピッチ以下の画素回路１６では、対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現することができる。

次に、図４のタイミングチャートを参照して、第１実施形態におけるサブフレームデータの書き込み及び読み出し動作について説明する。

図１に示す液晶表示装置において、垂直シフトレジスタ１３からの行走査信号により行走査線ｇ１から行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択される。これにより、表示部１１を構成する複数の画素回路１６は、選択された行走査線に共通に接続された１行のｎ個の画素回路１６でサブフレームデータの書き込みが行われる。表示部１１を構成するすべての画素回路１６で書き込みが完了した後、正転トリガパルスＴＲＩ、反転トリガパルスＴＲＩＢに応じて全画素回路１６で一斉に読み出しが行われる。

図４（Ｘ）は、以下のタイミングチャートにおいて、低位電源電圧ＧＮＤ＝０Ｖ、高位電源電圧ＶＤＤ＝３．３Ｖ、低位駆動電圧Ｖ０＝０．５Ｖ、高位駆動電圧Ｖ１＝２．８Ｖとした場合を示す。

このような電位関係において、第１保持部１６１を除くトランジスタの高位電源電圧は３．３Ｖ、低位電源電圧は０Ｖとなり、サブフレームデータの信号振幅は３．３Ｖである。低位駆動電圧Ｖ０と高位駆動電圧Ｖ１の振幅（Ｖ０〜Ｖ１振幅）は２．３Ｖとなる。これにより、第１保持部１６１ならびに第２保持部１６３における保持データの振幅は２．３Ｖとなる。

図４（Ａ）は、水平ドライバ１５から列データ線ｄ１〜ｄｎに出力される１ビットのサブフレームデータの一画素回路１６の書き込み期間及び読み出し期間を模式的に示す。図４（Ａ）の右下がりの斜線が書き込み期間を示す。

なお、図４（Ａ）において、ビットＢ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢ０、Ｂ１、Ｂ２の正転のサブフレームデータとは論理が逆となる、反転のサブフレームデータであることを示す。また、正転のサブフレームデータのビットＢ０とビットＢ０ｂで１つのサブフレーム（第１サブフレーム）が構成される。第１サブフレームは、時刻Ｔ１〜Ｔ２の前半部がビットＢ０の読み出し期間となり、時刻Ｔ２〜Ｔ３の後半部がビットＢ０ｂの読み出し期間となる。第１サブフレームの前半部と後半部とは同一の時間に設定される。

時刻Ｔ３〜Ｔ７の期間も同様である。すなわち、正転のサブフレームデータのビットＢ１とビットＢ１ｂで１つのサブフレーム（第２サブフレーム）が構成される。第２サブフレームは、時刻Ｔ３〜Ｔ４の前半部がビットＢ１の読み出し期間となり、時刻Ｔ４〜Ｔ５の後半部がビットＢ１ｂの読み出し期間となる。第２サブフレームの前半部と後半部とは同一の時間に設定される。

正転のサブフレームデータのビットＢ２とビットＢ２ｂで１つのサブフレーム（第３サブフレーム）が構成される。第３サブフレームは、時刻Ｔ５〜Ｔ６の前半部がビットＢ２の読み出し期間となり、時刻Ｔ６〜Ｔ７の後半部がビットＢ２ｂの読み出し期間となる。第３サブフレームの前半部と後半部とは同一の時間に設定される。

図４では、第３サブフレームの期間（時刻Ｔ５〜Ｔ７）は、第２のサブフレームの期間（時刻Ｔ３〜Ｔ５）の２倍の長さに設定されている。また、第２サブフレームの期間（時刻Ｔ３〜Ｔ５）は、第２のサブフレームの期間（時刻Ｔ１〜Ｔ３）の２倍の長さに設定されている。なお、各第１〜第３サブフレームの期間は、上記の限りではなく、任意に設定することができる。

図４では、第１〜第３サブフレームの３つのサブフレームを記載したが、サブフレーム数は任意の個数に設定することができる。１つのサブフレームは、任意の個数に設定されたサブフレームを組み合わせて構成される。

図４（Ｂ）は、タイミングジェネレータ１２から正転トリガ線ｔｒｉｇに出力される正転トリガパルスＴＲＩ、反転トリガ線ｔｒｉｇｂに出力される反転トリガパルスＴＲＩＢの出力タイミングを示す。これらのトリガパルスは１サブフレーム毎に出力される。なお、反転トリガパルスＴＲＩＢは正転トリガパルスＴＲＩと常に逆論理となる。

まず、行走査信号により選択された１行の複数の画素回路１６では、列データ線ｄに出力される図４（Ａ）に示すビットＢ０の正転のサブフレームデータが第１トランジスタＴ１を介して第１保持部１６１に書き込まれる。

このとき、列データ線ｄ１〜ｄｎに出力される１ビットのサブフレームデータの信号振幅は３．３Ｖである。また、行走査信号の信号振幅も３．３Ｖである。これにより、Ｌレベル＝０Ｖ、Ｈレベル＝（３．３Ｖ−Ｖｔｈ）のサブフレームデータが第１保持部１６１に入力される。ここで、Ｖｔｈは、画素回路１６で使用しているトランジスタのしきい値電圧とし、例えば０．６Ｖ程度の値である。

例えば、Ｈレベルのサブフレームデータが列データ線ｄに出力された場合には、第２インバータＩＮＶ２の出力端子ＯＵＴ２の電圧ＶＯＵＴ２は、（３．３Ｖ−Ｖｔｈ）の２．７Ｖ程度となる。電圧ＶＯＵＴ２は、トランジスタＴＰ１のゲート電圧となり、トランジスタＴＰ１のゲート端子には２．７Ｖ程度の電圧しか印加されない。これにより、トランジスタＴＰ１は、完全に非導通状態とはならない。

一方、電圧ＶＯＵＴ２は、２．７Ｖ程度で低位駆動電圧Ｖ０に比べてかなり高いため、トランジスタＴＮ１は導通状態となる。これにより、トランジスタＴＰ１とトランジスタＴＮ１を流れる電流比で決まる０Ｖに近い低い電圧が、トランジスタＴＰ２ならびにトランジスタＴＮ２のゲート端子に印加される。このような状態では、第１インバータＩＮＶ１ならびに第２インバータＩＮＶ２で若干の貫通電流が流れるものの、データの自己保持機能は正常に作用する。

その後、第１トランジスタＴ１が非導通状態になると、電圧ＶＯＵＴ２は、高位駆動電圧Ｖ１の２．８Ｖにレベルシフトされ、第１インバータＩＮＶ１の出力端子ＯＵＴ１の電圧ＶＯＵＴ１は、低位駆動電圧Ｖ０の０．５Ｖにレベルシフトされる。これにより、第１保持部１６１では、０．５Ｖ〜２．８Ｖを振幅とする２．３Ｖ振幅で、サブフレームデータに応じたデータを保持する。

上述したと同様の動作が表示部１１を構成するすべての画素回路１６に対して行われ、第１保持部１６１にビットＢ０の正転のサブフレームデータに対応したデータの書き込みが行われる。このような書き込み動作は、図４に示す時刻Ｔ１以前に行われる。

その後、図４に示す時刻Ｔ１で、図４（Ｂ）に示すようにＨレベルの正転トリガパルスＴＲＩならびにＬレベルの反転トリガパルスＴＲＩＢが表示部１１を構成するすべての画素回路１６に同時に供給される。これにより、すべての転送制御部１６２が導通し、転送制御部１６２を介して第１保持部１６１に保持されたデータが第２保持部１６３に転送され、第２保持部１６３を構成する容量Ｃ１に保持される。容量Ｃ１に保持されたデータは、画素部１６４の反射電極ＰＥに印加される。

第２保持部１６３の容量Ｃ１は、アナログの電圧値を保持することができる。これにより、容量Ｃ１は、高位電源電圧と低位電源電圧との範囲内において任意に選択される高位駆動電圧Ｖ１と低位駆動電圧Ｖ０を保持することができる。

ここで、第２保持部１６３に保持されるデータは、前述したように第１保持部１６１の第１インバータＩＮＶ１の出力端子ＯＵＴ１に保持されたデータである。このデータのレベルは、列データ線ｄに出力されたサブフレームデータのレベルを反転したレベルである。すなわち、サブフレームデータがＬレベル（０Ｖ）の場合には、第２保持部１６３に保持されるデータは、Ｈレベル（２．８Ｖ）となる。一方、サブフレームデータがＨレベル（３．３Ｖ）の場合には、第２保持部１６３に保持されるデータは、Ｌレベル（０．５Ｖ）となる。

第２保持部１６３に保持されるデータの保持期間は、図４に示す時刻Ｔ１から図４（Ｂ）に示すように次に正転トリガパルスＴＲＩならびに反転トリガパルスＴＲＩＢが入力される時刻Ｔ２までの期間である。すなわち、第１サブフレームの前半部の期間である。

図４（Ｃ）は、反射電極ＰＥに印加されるデータのビットを模式的に示す。

ここで、サブフレームデータのビット値が０、すなわちＬレベルのときには反射電極ＰＥには高位駆動電圧Ｖ１の２．８Ｖが印加される。一方、ビット値が１、すなわちＨレベルのときには反射電極ＰＥには低位駆動電圧Ｖ０の０．５Ｖが印加される。

これに対して、共通電極ＣＥには、反射電極ＰＥに印加される電圧に対応して予め設定された共通電極電圧Ｖcom が印加される。共通電極電圧Ｖcom は、正転トリガパルスＴＲＩならびに反転トリガパルスＴＲＩＢが出力されると同時に規定の電圧値に切り替わる。

第１サブフレームの前半部の時刻Ｔ１〜Ｔ２では、共通電極電圧Ｖcom は、図４（Ｄ）に示す規定の電圧値となる。この規定の電圧値は、低位駆動電圧Ｖ０の０．５Ｖよりも液晶ＬＣＭのしきい値電圧Ｖttだけ低い電圧（０．５−Ｖｔｔ）に設定される。

これにより、液晶ＬＣＭの印加電圧は、時刻Ｔ１〜Ｔ２の期間では、正転のサブフレームデータのビット値が０のときは、２．３＋Ｖtt（＝２．８−（０．５−Ｖtt））となる。一方、正転のサブフレームデータのビット値が１のときは、Ｖtt（＝０．５−（０．５−Ｖtt））となる。したがって、液晶ＬＣＭの印加電圧の絶対値は、図４（Ｅ）に示すようになる。

図５は、液晶ＬＣＭの印加電圧（ＲＭＳ（root mean square value）電圧）と液晶ＬＣＭのグレースケール値との関係を示す。図５において、グレースケール値の特性曲線は、黒のグレースケール値が液晶ＬＣＭのしきい値電圧ＶttのＲＭＳ電圧に対応し、白のグレースケール値が液晶ＬＣＭの飽和電圧Ｖsat（＝２．３＋Ｖtt）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値は、液晶応答曲線の有効部分に一致させることが可能である。したがって、画素部１６４は、液晶ＬＣＭの印加電圧が（２．３＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。

図４に戻って、第１サブフレームの前半部の期間内において、図４（Ａ）にＢ０ｂで示すビットＢ０を反転したサブフレームデータを第１保持部１６１に書き込む動作が行われる。このビットＢ０ｂの反転のサブフレームデータの書き込み動作は、先のビットＢ０の正転のサブフレームデータの書き込み動作と同様にして行われる。

その後、図４に示す時刻Ｔ２で、図４（Ｂ）に示すようにＨレベルの正転トリガパルスＴＲＩならびにＬレベルの反転トリガパルスＴＲＩＢが表示部１１を構成するすべての画素回路１６に同時に供給される。これにより、すべての転送制御部１６２が導通し、転送制御部１６２を介して第１保持部１６１に保持されたデータが第２保持部１６３に転送され、第２保持部１６３を構成する容量Ｃ１に保持される。容量Ｃ１に保持されたデータは、画素部１６４の反射電極ＰＥに印加される。

第２保持部１６３に保持されるデータの保持期間は、図４に示す時刻Ｔ２から図４（Ｂ）に示すように次に正転トリガパルスＴＲＩならびに反転トリガパルスＴＲＩＢが入力される時刻Ｔ３までの期間である。すなわち、データの保持期間は、第１サブフレームの後半部の期間である。ここで、サブフレームデータのビット値が０、すなわちＬレベルのときには反射電極ＰＥには高位駆動電圧Ｖ１の２．８Ｖが印加される。一方、ビット値が１、すなわちＨレベルのときには反射電極ＰＥには低位駆動電圧Ｖ０の０．５Ｖが印加される。

一方、共通電極電圧Ｖcom は、第１サブフレームの後半部の時刻Ｔ２〜Ｔ３の期間では、図４（Ｄ）に示す規定の電圧値となる。この規定の電圧値は、高位駆動電圧Ｖ１の２．８ＶよりもＶttだけ高い電圧（２．８＋Ｖｔｔ）に設定される。

これにより、液晶ＬＣＭの印加電圧は、第１サブフレームの後半部の期間では、正転のサブフレームデータのビット値が０のときは、−Ｖtt（＝２．８−（２．８＋Ｖtt））となる。一方、正転のサブフレームデータのビット値が１のときは、−（２．３＋Ｖtt）（＝０．５−（２．８＋Ｖtt））となる。したがって、液晶ＬＣＭの印加電圧の絶対値は、図４（Ｅ）に示すようになる。

第１サブフレームの前半部の時刻Ｔ１〜Ｔ２の期間において、ビットＢ０の正転のサブフレームデータのビット値が０の場合には、液晶ＬＣＭの印加電圧は、（２．３＋Ｖtt）となる。この第１サブフレームの前半部に続く後半部の時刻Ｔ２〜Ｔ３においは、ビットＢ０ｂの反転のサブフレームデータは、ビットＢ０の正転のサブフレームデータとは論理値が逆の０となる。したがって、第１サブフレームの後半部の期間においては、液晶ＬＣＭの印加電圧は、−（２．３＋Ｖtt）となる。

これにより、第１サブフレームの前半部と後半部とは、液晶ＬＣＭに印加される電位の方向は逆となり、印加電圧の絶対値は同一となる。したがって、第１サブフレームの前半部と後半部では、図５のグレースケール値に示すように、画素回路１６は白を表示する。

一方、第１サブフレームの前半部の時刻Ｔ１〜Ｔ２の期間において、ビットＢ０の正転のサブフレームデータのビット値が１の場合には、液晶ＬＣＭの印加電圧は、＋Ｖtｔとなる。この第１サブフレームの前半部に続く後半部の時刻Ｔ２〜Ｔ３においは、ビットＢ０ｂの反転のサブフレームデータは、ビットＢ０の正転のサブフレームデータとは論理値が逆の０となる。したがって、第１サブフレームの後半部の期間においては、液晶ＬＣＭの印加電圧は、−Ｖtｔとなる。

これにより、第１サブフレームの前半部と後半部とは、液晶ＬＣＭに印加される電位の方向は逆となり、印加電圧の絶対値は同一となる。したがって、第１サブフレームの前半部と後半部では、図５のグレースケール値に示すように、画素回路１６は黒を表示する。

このように、サブフレームデータの値にかかわらず、第１サブフレームの前半部と後半部とでは、同じ階調で表示が行われる。また、第１サブフレームの前半部と後半部とでは、液晶ＬＣＭの印加電圧の電位方向が逆転することで、液晶ＬＣＭは交流流駆動される。これにより、液晶ＬＣＭの焼き付きを防止することができる。

上記第１サブフレームの後半部の時刻Ｔ２〜Ｔ３の期間内において、ビットＢ０ｂの反転のサブフレームデータの読み出しと並行して、ビットＢ１の正転のサブフレームデータの書き込み動作が行われる。この書き込み動作は、先のビットＢ０の正転のサブフレームデータの書き込み動作と同様にして行われる。

ビットＢ０の正転のサブフレームデータの書き込み動作が完了すると、第２サブフレームの前半部の時刻Ｔ３〜Ｔ４の期間において、ビットＢ１の正転のサブフレームデータの読み出し動作が行われる。この読み出し動作は、先のビットＢ０の正転のサブフレームデータの読み出し動作と同様にして行われる。また、この読み出し動作と並行して、ビットＢ１ｂの反転のサブフレームデータの書き込み動作が行われる。この書き込み動作は、先のビットＢ０ｂの反転のサブフレームデータの書き込み動作と同様にして行われる。

ビットＢ１ｂの反転のサブフレームデータの書き込み動作が完了すると、第２サブフレームの後半部の時刻Ｔ４〜Ｔ５の期間において、ビットＢ１ｂの反転のサブフレームデータの読み出し動作が行われる。この読み出し動作は、先のビットＢ０ｂの反転のサブフレームデータの読み出し動作と同様にして行われる。

したがって、第２サブフレームは、第１サブフレームと読み出し期間の長さが異なるだけで、液晶ＬＣＭの印加電圧は第１サブフレームと同様となる。これにより、第２サブフレームでは、第１サブフレームと同様にしてサブフレームデータに応じて表示が行われる。

上記第２サブフレームの後半部の時刻Ｔ４〜Ｔ５の期間内において、ビットＢ１ｂの反転のサブフレームデータの読み出しと並行して、ビットＢ２の正転のサブフレームデータの書き込み動作が行われる。この書き込み動作は、先のビットＢ０の正転のサブフレームデータの書き込み動作と同様にして行われる。

ビットＢ２の正転のサブフレームデータの書き込み動作が完了すると、第３サブフレームの前半部の時刻Ｔ５〜Ｔ６の期間において、ビットＢ２の正転のサブフレームデータの読み出し動作が行われる。この読み出し動作は、先のビットＢ０の正転のサブフレームデータの読み出し動作と同様にして行われる。また、この読み出し動作と並行して、ビットＢ２ｂの反転のサブフレームデータの書き込み動作が行われる。この書き込み動作は、先のビットＢ０ｂの反転のサブフレームデータの書き込み動作と同様にして行われる。

ビットＢ２ｂの反転のサブフレームデータの書き込み動作が完了すると、第２サブフレームの後半部の時刻Ｔ６〜Ｔ７の期間において、ビットＢ２ｂの反転のサブフレームデータの読み出し動作が行われる。この読み出し動作は、先のビットＢ０ｂの反転のサブフレームデータの読み出し動作と同様にして行われる。

したがって、第３サブフレームは、第１サブフレームと読み出し期間の長さが異なるだけで、液晶ＬＣＭの印加電圧は第１サブフレームと同様となる。これにより、第３サブフレームでは、第１サブフレーム、第２サブフレームと同様にしてサブフレームデータに応じて表示が行われる。

このように、第１実施形態の液晶表示装置では、複数のサブフレームで構成される１フレームの画像を、この画像を表示する際の階調に応じたサブフレームの組み合わせで表示することができる。

次に、図６を参照して、画素回路１６の動作の流れを説明する。

列データ線ｄにサブフレームデータが３．３Ｖ振幅（０Ｖ〜３．３Ｖ）で与えられているときに、行走査線ｇをＨレベルにして第１トランジスタＴ１を導通状態（オン）にする。これにより、第１保持部１６１に２．７Ｖ（３．３Ｖ−Ｖｔｈ）振幅（０Ｖ〜（３．３Ｖ−Ｖｔｈ））のサブフレームデータが入力される。

続いて、行走査線ｇをＬレベルにして第１トランジスタＴ１を非導通状態（オフ）にする。これにより、第１保持部１６１は、入力された２．７Ｖ振幅のサブフレームデータをレベルシフトする。この結果、第１保持部１６１は、２．３Ｖ（０．５Ｖ〜２．８Ｖ）振幅でサブフレームデータをラッチして保持する。

サブフレームデータを保持した後、正転トリガ線ｔｒｉｇをＨレベル、反転トリガ線ｔｒｉｇｂをＬレベルにし、転送制御部１６２を導通状態（オン）にする。これにより、転送制御部１６２を介して２．３Ｖ振幅における電圧Ｖ０（０．５Ｖ）のＬレベル、もしくは高位駆動電圧Ｖ１（２．８Ｖ）のＨレベルのデータが、第２保持部１６３に転送される。第２保持部１６３に転送されたデータは、画素部１６４の反射電極ＰＥに印加される。

この後、正転トリガ線ｔｒｉｇをＬレベル、反転トリガ線ｔｒｉｇｂをＨレベルにし、転送制御部１６２を非導通状態（オフ）にする。これにより、第２保持部１６３は、転送されたデータを保持する。第２保持部１６３は、保持したデータを画素部１６４の反射電極ＰＥに印加する。

なお、高位駆動電圧Ｖ１は、前述した（１）式で示す範囲で任意に設定する一方、低位駆動電圧Ｖ０を接地電位に設定することができる。この場合には、液晶ＬＣＭに印加される電圧の振幅は、（０Ｖ〜Ｖ１）の振幅となる。これにより、電源配線は、高位電源電圧ＶＤＤ、低位電源電圧（接地電位）、ならびに高位駆動電圧Ｖ１の３種類となる。

この結果、低位駆動電圧Ｖ０を接地電位以外の他の任意に設定した場合に比べて、電源配線を削減することが可能となる。これにより、画素回路１６の配置間隔を短縮して表示部１１を小型化することができる。また、表示部１１を小型化できることで、配線長を短縮することが可能となり、信号遅延を抑制することができる。一方、同面積で表示部１１を形成した場合には、形成される画素回路１６を増やすことが可能となり、高画素数化を図ることができる。

同様に、低位駆動電圧Ｖ０は、前述した（１）式で示す範囲で任意に設定する一方、高位駆動電圧Ｖ１を高位電源電圧ＶＤＤに設定することができる。この場合には、液晶ＬＣＭに印加される電圧の振幅は、（Ｖ０〜ＶＤＤ）の振幅となる。

これにより、電源配線は、高位電源電圧ＶＤＤ、低位電源電圧（接地電位）、ならびに低位駆動電圧Ｖ０の３種類となる。この結果、先の低位駆動電圧Ｖ０を接地電位に設定した場合と同様の効果を得ることができる。

図７を参照して、３原色（ＲＧＢ）の液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を説明する。図７に示すように、グレースケール値曲線は、黒のグレースケール値が液晶のしきい値電圧ＶttのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧のＲＭＳ電圧に対応するようにシフトされる。

ここで、液晶プロジェクターには、ＲＧＢの３原色に対応した３枚のパネルの液晶表示装置を使用する３板方式がある。この方式では、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の各色によって液晶の飽和電圧がそれぞれ異なっている。液晶の飽和電圧Ｖsat は、Ｒ用の液晶が一番高く、次にＧ用の液晶、一番低いのがＢ用の液晶となる。

図７に示す特性曲線において、Ｒ用の液晶ではＶsatＲ（＝２．８Ｖ＋Ｖtt）のＲＭＳ電圧に対応するようにシフトさせる。同様に、Ｇ用の液晶ではＶsat Ｇ（＝２．３Ｖ＋
Ｖtt）のＲＭＳ電圧に対応するようにシフトさせ、Ｂ用の液晶ではＶsat Ｂ（＝１．３Ｖ＋Ｖtt）のＲＭＳ電圧に対応するようにシフトさせる。これにより、グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。

したがって、Ｒ用の液晶表示装置では、液晶ＬＣＭの印加電圧が（２．８Ｖ＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。Ｇ用の液晶表示装置では、液晶ＬＣＭの印加電圧が（２．３Ｖ＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。Ｒ用の液晶表示装置では、液晶ＬＣＭの印加電圧が（１．３Ｖ＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。

これに対応して、各色の液晶表示装置の低位駆動電圧Ｖ０と高位駆動電圧Ｖ１を決定する。Ｒ用の液晶表示装置では、例えばＶ０＝０Ｖ、Ｖ１＝２．８Ｖ、Ｇ用の液晶表示装置では、例えばＶ０＝０．５Ｖ、Ｖ１＝２．８Ｖ、Ｂ用の液晶表示装置では、例えばＶ０＝０．７５Ｖ、Ｖ１＝２．７５Ｖなどに設定して使用することが可能である。

また、低位駆動電圧Ｖ０、高位駆動電圧Ｖ１は、アナログ電圧として任意に設定することが可能である。このため、組み立てられた液晶表示装置において、液晶のセルギャップばらつきなどを考慮し、低位駆動電圧Ｖ０、高位駆動電圧Ｖ１を表示画像に応じて設定することが可能となる。

以上説明したように、本第１実施形態によれば、接地電位と装置が使用している電源電圧との間で任意に設定される高位駆動電圧Ｖ１と低位駆動電圧Ｖ０とを画素回路１６に供給することができる。これにより、反射電極ＰＥには、接地電位ならびに電源電圧とは異なる別の高位駆動電圧Ｖ１ならびに低位駆動電圧Ｖ０を供給することが可能となる。この結果、液晶ＬＣＭには、発光表示に最適な駆動電圧を供給することができる。

第１保持部１６１は、第１トランジスタＴ１と２つの第１インバータＩＮＶ１、第２インバータＩＮＶ２で構成される。これにより、第１保持部１６１は、小型で簡単な構成で実現することができる。

第１保持部１６１を構成する第１インバータＩＮＶ１の駆動力は、第２インバータＩＮＶ２の駆動力よりも大きく設定される。これにより、第１保持部１６１に保持されたデータは、確実かつ安定して第２保持部１６３に転送されて保持することが可能となる。

転送制御部１６２は、第１導電型の第２トランジスタと第２導電型の第３トランジスタとで構成される。これにより、第１保持部１６１に保持されたデータは、電圧の低下を招くことなく確実に第２保持部１６３に転送されて保持することが可能となる。

第２保持部１６３は、容量で構成される。これにより、第２保持部１６３は、小型で簡単な構成で実現することができる。

上記第１実施形態の液晶表示装置は、３板式でカラー画像を表示する例えば投写型表示装置に適用することができる。その場合に、投写型表示装置は、Ｒ（赤色）用の液晶表示装置と、Ｇ（緑色）用の液晶表示装置と、Ｂ（青色）用の液晶表示装置とを備える。投写型表示装置は、各色に対応した液晶表示装置で表示された画像を光学的に合成してカラー表示を行う。

このように、上記第１実施形態の液晶表示装置を投写型表示装置に適用した場合には、各色に対応した液晶表示装置では、図７に示すようにそれぞれ異なった電圧の高位駆動電圧と低位駆動電圧を用いることができる。

すなわち、Ｒ用の液晶表示装置の画素回路１６には、高位駆動電圧（Ｖ１Ｒ）と低位駆動電圧（Ｖ０Ｒ）とが供給される。Ｇ用の液晶表示装置の画素回路１６には、高位駆動電圧（Ｖ１Ｇ）と低位駆動電圧（Ｖ０Ｇ）とが供給される。Ｂ用の液晶表示装置の画素回路１６には、高位駆動電圧（Ｖ１Ｂ）と低位駆動電圧（Ｖ０Ｂ）とが供給される。

それぞれの高位駆動電圧ならびに低位駆動電圧は、それぞれの発光波長の液晶を駆動するのに適した値が選択される。一般的には、ＲＧＢの順に高い駆動電圧が必要となる。このため、それぞれの高位駆動電圧の大小関係としては、例えばＶ１Ｒ＞Ｖ１Ｇ＞Ｖ１Ｂとなり、それぞれの低位駆動電圧の大小関係としては、例えばＶ０Ｒ＜Ｖ０Ｇ＜Ｖ０Ｂとなる。

この結果、Ｒ用、Ｇ用、Ｂ用の液晶表示装置のそれぞれの画素回路１６の液晶ＬＣＭには、それぞれの発光色の波長に応じた最適な駆動電圧を供給することができる。この結果、一律に接地電位と電源電圧とを供給していた従来の３板式カラー投写型表示装置に比べて、カラー表示のダイナミックレンジを向上することができる。

（第２実施形態）
図８を参照して、本発明の第２実施形態に係る液晶表示装置の構成を説明する。なお、図８において、図２と同様の構成には同様の符号を付してその説明は省略する。

この第２実施形態に係る液晶表示装置と先の第１実施形態に係る液晶表示装置との相違点は、先ず第１実施形態の画素回路１６から転送制御部１６２ならびに第２保持部１６３を削除して第２実施形態の画素回路１６を構成したことである。さらに、両者の相違点は、転送制御部１６２を削除したことで、正転トリガ線ｔｒｉｇならびに反転トリガ線ｔｒｉｇｂを削除したことである。すなわち、第２実施形態の画素回路１６は、第１実施形態で採用した第１保持部１６１の第１インバータＩＮＶ１の出力端子ＯＵＴ１と画素部１６４の反射電極をＰＥとを接続して構成される。

次に、図９のタイミングチャートを参照して、第２実施形態におけるサブフレームデータの書き込み及び読み出し動作について説明する。

第２実施形態の液晶表示装置において、垂直シフトレジスタ１３からの行走査信号により行走査線ｇ１から行走査線ｇｍに向って、行走査線が１本ずつ順次１Ｈ単位で選択される。これにより、表示部１１を構成する複数の画素回路１６は、選択された行走査線に共通に接続された１行のｎ個の画素回路１６でサブフレームデータの書き込みが行われる。

図９（Ｘ）は、以下のタイミングチャートにおいて、低位電源電圧ＧＮＤ＝０Ｖ、高位電源電圧ＶＤＤ＝３．３Ｖ、低位駆動電圧Ｖ０＝０．５Ｖ、高位駆動電圧Ｖ１＝２．８Ｖとした場合を示す。

このような電位関係において、第１保持部１６１を除くトランジスタの高位電源電圧は３．３Ｖ、低位電源電圧は０Ｖとなり、サブフレームデータの信号振幅は３．３Ｖである。低位駆動電圧Ｖ１と高位駆動電圧Ｖ１の振幅（Ｖ０〜Ｖ１振幅）は２．３Ｖとなる。これにより、第１保持部１６１における保持データの振幅は２．３Ｖとなる。

図９（Ａ）は、水平ドライバ１５から列データ線ｄ１〜ｄｎに出力される１ビットのサブフレームデータの一画素回路１６の書き込み期間及び読み出し期間を模式的に示す。図９（Ａ）の右下がりの斜線が書き込み期間を示す。

なお、図９（Ａ）において、ビットＢ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢＯ、Ｂ１、Ｂ２の正転のサブフレームデータとは論理が逆となる、反転のサブフレームデータであることを示す。また、正転のサブフレームデータのビットＢ０とビットＢ０ｂで１つのサブフレーム（第１サブフレーム）が構成される。第１サブフレームの前半部の時刻Ｔ１〜Ｔ２と後半部の時刻Ｔ２〜Ｔ３とは同一の時間に設定される。

時刻Ｔ３〜Ｔ７の期間も同様である。すなわち、正転のサブフレームデータのビットＢ１とビットＢ１ｂで１つのサブフレーム（第２サブフレーム）が構成される。第２サブフレームの前半部の時刻Ｔ３〜Ｔ４と後半部の時刻Ｔ４〜Ｔ５とは同一の時間に設定される。

正転のサブフレームデータのビットＢ２とビットＢ２ｂで１つのサブフレーム（第３サブフレーム）が構成される。第３サブフレームの前半部の時刻Ｔ５〜Ｔ６と後半部の時刻Ｔ６〜Ｔ７とは同一の時間に設定される。

図９では、第３サブフレームの期間（時刻Ｔ５〜Ｔ７）は、第２のサブフレームの期間（時刻Ｔ３〜Ｔ５）の２倍の長さに設定されている。また、第２サブフレームの期間（時刻Ｔ３〜Ｔ５）は、第２のサブフレームの期間（時刻Ｔ１〜Ｔ３）の２倍の長さに設定されている。各第１〜第３サブフレームの期間は、上記の限りではなく、任意に設定することができる。

図９では、第１〜第３サブフレームの３つのサブフレームを記載したが、サブフレーム数は任意の個数に設定することができる。１つのフレームは、任意の個数に設定されたサブフレームを組み合わせて構成される。

まず、行走査信号により選択された１行の複数の画素回路１６では、列データ線ｄに出力される図９（Ａ）に示すビットＢ０の正転のサブフレームデータが第１トランジスタＴ１を介して第１保持部１６１に書き込まれる。

このとき、列データ線ｄ１〜ｄｎに出力される１ビットのサブフレームデータの信号振幅は３．３Ｖである。また、行走査信号の信号振幅も３．３Ｖである。これにより、Ｌレベル＝０Ｖ、Ｈレベル＝（３．３Ｖ−Ｖｔｈ）のサブフレームデータが第１保持部１６１に入力される。ここで、Ｖｔｈは、画素回路１６で使用しているトランジスタのしきい値電圧とし、例えば０．６Ｖ程度の値である。

例えば、Ｈレベルのサブフレームデータが列データ線ｄに出力された場合には、第２インバータＩＮＶ２の出力端子ＯＵＴ２の電圧ＶＯＵＴ２は、（３．３Ｖ−Ｖｔｈ）の２．７Ｖ程度となる。電圧ＶＯＵＴ２は、トランジスタＴＰ１のゲート電圧となり、トランジスタＴＰ１のゲート端子には２．７Ｖ程度の電圧しか印加されない。これにより、トランジスタＴＰ１は、完全に非導通状態とはならない。

一方、電圧ＶＯＵＴ２は、２．７Ｖ程度で低位駆動電圧Ｖ０に比べてかなり高いため、トランジスタＴＮ１は導通状態となる。これにより、トランジスタＴＰ１とトランジスタＴＮ１を流れる電流比で決まる０Ｖに近い低い電圧が、トランジスタＴＰ２ならびにトランジスタＴＮ２のゲート端子に印加される。このような状態では、第１インバータＩＮＶ１ならびに第２インバータＩＮＶ２で若干の貫通電流が流れるものの、データの自己保持機能は正常に作用する。

その後、第１トランジスタＴ１が非導通状態になると、電圧ＶＯＵＴ２は、高位駆動電圧Ｖ１の２．８Ｖにレベルシフトされ、第１インバータＩＮＶ１の出力端子ＯＵＴ１の電圧ＶＯＵＴ１は、低位駆動電圧Ｖ０の０．５Ｖにレベルシフトされる。これにより、第１保持部１６１では、０．５Ｖ〜２．８Ｖを振幅とする２．３Ｖ振幅で、サブフレームデータに応じたデータを保持する。

このような書き込み動作と同時に、第１保持部１６１の第１インバータＩＮＶ１の出力端子ＯＵＴ１に保持されたデータは、画素部１６４に読み出され、書き込みが行われた第１保持部１６１に接続された画素部１６４の反射電極ＰＥに印加される。

第１保持部１６１の第１インバータＩＮＶ１の出力端子ＯＵＴ１に保持されたデータのレベルは、列データ線ｄに出力されたサブフレームデータのレベルを反転したレベルとなる。すなわち、サブフレームデータがＬレベル（０Ｖ）の場合には、出力端子ＯＵＴ１に保持されるデータはＨレベル（２．８Ｖ）となる。一方、サブフレームデータがＨレベル（３．３Ｖ）の場合には、出力端子ＯＵＴ１に保持されるデータは、Ｌレベル（０．５Ｖ）となる。

上述したと同様の書き込み動作ならびに読み出し動作は、表示部１１を構成するすべての画素回路１６に対して行われる。これにより、第１保持部１６１にビットＢ０の正転のサブフレームデータに対応したデータの書き込みが行われ、これと並行して書き込まれたデータは画素部１６４の反射電極ＰＥに印加される。第１サブフレームにおけるこのような動作は、図９に示す時刻Ｔ１以前に行われる。

ここで、サブフレームデータのビット値が０、すなわちＬレベルのときには反射電極ＰＥには高位駆動電圧Ｖ１の２．８Ｖが印加される。一方、ビット値が１、すなわちＨレベルのときには反射電極ＰＥには低位駆動電圧Ｖ０の０．５Ｖが印加される。

これに対して、共通電極ＣＥには、反射電極ＰＥに印加される電圧に対応して予め設定された共通電極電圧Ｖcom が印加される。共通電極電圧Ｖcom は、サブフレームデータの書き込みが表示部１１のすべての画素回路１６で完了した後に、規定の電圧値に切り替わる。

第１サブフレームの前半部の時刻Ｔ１〜Ｔ２では、共通電極電圧Ｖcom は、図９（Ｂ）に示す規定の電圧値となる。この規定の電圧値は、低位駆動電圧Ｖ０の０．５Ｖよりも液晶ＬＣＭのしきい値電圧Ｖttだけ低い電圧（０．５−Ｖｔｔ）に設定される。

これにより、液晶ＬＣＭの印加電圧は、時刻Ｔ１〜Ｔ２の期間では、正転のサブフレームデータのビット値が０のときは、２．３＋Ｖtt（＝２．８−（０．５−Ｖtt））となる。一方、正転のサブフレームデータのビット値が１のときは、Ｖtt（＝０．５−（０．５−Ｖtt））となる。したがって、液晶ＬＣＭの印加電圧の絶対値は、図９（Ｃ）に示すようになる。

第１サブフレームの前半部では、図９（Ａ）にＢ０ｂで示すビットＢ０を反転したサブフレームデータを第１保持部１６１に書き込む動作が行われる。すなわち、ビットＢ０の正転のサブフレームデータが表示部１１のすべての画素回路１６に書き込まれた所定時間後に、ビットＢ０ｂの反転のサブフレームデータの書き込み動作が行われる。このビットＢ０ｂの反転のサブフレームデータの書き込み動作は、先のビットＢ０の正転のサブフレームデータの書き込み動作と同様にして行われる。

共通電極電圧Ｖcom は、Ｂ０ｂの反転のサブフレームデータの書き込み動作が表示部１１のすべての画素回路１６で完了して、第１サブフレームの後半部の時刻Ｔ２〜Ｔ３の期間では、図９（Ｂ）に示す規定の電圧値となる。この規定の電圧値は、高位駆動電圧Ｖ１の２．８ＶよりもＶttだけ高い電圧（２．８＋Ｖｔｔ）に設定される。

これにより、液晶ＬＣＭの印加電圧は、第１サブフレームの後半部の期間では、正転のサブフレームデータのビット値が０のときは、−Ｖtt（＝２．８−（２．８＋Ｖtt））となる。一方、正転のサブフレームデータのビット値が１のときは、−（２．３＋Ｖtt）（＝０．５−（２．８＋Ｖtt））となる。したがって、液晶ＬＣＭの印加電圧の絶対値は、図９（Ｃ）に示すようになる。すなわち、液晶ＬＣＭの印加電圧の絶対値は、正転のサブフレームデータのビット値が０のときはＶttとなり、正転のサブフレームデータのビット値が１のときは（２．３＋Ｖtt）となる。

第１サブフレームの前半部の時刻Ｔ１〜Ｔ２の期間において、ビットＢ０の正転のサブフレームデータのビット値が０の場合には、液晶ＬＣＭの印加電圧は、（２．３＋Ｖtt）となる。この第１サブフレームの前半部に続く後半部の時刻Ｔ２〜Ｔ３においは、ビットＢ０ｂの反転のサブフレームデータは、ビットＢ０の正転のサブフレームデータとは論理値が逆の０となる。したがって、第１サブフレームの後半部の期間においては、液晶ＬＣＭの印加電圧は、−（２．３＋Ｖtt）となる。

これにより、第１サブフレームの前半部と後半部とは、液晶ＬＣＭに印加される電位の方向は逆となり、印加電圧の絶対値は同一となる。したがって、第１サブフレームの前半部と後半部では、図５のグレースケール値に示すように、画素回路１６は白を表示する。

一方、第１サブフレームの前半部の時刻Ｔ１〜Ｔ２の期間において、ビットＢ０の正転のサブフレームデータのビット値が１の場合には、液晶ＬＣＭの印加電圧は、＋Ｖtｔとなる。この第１サブフレームの前半部に続く後半部の時刻Ｔ２〜Ｔ３においは、ビットＢ０ｂの反転のサブフレームデータは、ビットＢ０の正転のサブフレームデータとは論理値が逆の０となる。したがって、第１サブフレームの後半部の期間においては、液晶ＬＣＭの印加電圧は、−Ｖtｔとなる。

これにより、第１サブフレームの前半部と後半部とは、液晶ＬＣＭに印加される電位の方向は逆となり、印加電圧の絶対値は同一となる。したがって、第１サブフレームの前半部と後半部では、図５のグレースケール値に示すように、画素回路１６は黒を表示する。

このように、サブフレームデータの値にかかわらず、第１サブフレームの前半部と後半部とでは、同じ階調で表示が行われる。また、第１サブフレームの前半部と後半部とでは、液晶ＬＣＭの印加電圧の電位方向が逆転することで、液晶ＬＣＭは交流流駆動される。これにより、液晶ＬＣＭの焼き付きを防止することができる。

第１サブフレームの後半部では、図９（Ａ）にＢ１で示すビットＢ１の正転のサブフレームデータを第１保持部１６１に書き込む動作が行われる。すなわち、ビットＢ０ｂの反転のサブフレームデータが表示部１１のすべての画素回路１６に書き込まれた所定時間後に、ビットＢ１の正転のサブフレームデータの書き込み動作が行われる。このビットＢ１の正転のサブフレームデータの書き込み動作は、先のビットＢ０の正転のサブフレームデータの書き込み動作と同様にして行われる。

共通電極電圧Ｖcom は、ビットＢ１の正転のサブフレームデータの書き込み動作が表示部１１のすべての画素回路１６で完了して、第２サブフレームの前半部の時刻Ｔ３〜Ｔ４の期間では、先の第１サブフレームの前半部と同様の電圧値に移行する。

第２サブフレームの前半部では、図９（Ａ）にＢ１ｂで示すビットＢ１ｂの反転のサブフレームデータを第１保持部１６１に書き込む動作が行われる。すなわち、ビットＢ１の正転のサブフレームデータが表示部１１のすべての画素回路１６に書き込まれた所定時間後に、ビットＢ１ｂの反転のサブフレームデータの書き込み動作が行われる。このビットＢ１ｂの反転のサブフレームデータの書き込み動作は、先のビットＢ０ｂの反転のサブフレームデータの書き込み動作と同様にして行われる。

共通電極電圧Ｖcom は、ビットＢ１ｂの反転のサブフレームデータの書き込み動作が表示部１１のすべての画素回路１６で完了して、第２サブフレームの後半部の時刻Ｔ４〜Ｔ５の期間では、先の第１サブフレームの後半部と同様の電圧値に移行する。

したがって、第２サブフレームは、第１サブフレームと書き込みならびに読み出し期間の長さが異なるだけで、液晶ＬＣＭの印加電圧の方向ならびに絶対値は、第１サブフレームと同様となる。これにより、第２サブフレームでは、第１サブフレームと同様にしてビットＢ１，Ｂ１ｂのサブフレームデータに応じて表示が行われる。

第２サブフレームの後半部では、図９（Ａ）にＢ２で示すビットＢ２の正転のサブフレームデータを第１保持部１６１に書き込む動作が行われる。すなわち、ビットＢ１ｂの反転のサブフレームデータが表示部１１のすべての画素回路１６に書き込まれた所定時間後に、ビットＢ２の正転のサブフレームデータの書き込み動作が行われる。このビットＢ２の正転のサブフレームデータの書き込み動作は、先のビットＢ０の正転のサブフレームデータの書き込み動作と同様にして行われる。

共通電極電圧Ｖcom は、ビットＢ２の正転のサブフレームデータの書き込み動作が表示部１１のすべての画素回路１６で完了して、第３サブフレームの前半部の時刻Ｔ５〜Ｔ６の期間では、先の第１サブフレームの前半部と同様の電圧値に移行する。

第３サブフレームの前半部では、図９（Ａ）にＢ２ｂで示すビットＢ２ｂの反転のサブフレームデータを第１保持部１６１に書き込む動作が行われる。すなわち、ビットＢ２の正転のサブフレームデータが表示部１１のすべての画素回路１６に書き込まれた所定時間後に、ビットＢ２ｂの反転のサブフレームデータの書き込み動作が行われる。このビットＢ２ｂの反転のサブフレームデータの書き込み動作は、先のビットＢ０ｂの反転のサブフレームデータの書き込み動作と同様にして行われる。

共通電極電圧Ｖcom は、ビットＢ２ｂの反転のサブフレームデータの書き込み動作が表示部１１のすべての画素回路１６で完了して、第３サブフレームの後半部の時刻Ｔ６〜Ｔ７の期間では、先の第１サブフレームの後半部と同様の電圧値に移行する。

したがって、第３サブフレームは、第１サブフレームと書き込みならびに読み出し期間の長さが異なるだけで、液晶ＬＣＭの印加電圧の方向ならびに絶対値は、第１サブフレームと同様となる。これにより、第３サブフレームでは、第１サブフレーム、第２サブフレームと同様にしてビットＢ２，Ｂ２ｂのサブフレームデータに応じて表示が行われる。

このように、第２実施形態の液晶表示装置では、複数のサブフレームで構成される１フレームの画像を、この画像を表示する際の階調に応じたサブフレームの組み合わせで表示することができる。

以上説明したように、この第２実施形態によれば、先の第１実施形態と同様の効果を得ることができる。

また、第２実施形態で採用した画素回路１６は、第１保持部１６１と画素部１６４とで構成される。これにより、画素回路１６は、小型で簡単な構成で実現することができる。

第２実施形態で採用した画素回路１６では、サブフレームデータが第１保持部１６１に書き込まれて保持される動作と、保持されたサブフレームデータに対応したデータが読み出されて液晶ＬＣＭに印加される動作とが同時に行われる。また、表示部１１では、行走査線ｇ１に接続された画素回路１６から走査線ｇｍに接続された画素回路１６に向かって順次書き込み動作が行われる。

これに対して、液晶ＬＣＭの共通電極ＣＥに印加される共通電極電圧Ｖcom は、表示部１１のすべての画素回路１６の書き込み動作が完了した後に与えられる。すなわち、共通電極電圧Ｖcom は、表示部１１のすべての画素回路１６に対して一括してサブフレームデータに対応した規定の電圧が与えられる。また、共通電極電圧Ｖcom は、サブフレームの前半部と後半部とで異なる電圧値となる。

このため、少なくともサブフレームの前半部でサブフレームの後半部に対応したサブフレームデータを書き込んでいる途中では、書き込んでいるサブフレームデータに対応していない共通電極電圧Ｖcom が与えられている。すなわち、書き込んでいるサブフレームデータのレベルと共通電極電圧Ｖcom とが一致していない。この結果、サブフレームデータを書き込んでいる間の共通電極電圧Ｖcom の印加タイミングはずれることになる。

しかしながら、すべての画素回路１６にサブフレームデータを書き込む時間が、１つのサブフレームの時間に比べて短い場合には、共通電極電圧Ｖcom の印加タイミングのずれによる液晶の焼き付きは無視できる。例えば、表示部１１を構成する画素回路１６の数が少ない場合には、サブフレームデータの書き込み時間がサブフレームの時間に比べて短くなる。したがって、第２実施形態の装置は、画素回路１６の数（画素数）が少ない液晶表示装置に適用することができる。

１１…表示部
１２…タイミングジェネレータ
１３…垂直シフトレジスタ
１４…データラッチ回路
１５…水平ドライバ
１６…画素回路
１７…上位装置
３１…シリコン基板
３２…Ｎウェル
３３〜３５，３７〜３９…拡散層
３６…Ｐウェル
４０ａ〜４０ｄ…コンタクト
４１ａ〜４１ｆ…スルーホール
４２…ＭＩＭ電極
４３…パッシベーション膜
１５１…水平シフトレジスタ
１５２…ラッチ回路
１５３…レベルシフタ／画素ドライバ
１６１…第１保持部
１６２…転送制御部
１６３…第２保持部
１６４…画素部
Ｃ１…容量
ＣＥ…共通電極
ＬＣＭ…液晶
Ｍ１…第１メタル配線層
Ｍ２…第２メタル配線層
Ｍ３…第３メタル配線層
Ｍ４…第４メタル配線層
Ｍ５…第５メタル配線層
ＰＥ…反射電極
Ｔ１…第１トランジスタ
Ｔ２…第２トタンジスタ
Ｔ３…第３トタンジスタ
ｄ１〜ｄｎ…列データ線
ｇ１〜ｇｍ…行走査線
ｔｒｉｇ…正転トリガ線
ｔｒｉｇｂ…反転トリガ線

Claims (5)

1. 複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに画素回路が配置され、１フレームの画像を表示すべき階調に応じて表示するため１フレーム期間より短時間である表示期間をもつ複数のサブフレームの組み合わせで前記画素回路を駆動して表示を行う表示部と、
   前記複数本の列データ線に前記１フレームの画像に応じたデータを１水平走査期間単位で順次出力する水平走査部と、
   前記複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査部と、
   前記複数の画素回路に共通にトリガパルスを出力するトリガパルス発生回路とを備え、
   前記画素回路は、ウェル領域が形成された半導体基板上に形成されており、
   ゲート端子が前記行走査線に接続され、ドレイン端子が前記列データ線に接続された第１トランジスタと、接地電圧と電源電圧との間で任意に設定される高位駆動電圧および低位駆動電圧が供給され、かつ前記接地電圧と前記電源電圧とがそれぞれウェル電位として前記ウェル領域に供給される複数のトランジスタで構成された第１インバータおよび第２インバータを備え、前記行走査線を介して前記垂直走査部から出力された行選択信号と、前記列データ線を介して前記水平走査部から出力されたデジタルデータの論理値とに応じて、前記高位駆動電圧または前記低位駆動電圧を選択的に保持する第１保持部と、
   前記第１保持部に保持された高位駆動電圧または低位駆動電圧を選択的に保持する第２保持部と、
   前記トリガパルスに応じて前記第１保持部に保持された高位駆動電圧または低位駆動電圧を前記第２保持部に転送制御する転送制御部と、
   前記第２保持部に保持された高位駆動電圧または低位駆動電圧と共通電極に供給された電圧との電位差に応じて液晶を駆動する画素部とを備え、
   前記第１インバータは、入力端子が前記第２インバータの出力端子と前記第１トランジスタのソース端子とに接続され、出力端子が前記第２インバータの入力端子と前記転送制御部とに接続され、
   前記第２インバータは、入力端子が前記第１インバータの出力端子と前記転送制御部とに接続され、出力端子が前記第１インバータの入力端子と前記第１トランジスタのソース端子とに接続される
   ことを特徴とする液晶表示装置。
2. 複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに画素回路が配置され、１フレームの画像を表示すべき階調に応じて表示するため１フレーム期間より短時間である表示期間をもつ複数のサブフレームの組み合わせで前記画素回路を駆動して表示を行う表示部と、
   前記複数本の列データ線に前記１フレームの画像に応じたデータを１水平走査期間単位で順次出力する水平走査部と、
   前記複数本の行走査線を１水平走査期間単位で１本ずつ順次選択する行選択信号を出力する垂直走査部とを備え、
   前記画素回路は、ウェル領域が形成された半導体基板上に形成されており、
   ゲート端子が前記行走査線に接続され、ドレイン端子が前記列データ線に接続された第１トランジスタと、接地電圧と電源電圧との間で任意に設定される高位駆動電圧および低位駆動電圧が供給され、かつ前記接地電圧と前記電源電圧とがそれぞれウェル電位として前記ウェル領域に供給される複数のトランジスタで構成された第１インバータおよび第２インバータを備え、前記行走査線を介して前記垂直走査部から出力された行選択信号と、前記列データ線を介して前記水平走査部から出力されたデジタルデータの論理値とに応じて、前記高位駆動電圧または前記低位駆動電圧を選択的に保持する第１保持部と、
   前記第１保持部に保持された高位駆動電圧または低位駆動電圧と共通電極に供給された電圧との電位差に応じて液晶を駆動する画素部とを備え、
   前記第１インバータは、入力端子が前記第２インバータの出力端子と前記第１トランジスタのソース端子とに接続され、出力端子が前記第２インバータの入力端子と前記画素回路とに接続され、
   前記第２インバータは、入力端子が前記第１インバータの出力端子と前記画素回路とに接続され、出力端子が前記第１インバータの入力端子と前記第１トランジスタのソース端子とに接続される
   ことを特徴とする液晶表示装置。
3. 前記転送制御部は、
   前記トリガパルスに応じて導通制御される第１導電型の第２トランジスタと第２導電型の第３トランジスタとを備え、前記第２トランジスタと前記第３トランジスタとのソース端子が共通接続され、前記第２トランジスタと前記第３トランジスタとのドレイン端子が共通接続される
   ことを特徴とする請求項１に記載の液晶表示装置。
4. 前記第２保持部は、容量で構成される
   ことを特徴とする請求項１または３に記載の液晶表示装置。
5. 前記第１インバータの駆動力は、前記第２インバータの駆動力よりも大きい
   ことを特徴とする請求項１〜４のいずれか１項に記載の液晶表示装置。

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