JP6252561B2 - 電気回路 - Google Patents

Description

本発明は、並列に接続された複数のスイッチング素子を含む電気回路に関する。

複数のＩＧＢＴを並列に接続した電気回路において、ＩＧＢＴのゲート−エミッタ間のキャパシタンスと配線のインダクタンスによって複数のＩＧＢＴに共振が発生する問題がある。そこで、複数のＩＧＢＴのゲートに共振抑制用抵抗を設けて共振を防止する技術が開示されている（特許文献１）。

また、並列接続された複数のスイッチング素子を同期して駆動する電気回路において、閾値電圧の差異に基づいて各スイッチング素子のオン／オフのタイミングを相対的に調整する技術が開示されている（特許文献２）。

特開２０１４−１５０６９６号公報 特開２００９−２２５５３１号公報

ところで、共振抑制用抵抗を設けたり、スイッチング素子自体の閾値電圧の差異に基づいてオン／オフのタイミングを調整したりしたとしても、並列接続されているスイッチング素子のエミッタ配線（ソース配線）のインダクタンスに差がある場合には電気回路に発振が生ずるおそれがある。

本発明の一つの態様は、並列接続された複数のスイッチング素子と、前記複数のスイッチング素子の各ゲートを互いに接続した接続点に制御電圧を印加する素子と、前記接続点を接地する素子と、を含む駆動回路と、を備えた電気回路において、前記複数のスイッチング素子をオンする際に、前記複数のスイッチング素子の１つをオン状態とすると共に前記複数のスイッチング素子の残りをオフ状態に維持する待機期間を設け、前記待機期間の後に前記残りのスイッチング素子をオン状態とする制御回路を備えることを特徴とする電気回路である。

ここで、前記制御回路は、前記１つのスイッチング素子の制御電圧がミラー電圧を超えるまで前記待機期間を継続してもよい。

また、前記１つのスイッチング素子のゲートは、第１オフスイッチング素子を介して接地され、前記残りのスイッチング素子のゲートは、第２オフスイッチング素子を介して接地され、前記制御回路は、前記待機期間において、前記第１オフスイッチング素子をオフ状態とすることによって前記１つのスイッチング素子をオン状態とすると共に前記第２オフスイッチング素子をオン状態とすることによって前記残りのスイッチング素子をオフ状態に維持し、前記待機期間の後に、前記第２オフスイッチング素子をオフ状態とすることによって前記残りのスイッチング素子をオン状態としてもよい。

また、前記複数のスイッチング素子の温度を測定する温度検出手段を備え、前記制御回路は、前記温度検出手段によって測定された前記複数のスイッチング素子の温度を受けて、前記残りのスイッチング素子の少なくとも１つの温度よりも低い温度のスイッチング素子を前記１つのスイッチング素子としてもよい。

本発明の別の態様は、並列接続された複数のスイッチング素子と、前記複数のスイッチング素子の各ゲートを互いに接続した接続点に制御電圧を印加する素子と、前記接続点を接地する素子と、を含む駆動回路と、を備えた電気回路において、前記複数のスイッチング素子をオフする際に、前記複数のスイッチング素子の１つを除いた残りのスイッチング素子をオフ状態とすると共に前記１つのスイッチング素子をオン状態に維持する待機期間を設け、前記待機期間の後に前記１つのスイッチング素子をオフ状態とする制御回路を備えることを特徴とする電気回路である。

また、前記１つのスイッチング素子のゲートは、第１オフスイッチング素子を介して接地され、前記残りのスイッチング素子のゲートは、第２オフスイッチング素子を介して接地され、前記制御回路は、前記待機期間において、前記第２オフスイッチング素子をオン状態とすることによって前記残りのスイッチング素子をオフ状態とすると共に前記第１オフスイッチング素子をオフ状態とすることによって前記１つのスイッチング素子をオン状態に維持し、前記待機期間の後に、前記第１オフスイッチング素子をオン状態とすることによって前記１つのスイッチング素子をオフ状態としてもよい。

ここで、前記１つのスイッチング素子の制御電圧が閾値電圧以下となるまで前記待機期間を継続してもよい。また、前記１つのスイッチング素子の制御電圧がミラー電圧未満となるまで前記待機期間を継続してもよい。

また、前記１つのスイッチング素子のゲートは、第１オフスイッチング素子及び第１抵抗を介して接地され、前記残りのスイッチング素子のゲートは、第２オフスイッチング素子を介して接地され、前記制御回路は、前記複数のスイッチング素子をオフする際に、前記第１オフスイッチング素子及び前記第２オフスイッチング素子をオン状態とすることによって、前記残りのスイッチング素子を前記１つのスイッチング素子より早くオフ状態としてもよい。

また、前記残りのスイッチング素子のゲートは、前記第２オフスイッチング素子を介して前記残りのスイッチング素子のエミッタに接続してもよい。

また、前記残りのスイッチング素子のゲートは、前記第２オフスイッチング素子を介して前記１つのスイッチング素子のエミッタに接続してもよい。

また、前記複数のスイッチング素子の温度を測定する温度検出手段を備え、前記制御回路は、前記温度検出手段によって測定された前記複数のスイッチング素子の温度を受けて、前記残りのスイッチング素子が前記１つのスイッチング素子の温度よりも低い温度のスイッチング素子を含むように前記１つのスイッチング素子を選択してもよい。

また、前記複数のスイッチング素子の短絡状態を検出する短絡検出手段を備え、前記制御回路は、前記短絡検出手段において前記複数のスイッチング素子のいずれかの短絡が検出された場合に前記複数のスイッチング素子をオフしてもよい。

また、前記接続点に前記制御電圧を印加する素子を所定期間だけオン状態に維持する電圧維持手段を備えてもよい。

また、前記第１オフスイッチング素子及び前記第２オフスイッチング素子に直列に接続されたダイオードを備えてもよい。

本発明によれば、並列に接続された複数のスイッチング素子を含む電気回路において、配線のインダクタンスの差による発振を抑制することができる。

第１の実施の形態における電気回路の構成を示す図である。 第１の実施の形態におけるオン制御時のタイミングチャートを示す図である。 第１の実施の形態におけるオフ制御時のタイミングチャートを示す図である。 第１の実施の形態における電気回路の変形例の構成を示す図である。 第１の実施の形態における電気回路の変形例の構成を示す図である。 第１の実施の形態における電気回路の変形例の構成を示す図である。 第２の実施の形態における電気回路の構成を示す図である。 第２の実施の形態におけるオン制御時及びオフ制御時のタイミングチャートを示す図である。 第３の実施の形態における電気回路の構成を示す図である。 第３の実施の形態における短絡発生によるオフ制御時のタイミングチャートを示す図である。 第３の実施の形態における電気回路の変形例の構成を示す図である。 第３の実施の形態における電気回路の変形例の構成を示す図である。 第３の実施の形態における電気回路の変形例の構成を示す図である。 第３の実施の形態における電気回路の変形例の構成を示す図である。 第３の実施の形態における電気回路の変形例の構成を示す図である。 第３の実施の形態における電気回路の変形例の構成を示す図である。 第３の実施の形態における電気回路の変形例の構成を示す図である。 第４の実施の形態における電気回路の構成を示す図である。 第４の実施の形態における短絡発生によるオフ制御時のタイミングチャートを示す図である。 従来の電気回路の構成を示す図である。 従来の電気回路におけるオン制御時のタイミングチャートを示す図である。 従来の電気回路におけるオン制御時の発振を説明する図である。 従来の電気回路におけるオフ制御時のタイミングチャートを示す図である。 従来の電気回路におけるオフ制御時の発振を説明する図である。 従来の電気回路における短絡発生によるオフ制御時のタイミングチャートを示す図である。

図２０に示すような従来の回路構成では、時刻ｔ０において制御回路２０からＩＧＢＴ１及びＩＧＢＴ２のゲート端子に電圧を印加すると、図２１に示すように、ＩＧＢＴ１及びＩＧＢＴ２のゲート電圧Ｖｇｅ１，Ｖｇｅ２が上昇し、これに伴ってコレクタ電流Ｉｃ１，Ｉｃ２も時間的に増加する。ＩＧＢＴ１及びＩＧＢＴ２のエミッタ側にはインダクタンスＬ１及びＬ２がそれぞれ存在し、これらインダクタンスＬ１，Ｌ２に起因して電圧ＶＬ１及びＶＬ２がそれぞれ発生する。したがって、ＩＧＢＴ１及びＩＧＢＴ２のエミッタ電圧も時間的に上昇する。インダクタンスＬ１がインダクタンスＬ２よりも大きい場合、インダクタンスＬ１に流れる電流Ｉｃ１はインダクタンスＬ２に流れる電流Ｉｃ２よりも小さくなり、ＩＧＢＴ１のゲート電圧Ｖｇｅ１はＩＧＢＴ２のゲート電圧Ｖｇｅ２よりも低くなる。ゲート電圧Ｖｇｅ１，Ｖｇｅ２が上昇してくると、時刻ｔｍｓから時刻ｔｍｅにおいて時間的にゲート電圧Ｖｇｅ１，Ｖｇｅ２が略一定となる期間（ミラー期間）となる。このときの電圧をミラー電圧という。ミラー期間後、対抗アームのダイオードリカバリー電流が発生し、一時的に電流Ｉｃ１，Ｉｃ２が上昇し、その後、リカバリー電流は無くなる。その結果、インダクタンスＬ１，Ｌ２に流れる電流Ｉｃ１，Ｉｃ２が減り、ＩＧＢＴ１，ＩＧＢＴ２のエミッタ電圧が低下し、ＩＧＢＴ１，ＩＧＢＴ２のゲート電圧Ｖｇｅ１，Ｖｇｅ２は上昇する。このとき、ゲート電圧Ｖｇｅ２がゲート電圧Ｖｇｅ１よりも高いため、ＩＧＢＴ２の電流Ｉｃ２はＩＧＢＴ１の電流Ｉｃ１より大きくなり、ＩＧＢＴ１の電流Ｉｃ１は低下する。ＩＧＢＴ２の電流Ｉｃ２が増加すると、ＩＧＢＴ２のエミッタ電圧は上昇し、ゲート電圧Ｖｇｅ２は低下する。一方、ＩＧＢＴ１の電流Ｉｃ１が低下すると、ＩＧＢＴ１のエミッタ電圧は低下し、ゲート電圧Ｖｇｅ１は上昇する。時間経過と共に、ゲート電圧Ｖｇｅ１がゲート電圧Ｖｇｅ２よりも高くなると、ＩＧＢＴ１の電流Ｉｃ１はＩＧＢＴ２の電流Ｉｃ２より大きくなり、ＩＧＢＴ２の電流Ｉｃ２は低下する。そして、ＩＧＢＴ１の電流Ｉｃ１が増加すると、ＩＧＢＴ１のエミッタ電圧は上昇し、ゲート電圧Ｖｇｅ１は低下する。一方、ＩＧＢＴ２の電流Ｉｃ２が低下すると、ＩＧＢＴ２のエミッタ電圧は低下し、ゲート電圧Ｖｇｅ２は上昇する。このようにして、ＩＧＢＴ１のゲート電圧Ｖｇｅ１とＩＧＢＴ２のゲート電圧Ｖｇｅ２との大小関係が時間的に入れ替わり、回路に発振が発生する。図２２は、ＩＧＢＴ１，ＩＧＢＴ２をオンにするときのゲート電圧の時間変化を示す。理想的には、図２２の破線で示すように、ＩＧＢＴ１，ＩＧＢＴ２をオンする際にはゲート電圧は発振しない。しかしながら、ＩＧＢＴ１，ＩＧＢＴ２のエミッタ配線（ソース配線）のインダクタンスＬ１，Ｌ２にずれがあると、図２２の実線で示すように、ゲート電圧がミラー電圧付近となるとＩＧＢＴ１，ＩＧＢＴ２を流れる電流のバランスが崩れて発振を誘発し易くなる。

また、ＩＧＢＴ１及びＩＧＢＴ２のオフ時においても発振が発生するおそれがある。図２３に示すように、時刻ｔ０より前においてＩＧＢＴ１及びＩＧＢＴ２がオン状態であるとき、コレクタ電流Ｉｃ１，Ｉｃ２は増加する。ＩＧＢＴ１及びＩＧＢＴ２のエミッタ側にはインダクタンスＬ１及びＬ２がそれぞれ存在し、インダクタンスＬ１，Ｌ２に生ずる電圧ＶＬ１及びＶＬ２もコレクタ電流Ｉｃ１，Ｉｃ２の増加に伴って上昇する。したがって、ＩＧＢＴ１及びＩＧＢＴ２のエミッタ電圧も時間的に上昇する。インダクタンスＬ１がインダクタンスＬ２よりも大きい場合、インダクタンスＬ１に流れる電流はインダクタンスＬ２に流れる電流よりも小さくなる。このような状態において時刻ｔ０でＩＧＢＴ１及びＩＧＢＴ２をオフにする制御を開始した場合、ＩＧＢＴ１及びＩＧＢＴ２のゲート電圧Ｖｇｅ１，Ｖｇｅ２は低下する。コレクタ電流Ｉｃ１，Ｉｃ２が小さい場合、コレクタ電流Ｉｃ１，Ｉｃ２は増加を続け、コレクタ電圧は上昇しない。時刻ｔｍｓにてゲート電圧Ｖｇｅ１，Ｖｇｅ２がミラー電圧に達すると、コレクタ電流Ｉｃ１，Ｉｃ２が減少し始め、コレクタ電圧は上昇する。時刻ｔｍｅにてミラー期間が終了すると、ＩＧＢＴ１が先にオフになり、インダクタンスＬ１に発生していた負電圧が０になる。これに伴ってＩＧＢＴ１のエミッタ電圧が上昇すると、ＩＧＢＴ１のゲート−エミッタ間には寄生容量が存在するためにゲート電圧Ｖｇｅ１が増加し、ＩＧＢＴ１が再びオン状態となる。これによって、コレクタ電流Ｉｃ２の一部がコレクタ電流Ｉｃ１として流れ、コレクタ電流Ｉｃ２が減少し、インダクタンスＬ２の電圧が低下する。これに伴ってＩＧＢＴ２のエミッタ電圧が上昇すると、ＩＧＢＴ２のゲート−エミッタ間の寄生容量のためにゲート電圧Ｖｇｅ２が増加する。これによって、コレクタ電流Ｉｃ１の一部がコレクタ電流Ｉｃ２として流れ、コレクタ電流Ｉｃ１が減少し、インダクタンスＬ１の電圧が低下する。このようにして、回路に発振が発生する。図２４は、ＩＧＢＴ１，ＩＧＢＴ２をオフにするときのゲート電圧の時間変化を示す。理想的には、図２４の破線で示すように、ＩＧＢＴ１，ＩＧＢＴ２をオフする際にはゲート電圧は発振しない。しかしながら、ＩＧＢＴ１，ＩＧＢＴ２のエミッタ配線（ソース配線）のインダクタンスＬ１，Ｌ２にずれがあると、図２４の実線で示すように、ゲート電圧がミラー電圧付近となるとＩＧＢＴ１，ＩＧＢＴ２を流れる電流のバランスが崩れて発振を誘発し易くなる。

なお、スイッチング素子のエミッタ配線が短い場合にはインダクタンスの差は小さく、無視できる場合があるが、スイッチング素子のエミッタ配線が長くなると、素子毎のエミッタ配線の長さの差が大きくなり易く、その結果、エミッタ配線のインダクタンスの差も大きくなり易い。

＜第１の実施の形態＞
第１の実施の形態における電気回路１００は、図１に示すように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２、駆動回路１０２を含んで構成される。

スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２は並列に接続される。すなわち、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のコレクタ端子は互いに共通に接続される。また、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のエミッタ端子も互いに共通に接続される。また、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲート端子は、それぞれ共振抑制用抵抗Ｒｇ１，Ｒｇ２を介して接続点Ｃにて共通に接続される。また、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のコレクタ端子とエミッタ端子はそれぞれ環流用のダイオードＤａ１，Ｄａ２を介して接続される。

駆動回路１０２は、オン用スイッチング素子Ｓ１、オフ用スイッチング素子Ｓ２、高速ゲートオフ用スイッチング素子Ｓ３，Ｓ４、制御回路１０及びゲートモニタ回路１２を含んで構成される。

オン用スイッチング素子Ｓ１は、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲート端子に制御電圧を印加してオン状態とするための素子である。オン用スイッチング素子Ｓ１のソース端子には電源電圧Ｖｃｃから供給される電圧が印加される。オン用スイッチング素子Ｓ１のドレイン端子は、ゲートオン用抵抗Ｒｏｎを介してスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の接続点Ｃに接続される。オン用スイッチング素子Ｓ１のゲート端子の電圧は制御回路１０により制御される。

また、オフ用スイッチング素子Ｓ２は、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲート端子を接地してオフ状態とするための素子である。オフ用スイッチング素子Ｓ２のドレイン端子は、ゲートオフ用抵抗Ｒｏｆｆを介してスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の接続点Ｃに接続される。オフ用スイッチング素子Ｓ２のソース端子は接地される。オフ用スイッチング素子Ｓ２のゲート端子の電圧は制御回路１０により制御される。

高速ゲートオフ用スイッチング素子Ｓ３は、スイッチング素子ＩＧＢＴ１を高速にオフ状態とするための素子である。高速ゲートオフ用スイッチング素子Ｓ３のドレイン端子は、スイッチング素子ＩＧＢＴ１のゲート端子に直接接続される。高速ゲートオフ用スイッチング素子Ｓ３のソース端子は接地される。高速ゲートオフ用スイッチング素子Ｓ３のゲート端子の電圧は制御回路１０により制御される。高速ゲートオフ用スイッチング素子Ｓ４は、スイッチング素子ＩＧＢＴ２を高速にオフ状態とするための素子である。高速ゲートオフ用スイッチング素子Ｓ４のドレイン端子は、スイッチング素子ＩＧＢＴ２のゲート端子に直接接続される。高速ゲートオフ用スイッチング素子Ｓ４のソース端子は接地される。高速ゲートオフ用スイッチング素子Ｓ４のゲート端子の電圧は制御回路１０により制御される。なお、本実施の形態では、高速ゲートオフ用スイッチング素子Ｓ３のドレイン端子とスイッチング素子ＩＧＢＴ１のゲート端子は直接接続されるものとしたが、共振抑制用抵抗Ｒｇ１とゲートオフ用抵抗Ｒｏｆｆとの和よりも小さい抵抗値の抵抗を介して接続すればよい。同様に、高速ゲートオフ用スイッチング素子Ｓ４のドレイン端子とスイッチング素子ＩＧＢＴ２のゲート端子は直接接続されるものとしたが、共振抑制用抵抗Ｒｇ２とゲートオフ用抵抗Ｒｏｆｆとの和よりも小さい抵抗値の抵抗を介して接続すればよい。

ゲートモニタ回路１２は、接続点Ｃの電圧をスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲート電圧Ｖｇとして検出して制御回路１０へ出力する。制御回路１０は、ゲートモニタ回路１２によって検出されたゲート電圧Ｖｇに基づいてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオン又はオフする制御を行う。

以下、図２のタイミングチャートを参照しつつ、電気回路１００において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオン状態とする制御について説明する。

なお、スイッチング素子のオフ状態とは、ゲート端子に印加された電圧が閾値電圧未満であり、スイッチング素子に実質的に電流が流れていない状態をいう。また、スイッチング素子のオン状態とは、ゲート端子に印加された電圧が閾値電圧以上であり、スイッチング素子の実質的に電流が流れている状態をいう。

制御開始前において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲート端子は接地され、いずれもオフ状態に維持されているものとする。すなわち、オン用スイッチング素子Ｓ１はオフ状態、オフ用スイッチング素子Ｓ２はオン状態、高速ゲートオフ用スイッチング素子Ｓ３及び高速ゲートオフ用スイッチング素子Ｓ４はオン状態であるものとする。

制御回路１０は、時刻ｔ０において外部から制御信号Ｓｇを受けて、制御信号Ｓｇに応じてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオン状態とする制御を開始する。制御回路１０は、時刻ｔ０において、オン用スイッチング素子Ｓ１をオン状態、オフ用スイッチング素子Ｓ２をオフ状態、及び高速ゲートオフ用スイッチング素子Ｓ３をオフ状態とする。このとき、高速ゲートオフ用スイッチング素子Ｓ４はオン状態に維持する。

これによって、スイッチング素子ＩＧＢＴ１のゲート端子に対してゲートオン用抵抗Ｒｏｎ及び共振抑制用抵抗Ｒｇ１を介して電源電圧Ｖｃｃから供給される電圧が印加され、スイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１が徐々に高くなる。このとき、接続点Ｃの電圧がゲートモニタ回路１２により測定されてゲート電圧Ｖｇとして制御回路１０に入力される。

スイッチング素子ＩＧＢＴ１のゲート端子のキャパシタが充電されるにつれてゲート端子の電圧Ｖｇｅ１は上昇し、時刻ｔ１において閾値電圧を超えてスイッチング素子ＩＧＢＴ１がオン状態となる。これにより、スイッチング素子ＩＧＢＴ１のコレクタ電流Ｉｃ１が流れ始める。このとき、スイッチング素子ＩＧＢＴ２は未だオフ状態となる。すなわち、スイッチング素子ＩＧＢＴ１がオン状態であり、スイッチング素子ＩＧＢＴ２がオフ状態である待機期間が設けられる。

その後、制御回路１０は、時刻ｔ２においてスイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１がミラー電圧を超えると高速ゲートオフ用スイッチング素子Ｓ４をオフ状態とする。すなわち、ゲートモニタ回路１２により測定される接続点Ｃのゲート電圧Ｖｇがスイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１がミラー電圧となったときの値を超えた場合に、制御回路１０は高速ゲートオフ用スイッチング素子Ｓ４をオフ状態とする。

これにより、スイッチング素子ＩＧＢＴ２のゲート端子に対してゲートオン用抵抗Ｒｏｎ及び共振抑制用抵抗Ｒｇ２を介して電源電圧Ｖｃｃから供給される電圧が印加され、スイッチング素子ＩＧＢＴ２のゲート端子の電圧Ｖｇｅ２が徐々に高くなる。スイッチング素子ＩＧＢＴ２のゲート端子のキャパシタが充電されるにつれてゲート端子の電圧Ｖｇｅ２は上昇し、時刻ｔ３において閾値電圧を超えてスイッチング素子ＩＧＢＴ２がオン状態となる。これにより、スイッチング素子ＩＧＢＴ２のコレクタ電流Ｉｃ２が流れ始める。以上の処理で、電気回路１００がオン状態となる。

以上のように、本実施の形態における電気回路１００では、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオン状態にするときに一方のスイッチング素子ＩＧＢＴ１を他方のスイッチング素子ＩＧＢＴ２よりも先にオン状態とする。これによって、オン制御の待機期間においてゲート端子の電圧Ｖｇｅ１と電圧Ｖｇｅ２とが同時にミラー電圧近傍となることがなく、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の発振を抑制することができる。このとき、特にスイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１がミラー電圧を超えるまで待機期間を設けることによって、より確実にゲート端子の電圧Ｖｇｅ１と電圧Ｖｇｅ２とが同時にミラー電圧近傍となることを防ぐことができる。

次に、図３のタイミングチャートを参照しつつ、電気回路１００において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態とする制御について説明する。

制御開始前において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２はいずれもオン状態に維持されているものとする。すなわち、オン用スイッチング素子Ｓ１はオン状態、オフ用スイッチング素子Ｓ２はオフ状態、高速ゲートオフ用スイッチング素子Ｓ３及び高速ゲートオフ用スイッチング素子Ｓ４はオフ状態であるものとする。

制御回路１０は、時刻ｔ０において外部から制御信号Ｓｇが立ち下がると、制御信号Ｓｇに応じてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態とする制御を開始する。制御回路１０は、時刻ｔ０において、オン用スイッチング素子Ｓ１をオフ状態、オフ用スイッチング素子Ｓ２をオン状態、及び高速ゲートオフ用スイッチング素子Ｓ４をオン状態とする。このとき、高速ゲートオフ用スイッチング素子Ｓ３はオフ状態に維持する。

これによって、スイッチング素子ＩＧＢＴ２のゲート端子は、高速ゲートオフ用スイッチング素子Ｓ４を介して接地され、スイッチング素子ＩＧＢＴ２のゲート端子の電圧Ｖｇｅ２は急速に低下する。一方、スイッチング素子ＩＧＢＴ１のゲート端子は、ゲートオフ用抵抗Ｒｏｆｆ及び共振抑制用抵抗Ｒｇ１を介して接地され、スイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１はスイッチング素子ＩＧＢＴ２のゲート端子の電圧Ｖｇｅ２よりもゆっくりと低下する。ゲート端子の電圧Ｖｇｅ１は、時刻ｔ０と時刻ｔ１との間の期間において一旦減少が止まり、略一定のミラー電圧に維持される。すなわち、スイッチング素子ＩＧＢＴ２がオフ状態であり、スイッチング素子ＩＧＢＴ１がオン状態である待機期間が設けられる。

スイッチング素子ＩＧＢＴ２のゲート端子の電圧Ｖｇｅ２の低下に伴って、スイッチング素子ＩＧＢＴ２のコレクタ電流Ｉｃ２も低下してオフ状態となる。一方、スイッチング素子ＩＧＢＴ１にはスイッチング素子ＩＧＢＴ２に流れていた電流も流れ、スイッチング素子ＩＧＢＴ１のコレクタ電流Ｉｃ１は一時的に増加する。その後、スイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１も低下し続け、時刻ｔ１においてスイッチング素子ＩＧＢＴ１のコレクタ電流Ｉｃ１も低下し始める。

制御回路１０は、時刻ｔ２においてスイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１がミラー電圧未満となると高速ゲートオフ用スイッチング素子Ｓ３をオン状態とする。すなわち、ゲートモニタ回路１２により測定される接続点Ｃのゲート電圧Ｖｇがスイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１がミラー電圧となったときの値以下となった場合に、制御回路１０は高速ゲートオフ用スイッチング素子Ｓ３をオン状態とする。ゲート端子の電圧Ｖｇｅ１がミラー電圧未満となると、スイッチング素子ＩＧＢＴ１には小さな電流のみが流れ、Ｖｃｅは上昇している。これによって、スイッチング素子ＩＧＢＴ１のゲート端子は、高速ゲートオフ用スイッチング素子Ｓ３を介して接地され、スイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１はそれまでよりも急速に低下する。その後、スイッチング素子ＩＧＢＴ１は完全にオフ状態となる。

以上のように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態にするときに一方のスイッチング素子ＩＧＢＴ２を他方のスイッチング素子ＩＧＢＴ１よりも先にオフ状態とする。これによって、オフ状態とする場合においてもゲート端子の電圧Ｖｇｅ１と電圧Ｖｇｅ２とが同時にミラー電圧近傍となることがなく、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の発振を抑制することができる。このとき、スイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１がミラー電圧未満となるまで待機期間を設けることによって、残りのスイッチング素子のオフ時にＶｃｅに過大な電圧が発生することを抑制することができる。また、スイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１が閾値電圧以下となるまで待機期間を設けることによって、さらに確実にゲート端子の電圧Ｖｇｅ１と電圧Ｖｇｅ２とが同時にミラー電圧近傍となることを防ぐことができる。

本実施の形態における電気回路では、図４の電気回路１０４に示すように、スイッチング素子ＩＧＢＴ１のゲート端子と高速ゲートオフ用スイッチング素子Ｓ３との間及びスイッチング素子ＩＧＢＴ２のゲート端子と高速ゲートオフ用スイッチング素子Ｓ４との間にそれぞれダイオードＤｂ１，Ｄｂ２を設けてもよい。ダイオードＤｂ１は、高速ゲートオフ用スイッチング素子Ｓ３と直列に接続され、ダイオードＤｂ２は、高速ゲートオフ用スイッチング素子Ｓ４と直列に接続される。これにより、高速ゲートオフ用スイッチング素子Ｓ３及び高速ゲートオフ用スイッチング素子Ｓ４がオン状態となったときに、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲートのキャパシタンスとゲート端子の配線における寄生インダクタンスとによって生ずる共振を抑制することができる。

また、並列接続されるスイッチング素子を３つ以上としてもよい。例えば、図５の電気回路１０６に示すように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２にスイッチング素子ＩＧＢＴ３をさらに並列に接続した構成としてもよい。この場合、駆動回路１０８にスイッチング素子ＩＧＢＴ３を高速にオフ状態とするための高速ゲートオフ用スイッチング素子Ｓ５をさらに設ける。高速ゲートオフ用スイッチング素子Ｓ５のドレイン端子は、スイッチング素子ＩＧＢＴ３のゲート端子に直接接続される。高速ゲートオフ用スイッチング素子Ｓ５のソース端子は接地される。高速ゲートオフ用スイッチング素子Ｓ５のゲート端子の電圧は制御回路１０により制御される。なお、本実施の形態では、高速ゲートオフ用スイッチング素子Ｓ５のドレイン端子とスイッチング素子ＩＧＢＴ３のゲート端子は直接接続されるものとしたが、共振抑制用抵抗Ｒｇ３とゲートオフ用抵抗Ｒｏｆｆとの和よりも小さい抵抗値の抵抗を介して接続してもよい。

スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３をオフ状態からオン状態に制御する場合、制御回路１０は、オン用スイッチング素子Ｓ１をオン状態、オフ用スイッチング素子Ｓ２をオフ状態、高速ゲートオフ用スイッチング素子Ｓ３をオフ状態とすると共に、高速ゲートオフ用スイッチング素子Ｓ４，Ｓ５はオン状態に維持する。そして、スイッチング素子ＩＧＢＴ１のゲート端子の電圧Ｖｇｅ１が上昇してミラー電圧を超えた時点で、制御回路１０は、高速ゲートオフ用スイッチング素子Ｓ４，Ｓ５をオフ状態にする。これによって、すべてのスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３のゲート端子の電圧Ｖｇｅ１〜Ｖｇｅ３が同時にミラー電圧近傍となることがなく、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３の発振を抑制することができる。

また、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３をオン状態からオフ状態に制御する場合、制御回路１０は、オン用スイッチング素子Ｓ１をオフ状態、オフ用スイッチング素子Ｓ２をオン状態、高速ゲートオフ用スイッチング素子Ｓ４，Ｓ５をオン状態とすると共に、高速ゲートオフ用スイッチング素子Ｓ３はオフ状態に維持する。そして、スイッチング素子ＩＧＢＴ２，ＩＧＢＴ３のゲート端子の電圧Ｖｇｅ２，３が低下してミラー電圧未満となった時点で、制御回路１０は、高速ゲートオフ用スイッチング素子Ｓ３をオン状態にする。これによって、すべてのスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３のゲート端子の電圧Ｖｇｅ１〜Ｖｇｅ３が同時にミラー電圧近傍となることがなく、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３の発振を抑制することができる。

なお、図６の電気回路１１０に示すように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３のゲート端子と高速ゲートオフ用スイッチング素子Ｓ３，Ｓ４との間にそれぞれダイオードＤｂ１，Ｄｂ２，Ｄｂ３を設けてもよい。ダイオードＤｂ１は、高速ゲートオフ用スイッチング素子Ｓ３と直列に接続され、ダイオードＤｂ２，Ｄｂ３は、高速ゲートオフ用スイッチング素子Ｓ４と直列に接続される。これにより、高速ゲートオフ用スイッチング素子Ｓ３，Ｓ４がオン状態となったときに、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３のゲートのキャパシタンスとゲート端子の配線における寄生インダクタンスとによって生ずる共振を抑制することができる。このとき、駆動回路１１２において、スイッチング素子ＩＧＢＴ２，ＩＧＢＴ３に対する高速ゲートオフ用スイッチング素子Ｓ４を共通にすることができる。

＜第２の実施の形態＞
第２の実施の形態における電気回路２００は、図７に示すように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２、温度センサＤｃ１，Ｄｃ２、駆動回路２０２を含んで構成される。電気回路２００は、温度センサＤｃ１，Ｄｃ２を備える点及び駆動回路２０２の構成及び制御方法において電気回路１００と異なる。したがって、主としてこれらの相違点について説明し、電気回路１００と同一の構成については同一の符号を付して説明を省略する。

温度センサＤｃ１，Ｄｃ２は、それぞれスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の温度を検出して出力する温度検出手段である。温度センサＤｃ１は、スイッチング素子ＩＧＢＴ１の近傍に配置され、スイッチング素子ＩＧＢＴ１の温度Ｔ１を測定して駆動回路２０２に含まれる温度比較回路（電圧比較回路）１４に出力する。温度センサＤｃ２は、スイッチング素子ＩＧＢＴ２の近傍に配置され、スイッチング素子ＩＧＢＴ２の温度Ｔ２を測定して温度比較回路１４に出力する。温度センサＤｃ１，Ｄｃ２は、例えば、温度によって抵抗値が変化し、温度に応じた端子電圧を出力するダイオードとすることができる。また、温度センサＤｃ１，Ｄｃ２は、ポリシリコンによる抵抗素子や外付けの温度検出素子としてもよい。

駆動回路２０２は、温度比較回路１４を含んで構成される。温度比較回路１４は、温度センサＤｃ１から入力されるスイッチング素子ＩＧＢＴ１の温度Ｔ１及び温度センサＤｃ２から入力されるスイッチング素子ＩＧＢＴ２の温度Ｔ２を比較し、いずれの温度がより高いかを示す信号を制御回路１０へ出力する。温度センサＤｃ１，Ｄｃ２がダイオードの場合、温度比較回路１４は、両方のダイオードから出力される電圧を比較し、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のうち温度が高い方を示す信号を制御回路１０へ出力する。

制御回路１０は、温度比較回路１４からの信号に応じて、オン制御及びオフ制御においてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のうちの先にオン状態又はオフ状態にする素子を設定する。

以下、図８のタイミングチャートを参照しつつ、電気回路２００において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオン状態及びオフ状態とする制御について説明する。

スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態からオン状態とする場合、時刻ｔ０において外部から制御信号Ｓｇを受けて、制御信号Ｓｇに応じてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオン状態とする制御を開始する。制御回路１０は、温度比較回路１４からの信号に応じてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のうち温度がより低い素子を先にオン状態とする制御を行う。図８の例では、スイッチング素子ＩＧＢＴ１の温度がスイッチング素子ＩＧＢＴ２の温度より高いので、スイッチング素子ＩＧＢＴ２を先にオン状態とする制御を行う。すなわち、制御回路１０は、時刻ｔ０において、オン用スイッチング素子Ｓ１をオン状態及びオフ用スイッチング素子Ｓ２をオフ状態とする。さらに、高速ゲートオフ用スイッチング素子Ｓ３はオン状態に維持すると共に、高速ゲートオフ用スイッチング素子Ｓ４はオフ状態とする。

これによって、スイッチング素子ＩＧＢＴ２のゲート端子に対してゲートオン用抵抗Ｒｏｎ及び共振抑制用抵抗Ｒｇ２を介して電源電圧Ｖｃｃから供給される電圧が印加され、時刻ｔ１において、スイッチング素子ＩＧＢＴ２が先にオン状態となる。その後、制御回路１０は、時刻ｔ２においてスイッチング素子ＩＧＢＴ２のゲート端子の電圧Ｖｇｅ２がミラー電圧を超えると、高速ゲートオフ用スイッチング素子Ｓ３をオフ状態とする。これにより、スイッチング素子ＩＧＢＴ１のゲート端子に対してゲートオン用抵抗Ｒｏｎ及び共振抑制用抵抗Ｒｇ１を介して電源電圧Ｖｃｃから供給される電圧が印加され、時刻ｔ３において、スイッチング素子ＩＧＢＴ２に遅れてスイッチング素子ＩＧＢＴ１がオン状態となる。

スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオン状態からオフ状態とする場合、外部から制御信号Ｓｇを受けて、制御信号Ｓｇに応じてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態とする制御を開始する。制御回路１０は、温度比較回路１４からの信号に応じてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のうち温度がより高い素子を先にオフ状態とする制御を行う。図８の例では、スイッチング素子ＩＧＢＴ２の温度がスイッチング素子ＩＧＢＴ１の温度より高いので、スイッチング素子ＩＧＢＴ２を先にオフ状態とする制御を行う。時刻ｔ４において、制御回路１０は、オン用スイッチング素子Ｓ１をオフ状態及びオフ用スイッチング素子Ｓ２をオン状態とする。さらに、高速ゲートオフ用スイッチング素子Ｓ３はオフ状態に維持すると共に、高速ゲートオフ用スイッチング素子Ｓ４はオン状態とする。

これによって、スイッチング素子ＩＧＢＴ１のゲート端子はゲートオフ用抵抗Ｒｏｆｆ及び共振抑制用抵抗Ｒｇ１を介して接地され、スイッチング素子ＩＧＢＴ２のゲート端子は高速ゲートオフ用スイッチング素子Ｓ４を介して接地される。したがって、スイッチング素子ＩＧＢＴ２がスイッチング素子ＩＧＢＴ１より先にオフ状態となる。その後、制御回路１０は、時刻ｔ５においてスイッチング素子ＩＧＢＴ２のゲート端子の電圧Ｖｇｅ２がミラー電圧未満になると高速ゲートオフ用スイッチング素子Ｓ３をオン状態とする。これにより、スイッチング素子ＩＧＢＴ１のゲート端子が高速ゲートオフ用スイッチング素子Ｓ３を介して接地され、その後、スイッチング素子ＩＧＢＴ２に遅れてスイッチング素子ＩＧＢＴ１がオフ状態となる。

以上のように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオン状態とするときには、温度がより低い側から先にオン状態とする。これにより、オン制御時の電力損失（オン損失）を温度がより低いスイッチング素子に受け持たせることになり、スイッチング素子間における温度の偏りを防止しつつ、素子の発振を抑制することができる。また、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態とするときには、温度がより高い側から先にオフ状態とする。これにより、オフ制御時の電力損失（オフ損失）を温度がより低いスイッチング素子に受け持たせることになり、スイッチング素子間における温度の偏りを防止しつつ、素子の発振を抑制することができる。

なお、並列接続されるスイッチング素子が３つ以上である場合、それらのスイッチング素子をオン制御する際には、先にオン状態とするスイッチング素子は、残りのスイッチング素子のうち少なくとも１つよりも温度が低い素子としてもよい。また、並列接続されるスイッチング素子が３つ以上である場合、それらのスイッチング素子をオフ制御する際には、先にオフ状態とするスイッチング素子は、残りのスイッチング素子のうち少なくとも１つが当該先にオフ状態とするスイッチング素子よりも温度が低い素子を含むようにしてもよい。

＜第３の実施の形態＞
図２０に示したような従来の回路構成では、ＩＧＢＴ１及びＩＧＢＴ２が短絡した場合にも発振が発生するおそれがある。図２５に示すように、時刻ｔ０にてＩＧＢＴ１及びＩＧＢＴ２に短絡が発生したとき、コレクタ電流Ｉｃ１，Ｉｃ２は増加する。ＩＧＢＴ１及びＩＧＢＴ２のエミッタ側にはインダクタンスＬ１及びＬ２がそれぞれ存在し、インダクタンスＬ１，Ｌ２に生ずる電圧ＶＬ１及びＶＬ２もコレクタ電流Ｉｃ１，Ｉｃ２の増加に伴って上昇する。したがって、ＩＧＢＴ１及びＩＧＢＴ２のエミッタ電圧も時間的に上昇する。インダクタンスＬ１がインダクタンスＬ２よりも大きい場合、インダクタンスＬ１に流れる電流はインダクタンスＬ２に流れる電流よりも小さくなる。このような状態において時刻ｔ１でＩＧＢＴ１及びＩＧＢＴ２のゲート電圧Ｖｇｅ１，Ｖｇｅ２を低下させる制御を開始した場合、コレクタ電流Ｉｃ１，Ｉｃ２が大きいとゲート電圧Ｖｇｅ１，Ｖｇｅ２の低下と同時に電流Ｉｃ１，Ｉｃ２が低下し、コレクタ電圧は上昇する。このとき、より大きいＩＧＢＴ２のコレクタ電流が先に低下する。そして、ゲート電圧Ｖｇｅ１，Ｖｇｅ２が低下すると、より多くの電流が流れているＩＧＢＴ２が先にオフになり始め、ＩＧＢＴ２の電流が低下するためインダクタンスＬ２に発生する電圧は負となり、ゲート電圧Ｖｇｅ２は上昇する。一方、ＩＧＢＴ１はまだ電流が増加しており、インダクタンスＬ１に発生する電圧は正となり、ゲート電圧Ｖｇｅ１は低下する。ゲート電圧Ｖｇｅ２が上昇することによりＩＧＢＴ２に流れる電流Ｉｃ２は増加し、ゲート電圧Ｖｇｅ１が低下することによりＩＧＢＴ１に流れる電流Ｉｃ１は減少する。そして、電流Ｉｃ２が増加すると、インダクタンスＬ２の電圧が上昇し、ゲート電圧Ｖｇｅ２が低下する。また、電流Ｉｃ１が減少すると、インダクタンスＬ１の電圧が低下し、ゲート電圧Ｖｇｅ１は上昇する。このようにして、ＩＧＢＴ１のゲート電圧Ｖｇｅ１とＩＧＢＴ２のゲート電圧Ｖｇｅ２との大小関係が時間的に入れ替わり、回路に発振が発生する。ただし、制御回路２０においてＩＧＢＴ１，ＩＧＢＴ２のゲートは放電されており、ゲート電圧Ｖｇｅ１，Ｖｇｅ２は徐々に低下して、ＩＧＢＴ１，ＩＧＢＴ２の両方がミラー期間になると発振は停止する。

第３の実施の形態における電気回路３００は、図９に示すように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２、電流センス抵抗Ｒｓｅ１，Ｒｓｅ２、駆動回路３０２を含んで構成される。電気回路３００は、ソフトシャットダウン抵抗Ｒｓｃｏ、電流センス抵抗Ｒｓｅ１，Ｒｓｅ２を備える点及び駆動回路３０２の構成並びに制御方法において電気回路１００と異なる。したがって、主としてこれらの相違点について説明し、電気回路１００と同一の構成については同一の符号を付して説明を省略する。

ソフトシャットダウン抵抗Ｒｓｃｏは、接続点Ｃと高速ゲートオフ用スイッチング素子Ｓ３との間に設けられる。ソフトシャットダウン抵抗Ｒｓｃｏの抵抗値は、ゲートオフ用抵抗Ｒｏｆｆの抵抗値よりも大きくする。

電流センス抵抗Ｒｓｅ１，Ｒｓｅ２は、それぞれスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の短絡を検出するために用いる抵抗である。電流センス抵抗Ｒｓｅ１には、スイッチング素子ＩＧＢＴ１のコレクタ電流に応じた電流が流され、その電流値に応じた端子電圧Ｖｓｅ１が駆動回路３０２に含まれる短絡検出回路１６に出力される。電流センス抵抗Ｒｓｅ２には、スイッチング素子ＩＧＢＴ２のコレクタ電流に応じた電流が流され、その電流値に応じた端子電圧Ｖｓｅ２が短絡検出回路１６に出力される。

駆動回路３０２は、短絡検出回路１６を含んで構成される。短絡検出回路１６は、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２が短絡状態にあるか否かを検出し、いずれかのスイッチング素子が短絡状態にあればそのスイッチング素子を示す信号を制御回路１０へ出力する。すなわち、スイッチング素子ＩＧＢＴ１又はスイッチング素子ＩＧＢＴ２に短絡が生じた場合、端子電圧Ｖｓｅ１又は端子電圧Ｖｓｅ２が大きくなる。したがって、短絡検出回路１６は、端子電圧Ｖｓｅ１又は端子電圧Ｖｓｅ２が短絡基準電圧以上となった場合にスイッチング素子ＩＧＢＴ１又はスイッチング素子ＩＧＢＴ２が短絡状態にあると判定することができる。以上のように、電流センス抵抗Ｒｓｅ１，Ｒｓｅ２及び短絡検出回路１６は、電流センス抵抗Ｒｓｅ１，Ｒｓｅ２からの出力を受けてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の短絡を検出する短絡検出手段として機能する。

制御回路１０は、短絡検出回路１６からの信号に応じて、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれかが短絡状態にあればスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態とする制御を行う。

以下、図１０のタイミングチャートを参照しつつ、電気回路３００において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれかが短絡状態となったときにオン状態からオフ状態とするシャットダウン制御について説明する。

時刻ｔ０において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれか一方が短絡状態となったものとする。時刻ｔ１において、短絡検出回路１６がスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれかが短絡状態になったことを検出して短絡信号を制御回路１０へ出力する。制御回路１０は、短絡検出回路１６から短絡信号を受けて、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態とする制御を開始する。制御回路１０は、制御信号Ｓｇに関わらず、オン用スイッチング素子Ｓ１をオフ状態及びオフ用スイッチング素子Ｓ２をオフ状態に維持する。さらに、高速ゲートオフ用スイッチング素子Ｓ３をオン状態とし、同時に高速ゲートオフ用スイッチング素子Ｓ４をオン状態とする。

これによって、スイッチング素子ＩＧＢＴ１のゲート端子は高速ゲートオフ用スイッチング素子Ｓ４を介して接地される。一方、スイッチング素子ＩＧＢＴ２のゲート端子はソフトシャットダウン抵抗Ｒｓｃｏ及び共振抑制用抵抗Ｒｇ２を介して接地される。したがって、スイッチング素子ＩＧＢＴ２はスイッチング素子ＩＧＢＴ１より緩やかにオフ状態とされ、スイッチング素子ＩＧＢＴ１がスイッチング素子ＩＧＢＴ２よりも先にオフ状態となる。スイッチング素子ＩＧＢＴ２のゲート端子の電圧Ｖｇｅ２は、時刻ｔ３において閾値電圧以下となり、スイッチング素子ＩＧＢＴ２のコレクタ電流Ｉｃ２は０となる。このようにゲート電圧が閾値電圧以下となると、スイッチング素子には電流は流れなくなり、回路の発振は防止できる。

以上のように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれかに短絡が生じた場合、一方のスイッチング素子を他方のスイッチング素子より先にオフ状態とすることによって発振を抑制することができる。特に、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれかに短絡が生じた場合に発振が生ずるとスイッチング素子が破壊されるおそれがあり、スイッチング素子の破壊を防ぐことができる。

なお、本実施の形態における電気回路は、図１１の電気回路３０４に示すように、高速ゲートオフ用スイッチング素子Ｓ４の代わりにトランジスタＴｒ１を設けた構成としてもよい。トランジスタＴｒ１は、ＰＮＰ型トランジスタとしてもよい。すなわち、駆動回路３０６に高速ゲートオフ用スイッチング素子Ｓ４を設けず、トランジスタＴｒ１のコレクタ−エミッタを介してスイッチング素子ＩＧＢＴ１のゲート端子をスイッチング素子ＩＧＢＴ１のエミッタ端子に接続して接地する。また、高速ゲートオフ用スイッチング素子Ｓ３を介してトランジスタＴｒ１のベース端子又はゲート端子を接地する。

このような構成において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれか一方が短絡状態となった場合、制御回路１０は、オン用スイッチング素子Ｓ１をオフ状態とし、オフ用スイッチング素子Ｓ２をオフ状態に維持し、高速ゲートオフ用スイッチング素子Ｓ３をオン状態とする。これによって、トランジスタＴｒ１がオン状態となり、スイッチング素子ＩＧＢＴ１のゲート端子はトランジスタＴｒ１のコレクタ−エミッタを介して接地される。一方、スイッチング素子ＩＧＢＴ２のゲート端子はソフトシャットダウン抵抗Ｒｓｃｏ及び共振抑制用抵抗Ｒｇ２を介して接地される。したがって、スイッチング素子ＩＧＢＴ２はスイッチング素子ＩＧＢＴ１より緩やかにオフ状態とされ、スイッチング素子ＩＧＢＴ１がスイッチング素子ＩＧＢＴ２よりも先にオフ状態となる。

また、図１２の電気回路３０８に示すように、トランジスタＴｒ１のコレクタ−エミッタを介してスイッチング素子ＩＧＢＴ１のゲート端子をスイッチング素子ＩＧＢＴ２のエミッタ端子に接続して接地する構成としてもよい。電気回路３０４と電気回路３０８とのいずれの構成を採用するかは、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の電気的特性等を含む回路の特性に応じて発振の抑制効果が高い方を適宜選択すればよい。

また、図１３の電気回路３１０に示すように、共振を抑制するためのダイオードＤｂ１をさらに設けた構成としてもよい。これにより、高速ゲートオフ用スイッチング素子Ｓ３及び高速ゲートオフ用スイッチング素子Ｓ４がオン状態となったときに、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲートのキャパシタンスとゲート端子の配線における寄生インダクタンスとによって生ずる共振を抑制することができる。

また、図１４の電気回路３１２に示すように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２にスイッチング素子ＩＧＢＴ３をさらに並列に接続した構成としてもよい。この場合、電流センス抵抗Ｒｓｅ３には、スイッチング素子ＩＧＢＴ３のコレクタ電流に応じた電流が流され、その電流値に応じた端子電圧Ｖｓｅ３が駆動回路３１４に含まれる短絡検出回路１６に出力される。また、駆動回路３１４にスイッチング素子ＩＧＢＴ２を高速にオフ状態とするための高速ゲートオフ用スイッチング素子Ｓ５をさらに設ける。

スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３のいずれかが短絡状態となった場合、短絡検出回路１６によって短絡状態になったスイッチング素子が検出される。制御回路１０は、短絡検出回路１６によって短絡が検出されると、オン用スイッチング素子Ｓ１をオフ状態とし、オフ用スイッチング素子Ｓ２をオフ状態に維持し、高速ゲートオフ用スイッチング素子Ｓ３，Ｓ４，Ｓ５をオン状態とする。これによって、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲート端子は高速ゲートオフ用スイッチング素子Ｓ４，Ｓ５を介して接地される。一方、スイッチング素子ＩＧＢＴ３のゲート端子はソフトシャットダウン抵抗Ｒｓｃｏ及び共振抑制用抵抗Ｒｇ３を介して接地される。したがって、スイッチング素子ＩＧＢＴ３はスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２より緩やかにオフ状態とされ、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２がスイッチング素子ＩＧＢＴ３よりも先にオフ状態となる。これにより、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３の発振を抑制することができる。

また、図１５の電気回路３１６に示すように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲート端子と高速ゲートオフ用スイッチング素子Ｓ４との間にそれぞれダイオードＤｂ１，Ｄｂ２を設けてもよい。高速ゲートオフ用スイッチング素子Ｓ４がオン状態となったときに、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲートのキャパシタンスとゲート端子の配線における寄生インダクタンスとによって生ずる共振を抑制することができる。このとき、駆動回路３１８において、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２に対する高速ゲートオフ用スイッチング素子Ｓ４を共通にすることができる。

また、図１６の電気回路３２０に示すように、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２の各々に対して電流センス抵抗Ｒｓｅ１，Ｒｓｅ２を設ける代わりに、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のコレクタ電圧によって短絡を検出する構成としてもよい。すなわち、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のコレクタ電圧を短絡検出回路１６に入力し、コレクタ電圧が短絡基準電圧以上となった場合に短絡が発生したものとしてスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態とする制御を行う。

また、図１７の電気回路３２２に示すように、駆動回路３２４に温度比較回路１４及び短絡検出回路１６を設け、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれか一方が短絡した際により温度が高い素子を先にオフとする制御としてもよい。すなわち、制御回路１０は、短絡検出回路１６において短絡が検出され、温度比較回路１４においてスイッチング素子ＩＧＢＴ１がスイッチング素子ＩＧＢＴ２よりも温度が高いと判定された場合、オン用スイッチング素子Ｓ１及びオフ用スイッチング素子Ｓ２をオフ状態、高速ゲートオフ用スイッチング素子Ｓ３をオン状態、高速ゲートオフ用スイッチング素子Ｓ４をオン状態、並びに高速ゲートオフ用スイッチング素子Ｓ５をオフ状態とする。これにより、スイッチング素子ＩＧＢＴ１がスイッチング素子ＩＧＢＴ２より先にオフ状態とされる。スイッチング素子ＩＧＢＴ１がオフされた後、スイッチング素子ＩＧＢＴ２がオフ状態とされる。また、短絡検出回路１６において短絡が検出され、温度比較回路１４においてスイッチング素子ＩＧＢＴ２がスイッチング素子ＩＧＢＴ１よりも温度が高いと判定された場合、オン用スイッチング素子Ｓ１及びオフ用スイッチング素子Ｓ２をオフ状態、高速ゲートオフ用スイッチング素子Ｓ３をオン状態、高速ゲートオフ用スイッチング素子Ｓ４をオフ状態、並びに高速ゲートオフ用スイッチング素子Ｓ５をオン状態とする。これにより、スイッチング素子ＩＧＢＴ２がスイッチング素子ＩＧＢＴ１より先にオフ状態とされる。スイッチング素子ＩＧＢＴ２がオフされた後、スイッチング素子ＩＧＢＴ１がオフ状態とされる。

＜第４の実施の形態＞
スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２に短絡が生じ、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２をオフ状態とする際にサージ電流を抑制するために緩やかにオフ状態にすることが望ましい。しかしながら、スイッチング素子ＩＧＢＴ１を先にオフ状態とした場合、他方のスイッチング素子ＩＧＢＴ２のゲート端子からみるとソフトシャットダウン抵抗Ｒｓｃｏと共振抑制用抵抗Ｒｇ１とが並列に接続された状態となり、スイッチング素子ＩＧＢＴ２をオフする際のサージ電流が増加してしまう。

図１８に示した電気回路４００は、カウンタ１８を含む駆動回路４０２を備える。カウンタ１８は、制御回路１０からオン制御のカウント開始信号を受信すると、カウント開始信号を受信した時点から予め定められた基準時間だけオン用スイッチング素子Ｓ１をオン状態に維持する。基準時間が経過すると、カウンタ１８は、オン用スイッチング素子Ｓ１をオフ状態とする。すなわち、カウンタ１８は、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のゲート端子に電流を供給して、素子を緩やかにオフさせる電圧維持手段として機能する。

以下、図１９のタイミングチャートを参照して、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれかが短絡したときのシャットダウン処理について説明する。

制御回路１０は、時刻ｔ０において、短絡検出回路１６からスイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のいずれかが短絡したことを示す短絡信号を受けると、スイッチング素子ＩＧＢＴ１，ＩＧＢＴ２のシャットダウン処理を開始する。

制御回路１０は、時刻ｔ１において、カウンタ１８にカウント開始信号を出力する。カウンタ１８は、カウント開始信号を受信した時点から予め定められた時間だけオン用スイッチング素子Ｓ１をオン状態に維持する。また、制御回路１０は、オフ用スイッチング素子Ｓ２をオフ状態に維持したまま、高速ゲートオフ用スイッチング素子Ｓ３，Ｓ４をオン状態とする。

これにより、スイッチング素子ＩＧＢＴ１のゲート端子は高速ゲートオフ用スイッチング素子Ｓ４を介して接地され、時刻ｔ２において、スイッチング素子ＩＧＢＴ１はスイッチング素子ＩＧＢＴ２よりも先にオフ状態となる。一方、スイッチング素子ＩＧＢＴ２のゲート端子は、ソフトシャットダウン抵抗Ｒｓｃｏ及び共振抑制用抵抗Ｒｇ２を介して接地されると共に、カウンタ１８の作用によってゲートオン用抵抗Ｒｏｎ及び共振抑制用抵抗Ｒｇ２を介して一定時間だけ電源電圧Ｖｃｃから供給される電圧が印加される。したがって、スイッチング素子ＩＧＢＴ２は、電源電圧Ｖｃｃから供給される電圧が印加されない場合に比べて緩やかにオフ状態に移行する。

カウンタ１８は、カウント開始信号を受信した時点から予め定められた時間だけ経過した時刻ｔ３においてオン用スイッチング素子Ｓ１をオフ状態とする。これにより、スイッチング素子ＩＧＢＴ２は、完全にオフ状態となる。

以上のように、オフ制御時に緩やかにゲート電圧を低下させることによって、スイッチング素子へのサージ電流を抑制しつつ、発振を防止することができる。

なお、上記実施の形態及び変形例では、並列接続される複数のスイッチング素子としてＩＧＢＴを例として説明したが、電界効果トランジスタ（ＦＥＴ）、トランジスタ等の他のスイッチング素子としてもよい。また、上記実施の形態及び変形例の各構成を適宜組み合わせた構成としてもよい。

本発明は、並列接続された複数のスイッチング素子を含む電気回路が適用範囲となる。例えば、インバータ回路、コンバータ回路、カレントミラー回路等を含む電気回路にも適用することができる。

１０ 制御回路、１２ ゲートモニタ回路、１４ 温度比較回路、１６ 短絡検出回路、１８ カウンタ、１００，１０４，１０６，１１０，２００，３００，３０４，３０８，３１０，３１２，３１６，３２０，３２２，４００ 電気回路、１０２，１０８，１１２，２０２，３０２，３０６，３１４，３１８，３２４，４０２ 駆動回路、Ｄａ１，Ｄａ２ ダイオード、Ｄｂ１，Ｄｂ２，Ｄｂ３ ダイオード、Ｄｃ１，Ｄｃ２ 温度センサ、ＩＧＢＴ１，ＩＧＢＴ２，ＩＧＢＴ３ スイッチング素子、Ｒｇ１，Ｒｇ２，Ｒｇ３ 共振抑制用抵抗、Ｒｏｆｆ ゲートオフ用抵抗、Ｒｏｎ ゲートオン用抵抗、Ｒｓｃｏ ソフトシャットダウン抵抗、Ｒｓｅ１，Ｒｓｅ２，Ｒｓｅ３ 電流センス抵抗、Ｓ１ オン用スイッチング素子、Ｓ２ オフ用スイッチング素子、Ｓ３，Ｓ４，Ｓ５ 高速ゲートオフ用スイッチング素子。

Claims (15)

1. 並列接続された複数のスイッチング素子と、
   前記複数のスイッチング素子の各ゲートを互いに接続した接続点に制御電圧を印加する素子と、前記接続点を接地する素子と、を含む駆動回路と、
   を備えた電気回路において、
   前記複数のスイッチング素子をオンする際に、前記複数のスイッチング素子の１つをオン状態とすると共に前記複数のスイッチング素子の残りをオフ状態に維持する待機期間を設け、前記待機期間の後に前記残りのスイッチング素子をオン状態とする制御回路を備えることを特徴とする電気回路。
2. 請求項１に記載の電気回路であって、
   前記制御回路は、前記１つのスイッチング素子の制御電圧がミラー電圧を超えるまで前記待機期間を継続することを特徴とする電気回路。
3. 請求項１又は２に記載の電気回路であって、
   前記１つのスイッチング素子のゲートは、第１オフスイッチング素子を介して接地され、前記残りのスイッチング素子のゲートは、第２オフスイッチング素子を介して接地され、
   前記制御回路は、
   前記待機期間において、前記第１オフスイッチング素子をオフ状態とすることによって前記１つのスイッチング素子をオン状態とすると共に前記第２オフスイッチング素子をオン状態とすることによって前記残りのスイッチング素子をオフ状態に維持し、
   前記待機期間の後に、前記第２オフスイッチング素子をオフ状態とすることによって前記残りのスイッチング素子をオン状態とすることを特徴とする電気回路。
4. 請求項１〜３のいずれか１項に記載の電気回路であって、
   前記複数のスイッチング素子の温度を測定する温度検出手段を備え、
   前記制御回路は、前記温度検出手段によって測定された前記複数のスイッチング素子の温度を受けて、前記残りのスイッチング素子の少なくとも１つの温度よりも低い温度のスイッチング素子を前記１つのスイッチング素子とすることを特徴とする電気回路。
5. 並列接続された複数のスイッチング素子と、
   前記複数のスイッチング素子の各ゲートを互いに接続した接続点に制御電圧を印加する素子と、前記接続点を接地する素子と、を含む駆動回路と、
   を備えた電気回路において、
   前記複数のスイッチング素子をオフする際に、前記複数のスイッチング素子の１つを除いた残りのスイッチング素子をオフ状態とすると共に前記１つのスイッチング素子をオン状態に維持する待機期間を設け、前記待機期間の後に前記１つのスイッチング素子をオフ状態とする制御回路を備えることを特徴とする電気回路。
6. 請求項５に記載の電気回路であって、
   前記１つのスイッチング素子のゲートは、第１オフスイッチング素子を介して接地され、前記残りのスイッチング素子のゲートは、第２オフスイッチング素子を介して接地され、
   前記制御回路は、
   前記待機期間において、前記第２オフスイッチング素子をオン状態とすることによって前記残りのスイッチング素子をオフ状態とすると共に前記第１オフスイッチング素子をオフ状態とすることによって前記１つのスイッチング素子をオン状態に維持し、
   前記待機期間の後に、前記第１オフスイッチング素子をオン状態とすることによって前記１つのスイッチング素子をオフ状態とすることを特徴とする電気回路。
7. 請求項６に記載の電気回路であって、
   前記１つのスイッチング素子の制御電圧が閾値電圧以下となるまで前記待機期間を継続することを特徴とする電気回路。
8. 請求項６に記載の電気回路であって、
   前記１つのスイッチング素子の制御電圧がミラー電圧未満となるまで前記待機期間を継続することを特徴とする電気回路。
9. 請求項５に記載の電気回路であって、
   前記１つのスイッチング素子のゲートは、第１オフスイッチング素子及び第１抵抗を介して接地され、前記残りのスイッチング素子のゲートは、第２オフスイッチング素子を介して接地され、
   前記制御回路は、
   前記複数のスイッチング素子をオフする際に、前記第１オフスイッチング素子及び前記第２オフスイッチング素子をオン状態とすることによって、前記残りのスイッチング素子を前記１つのスイッチング素子より早くオフ状態とすることを特徴とする電気回路。
10. 請求項９に記載の電気回路であって、
    前記残りのスイッチング素子のゲートは、前記第２オフスイッチング素子を介して前記残りのスイッチング素子のエミッタに接続されることを特徴とする電気回路。
11. 請求項９に記載の電気回路であって、
    前記残りのスイッチング素子のゲートは、前記第２オフスイッチング素子を介して前記１つのスイッチング素子のエミッタに接続されることを特徴とする電気回路。
12. 請求項５〜１１のいずれか１項に記載の電気回路であって、
    前記複数のスイッチング素子の温度を測定する温度検出手段を備え、
    前記制御回路は、前記温度検出手段によって測定された前記複数のスイッチング素子の温度を受けて、前記残りのスイッチング素子が前記１つのスイッチング素子の温度よりも低い温度のスイッチング素子を含むように前記１つのスイッチング素子を選択することを特徴とする電気回路。
13. 請求項５〜１２のいずれか１項に記載の電気回路であって、
    前記複数のスイッチング素子の短絡状態を検出する短絡検出手段を備え、
    前記制御回路は、前記短絡検出手段において前記複数のスイッチング素子のいずれかの短絡が検出された場合に前記複数のスイッチング素子をオフすることを特徴とする電気回路。
14. 請求項１３に記載の電気回路であって、
    前記接続点に前記制御電圧を印加する素子を所定期間だけオン状態に維持する電圧維持手段を備えることを特徴とする電気回路。
15. 請求項３又は６に記載の電気回路であって、
    前記第１オフスイッチング素子及び前記第２オフスイッチング素子に直列に接続されたダイオードを備えることを特徴とする電気回路。

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