JP6244194B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、電源が変動しても出力電圧を安定化することができるボルテージレギュレータに関する。

従来のボルテージレギュレータについて説明する。図９は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、誤差増幅回路１０３と、基準電圧回路１０２と、ＰＭＯＳトランジスタ９０１、９０２と、出力トランジスタ１０５と、抵抗１０６、１０７、９０３と、容量９０４と、クランプ回路９０５と、グラウンド端子１００と、出力端子１０４と、電源端子１０１を備えている。

抵抗１０６、１０７は、出力端子１０４とグラウンド端子１００間に直列に設けられ、出力端子１０４に生ずる出力電圧Ｖｏｕｔを分圧する。抵抗１０６、１０７の接続点に発生する電圧をＶｆｂとすると、誤差増幅回路１０３はＶｆｂが基準電圧回路１０２の電圧Ｖｒｅｆに近づくように出力トランジスタ１０５のゲート電圧を制御し、出力端子１０４に出力電圧Ｖｏｕｔを出力させる。電源端子１０１の電源電圧ＶＤＤが上昇すると、電源端子１０１から変動検出キャパシタ９０４ に電流Ｉｘ１が流れる。電流Ｉｘ１は、ＰＭＯＳトランジスタ９０１、９０２と抵抗９０３で構成される電流帰還回路によって増幅され、電流Ｉｘ２が生成される。電流Ｉｘ２は出力トランジスタ１０５のゲートに供給され、出力トランジスタ１０５のゲート容量を充電する。こうして、出力トランジスタ１０５のゲートソース間電圧ＶＧＳは、ソース電圧であるＶＤＤ が変動した場合でも適切な値に調節され、オーバーシュートが抑制されて安定化することができる（例えば、特許文献１参照）。

特開２００７−１５７０７１号公報

しかしながら、従来のボルテージレギュレータは、電源電圧の変動を検出し出力電圧のオーバーシュートを抑制した後も依然として電源電圧の変動が続いている場合、過剰に出力トランジスタの制御を続けてしまい、アンダーシュートや新たなオーバーシュートを発生させるという課題があった。また、重負荷時に素早く電源電圧の変動が発生し、出力電圧のオーバーシュートを抑制した後アンダーシュートが発生した場合、その後の出力電圧を増大させる動作を誤検出して出力トランジスタを制御し発振してしまうという課題があった。

本発明は、上記課題に鑑みてなされ、出力電圧のオーバーシュートを抑制した後、依然として電源電圧の変動が続いている場合や、重負荷時の電源変動でオーバーシュートとアンダーシュートが発生した場合でも、出力電圧を安定させることができるボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
電源電圧の変動を検出するハイパスフィルタと、出力電圧の変動を検出するハイパスフィルタと、夫々のハイパスフィルタの出力に応じて電流を流す直列に接続したトランジスタと、直列に接続したトランジスタのドレイン電圧をクランプするクランプ回路と、を備え、直列に接続したトランジスタのドレイン電圧によってゲートが制御されるトランジスタのドレイン電圧で出力トランジスタのゲート電圧を制御するボルテージレギュレータ。

本発明のボルテージレギュレータによれば、出力電圧のオーバーシュートを抑制し、更にその後に発生するアンダーシュートを防止して、すばやく出力電圧を安定させることができる。

第一の実施形態のボルテージレギュレータを示す回路図である。 ハイパスフィルタの一例を示す回路図である。 ハイパスフィルタの他の例を示す回路図である。 ハイパスフィルタの他の例を示す回路図である。 第一の実施形態のボルテージレギュレータの動作を示す波形図である。 第一の実施形態のボルテージレギュレータの動作を示す波形図である。 第二の実施形態のボルテージレギュレータの構成を示す回路図である。 第三の実施形態のボルテージレギュレータの構成を示す回路図である。 従来のボルテージレギュレータの構成を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。

第一の実施形態のボルテージレギュレータは、誤差増幅回路１０３と、基準電圧回路１０２と、出力トランジスタ１０５と、抵抗１０６、１０７と、ハイパスフィルタ１１１、１１２と、ＮＭＯＳトランジスタ１１３、１１４と、ＰＭＯＳトランジスタ１１５と、バイアス回路１２１と、グラウンド端子１００と、出力端子１０４と、電源端子１０１を備えている。

図２は、ハイパスフィルタ１１１、１１２の回路図である。ハイパスフィルタ１１１、１１２は、容量２０１と、抵抗２０２と、定電圧回路２０３と、入力端子２１１と、出力端子２１２を備えている。

次に、第一の実施形態のボルテージレギュレータの接続について説明する。
誤差増幅回路１０３は、反転入力端子が基準電圧回路１０２の正極に接続され、非反転入力端子が抵抗１０６と１０７の接続点に接続される。基準電圧回路１０２の負極はグラウンド端子１００に接続され、抵抗１０７のもう一方の端子はグラウンド端子１００に接続され、抵抗１０６のもう一方の端子は出力端子１０４に接続される。出力トランジスタ１０５は、ゲートが誤差増幅回路１０３の出力端子に接続され、ソースが電源端子１０１に接続され、ドレインが出力端子１０４に接続される。ＰＭＯＳトランジスタ１１５は、ドレインが誤差増幅回路１０３の出力端子に接続され、ソースが電源端子１０１に接続され、ゲートがノード１３３を介してＮＭＯＳトランジスタ１１３のドレインに接続される。バイアス回路１２１は、一方の端子がＮＭＯＳトランジスタ１１３のドレインに接続され、もう一方の端子が電源端子１０１に接続される。ＮＭＯＳトランジスタ１１３は、ソースはＮＭＯＳトランジスタ１１４のドレインに接続され、ゲートがノード１３２を介してハイパスフィルタ１１１の出力端子２１２に接続される。ＮＭＯＳトランジスタ１１４は、ソースはグラウンド端子１００に接続され、ゲートはノード１３１を介してハイパスフィルタ１１２の出力端子２１２に接続される。ハイパスフィルタ１１１の入力端子２１１は電源端子１０１に接続され、ハイパスフィルタ１１２の入力端子２１１は出力端子１０４に接続される。容量２０１は、一方の端子が入力端子２１１に接続され、もう一方の端子が出力端子２１２に接続される。抵抗２０２は、一方の端子が出力端子２１２に接続され、もう一方の端子が定電圧回路２０３の正極に接続される。定電圧回路２０３の負極はグラウンド端子１００に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。
電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０４から出力電圧Ｖｏｕｔを出力する。抵抗１０６と１０７は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路１０３は、基準電圧回路１０２の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタ１０５のゲート電圧を制御する。バイアス回路１２１はクランプ回路として動作し、ＰＭＯＳトランジスタ１１５のゲート電圧を電源電圧ＶＤＤにクランプしてＰＭＯＳトランジスタ１１５をオフさせている。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路１０３の出力信号（出力トランジスタ１０５のゲート電圧）が高くなり、出力トランジスタ１０４がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。

ここで、電源電圧ＶＤＤが変動した場合を考える。図５は電源電圧ＶＤＤが上昇したときの各ノードの電圧の変動を示した波形である。電源電圧ＶＤＤが上昇するとハイパスフィルタ１１１が電源電圧ＶＤＤの変動を検出してノード１３２の電圧を上昇させる。電源電圧ＶＤＤの上昇に伴い出力電圧Ｖｏｕｔも上昇し、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出してノード１３１の電圧を上昇させる。こうして、ＮＭＯＳトランジスタ１１３、１１４に電流Ｉ０が流れる。バイアス回路１２１は電流Ｉ１を流しており、ノード１３１、１３２の電圧がさらに上昇して電流Ｉ０が電流Ｉ１より大きくなると、ノード１３３の電圧を低下させる。そして、ＰＭＯＳトランジスタ１１５をオンさせ出力トランジスタ１０５のゲート電圧を上昇させることで出力トランジスタ１０５の動作をオフするように制御し、出力電圧Ｖｏｕｔのオーバーシュートを抑制させる。出力電圧Ｖｏｕｔのオーバーシュートを抑制後、電源電圧ＶＤＤは上昇を続けているが、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出しないため、ノード１３１の電圧は上昇せずＮＭＯＳトランジスタ１１４をオフさせる。そして、電流Ｉ０が流れないためＰＭＯＳトランジスタ１１５は動作せず、出力トランジスタ１０５を制御することはない。こうして、出力電圧Ｖｏｕｔのオーバーシュートの制御後、電源電圧ＶＤＤが上昇を続けていても出力電圧Ｖｏｕｔを一定電圧に保つことができる。

図６は出力端子１０４に重負荷がついた状態で電源電圧ＶＤＤが素早く上昇したときの各ノードの電圧の変動を示した波形である。電源電圧ＶＤＤが上昇するとハイパスフィルタ１１１が電源電圧ＶＤＤの変動を検出してノード１３２の電圧を上昇させる。電源電圧ＶＤＤの上昇に伴い出力電圧Ｖｏｕｔも上昇し、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出してノード１３１の電圧を上昇させる。こうして、ＮＭＯＳトランジスタ１１３、１１４に電流Ｉ０が流れる。バイアス回路１２１は電流Ｉ１を流しており、ノード１３１、１３２の電圧がさらに上昇して電流Ｉ０が電流Ｉ１より大きくなると、ノード１３３の電圧を低下させる。そして、ＰＭＯＳトランジスタ１１５をオンさせ出力トランジスタ１０５のゲート電圧を上昇させることで出力トランジスタ１０５の動作をオフするように制御し、出力電圧Ｖｏｕｔのオーバーシュートを抑制させる。出力端子１０４には重負荷がついているため出力トランジスタ１０５がオフすることで出力電圧Ｖｏｕｔは急激に下降する。そして、誤差増幅回路１０３が出力トランジスタ１０５を制御し出力電圧Ｖｏｕｔは急激に上昇する。この出力電圧Ｖｏｕｔの上昇を受けてハイパスフィルタ１１２はノード１３１の電圧を上昇させるが、電源電圧ＶＤＤは上昇していないためハイパスフィルタ１１１はノード１３２の電圧を上昇させることはなくＮＭＯＳトランジスタ１１３をオフさせる。このため、電流Ｉ０は流れずＰＭＯＳトランジスタ１１５が出力トランジスタ１０５を制御することはない。こうして、重負荷時、出力電圧Ｖｏｕｔのオーバーシュートの制御後、重負荷によってアンダーシュートが生じ誤差増幅回路１０３が出力電圧Ｖｏｕｔを上昇させるように制御しても、ＰＭＯＳトランジスタ１１５が出力トランジスタを制御することなく、出力電圧Ｖｏｕｔを一定電圧に保つことができる。

なお、ハイパスフィルタの構成は図２を用いて説明したが、この構成に限るものではなく図３、図４の構成のような他の構成のハイパスフィルタを用いてもよい。図３の構成を用いるとバイアス回路３０３の電流Ｉ２をＮＭＯＳトランジスタ３０２に流すことで、ハイパスフィルタの出力２１２にあらかじめ電圧をバイアスしておくことができる。これにより、電源電圧ＶＤＤや出力電圧Ｖｏｕｔの変動が小さい場合でもＮＭＯＳトランジスタ１１３、１１４に流れる電流を増大させやすくなりオーバーシュート抑制の効果を大きくできる。

図４の構成を用いるとバイアス回路４０３の電流Ｉ３をＮＭＯＳトランジスタ４０２に流すソースフォロアの構成をしており、このソースフォロアの出力電圧によってハイパスフィルタの出力２１２にあらかじめ電圧をバイアスしておくことができる。これにより、電源電圧ＶＤＤや出力電圧Ｖｏｕｔの変動が小さい場合でもＮＭＯＳトランジスタ１１３、１１４に流れる電流を増大させやすくなりオーバーシュート抑制の効果を大きくできる。

また、ＮＭＯＳトランジスタ１１３のソースにＮＭＯＳトランジスタ１１４のドレインが接続されるように説明したが、この構成に限るものではなくＮＭＯＳトランジスタ１１３と１１４の配置を入れ替えて、ＮＭＯＳトランジスタ１１４のソースにＮＭＯＳトランジスタ１１３のドレインを接続するように変更してもよい。

以上説明したように、第一の実施形態のボルテージレギュレータは出力電圧のオーバーシュートを抑制した後、電源電圧の変動が続いている場合でも、出力電圧を安定させることができる。また、重負荷時に電源電圧の変動が発生し出力電圧のオーバーシュートを抑制した後アンダーシュートが発生しても出力電圧を安定させることができる。

＜第二の実施形態＞
図７は、第二の実施形態のボルテージレギュレータの回路図である。図１との違いは、バイアス回路１２１を抵抗７０１に変更した点である。他は図１と同様である。

次に、第二の実施形態のボルテージレギュレータの動作について説明する。出力電圧Ｖｏｕｔを一定にする動作は第一の実施形態と同様である。ここで、電源電圧ＶＤＤが変動した場合を考える。動作の波形は第一の実施形態と同様であり、図５は電源電圧ＶＤＤが上昇したときの各ノードの電圧の変動を示す。電源電圧ＶＤＤが上昇するとハイパスフィルタ１１１が電源電圧ＶＤＤの変動を検出してノード１３２の電圧を上昇させる。電源電圧ＶＤＤの上昇に伴い出力電圧Ｖｏｕｔも上昇し、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出してノード１３１の電圧を上昇させる。こうして、ＮＭＯＳトランジスタ１１３、１１４に電流Ｉ０が流れる。電流Ｉ０が抵抗７０１に流れるとノード１３３の電圧を低下させる。そして、ＰＭＯＳトランジスタ１１５をオンさせ出力トランジスタ１０５のゲート電圧を上昇させることで出力トランジスタ１０５の動作をオフするように制御し、出力電圧Ｖｏｕｔのオーバーシュートを抑制させる。出力電圧Ｖｏｕｔのオーバーシュートを抑制後、電源電圧ＶＤＤは上昇を続けているが、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出しないため、ノード１３１の電圧は上昇せずＮＭＯＳトランジスタ１１４をオフさせる。そして、電流Ｉ０が流れないためＰＭＯＳトランジスタ１１５は動作せず、出力トランジスタ１０５を制御することはない。こうして、出力電圧Ｖｏｕｔのオーバーシュートの制御後、電源電圧ＶＤＤが上昇を続けていても出力電圧Ｖｏｕｔを一定電圧に保つことができる。

図６は出力端子１０４に重負荷がついた状態で電源電圧ＶＤＤが素早く上昇したときの各ノードの電圧の変動を示した波形である。電源電圧ＶＤＤが上昇するとハイパスフィルタ１１１が電源電圧ＶＤＤの変動を検出してノード１３２の電圧を上昇させる。電源電圧ＶＤＤの上昇に伴い出力電圧Ｖｏｕｔも上昇し、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出してノード１３１の電圧を上昇させる。こうして、ＮＭＯＳトランジスタ１１３、１１４に電流Ｉ０が流れる。電流Ｉ０が抵抗７０１に流れるとノード１３３の電圧を低下させる。そして、ＰＭＯＳトランジスタ１１５をオンさせ出力トランジスタ１０５のゲート電圧を上昇させることで出力トランジスタ１０５の動作をオフするように制御し、出力電圧Ｖｏｕｔのオーバーシュートを抑制させる。出力端子１０４には重負荷がついているため出力トランジスタ１０５がオフすることで出力電圧Ｖｏｕｔは急激に下降する。そして、誤差増幅回路１０３が出力トランジスタ１０５を制御することで出力電圧Ｖｏｕｔは急激に上昇する。この出力電圧Ｖｏｕｔの上昇を受けてハイパスフィルタ１１２はノード１３１の電圧を上昇させるが、電源電圧ＶＤＤは上昇していないためハイパスフィルタ１１１はノード１３２の電圧を上昇させることはなくＮＭＯＳトランジスタ１１３をオフさせる。このため、電流Ｉ０は流れずＰＭＯＳトランジスタ１１５が出力トランジスタ１０５を制御することはない。こうして、重負荷時、出力電圧Ｖｏｕｔのオーバーシュートの制御後、重負荷によってアンダーシュートが生じ誤差増幅回路１０３が出力電圧Ｖｏｕｔを上昇させるように制御しても、ＰＭＯＳトランジスタ１１５が出力トランジスタを制御することなく、出力電圧Ｖｏｕｔを一定電圧に保つことができる。

なお、ハイパスフィルタの構成は図２を用いて説明したが、この構成に限るものではなく図３、図４の構成のような他の構成のハイパスフィルタを用いてもよい。
また、ＮＭＯＳトランジスタ１１３のソースにＮＭＯＳトランジスタ１１４のドレインが接続されるように説明したが、この構成に限るものではなくＮＭＯＳトランジスタ１１３と１１４の配置を入れ替えて、ＮＭＯＳトランジスタ１１４のソースにＮＭＯＳトランジスタ１１３のドレインを接続するように変更してもよい。

以上説明したように、第二の実施形態のボルテージレギュレータは出力電圧のオーバーシュートを抑制した後、電源電圧の変動が続いている場合でも、出力電圧を安定させることができる。また、重負荷時に電源電圧の変動が発生し出力電圧のオーバーシュートを抑制した後アンダーシュートが発生しても出力電圧を安定させることができる。

＜第三の実施形態＞
図８は、第三の実施形態のボルテージレギュレータの回路図である。図１との違いは、バイアス回路１２１をダイオード接続したＰＭＯＳトランジスタ８０１に変更した点である。他は図１と同様である。

次に、第三の実施形態のボルテージレギュレータの動作について説明する。出力電圧Ｖｏｕｔを一定にする動作は第一の実施形態と同様である。ここで、電源電圧ＶＤＤが変動した場合を考える。動作の波形は第一の実施形態と同様であり、図５は電源電圧ＶＤＤが上昇したときの各ノードの電圧の変動を示す。電源電圧ＶＤＤが上昇するとハイパスフィルタ１１１が電源電圧ＶＤＤの変動を検出してノード１３２の電圧を上昇させる。電源電圧ＶＤＤの上昇に伴い出力電圧Ｖｏｕｔも上昇し、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出してノード１３１の電圧を上昇させる。こうして、ＮＭＯＳトランジスタ１１３、１１４に電流Ｉ０が流れる。電流Ｉ０がダイオード接続したＰＭＯＳトランジスタ８０１に流れるとノード１３３の電圧が低下する。そして、ＰＭＯＳトランジスタ１１５をオンさせ出力トランジスタ１０５のゲート電圧を上昇させることで出力トランジスタ１０５の動作をオフするように制御し、出力電圧Ｖｏｕｔのオーバーシュートを抑制させる。出力電圧Ｖｏｕｔのオーバーシュートを抑制後、電源電圧ＶＤＤは上昇を続けているが、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出しないため、ノード１３１の電圧は上昇せずＮＭＯＳトランジスタ１１４をオフさせる。そして、電流Ｉ０が流れないためＰＭＯＳトランジスタ１１５は動作せず、出力トランジスタ１０５を制御することはない。こうして、出力電圧Ｖｏｕｔのオーバーシュートの制御後、電源電圧ＶＤＤが上昇を続けていても出力電圧Ｖｏｕｔを一定電圧に保つことができる。

図６は出力端子１０４に重負荷がついた状態で電源電圧ＶＤＤが素早く上昇したときの各ノードの電圧の変動を示した波形である。電源電圧ＶＤＤが上昇するとハイパスフィルタ１１１が電源電圧ＶＤＤの変動を検出してノード１３２の電圧を上昇させる。電源電圧ＶＤＤの上昇に伴い出力電圧Ｖｏｕｔも上昇し、ハイパスフィルタ１１２は出力電圧Ｖｏｕｔの変動を検出してノード１３１の電圧を上昇させる。こうして、ＮＭＯＳトランジスタ１１３、１１４に電流Ｉ０が流れる。電流Ｉ０がダイオード接続したＰＭＯＳトランジスタ８０１に流れるとノード１３３の電圧が低下する。そして、ＰＭＯＳトランジスタ１１５をオンさせ出力トランジスタ１０５のゲート電圧を上昇させることで出力トランジスタ１０５の動作をオフするように制御し、出力電圧Ｖｏｕｔのオーバーシュートを抑制させる。出力端子１０４には重負荷がついているため出力トランジスタ１０５がオフすることで出力電圧Ｖｏｕｔは急激に下降する。そして、誤差増幅回路１０３が出力トランジスタ１０５を制御することで出力電圧Ｖｏｕｔは急激に上昇する。この出力電圧Ｖｏｕｔの上昇を受けてハイパスフィルタ１１２はノード１３１の電圧を上昇させるが、電源電圧ＶＤＤは上昇していないためハイパスフィルタ１１１はノード１３２の電圧を上昇させることはなくＮＭＯＳトランジスタ１１３をオフさせる。このため、電流Ｉ０は流れずＰＭＯＳトランジスタ１１５が出力トランジスタ１０５を制御することはない。こうして、重負荷時、出力電圧Ｖｏｕｔのオーバーシュートの制御後、重負荷によってアンダーシュートが生じ誤差増幅回路１０３が出力電圧Ｖｏｕｔを上昇させるように制御しても、ＰＭＯＳトランジスタ１１５が出力トランジスタを制御することなく、出力電圧Ｖｏｕｔを一定電圧に保つことができる。

なお、ハイパスフィルタの構成は図２を用いて説明したが、この構成に限るものではなく図３、図４の構成のような他の構成のハイパスフィルタを用いてもよい。
また、ＮＭＯＳトランジスタ１１３のソースにＮＭＯＳトランジスタ１１４のドレインが接続されるように説明したが、この構成に限るものではなくＮＭＯＳトランジスタ１１３と１１４の配置を入れ替えて、ＮＭＯＳトランジスタ１１４のソースにＮＭＯＳトランジスタ１１３のドレインを接続するように変更してもよい。

以上説明したように、第三の実施形態のボルテージレギュレータは出力電圧のオーバーシュートを抑制した後、電源電圧の変動が続いている場合でも、出力電圧を安定させることができる。また、重負荷時に電源電圧の変動が発生し出力電圧のオーバーシュートを抑制した後アンダーシュートが発生しても出力電圧を安定させることができる。

１００ グラウンド端子
１０１ 電源端子
１０２ 基準電圧回路
１０３ 誤差増幅回路
１０４ 出力端子
１０５ 出力トランジスタ
１１１、１１２ ハイパスフィルタ
１２１、３０３、４０３ バイアス回路
９０５ クランプ回路

Claims (8)

1. 電源端子から入力された電源電圧を安定化して出力するボルテージレギュレータであって、
   出力トランジスタが出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
   前記電源電圧の変動を検出する第一のハイパスフィルタと、
   前記出力電圧の変動を検出する第二のハイパスフィルタと、
   前記第一または第二のハイパスフィルタの出力電圧に応じて電流を流す第一のトランジスタと、
   前記第二または第一のハイパスフィルタの出力電圧に応じて電流を流し、前記第一のトランジスタと直列に接続される第二のトランジスタと、
   前記第一のトランジスタのドレイン電圧をクランプするクランプ回路と、
   ゲートが前記第一のトランジスタのドレインに接続され、ドレインが前記出力トランジスタのゲートに接続され、前記第一のトランジスタのドレイン電圧によって前記出力トランジスタの動作を制御する第三のトランジスタと、を備えることを特徴とするボルテージレギュレータ。
2. 前記クランプ回路は、一方の端子が前記電源端子に接続され、他方の端子が前記第三のトランジスタのゲートと前記第一のトランジスタのドレインに接続される第一のバイアス回路を備えることを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記クランプ回路は、一方の端子が前記電源端子に接続され、他方の端子が前記第三のトランジスタのゲートと前記第一のトランジスタのドレインに接続される第一の抵抗を備えることを特徴とする請求項１に記載のボルテージレギュレータ。
4. 前記クランプ回路は、ゲートとドレインが前記第三のトランジスタのゲートと前記第一のトランジスタのドレインに接続された第四のトランジスタを備えることを特徴とする請求項１に記載のボルテージレギュレータ。
5. 前記第一のハイパスフィルタは、
   一方の端子が前記第一のハイパスフィルタの入力端子に接続され、他方の端子が前記第一のハイパスフィルタの出力端子に接続された容量と、
   一方の端子が前記第一のハイパスフィルタの出力端子に接続された第二の抵抗と、
   前記第二の抵抗の他方の端子に接続された第一の定電圧回路と、を備えることを特徴とする請求項１から４のいずれかに記載のボルテージレギュレータ。
6. 前記第二のハイパスフィルタは、
   一方の端子が前記第二のハイパスフィルタの入力端子に接続され、他方の端子が前記第二のハイパスフィルタの出力端子に接続された容量と、
   一方の端子が前記第二のハイパスフィルタの出力端子に接続された第二の抵抗と、
   前記第二の抵抗の他方の端子に接続された第一の定電圧回路と、を備えることを特徴とする請求項１から４のいずれかに記載のボルテージレギュレータ。
7. 前記第一の定電圧回路は、
   ゲートとドレインが接続された第五のトランジスタと、
   前記第五のトランジスタのゲートとドレインに接続された第二のバイアス回路を備えることを特徴とする請求項５または６に記載のボルテージレギュレータ。
8. 前記第一の定電圧回路は、
   ソースフォロア回路と、
   前記ソースフォロア回路の入力に接続された第二の定電圧回路を備えることを特徴とする請求項５または６に記載のボルテージレギュレータ。

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