KR102279836B1 - 과전류 보호 회로, 반도체 장치 및 볼티지 레귤레이터 - Google Patents
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Abstract
(과제) 출력 단자에 장시간 과대한 전류가 흐르는 것을 방지하는 과전류 보호 회로 및 과전류 보호 회로를 구비한 반도체 장치 및 볼티지 레귤레이터를 제공한다.
(해결 수단) 출력 트랜지스터에 흐르는 출력 전류에 비례한 전류를 흘리는 제 1 트랜지스터와, 기준 전류를 흘리는 정전류 회로와, 제 1 트랜지스터에 흐르는 전류와 기준 전류를 비교하는 비교 회로와, 비교 회로로부터 출력되는 신호에 의해 출력 트랜지스터의 게이트를 제어하는 제어 회로를 구비하는 구성으로 하였다.
(해결 수단) 출력 트랜지스터에 흐르는 출력 전류에 비례한 전류를 흘리는 제 1 트랜지스터와, 기준 전류를 흘리는 정전류 회로와, 제 1 트랜지스터에 흐르는 전류와 기준 전류를 비교하는 비교 회로와, 비교 회로로부터 출력되는 신호에 의해 출력 트랜지스터의 게이트를 제어하는 제어 회로를 구비하는 구성으로 하였다.
Description
본 발명은 과전류 보호 회로, 그 과전류 보호 회로를 구비한 반도체 장치 및 볼티지 레귤레이터에 관한 것이다.
종래의 과전류 보호 회로를 구비한 볼티지 레귤레이터에 대해 설명한다. 도 4 는, 종래의 과전류 보호 회로를 구비한 볼티지 레귤레이터를 나타내는 회로도이다. 종래의 볼티지 레귤레이터는, 기준 전압 회로 (401) 와, NMOS 트랜지스터 (403, 404, 405) 와, PMOS 트랜지스터 (402, 406, 110) 와, 저항 (204, 205) 과, 전원 단자 (101) 와, 그라운드 단자 (100) 와, 출력 단자 (102) 를 구비하고 있다.
기준 전압 회로 (401) 의 기준 전압 (Vref) 이 출력 단자 (102) 의 출력 전압 (Vout) 을 저항 (204, 205) 에 의해 분압된 분압 전압 (Vfb) 보다 클 때, NMOS 트랜지스터 (403, 404, 405) 와 PMOS 트랜지스터 (402, 406) 로 구성되는 오차 증폭 회로의 출력인 PMOS 트랜지스터 (110) 의 게이트의 전위는 낮아져 PMOS 트랜지스터 (110) 의 온 저항을 낮게 한다. 그리고, 출력 전압 (Vout) 을 상승시켜, 분압 전압 (Vfb) 과 기준 전압 (Vref) 이 동일해지도록 동작한다. 기준 전압 (Vref) 이 분압 전압 (Vfb) 보다 작을 때에는, 오차 증폭 회로의 출력인 PMOS 트랜지스터 (110) 의 게이트의 전위는 높아져 PMOS 트랜지스터 (110) 의 온 저항을 높게 한다. 그리고, 출력 전압 (Vout) 을 저하시켜, 분압 전압 (Vfb) 과 기준 전압 (Vref) 이 동일해지도록 동작한다.
볼티지 레귤레이터는, 항상 분압 전압 (Vfb) 과 기준 전압 (Vref) 을 동일하게 유지함으로써, 일정한 출력 전압 (Vout) 을 발생시키고 있다 (예를 들어, 특허문헌 1 의 도 2 참조).
그러나, 종래의 볼티지 레귤레이터에서는, 출력 단자에 과대한 전류가 계속 흐르면 PMOS 트랜지스터 (110) 가 발열하여 파괴된다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어져, 출력 단자에 장시간 과대한 전류가 흐르는 것을 방지하는 과전류 보호 회로 및 과전류 보호 회로를 구비한 반도체 장치 및 볼티지 레귤레이터를 제공한다.
종래의 과제를 해결하기 위해서, 본 발명의 과전류 보호 회로 및 과전류 보호 회로를 구비한 반도체 장치 및 볼티지 레귤레이터는 이하와 같은 구성으로 하였다.
출력 트랜지스터에 흐르는 출력 전류에 비례한 전류를 흘리는 제 1 트랜지스터와, 기준 전류를 흘리는 정전류 회로와, 제 1 트랜지스터에 흐르는 전류와 기준 전류를 비교하는 비교 회로와, 비교 회로로부터 출력되는 신호에 의해 출력 트랜지스터의 게이트를 제어하는 제어 회로를 구비하는 구성으로 하였다.
구동 회로의 제어에 지장을 초래하지 않아, 출력 단자에 과전류가 흘렀을 때, 출력 트랜지스터가 파괴되는 것을 방지할 수 있다.
도 1 은, 본 발명의 과전류 보호 회로를 구비한 반도체 장치의 회로도.
도 2 는, 본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터의 회로도.
도 3 은, 본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터의 다른 예를 나타내는 회로도.
도 4 는, 종래의 볼티지 레귤레이터의 회로도.
도 2 는, 본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터의 회로도.
도 3 은, 본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터의 다른 예를 나타내는 회로도.
도 4 는, 종래의 볼티지 레귤레이터의 회로도.
＜제 1 실시형태＞
도 1 은, 본 발명의 과전류 보호 회로를 구비한 반도체 장치의 회로도이다.
본 발명의 과전류 보호 회로를 구비한 반도체 장치는, 구동 회로 (103) 와, 정전류 회로 (104) 와, NMOS 트랜지스터 (105, 106) 와, PMOS 트랜지스터 (107, 108, 109, 110) 와, 전원 단자 (101) 와, 그라운드 단자 (100) 와, 출력 단자 (102) 를 구비하고 있다.
본 발명의 과전류 보호 회로를 구비한 반도체 장치의 접속에 대해 설명한다. 구동 회로 (103) 의 출력은 PMOS 트랜지스터 (108) 의 드레인과 PMOS 트랜지스터 (109) 의 게이트와 PMOS 트랜지스터 (110) 의 게이트에 접속된다. PMOS 트랜지스터 (108) 는, 게이트는 PMOS 트랜지스터 (107) 의 게이트 및 드레인에 접속되고, 소스는 전원 단자 (101) 에 접속된다. PMOS 트랜지스터 (107) 의 소스는 전원 단자 (101) 에 접속된다. 정전류 회로 (104) 는, 일방의 단자는 전원 단자 (101) 에 접속되고, 다른 일방의 단자는 PMOS 트랜지스터 (107) 의 게이트 및 드레인에 접속된다. NMOS 트랜지스터 (105) 는, 게이트는 NMOS 트랜지스터 (106) 의 게이트 및 드레인에 접속되고, 드레인은 PMOS 트랜지스터 (107) 의 게이트 및 드레인에 접속되며, 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (106) 의 소스는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (109) 는, 드레인은 NMOS 트랜지스터 (106) 의 게이트 및 드레인에 접속되고, 소스는 전원 단자 (101) 에 접속된다. PMOS 트랜지스터 (110) 는, 드레인은 출력 단자 (102) 에 접속되고, 소스는 전원 단자 (101) 에 접속된다.
다음으로, 본 발명의 과전류 보호 회로를 구비한 반도체 장치의 동작에 대해 설명한다. 전원 단자 (101) 에 전원 전압 (VDD) 이 입력되면, 구동 회로 (103) 가 동작하여 구동 회로 (103) 의 출력에 의해 출력 트랜지스터로서 동작하는 PMOS 트랜지스터 (110) 의 동작을 제어한다. 구동 회로 (103) 의 출력에 의해 PMOS 트랜지스터 (110) 가 동작하면 출력 단자 (102) 에 출력 전압 (Vout) 이 발생한다.
PMOS 트랜지스터 (110) 가 동작하고 있을 때, 출력 단자 (102) 에 부하가 접속되면 PMOS 트랜지스터 (109) 는 PMOS 트랜지스터 (110) 에 흐르는 전류에 비례한 전류 (Imon) 를 흘린다. NMOS 트랜지스터 (106) 와 NMOS 트랜지스터 (105) 는 커런트 미러를 구성하여, 전류 (Imon) 를 임의의 배율로 카피한 전류 (Imon1) 를 발생시킨다. 정전류 회로 (104) 는 기준 전류 (Ia) 를 흘려, NMOS 트랜지스터 (105) 의 출력 전류 (Imon1) 와 비교된다.
Imon1 ＞ Ia 일 때, PMOS 트랜지스터 (107) 는 Imon1 － Ia 의 전류를 흘린다. 그리고, 이 전류는 PMOS 트랜지스터 (107 과 108) 로 구성되는 커런트 미러에 의해 임의의 배율로 증폭되어 PMOS 트랜지스터 (108) 에 전류를 흘려, PMOS 트랜지스터 (110) 를 오프시키도록 동작한다. 또한, Imon1 과 Ia 의 차가 클수록 PMOS 트랜지스터 (110) 의 게이트를 충전하는 전류가 증가하기 때문에 PMOS 트랜지스터 (110) 는 재빠르게 오프되고, Imon1 과 Ia 의 차가 작으면 PMOS 트랜지스터 (110) 는 천천히 오프된다. Imon1 ＜ Ia 일 때에는, PMOS 트랜지스터 (107) 에 전류는 흐르지 않는다. 이 때문에, PMOS 트랜지스터 (110) 가 오프되는 경우는 없다.
이렇게 하여, 출력 단자 (102) 에 부하가 접속되어 PMOS 트랜지스터 (110) 에 과전류가 흘렀을 때, PMOS 트랜지스터 (110) 를 오프시켜 PMOS 트랜지스터 (110) 가 파괴되는 것을 방지할 수 있다. PMOS 트랜지스터 (110) 를 오프하는 속도는 PMOS 트랜지스터 (108) 에 흐르는 전류의 크기에 의해 정해지고, 이 전류는 급격하게는 증가하지 않기 때문에, 구동 회로 (103) 에 의해 PMOS 트랜지스터 (110) 에 흐르는 전류가 순간적으로 증가하는 제어가 되었다고 해도, PMOS 트랜지스터 (110) 를 즉시 오프시키는 경우는 없다. 이 때문에, 이 점에 관해서, 구동 회로 (103) 의 제어에 지장을 초래하는 것은 발생하지 않는다.
또한, 전류 (Imon1) 와 기준 전류 (Ia) 를 비교하는 회로로서 NMOS 트랜지스터 (106) 와 NMOS 트랜지스터 (105) 로 구성되는 커런트 미러를 사용하고 있지만, 이 구성에 한정하지 않고 전류 (Imon1) 와 기준 전류 (Ia) 를 비교할 수 있는 회로이면 어떠한 비교 회로여도 된다. 또, PMOS 트랜지스터 (107) 에 흐르는 전류를 임의의 배율로 카피하는 회로로서 커런트 미러를 사용하고 있지만, 이 구성에 한정하지 않고 전류를 임의의 배율로 카피하는 회로이면 어떠한 전류 증폭 회로여도 된다. 예를 들어, PMOS 트랜지스터 (110) 에 흐르는 전류에 비례한 전류가 저항에 흐름으로써 발생한 전압과, 기준 전류가 저항에 흐름으로써 발생한 기준 전압을 비교하는 전압 비교기와, 그 출력 신호에 의해 PMOS 트랜지스터 (110) 의 게이트를 제어하는 제어 회로를 사용해도 된다.
이상 기재한 바와 같이, 본 발명의 과전류 보호 회로를 구비한 반도체 장치는, 구동 회로의 제어에 지장을 초래하지 않아, 출력 단자에 과전류가 흘렀을 때 출력 트랜지스터가 파괴되는 것을 방지할 수 있다.
＜제 2 실시형태＞
도 2 는, 본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터의 회로도이다. 도 1 과의 차이는 구동 회로 (103) 를 삭제하고, 기준 전압 회로 (201), 저항 (204, 205), 오차 증폭 회로 (202) 를 추가한 점이다. 접속에 대해서는, 오차 증폭 회로 (202) 는, 반전 입력 단자는 기준 전압 회로 (201) 의 정극에 접속되고, 비반전 입력 단자는 저항 (204 와 205) 의 접속점에 접속되며, 출력은 PMOS 트랜지스터 (108) 의 드레인과 PMOS 트랜지스터 (109) 의 게이트와 PMOS 트랜지스터 (110) 의 게이트에 접속된다. 기준 전압 회로 (201) 의 부극은 그라운드 단자 (100) 에 접속되고, 저항 (204) 의 다른 일방의 단자는 출력 단자 (102) 에 접속되며, 저항 (205) 의 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. 그 밖에는 도 1 과 동일하다.
본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터의 동작에 대해 설명한다. 전원 단자 (101) 에 전원 전압 (VDD) 이 입력되면, 볼티지 레귤레이터는, 출력 단자 (102) 로부터 출력 전압 (Vout) 을 출력한다. 저항 (204 과 205) 은, 출력 전압 (Vout) 을 분압하여, 분압 전압 (Vfb) 을 출력한다. 오차 증폭 회로 (202) 는, 기준 전압 회로 (201) 의 기준 전압 (Vref) 과 분압 전압 (Vfb) 을 비교하여, 출력 전압 (Vout) 이 일정해지도록 출력 트랜지스터로서 동작하는 PMOS 트랜지스터 (110) 의 게이트 전압을 제어한다.
출력 전압 (Vout) 이 소정 전압보다 높으면 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아진다. 따라서, 오차 증폭 회로 (202) 의 출력 신호 (PMOS 트랜지스터 (110) 의 게이트의 전위) 가 높아져, PMOS 트랜지스터 (110) 가 오프되어 가므로 출력 전압 (Vout) 은 낮아진다. 또, 출력 전압 (Vout) 이 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압 (Vout) 은 높아진다. 이와 같이 하여, 볼티지 레귤레이터는, 출력 전압 (Vout) 이 일정해지도록 동작한다.
출력 단자 (102) 에 부하가 접속되어 과전류가 흘렀을 때를 생각한다. PMOS 트랜지스터 (109) 는 PMOS 트랜지스터 (110) 에 흐르는 전류에 비례한 전류 (Imon) 를 흘린다. NMOS 트랜지스터 (106) 와 NMOS 트랜지스터 (105) 는 커런트 미러를 구성하여, 전류 (Imon) 를 임의의 배율로 카피한 전류 (Imon1) 를 발생시킨다. 정전류 회로 (104) 는 기준 전류 (Ia) 를 흘려, NMOS 트랜지스터 (105) 의 출력 전류 (Imon1) 와 비교된다.
Imon1 ＞ Ia 일 때, PMOS 트랜지스터 (107) 는 Imon1 － Ia 의 전류를 흘린다. 그리고, 이 전류는 PMOS 트랜지스터 (107 과 108) 로 구성되는 커런트 미러에 의해 임의의 배율로 증폭되어, PMOS 트랜지스터 (108) 에 전류를 흘려, PMOS 트랜지스터 (110) 를 오프시키도록 동작한다. 또한, Imon1 과 Ia 의 차가 클수록 PMOS 트랜지스터 (110) 의 게이트를 충전하는 전류가 증가하기 때문에 PMOS 트랜지스터 (110) 는 재빠르게 오프되고, Imon1 과 Ia 의 차가 작으면 PMOS 트랜지스터 (110) 는 천천히 오프된다. Imon1 ＜ Ia 일 때에는, PMOS 트랜지스터 (107) 에 전류는 흐르지 않는다. 이 때문에, PMOS 트랜지스터 (110) 가 오프되는 경우는 없다.
이렇게 하여, 출력 단자 (102) 에 부하가 접속되어 PMOS 트랜지스터 (110) 에 과전류가 흘렀을 때, PMOS 트랜지스터 (110) 를 오프시켜 PMOS 트랜지스터 (110) 가 파괴되는 것을 방지할 수 있다. PMOS 트랜지스터 (110) 를 오프하는 속도는 PMOS 트랜지스터 (108) 에 흐르는 전류의 크기에 의해 정해지고, 이 전류는 급격하게는 증가하지 않기 때문에, 오차 증폭 회로 (202) 에 의해 PMOS 트랜지스터 (110) 에 흐르는 전류가 순간적으로 증가하는 제어가 되었다고 해도, PMOS 트랜지스터 (110) 를 즉시 오프시키는 경우는 없다. 예를 들어, 출력 단자의 부하가 경부하에서 중부하로 변화되면, PMOS 트랜지스터 (110) 에 큰 전류가 흐르도록 오차 증폭 회로 (202) 가 제어하지만, 이 점에 관해서 이 제어에 지장을 초래하는 것은 발생하지 않는다.
또한, 전류 (Imon1) 와 기준 전류 (Ia) 를 비교하는 회로로서 NMOS 트랜지스터 (106) 와 NMOS 트랜지스터 (105) 로 구성되는 커런트 미러를 사용하고 있지만, 이 구성에 한정하지 않고 전류 (Imon1) 와 기준 전류 (Ia) 를 비교할 수 있는 회로이면 어떠한 비교 회로여도 된다. 또, PMOS 트랜지스터 (107) 에 흐르는 전류를 임의의 배율로 카피하는 회로로서 커런트 미러를 사용하고 있지만, 이 구성에 한정되지 않고 전류를 임의의 배율로 카피하는 회로이면 어떠한 전류 증폭 회로여도 된다. 예를 들어, PMOS 트랜지스터 (110) 에 흐르는 전류에 비례한 전류가 저항에 흐름으로써 발생한 전압과, 기준 전류가 저항에 흐름으로써 발생한 기준 전압을 비교하는 전압 비교기와, 그 출력 신호에 의해 PMOS 트랜지스터 (110) 의 게이트를 제어하는 제어 회로를 사용해도 된다.
이상 기재한 바와 같이, 본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터는, 오차 증폭 회로의 제어에 지장을 초래하지 않아, 출력 단자에 과전류가 흘렀을 때 출력 트랜지스터가 파괴되는 것을 방지할 수 있다.
도 3 은, 본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다. 도 2 와의 차이는 PMOS 트랜지스터 (108) 의 드레인을 오차 증폭 회로 (202) 의 바이어스 전류를 증가시킬 수 있도록 접속한 점이다.
도 3 의 볼티지 레귤레이터의 동작에 대해 설명한다. 통상적인 동작은, 도 2 의 볼티지 레귤레이터와 동일하다. 출력 단자 (102) 에 부하가 접속되어 과전류가 흘렀을 때, PMOS 트랜지스터 (109) 는 PMOS 트랜지스터 (110) 에 흐르는 전류에 비례한 전류 (Imon) 를 흘린다. NMOS 트랜지스터 (106) 와 NMOS 트랜지스터 (105) 는 커런트 미러를 구성하여, 전류 (Imon) 를 임의의 배율로 카피한 전류 (Imon1) 를 발생시킨다. 정전류 회로 (104) 는 기준 전류 (Ia) 를 흘려, NMOS 트랜지스터 (105) 의 출력 전류 (Imon1) 와 비교된다.
Imon1 ＞ Ia 일 때, PMOS 트랜지스터 (107) 는 Imon1 － Ia 의 전류를 흘린다. 그리고, 이 전류는 PMOS 트랜지스터 (107 과 108) 로 구성되는 커런트 미러에 의해 임의의 배율로 증폭되어 PMOS 트랜지스터 (108) 에 전류를 흘려, 오차 증폭 회로 (202) 의 바이어스 전류를 증가시킨다. 그리고, 오차 증폭 회로 (202) 의 응답성을 향상시켜, 오차 증폭 회로 (202) 의 제어에 의해 PMOS 트랜지스터 (110) 를 오프시키도록 동작한다. 또한, Imon1 과 Ia 의 차가 클수록 오차 증폭 회로 (202) 의 바이어스 전류가 증가하기 때문에, 오차 증폭 회로 (202) 의 응답성은 더욱 향상되어 PMOS 트랜지스터 (110) 를 오프시키는 제어가 빨라진다. 또, Imon1 과 Ia 의 차가 작으면 오차 증폭 회로 (202) 의 바이어스 전류의 증가는 적어지기 때문에, 오차 증폭 회로 (202) 의 응답성은 약간 증가되어, PMOS 트랜지스터 (110) 를 오프시키는 제어가 오차 증폭 회로 (202) 의 바이어스 전류가 증가되고 있지 않을 때와 비교하여 약간 빠르게 실시된다. Imon1 ＜ Ia 일 때에는, PMOS 트랜지스터 (107) 에 전류는 흐르지 않는다. 이 때문에, 오차 증폭 회로 (202) 의 바이어스 전류가 증가하는 경우는 없다.
이렇게 하여, 출력 단자 (102) 에 부하가 접속되어 PMOS 트랜지스터 (110) 에 과전류가 흘렀을 때, 오차 증폭 회로 (202) 의 바이어스 전류를 증가시키고, 오차 증폭 회로 (202) 의 제어에 의해 PMOS 트랜지스터 (110) 를 오프시켜, PMOS 트랜지스터 (110) 가 파괴되는 것을 방지할 수 있다. PMOS 트랜지스터 (110) 를 오프하는 속도는 PMOS 트랜지스터 (108) 에 흐르는 전류의 크기에 의해 정해지고, 이 전류는 급격하게는 증가하지 않고 단계적으로 증가하기 때문에, 오차 증폭 회로 (202) 의 바이어스 전류도 급격하게는 증가하지 않고 단계적으로 증가하므로, 오차 증폭 회로 (202) 의 발진 여유도 시점에서의 안정 동작을 즉시 과도하게 방해하지 않고, 또한 바이어스 전류 증가에 의한 응답성의 향상의 양립이 도모되어, 본원의 과제를 달성하는 것이 가능해진다. 보다 구체적으로는, 예를 들어 PMOS 트랜지스터 (110) 에 과전류가 흘렀을 때, PMOS 트랜지스터 (110) 가 과대한 부하를 공급하기 위해서 상승하는 출력 전압 (Vout) 에 기초하여, PMOS 트랜지스터 (110) 의 게이트의 전위를 높게 하고자 하는 오차 증폭 회로 (202) 의 안정 동작과 응답 속도의 양립이 도모되어, 출력 트랜지스터 (110) 에 장시간 과대한 전류가 흐르는 것을 방지하는 것이 가능해진다.
또한, 전류 (Imon1) 와 기준 전류 (Ia) 를 비교하는 회로로서 NMOS 트랜지스터 (106) 와 NMOS 트랜지스터 (105) 로 구성되는 커런트 미러를 사용하고 있지만, 이 구성에 한정하지 않고 전류 (Imon1) 와 기준 전류 (Ia) 를 비교할 수 있는 회로이면 어떠한 비교 회로여도 된다. 또, PMOS 트랜지스터 (107) 에 흐르는 전류를 임의의 배율로 카피하는 회로로서 커런트 미러를 사용하고 있지만, 이 구성에 한정하지 않고 전류를 임의의 배율로 카피하는 회로이면 어떠한 전류 증폭 회로여도 된다. 예를 들어, PMOS 트랜지스터 (110) 에 흐르는 전류에 비례한 전류가 저항에 흐름으로써 발생한 전압과, 기준 전류가 저항에 흐름으로써 발생한 기준 전압을 비교하는 전압 비교기와, 그 출력 신호에 의해 오차 증폭 회로 (202) 의 바이어스 전류를 제어하는 제어 회로를 사용해도 된다.
이상 기재한 바와 같이, 본 발명의 과전류 보호 회로를 구비한 볼티지 레귤레이터는, 오차 증폭 회로의 제어에 지장을 초래하지 않아 출력 단자에 과전류가 흘렀을 때 출력 트랜지스터가 파괴되는 것을 방지할 수 있다.
100 : 그라운드 단자
101 : 전원 단자
102 : 출력 단자
103 : 구동 회로
104 : 정전류 회로
201 : 기준 전압 회로
202 : 오차 증폭 회로
401 : 기준 전압 회로
101 : 전원 단자
102 : 출력 단자
103 : 구동 회로
104 : 정전류 회로
201 : 기준 전압 회로
202 : 오차 증폭 회로
401 : 기준 전압 회로
Claims (9)
- 출력 트랜지스터에 흐르는 출력 전류에 비례한 전류를 흘리는 제 1 트랜지스터와,
기준 전류를 흘리는 정전류 회로와,
상기 제 1 트랜지스터에 흐르는 전류와 상기 기준 전류를 비교하는 비교 회로와,
상기 비교 회로로부터 출력되는 제 1 전류를 증폭한 제 2 전류에 의해, 상기 출력 트랜지스터의 게이트를 제어하는 전류 증폭 회로인 제어 회로를 구비하는 것을 특징으로 하는 과전류 보호 회로. - 제 1 항에 있어서,
상기 비교 회로는,
게이트와 드레인이 상기 제 1 트랜지스터의 드레인에 접속된 제 2 트랜지스터와,
게이트가 상기 제 2 트랜지스터의 게이트에 접속되고, 드레인이 상기 정전류 회로에 접속된 제 ３ 트랜지스터를 구비하는 커런트 미러를 구성하고,
상기 기준 전류와 상기 제 ３ 트랜지스터의 전류를 비교하는 것을 특징으로 하는 과전류 보호 회로. - 제 1 항에 있어서,
상기 제어 회로는,
게이트와 드레인이 상기 정전류 회로에 접속된 제 ４ 트랜지스터와,
게이트가 상기 제 ４ 트랜지스터의 게이트에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속된 제 ５ 트랜지스터를 구비하는 커런트 미러를 구성하는 상기 전류 증폭 회로인 것을 특징으로 하는 과전류 보호 회로. - 제 2 항에 있어서,
상기 제어 회로는,
게이트와 드레인이 상기 정전류 회로에 접속된 제 ４ 트랜지스터와,
게이트가 상기 제 ４ 트랜지스터의 게이트에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속된 제 5 트랜지스터를 구비하는 커런트 미러를 구성하는 상기 전류 증폭 회로인 것을 특징으로 하는 과전류 보호 회로. - 입력 전압을 출력 단자에 출력하는 출력 트랜지스터와,
상기 출력 트랜지스터의 동작을 제어하는 구동 회로와,
제 1 항 내지 제 4 항 중 어느 한 항에 기재된 과전류 보호 회로를 구비한 것을 특징으로 하는 반도체 장치. - 소정의 출력 전압을 출력 단자에 출력하는 출력 트랜지스터와,
상기 출력 전압을 분압한 분압 전압과 기준 전압의 차를 증폭시켜 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
제 1 항 내지 제 4 항 중 어느 한 항에 기재된 과전류 보호 회로를 구비한 것을 특징으로 하는 볼티지 레귤레이터. - 소정의 출력 전압을 출력 단자에 출력하는 출력 트랜지스터와,
상기 출력 전압을 분압한 분압 전압과 기준 전압의 차를 증폭시켜 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
과전류 보호 회로를 구비한 볼티지 레귤레이터로서,
과전류 보호 회로는,
상기 출력 트랜지스터에 흐르는 출력 전류에 비례한 전류를 흘리는 제 1 트랜지스터와,
기준 전류를 흘리는 정전류 회로와,
상기 제 1 트랜지스터에 흐르는 전류와 상기 기준 전류를 비교하는 비교 회로와,
상기 비교 회로로부터 출력되는 제 1 전류를 증폭한 제 2 전류에 의해 상기 오차 증폭 회로의 바이어스 전류를 제어하는 전류 증폭 회로인 제어 회로를 구비하는 것을 특징으로 하는 볼티지 레귤레이터. - 제 7 항에 있어서
상기 비교 회로는,
게이트와 드레인이 상기 제 1 트랜지스터의 드레인에 접속된 제 2 트랜지스터와,
게이트가 상기 제 2 트랜지스터의 게이트에 접속되고, 드레인이 상기 정전류 회로에 접속된 제 ３ 트랜지스터를 구비하는 커런트 미러를 구성하고,
상기 기준 전류와 상기 제 ３ 트랜지스터의 전류를 비교하는 것을 특징으로 하는 볼티지 레귤레이터. - 제 7 항 또는 제 8 항에 있어서,
상기 제어 회로는,
게이트와 드레인이 상기 정전류 회로에 접속된 제 ４ 트랜지스터와,
게이트가 상기 제 ４ 트랜지스터의 게이트에 접속되고, 드레인이 상기 오차 증폭 회로에 접속된 제 5 트랜지스터를 구비하는 커런트 미러를 구성하는 상기 전류 증폭 회로인 것을 특징으로 하는 볼티지 레귤레이터.
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Comment text: Notification of reason for refusal Patent event date: 20201204 Patent event code: PE09021S01D |
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| PE0601 | Decision on rejection of patent |
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| AMND | Amendment | ||
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Patent event code: PX09011S01I Patent event date: 20210319 Comment text: Decision to Refuse Application Patent event code: PX09012R01I Patent event date: 20210202 Comment text: Amendment to Specification, etc. |
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