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JP6231377B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本明細書で開示する技術は、半導体装置とその製造方法に関する。
特許文献１には、素子領域と、素子領域の外側に配置された終端領域とが形成されている半導体基板を有する半導体装置が開示されている。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に設けられているゲート電極とを有している。終端領域は、終端トレンチと、終端トレンチの内部を充填する終端絶縁層とを有している。終端領域を設けることによって、半導体装置の高耐圧化が図られている。
特開平２００６−２０２９４０号公報
上述した終端絶縁層のようにトレンチ内に配置されている絶縁層は、所定の圧力の下でトレンチ内に絶縁材料を堆積させ、その後熱処理を行うことによって形成される。この際、絶縁層を高い圧力の下で形成すると、トレンチへの絶縁材料の埋め込み性には優れるが、熱処理工程において絶縁材料が収縮し易く、絶縁層にクラックが生じ易くなる。一方、絶縁層を低い圧力の下で形成すると、熱処理工程において絶縁材料が収縮し難く、クラックが生じ難くなるが、トレンチへの絶縁材料の埋め込み性が悪く、絶縁層にボイドが生じ易くなる。
本明細書では、トレンチ内の絶縁層にクラックやボイドが生じることを抑制することができる半導体装置及びその製造方法を開示する。
本明細書で開示する半導体装置は、半導体基板と、半導体基板の表面に形成されているトレンチと、トレンチの内面を覆う第１の絶縁層と、トレンチ内の第１の絶縁層の表面に配置されている絶縁層を有している。第１の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きい。
上記の半導体装置では、トレンチ内には、ゲート電位が印加される導電体（即ち、ゲート電極）が設けられていなくてもよい。
上記の半導体装置では、第１の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きい。第１の絶縁層は、半導体装置の製造過程において収縮し難い。第２の絶縁層は、半導体装置の製造過程において収縮し易い。第１の絶縁層と第２の絶縁層がトレンチ内に配置されていることで、半導体装置の製造過程において絶縁材料の収縮による過大な応力が生じることが防止される。従って、この半導体装置の製造過程では、トレンチ内の絶縁層にクラックが生じ難い。また、第１の絶縁層は半導体装置の製造過程において埋め込み性があまり良くないが、第１の絶縁層はトレンチの内面を覆うように形成されるため、第１の絶縁層の形成時には絶縁材料の埋め込み性は問題とならない。その後、第１の絶縁層の表面に第２の絶縁層を形成する際には、絶縁材料の埋め込み性が良いので、好適に第２の絶縁層を形成することができる。従って、この半導体装置の製造過程では、トレンチ内の絶縁層にボイドが発生し難い。即ち、この半導体装置は、製造過程においてトレンチ内の絶縁層にボイドやクラックが生じ難い。
半導体基板に、素子領域と、素子領域を取り囲む終端領域が形成されていてもよい。素子領域は、ゲートトレンチと、ゲートトレンチの内面を覆うゲート絶縁膜と、ゲート絶縁膜の内側に設けられているゲート電極を有していてもよい。終端領域は、第１の絶縁層と第２の絶縁層を内部に備えているトレンチを有していてもよい。
この構成によると、素子領域と終端領域とを備える半導体装置を得ることができる。
第１の絶縁層は、トレンチの内面全体と半導体基板の上面を覆っていてもよい。第２の絶縁層は、トレンチ内に充填されており、半導体基板の上面に形成された第１の絶縁層の上面に形成されていてもよい。終端領域は、第２の絶縁層の上面に形成される第３の絶縁層を有していてもよい。第３の絶縁層の屈折率は、第２の絶縁層の屈折率よりも大きくてもよい。
屈折率が大きい第３の絶縁層は、半導体装置の製造過程において収縮し難い。このため、半導体基板の表面の絶縁層（即ち、第１の絶縁層、第２の絶縁層、及び、第３の絶縁層）にクラックが生じることを抑制することができる。また、半導体基板の表面に厚い絶縁層を形成することができるため、半導体装置を高耐圧化することもできる。
本明細書で開示する半導体装置の製造方法は、第１の圧力の下で、トレンチを有する半導体基板のトレンチの内部に第１の絶縁層を堆積する工程と、第１の絶縁層が堆積された後に、第１の圧力より高い第２の圧力の下で、トレンチの内部に第２の絶縁層を堆積する工程と、第２の絶縁層が堆積された後に、半導体基板を熱処理する工程、を有する。
第２の圧力よりも小さい第１の圧力の下で絶縁材料を堆積させることによって形成される第１の絶縁層は、その後の熱処理によって収縮し難い。一方、第２の圧力の下で絶縁材料を堆積させることによって形成される第２の絶縁層は、その後の熱処理によって収縮し易い。第１の絶縁層と第２の絶縁層がトレンチ内に形成されることで、半導体装置の製造過程において絶縁材料の収縮による過大な応力が生じることが防止される。従って、この製造方法によると、トレンチ内の絶縁層にクラックが生じ難い。また、第１の絶縁層はトレンチへの埋め込み性があまり良くないが、第１の絶縁層はトレンチの内面を覆うように形成されるため、第１の絶縁層の形成時には絶縁材料の埋め込み性は問題とならない。その後、第１の絶縁層の表面に第２の絶縁層を形成する際には、絶縁材料の埋め込み性が良いので、好適に第２の絶縁層を形成することができる。
第１の絶縁層を堆積する工程は、半導体基板の上面に第１の絶縁層を堆積することを含んでもよい。第２の絶縁層を堆積する工程は、半導体基板の上面に堆積された第１の絶縁層の上面に第２の絶縁層を堆積することを含んでもよい。製造方法は、さらに、第２の圧力より低い第３の圧力で第２の絶縁層の上面に第３の絶縁層を堆積する工程を有してもよい。
第３の圧力の下で堆積される第３の絶縁層は、その後の熱処理によって収縮し難い。そのため、上記の方法によると、半導体基板の表面の絶縁層（即ち、第１の絶縁層、第２の絶縁層、及び、第３の絶縁層）にクラックが生じることを抑制することができる。また、半導体基板の表面に厚い絶縁層を形成することができるため、半導体装置を高耐圧化することもできる。
製造方法は、さらに、トレンチ内の第１の絶縁層及び第２の絶縁層の一部を除去する工程と、第１の絶縁層及び第２の絶縁層の一部を除去した後に、ゲートトレンチの内面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜の内側にゲート電極を形成する工程、をさらに有してもよい。
この構成によると、トレンチ内にゲート電極を形成することができる。
半導体装置の平面図。 半導体装置のＩＩ−ＩＩ断面図。 半導体装置のＩＩＩ−ＩＩＩ断面図。 半導体装置の製造方法を模式的に示す断面図（１）。 半導体装置の製造方法を模式的に示す断面図（２）。 半導体装置の製造方法を模式的に示す断面図（３）。 半導体装置の製造方法を模式的に示す断面図（４）。 半導体装置の製造方法を模式的に示す断面図（５）。 半導体装置の製造方法を模式的に示す断面図（６）。 第２実施例の半導体装置のＩＩ−ＩＩ断面図。
（第１実施例）
（半導体装置１００の構造）
図１に示すように、本実施例の半導体装置１００は、半導体基板１０中に、電流が流れる素子領域１１０と、その素子領域１１０を取り囲む終端領域１２０とを有している。本実施例の半導体装置１００は、パワーＭＯＳＦＥＴである。
図１に示すように、素子領域１１０には、複数本のゲートトレンチ２０が平行に形成されている。終端領域１２０には、素子領域１１０の外側を囲む複数本の終端トレンチ３０が形成されている。各終端トレンチ３０は、素子領域１１０の外側を一巡している。なお、図１では、理解の容易のために、半導体基板１０の上面に形成されている各種絶縁層、電極、配線等の図示を省略している。
図２、図３を参照して、素子領域１１０内及び終端領域１２０内の構造を説明する。図２に示すように、素子領域１１０の半導体基板１０の中には、ｎ型のドリフト領域１２が形成されている。また、図３に示すように、半導体基板１０の表面に臨む範囲には、ｎ＋型のソース領域１１が形成されている。また、ソース領域１１の下方であって、ドリフト領域１２の上方には、ｐ型のボディ領域１３が形成されている。半導体基板１０の裏面に臨む範囲には、ｎ＋型のドレイン領域１４が形成されている。ソース領域１１の上面は、ソース電極１５に対してオーミック接続している。ドレイン領域１４の下面は、ドレイン電極１８に対してオーミック接続している。
また、上記の通り、素子領域１１０内の半導体基板１０の表面には複数のゲートトレンチ２０が形成されている。ゲートトレンチ２０の下端部には、ｐ型のフローティング領域２６が形成されている。ゲートトレンチ２０の下端部付近の内側には、第１の絶縁層３２ａが形成されている。第１の絶縁層３２ａの上方には、第２の絶縁層３４ａが形成されている。第１の絶縁層３２ａの屈折率は、第２の絶縁層３４ａの屈折率よりも大きい。第２の絶縁層３４ａの上面、及び、ゲートトレンチ２０の側面には、ゲート絶縁膜２２が形成されている。ゲート絶縁膜２２の内側には、ゲートトレンチ２０内に充填されるゲート電極２４が形成されている。ゲート電極２４の上面には、層間絶縁膜４０が形成されている。層間絶縁膜４０により、ゲート電極２４は、ソース電極１５から電気的に絶縁されている。層間絶縁膜４０における単位体積当たりのリンとボロンの含有量は、第１及び第２の絶縁層３２ａ、３４ａにおける単位体積当たりのリンとボロンの含有量よりも多い。
図２に示すように、終端領域１２０の半導体基板１０の中にも、ｎ型のドリフト領域１２、及び、ｎ＋型のドレイン領域１４が形成されている。終端領域１２０内のドリフト領域１２及びドレイン領域１４は、素子領域１１０内のドリフト領域１２及びドレイン領域１４と連続している。終端領域１２０でも、ドレイン領域１４の下面は、ドレイン電極１８に対してオーミック接続している。
終端領域１２０内の半導体基板１０の表面には複数の終端トレンチ３０が形成されている。終端トレンチ３０は、素子領域１１０内のゲートトレンチ２０と略同じ深さに形成されている。終端トレンチ３０の下端部には、ｐ型のフローティング領域３６が形成されている。終端トレンチ３０の内側には、第１の絶縁層３２ｂが形成されている。第１の絶縁層３２ｂは、各終端トレンチ３０間の隔壁３１の上面部分にも形成されている。第１の絶縁層３２ｂの内側には、第２の絶縁層３４ｂが形成されている。第２の絶縁層３４ｂは、終端トレンチ３０内に充填されている。また、第２の絶縁層３４ｂは、半導体基板１０の上面（即ち、隔壁３１上の第１の絶縁層３２ｂ上）にも積層されている。終端領域１２０内の第１の絶縁層３２ｂ及び第２の絶縁層３４ｂは、それぞれ、素子領域１１０内の第１の絶縁層３２ａ及び第２の絶縁層３４ａと同様の特性を有する絶縁層である。即ち、第１の絶縁層３２ｂの屈折率は、第２の絶縁層３４ｂの屈折率よりも大きい。
第２の絶縁層３４ｂの上面には、ゲート絶縁膜２２が形成されている。終端領域１２０のゲート絶縁膜２２は、素子領域１１０のゲート絶縁膜２２と連続している。終端領域１２０のゲート絶縁膜２２の上面の一部には、素子領域１１０内に形成されているゲート電極２４の一部が延伸されている。ゲート電極２４の上面、及び、ゲート電極２４が形成されていない範囲のゲート絶縁膜２２の上面には、層間絶縁膜４０が形成されている。終端領域１２０の層間絶縁膜４０は、素子領域１１０の層間絶縁膜４０と連続している。終端領域１２０の層間絶縁膜４０のうち、ゲート電極２４の上面に形成されている部分には、コンタクトホール４２が形成されている。終端領域１２０の層間絶縁膜４０の上面には、ゲート配線４４が形成されている。ゲート配線４４は、コンタクトホール４２を通過して、ゲート電極２４と電気的に接続されている。
（製造方法）
次いで、本実施例の半導体装置１００の製造方法を説明する。まず、図４に示すように、複数のゲートトレンチ２０と、複数の終端トレンチ３０とが形成された半導体基板１０を準備する。本実施例では、半導体基板１０はＳｉＣによって形成されている。なお、図４では、ゲートトレンチ２０は１本のみを図示している。図４の時点で、各ゲートトレンチ２０の下端部には、フローティング領域２６が形成されている。また、各終端トレンチ３０の下端部には、フローティング領域３６が形成されている。また、半導体基板１０には、ドリフト領域１２、ボディ領域１３、及び、ソース領域１１が形成されている。
次いで、図５に示すように、各ゲートトレンチ２０の内面、各終端トレンチ３０の内面、及び、半導体基板１０の上面（即ち、各終端トレンチ３０間の隔壁３１の上面）に、第１の絶縁層３２を堆積させる。この工程では、第１の絶縁層３２は、各ゲートトレンチ２０の内面、各終端トレンチ３０の内面、及び、半導体基板１０の上面を覆う程度の厚さに形成される。第１の絶縁層３２は、各トレンチを充填する厚さには形成されない。第１の絶縁層３２は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とするＣＶＤ（Chemical Vapor Deposition）を行うことによって形成される。第１の絶縁層３２を形成する際には、低い圧力の下でＣＶＤを実行する。低い圧力の下でＣＶＤを実行することにより、成膜レート（即ち、成膜速度）が遅くなり、密な絶縁層である第１の絶縁層３２を形成することができる。なお、低い圧力の下でＣＶＤを実行すると、第１の絶縁層３２の埋め込み性があまり良くない。しかしながら、第１の絶縁層３２は、各表面を覆う程度に薄く形成されるので、埋め込み性は問題とならない。好適に第１の絶縁層３２を成長させることができる。
次いで、図６に示すように、形成された第１の絶縁層３２の上面に、第２の絶縁層３４を堆積させる。この工程では、第２の絶縁層３４は、各ゲートトレンチ２０及び各終端トレンチ３０を充填するとともに、半導体基板１０の上面にも積層される。第２の絶縁層３４は、第１の絶縁層３２と同様に、ＴＥＯＳを原料とするＣＶＤを行うことによって形成される。ただし、第２の絶縁層３４を形成する際には、第１の絶縁層３２を形成する場合よりも高い圧力の下でＣＶＤを実行する。高い圧力の下でＣＶＤを実行することにより、成膜レートが早くなり、疎な絶縁層である第２の絶縁層３４を形成することができる。疎な絶縁層である第２の絶縁層３４は、トレンチへの埋め込み性に優れるため、トレンチ内にボイドが形成されることを抑制することができる。従って、トレンチ内にボイドが形成されることなく、好適に第２の絶縁層３４を形成することができる。
次いで、図７に示すように、エッチバックによって、ゲートトレンチ２０内の第１の絶縁層３２及び第２の絶縁層３４の一部を除去する。それとともに、ゲートトレンチ２０と終端トレンチ３０との間の隔壁２８の上面の第１の絶縁層３２及び第２の絶縁層３４の一部も除去する。エッチバックは、終端トレンチ３０の上方に保護膜を形成した上でドライエッチングを行うことによって行う。これにより、ゲートトレンチ２０内には、一部の第１の絶縁層３２ａ、及び、一部の第２の絶縁層３４ａが残存する。また、終端トレンチ３０の内側及び上方にも、第１の絶縁層３２ｂ及び第２の絶縁層３４ｂが残存する。上述の通り、第２の絶縁層３４の形成時にボイドが形成され難いため、ゲートトレンチ２０内に残存する第２の絶縁層３４ａの上面形状は平坦になる。この結果、ゲートトレンチ２０内に残存する第２の絶縁層３４ａの上面に凹部等が形成されないため、ゲートトレンチ２０内の第２の絶縁層３４ａは好適な絶縁性能を発揮することができる。
次いで、半導体基板１０に対して熱酸化処理を行う。これにより、ＣＶＤによって形成された第１の絶縁層３２ａ、３２ｂ、及び、第２の絶縁層３４ａ、３４ｂが緻密化し、安定化する。熱処理中に各絶縁層は収縮する。ここで、密な絶縁層である第１の絶縁層３２ａ、３２ｂは、疎な絶縁層である第２の絶縁層３４ａ、３４ｂよりも収縮し難い。各トレンチ内に収縮し難い第１の絶縁層３２ａ、３２ｂが配置されているため、各トレンチ内で高い応力が生じることが抑制される。そのため、第１の絶縁層３２ａ、３２ｂ及び第２の絶縁層３４ａ、３４ｂにクラックが生じることを抑制できる。このように熱処理によって緻密化した後においては、第１の絶縁層３２ａ、３２ｂの屈折率は、第２の絶縁層３４ａ、３４ｂよりも大きい。また、この熱酸化処理は、ゲートトレンチ２０の内壁面への犠牲酸化膜の形成処理も兼ねている。そのため、この熱酸化処理により、ゲートトレンチ２０の内壁面には犠牲酸化膜が形成される。その後、ゲートトレンチ２０の内壁面に形成された酸化膜をウェットエッチングによって除去する。これにより、ドライエッチングによるダメージ層が除去される。
次いで、図８に示すように、ＣＶＤ等によってゲート絶縁膜２２を形成する。
次いで、図９に示すように、エッチバックによって確保されたスペース内にポリシリコンを堆積させることにより、トレンチゲート２０内にゲート電極２４を形成する。この際、ゲート電極２４の一部は、一部の終端トレンチ３０の上方に形成されたゲート絶縁膜２２の上面まで伸びる。
その後、半導体基板１０の上面に層間絶縁膜４０を形成する（図２参照）。層間絶縁膜４０は、ＢＰＳＧ（Boron Phosphorus Silicon Glass）をＣＶＤで堆積させることによって形成される。上記の通り、ＢＰＳＧにより形成される層間絶縁膜４０における単位体積当たりのリンとボロンの含有量は、ＴＥＯＳ膜である第１及び第２の絶縁層３２ａ、３４ａにおける単位体積当たりのリンとボロンの含有量よりも多い。この結果、ゲート電極２４の上面、及び、ゲート電極２４が形成されていない範囲のゲート絶縁膜２２の上面に、層間絶縁膜４０が形成される。
その後、層間絶縁膜４０のうちゲート電極２４の上面に形成されている部分に、コンタクトホール４２を形成する（図２参照）。次いで、層間絶縁膜４０の上面に金属製のゲート配線４４を形成する。ゲート配線４４は、コンタクトホール４２を通過して、ゲート電極２４と電気的に接続される。
さらにその後、半導体基板１０の裏面にドレイン領域１４を形成する。ドレイン領域１４は、半導体基板１０の裏面に不純物を注入した後に、レーザーアニールを行うことで形成される。次いで、半導体基板１０の裏面全面にドレイン電極１８を形成する。ドレイン電極１８は、例えば、スパッタリングによって形成することができる。
以上の各工程を行うことにより、図２の半導体装置１００が完成する。
本実施例の半導体装置１００では、第１の絶縁層３２ａ、３２ｂの屈折率は、第２の絶縁層３４ａ、３４ｂの屈折率よりも大きい。上述の通り、第１の絶縁層３２ａ、３２ｂは、半導体装置１００の製造過程において収縮し難い。第２の絶縁層３４ａ、３４ｂは、半導体装置１００の製造過程において収縮し易い。第１の絶縁層３２ａ、３２ｂと第２の絶縁層３４ａ、３４ｂがトレンチ（即ち、ゲートトレンチ２０及び終端トレンチ３０）内に配置されていることで、半導体装置１００の製造過程において絶縁材料の収縮による過大な応力が生じることが防止される。従って、この半導体装置１００の製造過程では、トレンチ内の絶縁層にクラックが生じ難い。また、第１の絶縁層３２ａ、３２ｂは半導体装置１００の製造過程において埋め込み性があまり良くないが、第１の絶縁層３２ａ、３２ｂはトレンチの内面を覆うように形成されるため、第１の絶縁層３２ａ、３２ｂの形成時には絶縁材料の埋め込み性は問題とならない。その後、第１の絶縁層３２ａ、３２ｂの表面に第２の絶縁層３４ａ、３４ｂを形成する際には、絶縁材料の埋め込み性が良いので、好適に第２の絶縁層３４ａ、３４ｂを形成することができる。従って、この半導体装置１００の製造過程では、トレンチ内の絶縁層にボイドが発生し難い。即ち、この半導体装置１００は、製造過程においてトレンチ内の絶縁層にボイドやクラックが生じ難い。
また、本実施例の製造方法では、比較的低い圧力の下でＣＶＤを実行することによって第１の絶縁層３２を形成し（図５参照）、その後、第１の絶縁層３２を形成する場合よりも高い圧力の下でＣＶＤを実行することによって、第２の絶縁層３４を形成する（図６参照）。低い圧力の下でＣＶＤを実行することにより、その後の熱処理時に収縮し難い第１の絶縁層３２（即ち、密な絶縁層）を形成することができる。高い圧力の下でＣＶＤを実行することにより、終端トレンチ３０への埋め込み性の良い第２の絶縁層３４（即ち、疎な絶縁層）を形成することができる。即ち、本実施例の製造方法によると、上記の特性を有する半導体装置１００を好適に製造することができる。
（第２実施例）
続いて、図１０を参照して、第２実施例の半導体装置２００について、第１実施例と異なる点を中心に説明する。本実施例の半導体装置２００は、その基本的構成は第１実施例の半導体装置１００（図２参照）と共通する。図１０では、第１実施例の半導体装置１００と共通する要素については同じ符号を用いて示している。
本実施例の半導体装置２００は、終端領域１２０において、第２の絶縁層３４ｂの上面に第３の絶縁層２３８が形成されている点において、第１実施例の半導体装置１００とは異なる。第３の絶縁層２３８の屈折率は、第２の絶縁層３４ｂの屈折率よりも大きい。なお、第３の絶縁層２３８の屈折率と、第１の絶縁層３２ｂの屈折率は、どちらが大きくてもよいし、等しくてもよい。第３の絶縁層２３８の上面には、ゲート絶縁膜２２が形成されている。
（製造方法）
半導体装置２００の製造方法も、基本的には第１実施例の製造方法と同様である。ただし、本実施例では、第１の絶縁層３２の上面に第２の絶縁層３４を堆積させた後に（図６参照）、第２の絶縁層３４の上面に第３の絶縁層２３８を堆積させる工程を実行する。第３の絶縁層２３８は、第１の絶縁層３２及び第２の絶縁層３４と同様に、ＴＥＯＳを原料とするＣＶＤを行うことによって形成される。第３の絶縁層２３８を形成する際には、第２の絶縁層３４を形成する場合よりも低い圧力の下でＣＶＤを実行する。これにより、第２の絶縁層３４の上面に、密な絶縁層である第３の絶縁層２３８を形成することができる。低い圧力の下でのＣＶＤでは絶縁材料の埋め込み性が悪いが、第３の絶縁層２３８は平坦な表面上に形成されるので、埋め込み性は問題とならない。
本実施例では、その後、エッチバックによって、素子領域１１０に対応する範囲の第３の絶縁層２３８を除去する。この際、ゲートトレンチ２０内の第１及び第２の絶縁層３２、３４の一部、及び、ゲートトレンチ２０と終端トレンチ３０との間の隔壁２８の上面の第１及び第２の絶縁層３２、３４の一部も併せて除去する。これにより、ゲートトレンチ２０内には、一部の第１の絶縁層３２ａ、及び、一部の第２の絶縁層３４ａが残存する。また、終端トレンチ３０の内側及び上方には、第１の絶縁層３２ｂ、第２の絶縁層３４ｂ、及び、第３の絶縁層２３８が残存する（図１０参照）。その後、熱処理によって、各絶縁層を緻密化する。第３の絶縁層２３８は、第１の絶縁層３２と同様に、熱処理時における収縮率が小さい。このため、第３の絶縁層２３８の近傍においてクラックが生じることが抑制される。その後の各工程は、第１実施例と同様であるため、詳しい説明を省略する（図８、図９参照）。
本実施例の半導体装置２００では、第２の絶縁層３４ｂの上面に第３の絶縁層２３８が形成されている。第３の絶縁層２３８の屈折率は、第２の絶縁層の屈折率よりも大きい。屈折率が小さい第３の絶縁層２３８は、半導体装置２００の製造過程において収縮し難い。このため、絶縁層（即ち、第１の絶縁層３２ａ、３２ｂ、第２の絶縁層３４ａ、３４ｂ、及び、第３の絶縁層２３８）にクラックが生じることを抑制することができる。また、ゲート配線４４の下側に厚い絶縁層を形成することができるため、半導体装置２００を高耐圧化することができる。
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
（変形例１）上記の各実施例では、半導体基板１０はＳｉＣによって形成されている。これに限られず、半導体基板１０はＳｉによって形成されていてもよい。
（変形例２）上記の各実施例では、半導体装置１００、２００は、パワーＭＯＳＦＥＴであるが、半導体装置１００、２００は、トレンチゲート型の半導体装置であれば、任意の半導体装置とすることができる。例えば、半導体装置１００、２００は、ＩＧＢＴであってもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体基板
１２：ドリフト領域
１４：ドレイン領域
１８：ドレイン電極
２０：ゲートトレンチ
２２：ゲート絶縁膜
２４：ゲート電極
２６：フローティング領域
２８：隔壁
３０：終端トレンチ
３１：隔壁
３２、３２ａ、３２ｂ：第１の絶縁層
３４、３４ａ、３４ｂ：第２の絶縁層
３６：フローティング領域
４０：層間絶縁膜
４２：コンタクトホール
４４：ゲート配線
１００：半導体装置
１１０：素子領域
１２０：終端領域
２００：半導体装置
２３８：第３の絶縁層

Claims (2)

  1. 素子領域と、前記素子領域を取り囲む終端領域が形成されている半導体基板を有しており、
    前記素子領域は、
    前記半導体基板の表面に形成されているゲートトレンチと、
    前記ゲートトレンチの内面を覆うゲート絶縁膜と、
    前記ゲート絶縁膜の内側に設けられているゲート電極、
    を有しており、
    前記終端領域は、
    前記半導体基板の表面に形成されている終端トレンチと、
    前記終端トレンチの内面全体と前記終端領域内の前記半導体基板の上面を覆う第１の絶縁層と、
    前記終端トレンチ内の前記第１の絶縁層の表面に配置されているとともに、前記終端トレンチ内に充填され、かつ、前記終端領域内の前記半導体基板の上面に形成された前記第１の絶縁層の上面に形成されている、第２の絶縁層と、
    前記第２の絶縁層の上面に形成されている第３の絶縁層と、
    前記第３の絶縁層の上方に配置され、前記ゲート電極と電気的に接続されているゲート配線、
    を有しており、
    前記第１の絶縁層の屈折率は、前記第２の絶縁層の屈折率よりも大きく、かつ、
    前記第３の絶縁層の屈折率は、前記第２の絶縁層の屈折率よりも大きい、
    半導体装置。
  2. ゲートトレンチと前記ゲートトレンチを取り囲む終端トレンチを有する半導体基板の前記ゲートトレンチの内部と前記終端トレンチの内部と前記半導体基板の上面に、第１の圧力の下で第１の絶縁層を堆積する工程と、
    前記第１の絶縁層が堆積された後に、前記ゲートトレンチの内部と前記終端トレンチの内部と前記半導体基板の上面に堆積された前記第１の絶縁層の上面に、前記第１の圧力より高い第２の圧力の下で、第２の絶縁層を堆積する工程と、
    前記第２の絶縁層の上面に前記第２の圧力より低い第３の圧力で第３の絶縁層を堆積する工程と、
    前記ゲートトレンチが形成されている範囲内の前記半導体基板の上面の前記第１、第２及び第３の絶縁層と、前記ゲートトレンチ内の前記第１及び前記第２の絶縁層の一部とを除去する工程と、
    前記除去が行われた後で、前記半導体基板を熱処理する工程と、
    前記熱処理の後で、前記ゲートトレンチの内面を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の内側にゲート電極を形成する工程と、
    前記第３の絶縁層の上方に、前記ゲート電極と電気的に接続されるようにゲート配線を形成する工程、
    を有する半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6221922B2 (ja) 2014-04-25 2017-11-01 トヨタ自動車株式会社 半導体装置の製造方法
JP6862321B2 (ja) * 2017-09-14 2021-04-21 株式会社東芝 半導体装置
JP2020047729A (ja) * 2018-09-18 2020-03-26 トヨタ自動車株式会社 半導体装置の製造方法
US12087706B2 (en) * 2018-11-19 2024-09-10 Mitsubishi Electric Corporation Semiconductor device including groove in termination region
CN112349737B (zh) * 2020-10-27 2024-03-22 武汉新芯集成电路制造有限公司 半导体器件及其形成方法、图像传感器
WO2024134916A1 (ja) * 2022-12-19 2024-06-27 新電元工業株式会社 半導体装置
JP7437568B1 (ja) 2022-12-19 2024-02-22 新電元工業株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0878407A (ja) * 1994-09-05 1996-03-22 Toshiba Corp 薄膜の形成方法
US6180490B1 (en) 1999-05-25 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method of filling shallow trenches
US6291331B1 (en) 1999-10-04 2001-09-18 Taiwan Semiconductor Manufacturing Company Re-deposition high compressive stress PECVD oxide film after IMD CMP process to solve more than 5 metal stack via process IMD crack issue
US7291884B2 (en) 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
JP4500598B2 (ja) * 2004-06-24 2010-07-14 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法
JP4447474B2 (ja) * 2005-01-20 2010-04-07 トヨタ自動車株式会社 半導体装置およびその製造方法
JP4735235B2 (ja) * 2005-12-19 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4847360B2 (ja) 2006-02-02 2011-12-28 キヤノン株式会社 液体吐出ヘッド基体、その基体を用いた液体吐出ヘッドおよびそれらの製造方法
JP5100329B2 (ja) * 2007-11-22 2012-12-19 三菱電機株式会社 半導体装置
JP2011171500A (ja) 2010-02-18 2011-09-01 Elpida Memory Inc 半導体装置及びその製造方法
JP2011216651A (ja) 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置の製造方法
JP5708788B2 (ja) * 2011-03-16 2015-04-30 富士電機株式会社 半導体装置およびその製造方法
US20130087852A1 (en) * 2011-10-06 2013-04-11 Suku Kim Edge termination structure for power semiconductor devices
US9614043B2 (en) * 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench

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