JP6164713B1

JP6164713B1 - 半導体記憶装置

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Publication number: JP6164713B1
Application number: JP2016163324A
Authority: JP
Inventors: 一貴山内
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2016-08-24
Filing date: 2016-08-24
Publication date: 2017-07-19
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Abstract

【課題】ビット線をプリチャージする際のピーク電流を抑制する半導体記憶装置を提供する。【解決手段】フラッシュメモリの読出し方法は、選択ビット線をプリチャージするステップと、プリチャージされた選択ビット線の電圧または電流をセンスするステップとを含む。プリチャージするステップは、時刻ｔ１でセンスノードＳＮＳをＶｃｃ−Ｖｔｈ（ＶｃｃはＶ１に供給される電圧、ＶｔｈはＱ６のしきい値）にプリチャージし、時刻ｔ２でノードＴＯＢＬを電圧ＶＣＬＡＭＰ２にプリチャージし、時刻ｔ５でノードＴＯＢＬをＶＣＬＡＭＰ２より大きいＶＣＬＡＭＰ１にプリチャージし、時刻ｔ６でセンスノードＳＮＳをＶｃｃにプリチャージする。【選択図】図５

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置の読出しに関し、特にビット線のプリチャージに関する。

ＮＡＮＤ型フラッシュメモリにおけるページ読出しでは、ページバッファ／センス回路によりビット線をプリチャージし、選択メモリセルの記憶状態に応じてビット線を放電させ、その後ビット線の電位または電流をセンスノードで検出している。微細化によりビット線抵抗が高くなり、また、ページ数の増加によりビット線容量が増加すると、ビット線の充放電に要する時間が長くなり、データの読出しに要する時間がかかってしまう。そこで、特許文献１は、ブロック間にプリチャージ回路を配置することでビット線のプリチャージ時間の短縮を図っている。

特許第５６３１４３６号公報

ＮＡＮＤ型フラッシュメモリにおいて、読出し動作／ベリファイ動作時にビット線電位をセンスする場合、ページバッファ／センス回路によってビット線がプリチャージされる。プリチャージするするビット線は、１ページ分であり、各ビット線は、メモリセルアレイ上の全ブロックを跨ぐため、その寄生容量はかなり大きくなる。さらに、ページバッファ内にもそれぞれ容量が含まれており、これもプリチャージの対象となる。それ故、プリチャージする全体の容量は膨大なものとなる。これらの全容量に対して一斉にプリチャージを開始すると、瞬間的に大電流が流れるため、電源電圧の降下を引き起こす原因となる。特に、低電源電圧のデバイスでは影響が大きく、さらに、オンチップのＥＣＣや連続的な読出しを行う場合には、データ出力、ＥＣＣ演算、およびメモリアレイからの読出しの動作が重複することで電源電圧が降下し、例えば、要求されている速度での読出し不良などの問題が生じ得る。

本発明は、このような従来の課題を解決し、ビット線をプリチャージする際のピーク電流を抑制する半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置の読出し方法は、選択ビット線をプリチャージするステップと、プリチャージされた選択ビット線の電圧または電流をセンスするステップとを含み、前記プリチャージするステップは、センスノードを第１の電圧にプリチャージし、前記センスノードとビット線との間にあるビット線用ノードであって、前記センスノードの第１の電圧に基づき前記ビット線用ノードを第１のクランプ電圧にプリチャージし、第１のクランプ電圧により選択ビット線をプリチャージした後、前記ビット線用ノードを第１のクランプ電圧よりも大きい第２のクランプ電圧にプリチャージし、前記センスノードを第１の電圧よりも大きい第２の電圧にプリチャージするステップを含む。

本発明に係る半導体記憶装置は、複数のメモリセルが形成されたメモリセルアレイと、前記メモリセルアレイのメモリセルに記憶されたデータを読み出す読出し手段とを有し、前記読出し手段は、選択ビット線をプリチャージし、プリチャージされた選択ビット線の電圧または電流をセンスするセンス回路を含み、前記センス回路は、センスノードをプリチャージするためのプリチャージ用トランジスタと、センスノードとビット線との間に接続されたクランプ用トランジスタとを含み、前記読出し手段は、プリチャージ用トランジスタを介してセンスノードを複数回でプリチャージし、かつクランプ用トランジスタを介して選択ビット線を複数回でプリチャージする。

本発明によれば、センスノードのプリチャージを複数回に分け、かつビット線へのプリチャージを複数回に分けることで、ビット線をプリチャージする際のピーク電流およびそのノイズを抑制することができる。これにより、電源電圧の降下を未然に防止し、予期しない動作不良を回避することができる。

本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。メモリセルアレイのブロック内のＮＡＮＤストリングの構成を示す回路図である。ＮＡＮＤ型フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。ページバッファ／センス回路の第１のラッチ回路および第２のラッチ回路の動作を説明する図である。本実施例に係るフラッシュメモリのセンス回路とビット線選択回路の構成を示す回路図である。従来の読出し動作時の各部の動作を示すタイミングチャートである。本実施例によるプリチャージ時の各部の動作を示すタイミングチャートである。従来のプリチャージ方法と本実施例によるプリチャージ方法とのピーク電流ノイズの比較結果を示すグラフである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。プリチャージ時の電源電圧の降下を緩和する手法は、電源の配線を分けるなどのレイアウトに関するもの、電流源に抵抗を挿入するなど回路に関するもの等あるが、本実施の形態では、ロジックのシーケンス制御にてこのピーク電流ノイズを軽減する方法を用いる。

図１は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、メモリアレイ１１０にプログラムするデータやそこから読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１４０と、外部ホスト装置からのコマンドデータや制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１１０は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。ＮＡＮＤストリングは、基板表面に形成された２次元アレイ状であってもよいし、基板表面上に形成された半導体層を利用する３次元アレイ状であってもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。

１つのブロックには、図２に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが複数形成される。図の例では、１つのブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。ストリングユニットＮＵは、直列に接続された複数のメモリセル(図の例では６４個)と、一方の端部であるメモリセルのドレイン側に接続されたビット線側選択トランジスタと、メモリセルのソース側に接続されたソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。

図３は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

ＥＣＣ回路１３０は、コマンドまたは出荷時の設定等によりイネーブルまたはディスエーブルにすることが可能である。オンチップＥＣＣ機能がイネーブルされた場合、ＥＣＣ回路１３０は、プログラム動作時に入出力バッファ１２０を介して入力されるプログラムデータがページバッファ／センス回路１７０にロードされると、ページバッファ／センス回路１７０から転送されたデータを演算し、誤り訂正符号を生成し、生成した誤り訂正符号をページバッファ／センス回路１７０のスペア領域に格納する。こうして、ページバッファ／センス回路１７０にセットされたデータと誤り訂正符号がメモリアレイ１１０の選択ページにプログラムされる。

一方、読出し動作時、メモリアレイ１１０の選択ページから読み出されたデータがページバッファ／センス回路１７０に保持されると、ＥＣＣ回路１３０は、ページバッファ／センス回路１７０から転送されたデータおよび誤り訂正符号に基づき読出しデータの誤りの検出を行い、誤りが検出された場合には訂正したデータをページバッファ／センス回路１７０にセットする。そして、ページバッファ／センス回路１７０に保持されたデータが入出力バッファ１２０を介して外部に出力される。

次に、ページバッファ／センス回路１７０に含まれるラッチ回路の詳細について説明する。図４に示すように、ページバッファ／センス回路１７０は、メモリセルアレイから読み出されたデータを保持したり、メモリセルアレイにプログラムするデータを保持する第１のラッチ回路Ｌ１と、第１のラッチ回路Ｌ１と双方向のデータ転送が可能である第２のラッチ回路Ｌ２とを有する。第１のラッチ回路Ｌ１は、１ページ分のデータ（例えば、２ＫＢ）を保持することが可能であり、第１のラッチ回路Ｌ１は、第１のキャッシュ部分Ｃ０（例えば、１ＫＢ）と第２のキャッシュ部分Ｃ１（例えば、１ＫＢ）とを備える。

第２のラッチ回路Ｌ２も同様に、１ページ分のデータを保持することが可能であり、第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１とを備える。第１のラッチ回路Ｌ１および第２のラッチ回路Ｌ２のそれぞれの第１のキャッシュ部分Ｃ０と第２のキャッシュ部分Ｃ１は、それぞれ独立してデータの保持やデータの転送を行うことができる。例えば、第１のラッチ回路Ｌ１の第１のキャッシュ部分Ｃ０が保持するデータを第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０に転送したり、第１のラッチ回路Ｌ１の第２のキャッシュ部分Ｃ１が保持するデータを第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１に転送することができる。

また、第２のラッチ回路Ｌ２、ＥＣＣ回路１３０、および入出力バッファ１２０との間には、双方向のデータ転送を行う第１の転送回路１３２と第２の転送回路１３４とが設けられる。第１の転送回路１３２は、第２のラッチ回路Ｌ２の第１のキャッシュ部分Ｃ０とＥＣＣ回路１３０および入出力バッファ１２０との間でのデータ転送を可能にし、第２の転送回路１３４は、第２のラッチ回路Ｌ２の第２のキャッシュ部分Ｃ１とＥＣＣ回路１３０および入出力バッファ１２０との間でのデータ転送を可能にする。

第１の転送回路１３２が第１のキャッシュ部分Ｃ０のデータをＥＣＣ回路１３０に転送するとき、第２の転送回路１３４は、第２のキャッシュ部分Ｃ１のデータを入出力バッファ１２０に転送可能であり、これとは反対に、第１の転送回路１３２が第１のキャッシュ部分Ｃ０のデータを入出力バッファ１２０に転送するとき、第２の転送回路１３４が第２のキャッシュ部分Ｃ１のデータをＥＣＣ回路１３０に転送可能である。すなわち、第２のラッチ回路Ｌ２の半ページのデータを出力する間に残りの半ページのデータをＥＣＣ処理することで、ＥＣＣ済みのページデータを連続的に出力させることができる。さらに連続読出し動作を行う場合には、第２のラッチ回路Ｌ２においてデータの出力およびＥＣＣ処理が行われている期間中に、メモリセルアレイから次のページの読出しが行われ、その読出しデータが第１のラッチ回路Ｌ１に保持される。

フラッシュメモリ１００のシリアルインターフェース機能として、入出力バッファ１２０は、外部のシリアルクロック信号ＳＣＫに同期してシリアル入力およびシリアル出力することができる。シリアル入力またはシリアル出力されるビット幅は、×１、×２、×４、×８など任意である。

図５は、偶数ビット線と奇数ビット線の２つのビット線によって共有される１つのページバッファ／センス回路の構成の一例である。ページバッファ／センス回路１７０は、ビット線上に読み出されたデータを感知したり、あるいはビット線にプログラムすべきデータ「０」または「１」に応じた電圧をセットするセンス回路と、読み出されたデータやプログラムすべきデータを保持するラッチ回路（図４の第１および第２のラッチ回路Ｌ１、Ｌ２）とを備える。

ラッチ回路は、クロスカップリングされた２つのインバータを含み、その一方のノードＳＬＲがセンス回路に接続される。センス回路は、ノードＳＬＲとセンスノードＳＮＳとの間に接続された電荷転送用のトランジスタＱ１、センスノードＳＮＳと電圧供給部Ｖ２との間に直列に接続されたトランジスタＱ２、Ｑ３、ノードＳＬＲとトランジスタＱ２のゲートとの間に接続されたトランジスタＱ４、電圧供給部Ｖ１とセンスノードＳＮＳとの間に接続され、ビット線にプリチャージ電圧等を供給するトランジスタＱ５、ビット線の電圧をクランプするためのトランジスタＱ６、Ｑ７を含んで構成される。これらトランジスタＱ１〜Ｑ７は、ＮＭＯＳトランジスタである。

さらにセンス回路は、ビット線選択回路のノードＢＬＳに接続される。ビット線選択回路は、偶数ビット線ＧＢＬ＿ｅを選択するためのトランジスタＱ８、奇数ビット線ＧＢＬ＿ｏを選択するためのトランジスタＱ９、仮想電源ＶＩＲＰＷＲを偶数ビット線ＧＢＬ＿ｅに接続するためのトランジスタＱ１０、仮想電源ＶＩＲＰＷＲを奇数ビット線ＧＢＬ＿ｏに接続するためのトランジスタＱ１１を含んで構成される。これらトランジスタＱ８〜Ｑ１１は、ＮＭＯＳトランジスタである。例えば、読出し動作時に、偶数ビット線ＧＢＬ＿ｅが選択されるとき、トランジスタＱ１０がオフされ、トランジスタＱ１１がオンされ、奇数ビット線ＧＢＬ＿ｏには、仮想電源ＶＩＲＰＷＲから０Ｖが供給され、奇数ビット線ＧＢＬ＿ｏが選択されるとき、トランジスタＱ１０がオンされ、トランジスタＱ１１がオフされ、偶数ビット線ＧＢＬ＿ｅには仮想電源ＶＩＲＰＷＲから０Ｖが供給され、ビット線シールド読出しが行われる。プログラム動作時には、非選択のビット線には、仮想電源ＶＩＲＰＷＲからバイアス電圧が印加され、メモリセル間のＦＧカップリングが抑制される。

次に、一般的な読出し動作について説明する。ここでは、偶数ビット線ＧＢＬ＿ｅが選択されるものとし、そのときの各部のタイミング波形を図６に示す。時刻ｔ１で、ＢＬＰＲＥ信号によりトランジスタＱ５がオンされ、センスノードＳＮＳがプリチャージされる。電圧供給部Ｖ１は、Ｖｃｃ（または、Ｖｄｄ）を供給するため、センスノードＳＮＳがＶｃｃ−Ｖｔｈにプリチャージされる（Ｖｔｈは、トランジスタＱ５のしきい値）。また、信号ＢＬＣＮがパス電圧（例えば、５Ｖ）となり、トランジスタＱ７が導通状態となり、センス回路がノードＢＬＳに電気的に結合される。ビット線選択回路では、ＢＬＳＥ信号がパス電圧、ＢＬＳＯ信号がＧＮＤ、ＹＢＬＥ信号がパス電圧からＧＮＤ、ＹＢＬＯ信号がパス電圧、仮想電源ＶＩＲＰＷＲがＧＮＤとなる。一方、ＮＡＮＤストリングでは、ＳＧＤ信号がパス電圧となり、ビット線側選択トランジスタがオンされ、選択ワード線に或る正の読出し電圧が印加され、非選択ワード線にパス電圧が印加される。

次に、時刻ｔ２―ｔ３の期間、ＢＬＣＬＡＭＰ信号がＨレベルとなり、トランジスタＱ６が導通し、これにより、センスノードＳＮＳの電荷により偶数ビット線ＧＢＬ＿ｅがクランプ電圧にプリチャージされる。時刻ｔ１からｔ３までが、事実上、選択ビット線のプリチャージ期間である。

次に、時刻ｔ３―ｔ４の間に、ＳＧＳ信号がパス電圧となり、ソース線側選択トランジスタがオンし、選択メモリセルの記憶状態に応じて、偶数ビット線ＧＢＬ＿ｅの電圧が選択的に放電される。つまり、選択メモリセルがデータ「０」を記憶していれば、選択メモリセルがオフであり、偶数ビット線ＧＢＬ＿ｅの電圧は放電されないが、選択メモリセルがデータ「１」を記憶していれば、選択メモリセルがオンし、偶数ビット線ＧＢＬ＿ｅの電圧がソース線ＳＬに放電される。時刻ｔ５で、ＢＬＰＲＥ信号がＧＮＤになり、トランジスタＱ５がオフし、時刻ｔ６―ｔ７の間、ＢＬＣＬＡＮＰ信号がＨレベルとなり、トランジスタＱ６が導通し、センスノードＳＮＳに選択メモリセルのデータが表れる。時刻ｔ８で、ＳＧＤ信号、ＳＧＳ信号、選択ワード線、非選択ワード線、ＢＬＳＥ信号がＧＮＤになり、ＹＢＬＥ信号がパス電圧になり、センス期間が終了する。その後、ＢＬＣＤ信号によりトランジスタＱ１がオンし、センスノードＳＮＳの電荷がラッチ回路のノードＳＬＲに転送され、そこに保持される。ラッチ回路に保持されたデータは、データラインを介して入出力バッファ１２０から出力される。

ＳＰＩ機能が搭載されたＮＡＮＤフラッシュメモリにおいて、連続的なページの読出しを行う場合、上記したように、データを出力しながらＥＣＣ処理を同時に行い、さらにその間にメモリセルアレイから次のページの読出しが行われる。つまり、３つの動作が同時に行われる。メモリセルアレイからの読出しでは、全ビット線へのプリチャージを必要とするため、負荷が大きく、３つの動作が同時に行われたときに、電源電圧が降下するおそれがある。特にＳＰＩ用のＮＡＮＤフラッシュメモリは、全体のパッド数が少なく、電源用パッドの数も少ない（例えば、１つ）。また、低電源電圧の製品（例えば、１．５Ｖ）では、電源電圧が降下すると、トランジスタの駆動能力が低下するため影響が大きい。それ故、例えば、データ出力中に電源電圧が降下すると、出力ドライバも正常の速度で動作できず、外部シリアルクロックＳＣＫに同期したデータの読出しができなくなるおそれがある。

本実施例の読出し動作では、ビット線のプリチャージ時のピーク電流によるノイズを削減するため、センスノードへのプリチャージを複数ステップで行い、および／またはビット線へのプリチャージを複数ステップで行う。１つの好ましい例では、コントローラ１５０は、読出し動作時のプリチャージを従来の２ステップから６ステップに変更し、各ステップを、例えば、１００ｎｓサイクルで動作させる。本実施例によるプリチャージ期間は、図６に示す時刻ｔ１〜ｔ３の従来のプリチャージ期間を超えるものではない。図７に、本実施例によるビット線へのプリチャージ時のタイミングチャートを示す。

電圧供給部Ｖ１にはＶｃｃが供給される。本例では、低電源電圧の製品として、１．７Ｖの電圧が供給されるものとする。時刻ｔ１で、ＢＬＰＲＥ信号がＧＮＤからＶｃｃに遷移される。トランジスタＱ５のしきい値は、例えば、０．７Ｖである。これにより、センスノードＳＮＳがＶｃｃ−Ｖｔｈ（しきい値が０．７Ｖであれば、センスノードＳＮＳは、１．０Ｖ）にプリチャージされる。センスノードＳＮＳには容量が結合されており、例えば、１ページが２ＫＢであれば、全体で２ＫＢのセンスノードＳＮＳの負荷への充電が必要になる。従来は、ＢＬＰＲＥ信号にパス電圧（例えば、４．５Ｖ）を印加することで、１回の動作でセンスノードＳＮＳをプリチャージするため、一度に大きな電流がセンスノードＳＮＳへ流されるが、本実施例では、センスノードＳＮＳのプリチャージを複数回（例えば、２段階）で行い、センスノードＳＮＳに一度に大きな電流が流れないようにする。

時刻ｔ２で、ＢＬＣＬＡＭＰ信号がＧＮＤからトランジスタＱ６をオンさせる電圧に遷移される。このゲート電圧は、例えば、ノードＴＯＢＬの電位がセンスノードＳＮＳの電位よりも小さい電圧であり、センスノードＳＮＳが１．０Ｖであれば、例えば、ＢＬＣＬＡＭＰ信号は、０．８Ｖ＋Ｖｔｈである（このＶｔｈは、トランジスタＱ６のしきい値であり、Ｖｔｈが０．７Ｖであれば、ＢＬＣＬＡＭＰ信号は、１．５Ｖである）。なお、便宜上、時刻ｔ２のときのノードＴＯＢＬの電圧を「ＶＣＬＡＭＰ２」と称する。

従来の読出しでは、図６の時刻ｔ２で、ＢＬＣＬＡＭＰ信号が一気にＨレベルに遷移し、トランジスタＱ６がオンすることで（このとき、ＢＬＣＮ信号はＨレベルであり、トランジスタＱ７はオン状態である）、選択ビット線の全てに電流が流れて一度でプリチャージされるため、非常に大きな電流がビット線に流れることになる。本実施例では、トランジスタＱ６のクランプ動作は、複数回、好ましくはセンスノードＳＮＳへのプリチャージ回数と等しい回数で行うことで、選択ビット線へ流れる電流が複数に分割される。

時刻ｔ３で、ＢＬＣＮ信号がＧＮＤからＶｃｃよりも高い電圧に遷移し、トランジスタＱ７がオンされる。例えば、ＢＬＣＮ信号は５Ｖである。このようなＶｃｃよりも高い電圧は、内部電圧発生回路１９０により生成される。トランジスタＱ７が強くオンすることで、ノードＢＬＳは、ノードＴＯＢＬとほぼ等しいＶＣＬＡＭＰ２にプリチャージされる（例えば、０．８Ｖ）。

時刻ｔ４で、ＢＬＳＥ信号がＧＮＤからＶｃｃよりも高い電圧に遷移し、トランジスタＱ８がオンされる。例えば、ＢＬＳＥ信号は５Ｖである。なお、トランジスタＱ７〜Ｑ１１は、トランジスタＱ５、Ｑ６よりも高耐圧のトランジスタから構成されるようにしてもよい。トランジスタＱ８がオンすることで、ノードＢＬＳが選択ビット線ＧＢＬ＿ｅに接続され、選択ビット線ＧＢＬ＿ｅは、ノードＢＬＳと等しいＶＣＬＡＭＰ２（例えば、０．８Ｖ）にプリチャージされる。

次に、時刻ｔ５で、ＢＬＣＬＡＭＰ信号が、ノードＴＯＢＬにＶＣＬＡＭＰ１（ＶＣＬＡＭＰ１＞ＶＣＬＡＭＰ２）を生成するような電圧レベルに遷移される。例えば、ＶＣＬＡＭＰ１が１．２Ｖであるとき、ＢＬＣＬＡＭＰ信号は、１．２Ｖ＋Ｖｔｈ（Ｖｔｈが０．７Ｖであれば、１．９Ｖ）に遷移される。このとき、センスノードＳＮＳのプリチャージ電位Ｖｃｃ−ＶｔｈがトランジスタＱ６を介して、ノードＴＯＢＬ、ノードＢＬＳ、および選択ビット線ＧＢＬ＿ｅに供給され、全体がＶｃｃ−Ｖｔｈ（１．０Ｖ）にプリチャージされる。

時刻ｔ６で、ＢＬＰＲＥ信号がＶｃｃよりも高い電圧（例えば、４Ｖ）に遷移され、トランジスタＱ５が強くオンされる。この結果、センスノードＳＮＳにはターゲットであるＶｃｃがプリチャージされる。これにより、最終的にノードＴＯＢＬから選択ビット線ＧＢＬ＿ｅがターゲットである１．２Ｖ（ＶＣＬＡＭＰ１）にプリチャージされる。

図８（Ａ）は、Ｖｃｃが２．０Ｖであるとき、従来の２段階でプリチャージを行ったときの電流波形を示している。電流ピークは、約５４．６ｍＡである。他方、図８（Ｂ）は、本実施例の６段階でプリチャージを行ったときの電流波形であり、電流ピークは、約３６．４ｍＡであり、従来よりもピーク電流値を約１８．２ｍＡだけ減少させることができる。

このように本実施例では、センスノードへのプリチャージを複数に分割して行い、および／または選択ビット線へのプリチャージを複数に分割して行うことで、ビット線をプリチャージする際のピーク電流を減らすことができる。特に、ＳＰＩ機能に対応するフラッシュメモリにおいて連続読出しが行われるとき、出力ドライバによるデータ出力、ＥＣＣによる演算、およびメモリセルアレイからの読出しが重複するため、ビット線へのプリチャージ電流のピークを減少させることは、電源電圧の降下を未然に防ぐことになる。

なお、上記実施例は、ＳＰＩ機能を搭載するＮＡＮＤ型フラッシュを例示したが、本発明は、ＳＰＩ機能を搭載しない通常のＮＡＮＤ型フラッシュメモリあるいはＮＯＲ型フラッシュメモリにも適用することができる。要するに、読出し動作の際にビット線をプリチャージするようなメモリに適用することができる。さらに、センス回路は、ビット線をプリチャージするものであれば、電圧検出型または電流検出型のいずれであってもよい。

さらに上記実施例では、ビット線へのプリチャージを６ステップで行ったが、例えば、奇数ページまたは偶数ページを交互に読み出す例を示したが、オールビット線の読出しであれば、ＢＬＳＥ信号またはＢＬＳＯ信号の読出しステップは不要である。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ１１０：入出力バッファ
１２０：アドレスレジスタ１３０：ＥＣＣ回路
１４０：アドレスレジスタ１５０：コントローラ
１６０：ワード線選択回路１７０：ページバッファ／センス回路
１８０：列選択回路１９０：内部電圧発生回路

Claims

半導体記憶装置の読出し方法であって、
選択ビット線をプリチャージするステップと、
プリチャージされた選択ビット線の電圧または電流をセンスするステップとを含み、
前記プリチャージするステップは、
センスノードを第１の電圧にプリチャージし、
前記センスノードとビット線との間にあるビット線用ノードであって、前記センスノードの第１の電圧に基づき前記ビット線用ノードを第１のクランプ電圧にプリチャージし、
第１のクランプ電圧により選択ビット線をプリチャージした後、前記ビット線用ノードを第１のクランプ電圧よりも大きい第２のクランプ電圧にプリチャージし、
前記センスノードを第１の電圧よりも大きい第２の電圧にプリチャージするステップを含む、読出し方法。
前記センスノードは、第１のトランジスタを介してプリチャージされ、前記ビット線用ノードは、第２のトランジスタを介してプリチャージされる、請求項１に記載の読出し方法。
第１のトランジスタのゲートに第１の信号電圧を印加することで第１の電圧を前記センスノードにプリチャージし、第１のトランジスタゲートに第２の信号電圧を印加することで第２の電圧を前記センスノードにプリチャージし、第１の信号電圧よりも第２の信号電圧が大きい、請求項２に記載の読出し方法。
第２のトランジスタのゲートに第１のクランプ用電圧を印加することで前記ビット線用ノードを第１のクランプ電圧にプリチャージし、第２のトランジスタのゲートに第２のクランプ用電圧を印加することで前記ビット線用ノードを第２のクランプ電圧にプリチャージし、第１のクランプ用電圧よりも第２のクランプ用電圧が大きい、請求項２に記載の読出し方法。
前記選択ビット線をプリチャージするステップはさらに、
前記ビット線用ノードの第１のクランプ電圧をビット線に結合されたノードにプリチャージすること、および
前記ビット線用ノードの第２のクランプ電圧をビット線に結合されたノードにプリチャージすることを含む、請求項１に記載の読出し方法。
前記ビット線に結合されたノードは、第３のトランジスタを介してプリチャージされる、請求項５に記載の読出し方法。
前記選択ビット線をプリチャージするステップはさらに、
前記ビット線に結合されたノードにプリチャージされた電圧に基づき偶数ビット線または奇数ビット線をプリチャージすることを含む、請求項５または６に記載の読出し方法。
前記偶数ビット線または前記奇数ビット線は、偶数ビット線選択トランジスタまたは奇数ビット線選択トランジスタを介してプリチャージされる、請求項７に記載の読出し方法。
選択ビット線をプリチャージするとき、前に読み出されたデータの出力が行われる、請求項１ないし８いずれか１つに記載の読出し方法。
選択ビット線をプリチャージするとき、前に読み出されたデータの出力とＥＣＣ演算が行われる、請求項１ないし８いずれか１つに記載の読出し方法。
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである、請求項１ないし１０いずれか１つに記載の読出し方法。
複数のメモリセルが形成されたメモリセルアレイと、
前記メモリセルアレイのメモリセルに記憶されたデータを読み出す読出し手段とを有し、
前記読出し手段は、選択ビット線をプリチャージし、プリチャージされた選択ビット線の電圧または電流をセンスするセンス回路を含み、
前記センス回路は、センスノードをプリチャージするためのプリチャージ用トランジスタと、センスノードとビット線との間に接続されたクランプ用トランジスタとを含み、
前記読出し手段は、プリチャージ用トランジスタを介してセンスノードを複数回でプリチャージし、かつクランプ用トランジスタを介して選択ビット線を複数回でプリチャージする、半導体記憶装置。
前記読出し手段は、プリチャージ用トランジスタを介してセンスノードを第１の電位にプリチャージし、クランプ用トランジスタを介して選択ビット線を第１のクランプ電位にプリチャージし、次いでクランプ用トランジスタを介して選択ビット線を第２のクランプ電位にプリチャージし、プリチャージ用トランジスタを介してセンスノードを第２の電位にプリチャージする、請求項１２に記載の半導体記憶装置。
前記読出し手段はさらに、クランプ用トランジスタとビット線との間にビット線選択トランジスタを含み、ビット線選択トランジスタは、クランプ用トランジスタが第１のクランプ電圧を生成した後、第１のクランプ電圧をビット線にプリチャージする、請求項１３に記載の半導体記憶装置。
前記読出し手段はさらに、ビット線選択トランジスタに接続された偶数ビット線選択トランジスタおよび奇数ビット線選択トランジスタとを含み、前記ビット線選択トランジスタが導通状態にされた後、偶数ビット線選択トランジスタまたは奇数ビット線選択トランジスタを導通状態にする、請求項１４に記載の半導体記憶装置。
半導体記憶装置はさらに、読出されたデータを出力する出力手段と、読み出されたデータの誤り検出・訂正を行うＥＣＣ手段とを含み、
前記読出し手段は、前記出力手段が読出しデータを出力し、かつＥＣＣ手段が読出しデータのＥＣＣ処理をしている間に動作する、請求項１２ないし１５いずれか１つに記載の半導体記憶装置。
半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである、請求項１２ないし１６いずれか１つに記載の半導体記憶装置。