JP6111984B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、特に、ＳｉＣ系のパワー半導体素子を搭載した半導体装置に関する。

図１８は、従来のパワー半導体モジュール５００の要部断面図である。このパワー半導体モジュール５００は、放熱ベース５１と、放熱ベース５１にはんだ５２で固着されるＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板５３と、ＤＣＢ基板５３の表側の導体バターン５４に半田５２で固着されるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）チップ５５およびＦＷＤ（フリーホイールダイオード）チップ５６を備える。表側の導体パターン５４に固着する外部導出端子５７と、放熱ベース５１に接着される樹脂ケース５８と、ＩＧＢＴチップ５５、ＦＷＤチップ５６、表側の導体パターン５４および外部導出端子５７を接続するボンディングワイヤ５９を備える。樹脂ケース５８内を充填するシリコーンゲルなどの封止材６０と、樹脂ケース５８上部を覆う蓋６１を備える。尚、ＤＣＢ基板５３はセラミック絶縁板５３ａと、このセラミック絶縁板５３ａの裏側に配置される裏面の導電板５３ｂと、表側に配置される表側の導体パターン５４で構成される。

また、ＩＧＢＴチップ５５の図示しないゲートパットおよびエミッタパットはボンディングワイヤ５９を介してゲートの外部導出端子５７およびエミッタの外部導出端子５７にそれぞれ接続する。コレクタは表側の導体パターン５３ｂを介してコレクタの外部導出端子５７に接続する。また、ＩＧＢＴチップ５５とＦＷＤチップ５６は逆並列接続され、それらが直列接続されて樹脂ケース５８に収納されている。

つぎに、図１８のパワー半導体モジュール５００を搭載した３相インバータについて説明する。ここではスイッチング素子としてＭＯＳＦＥＴ（Ｍ１〜Ｍ６）を例に挙げた。
図１９は、３相インバータの回路図である。上アームのＭＯＳＦＥＴ（Ｍ１〜Ｍ３）と還流ダイオード（Ｄ１〜Ｄ３）はそれぞれ逆並列接続し、下アームのＭＯＳＦＥＴ（Ｍ４〜Ｍ６）と還流ダイオード（Ｄ４〜Ｄ６）はそれぞれ逆並列接続する。

また、上アームと下アームのＭ１とＭ２、Ｍ３とＭ４，Ｍ５とＭ６はそれぞれ直列接続し、その接続点ａがインバータの出力ＯＵＴとなりモータＭに接続する。Ｕ相、Ｖ相、Ｗ相の上アームのスイッチング素子Ｍ１，Ｍ３，Ｍ５の高電位側（例えば、ドレイン）はそれぞれＰ端子に接続し、Ｐ端子は直流電源Ｅの高電位側端子に接続する。Ｕ相、Ｖ相、Ｗ相の下アームのＭ２，Ｍ４，Ｍ６の低電位側（例えば、ＭＯＳＦＥＴのソース）はそれぞれＮ端子に接続し、Ｎ端子は直流電源Ｅの低電位側端子に接続する。

このインバータ回路において、Ｍ１〜Ｍ６が、例えば２０ｋＨｚの周波数でオン・オフを繰り返し、オン期間、オフ期間を変化させることで、負荷のモータＭへ電力が供給される。

図２０と図２１および図２２は、図１９のインバータ回路の動作を説明する図であり、図２０と図２１は電流の流れを説明する図、図２２は動作波形を説明する図である。。
図２０（ａ）において、Ｍ１およびＭ４，Ｍ６を同時にオンさせる。直流電源ＥからＰ端子を通り、Ｍ１，モータＭ、Ｍ４，Ｍ６を通ってＮ端子へ電流が流れて、モータＭへ電力が供給される。

つぎに、図２０（ｂ）において、Ｍ１をオフさせる。モータＭに流れている電流ＩＭはＭ４，Ｍ６，Ｄ２を通りモータＭに戻る還流電流となる。この還流電流は還流ダイオードＤ２の順電流Ｉｆとなる。

図２１（ｃ）において、再度、Ｍ１をオンすると、Ｍ１に電流ＩＭＯＳが流れ、このＩＭＯＳはＤ２の順電流Ｉｆを打ち消し、逆回復電流ＩｒｒとなってＮ端子へ流れて、Ｄ２をオフ（逆回復）させる。

Ｄ２の逆回復電流Ｉｒｒがピークになる時点（逆回復電流のピーク値Ｉｃｐ）から、Ｄ２に逆回復電圧Ｖｒｒが印加され、このＤ２の逆回復電圧ＶｒｒがＭ２のドレイン・ソースに順電圧ＶＤとして印加される。

つぎに、図２１（ｄ）において、前記の逆回復電流Ｉｒｒが流れ終わった段階で、Ｕ端子を経由してモータＭへ電流ＩＭが流れて、モータＭに流れた電流ＩＭはＶ端子に接続するＭ４、Ｗ端子に接続するＭ６を経由してＮ端子へ流れる。これらの一連の動作を繰り返して、モータＭへ電力が供給される。

図２２は、Ｍ１がオン、オフしたときのＭ１，Ｄ２の電圧電流波形図であり、同図（ａ）は、Ｍ１がオンしたときの電流ＩＭＯＳと電圧ＶＤの波形図である。同図（ｂ）は、Ｍ１がオフしたときの、Ｍ１の電流ＩＭＯＳ（モータ電流ＩＭ）、電圧ＶＤ、Ｄ２の電流Ｉｆ（ＩＭ）の波形図である。同図（ｃ）はＭ１が再度オンしたときの、Ｍ１のターンオン電流Ｉｏｎ、Ｍ１に流れる電流ＩＭＯＳ，Ｄ２の順電流Ｉｆ，逆回復電流Ｉｒｒ，逆回復電流のピークＩｃｐ，逆回復電圧Ｖｒｒ，逆回復電圧のピークＶｒｐなどの波形図である。

同図（ａ）において、Ｍ１がオンすると、Ｍ１に電流ＩＭＯＳが流れ、この電流がモータＭに流れれる電流ＩＭとなり、Ｍ４，Ｍ６を通ってＮ端子へ流れて行く。
同図（ｂ）において、Ｍ１がオフすると、ＩＭＯＳ、ＩＭが減少し、Ｍ１にＶＤが印加される。モータＭに流れている電流ＩＭはＤ２の順電流Ｉｆとして流れて、モータＭに戻る還流電流となる。

同図（ｃ）において、還流電流が流れているときに、再度Ｍ１をオンさせると、Ｍ１にターンオン電流Ｉｏｎが流れ、Ｄ２を通してＮ端子へ流れて行く。このターンオン電流Ｉｏｎの立ち上がり（＋ｄｉ／ｄｔ）は、Ｄ２に流れる順電流Ｉｆの立下り（−ｄｉ／ｄｔ）となる。そのため、Ｍ１の＋ｄｉ／ｄｔが大きくなるとＤ２の−ｄｉ／ｄｔも大きくなる。Ｄ２の−ｄｉ／ｄｔが大きくなると、Ｄ２の逆回復電流のピーク値Ｉｃｐが大きくなり、逆回復電圧Ｖｒｐのピークが高も大きくなる。

この逆回復電流ＩｒｒはＭ１に流れる電流ＩＭＯＳに重畳されて、Ｍ１のターンオン電流Ｉｏｎは跳ね上がる。
また、Ｄ２の逆回復時の急峻な逆回復電圧Ｖｒｒの変化（−ｄｖ／ｄｔ）はＭ２のドレイン・ソース間に急峻な電圧の変化（＋ｄｖ／ｄｔ）として印加される。これはＤ２とＭ２は互いに逆並列接続されているので、Ｄ２の−ｄｖ／ｄｔはＭ２としては極性が逆転して＋ｄｖ／ｄｔになるためである。

このＭ２のドレイン・ソース間に印加される急峻な電圧の変化（＋ｄｖ／ｄｔ）は、Ｍ２のドレイン・ゲート間にも印加される。この＋ｄｖ／ｄｔの印加により、Ｍ２の帰還容量Ｃｒｓｓ（ドレイン・ゲート間の容量）を通して、Ｍ２の入力容量Ｃｉｓｓ（ゲート・エミッタ容量）へ向かって図２１（ｃ）に示す変位電流Ｉｄｉｓ（＝Ｃｒｓｓ×ｄｖ／ｄｔ）が流れる。この変位電流Ｉｄｉｓにより入力容量Ｃｉｓｓが充電されて入力容量Ｃｉｓｓの電圧は上昇する。この電圧はＭ２のゲート電圧となる。この入力容量Ｃｉｓｓの電圧がＭ２のゲートしきい値電圧Ｖｔｈを超えるとＭ２は誤オンして、Ｍ２に誤オン電流Ｉｍｏｎが流れる。誤オン電流ＩｍｏｎがＭ２に流れるとＭ２で発生する損失は大きくなる。

Ｍ２の入力容量Ｃｉｓｓの電圧がＭ２のゲートしきい値電圧Ｖｔｈを超える期間は、Ｍ１がターンオンしている短い期間（１μｓ以下）である。そのため、この短い期間にＭ２が劣化や破壊を起こすことは少ない。

しかし、Ｍ２に誤オン電流Ｉｍｏｎが流れて発生する誤オン損失Ｅｍｏｎは、Ｍ２のターンオン損失Ｅｏｎに重畳される。この誤オン損失Ｅｍｏｎが重畳されたターンオン損失Ｅｏｎは高い動作周波数（例えば、２０ｋＨｚ）で繰り返し発生するため、Ｍ２の長期信頼性に影響を与える惧れがある。このことはＭ１，Ｍ３〜Ｍ６についても同様に発生する。その結果、半導体装置５００の長期信頼性を低下させる惧れがある。

また、特許文献１では、ゲート駆動回路のトランジスタに抵抗とコンデンサを並列した回路を直列接続することで、絶縁ゲート型半導体素子の高周波動作を活かすことができ、インバータ等の電力変換装置を安定に駆動する信頼性の高い絶縁ゲート型半導体素子のゲート回路が開示されている。

また、特許文献２では、金属ピン一体のプリント基板（配線基板）を内蔵する半導体装置と、さらに、金属ピン一体のプリント基板上にコンデンサを実装できることが記載されている。

また、特許文献３および特許文献４では、半導体モジュール内のＩＧＢＴのゲート・エミッタ間にコンデンサＣｇｅを接続することと、Ｃｇｅの効果を高めるため、コンデンサＣｇｅをモジュールに内蔵することが記載されている。

特開２００１−１６９５３４号公報 特開２００４−２２８４０３号公報 特開平８−２０４０６５号公報 特開２０００−２４３９０５号公報

前記したＭＯＳＦＥＴの誤オンを防止するために、ＭＯＳＦＥＴのゲート・ソース間にコンデンサＣｇｓを接続したり、ゲート抵抗Ｒｇを接続することが行なわれている。これらの対策を講じることにより、（１）上アームのＭＯＳＦＥＴのターンオン電流Ｉｏｎの立ち上がり（＋ｄｉ／ｄｔ）を低下させて、還流ダイオードの逆回復電流Ｉｒｒを抑制する。（２）下アームのＭＯＳＦＥＴのゲート・エミッタ間に印加される電圧の立ち上がりが低下する。などができる。その結果、誤オン対策には有効である。尚、Ｃｇｓ，ＲｇはＭ１〜Ｍ６にそれぞれ接続されるが、図２２（ｄ）では図が煩雑になるのでＭ１、Ｍ２に接続した例を示す。

しかし、特許文献１〜４において、樹脂ケース内のゲート配線のインダクタンスの値Ｌｇｏ、コンデンサＣｇｓの値Ｃｇｓｏ、ゲート抵抗Ｒｇの値Ｒｇｏを具体的に定めてパワー半導体モジュール５００に搭載して誤オン対策すること、さらに、誤オンを防止するためのゲートインダクタンスの値Ｌｇｏ、コンデンサＣｇｓの値Ｃｇｓｏ、ゲート抵抗Ｒｇの値Ｒｇｏを誤オン防止の関係式に基づいて定めることについては記載されていない。

また、パワー半導体モジュール５００に搭載されるスイッチング素子として、特に、ＳｉＣ（炭化シリコン）系のスイッチング素子、例えば、ＳｉＣ−ＭＯＳＦＥＴなどでを用いる場合には、ＳｉＣ−ＭＯＳＦＥＴのチップサイズが小さく、入力容量Ｃｉｓｓが小さい。そのため、上アームのＳｉＣ−ＭＯＳＦＥＴのターンオン時に下アームのＳｉＣ−ＭＯＳＦＥＴのゲートがゲートしきい値電圧に達して、下アームのＳｉＣ−ＭＯＳＦＥＴが誤オンするという現象が起こり易い。そのため、ＳｉＣ−ＭＯＳＦＥＴのゲートに、前記したように、コンデンサＣｇｓとゲート抵抗Ｒｇを付加することが必要になる。

この発明の目的は、前記課題を解決して、誤オン防止のためのコンデンサＣｇｓとゲート抵抗ＲｇもしくはコンデンサＣｇｓのみを内蔵した半導体装置を提供することである。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、スイッチング素子と該スイッチング素子に逆並列に接続した還流ダイオードを搭載した半導体装置において、前記スイッチング素子のゲートと低電位側との間に接続するコンデンサと、前記ゲートとゲート外部導出端子の間に接続するゲート抵抗と、前記ゲートと前記ゲート外部導出端子の間に接続される配線とを樹脂ケース内に格納し、前記コンデンサの容量値Ｃｇｓｏ、前記ゲート抵抗の抵抗値Ｒｇｏ，前記配線のインダクタンス値Ｌｇｏを、下記に示す値を満たすようにする。
Ｃｇｓｏ＝２ｎＦ〜２０ｎＦ
Ｒｇｏ＝３Ω〜２０Ω
Ｌｇｏ＝２．５ｎＨ〜１０ｎＨ
また、特許請求の範囲の請求項２に記載の発明によれば、スイッチング素子と該スイッチング素子に逆並列に接続した還流ダイオードを搭載した半導体装置において、
前記スイッチング素子のゲートと低電位側との間に接続するコンデンサを樹脂ケース内に格納し、ゲートとゲート外部導出端子を配線を介して接続し、該ゲート外部導出端子に接続するゲート抵抗を樹脂ケース外に配置し、前記コンデンサの容量値Ｃｇｓｏ、前記ゲート抵抗の抵抗値Ｒｇｏ、前記配線のインダクタンス値Ｌｇｏが、下記の値を満たすようにする。
Ｃｇｓｏ＝２ｎＦ〜２０ｎＦ
Ｒｇｏ＝３Ω〜２０Ω
Ｌｇｏ＝２．５ｎＨ〜１０ｎＨ
また、特許請求の範囲の請求項３に記載の発明によれば、請求項１，２に記載の発明において、前記のＣｇｓｏ（ｎＦ），Ｒｇｏ（Ω），Ｌｇｏ（ｎＨ）が下記に示す数式を満たす値にする。
[数１]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）^０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）^３
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１または３に記載の発明において、絶縁板と裏面導電板と表面導電パターンで構成される導電パターン付絶縁基板と、導電パターン上に接合材を介して固着する前記スイッチング素子と、前記スイッチング素子と逆並列接続する前記還流ダイオードと、前記スイッチング素子上および前記還流ダイオード上に接合材で金属ピンを介して固着する金属ピン一体プリント基板と、前記スイッチング素子のゲートに一端が接続する前記コンデンサと、前記コンデンサの他端が接続する低電位側外部導出端子と、前記スイッチング素子のゲートに一端が接続する前記抵抗と、前記抵抗の他端が接続する前記ゲート外部導出端子と、前記導電パターン付絶縁基板に接着し、前記裏面導電板と前記低電位側外部導出端子の先端部と前記ゲート外部導出端子の先端部を露出して、全体を封止する封止樹脂とを備える構成とする。

また、特許請求の範囲の請求項５に記載の発明によれば、請求項２または３に記載の発明において、絶縁板と裏面導電板と表面導電パターンで構成される導電パターン付絶縁基板と、導電パターン上に接合材を介して固着する前記スイッチング素子と、前記スイッチング素子と逆並列接続する前記還流ダイオードと、前記スイッチング素子上および前記還流ダイオード上に接合材で金属ピンを介して固着する金属ピン一体プリント基板と、前記スイッチング素子のゲートに一端が接続する前記コンデンサと、前記コンデンサの他端が接続する低電位側外部導出端子と、前記スイッチング素子のゲートに一端が接続する前記抵抗と、前記抵抗の他端が接続する前記ゲート外部導出端子と、前記導電パターン付絶縁基板に接着し、前記裏面導電板と前記低電位側外部導出端子の先端部と前記ゲート外部導出端子の先端部および前記抵抗を露出して、全体を封止する封止樹脂とを備える構成とする。

また、特許請求の範囲の請求項６に記載の発明によれば、請求項４または５に記載の発明において、前記還流ダイオードがＳｉＣ系ショットキーダイオードであると好ましい。
また、特許請求の範囲の請求項７に記載の発明によれば、請求項４〜６のいずれか一項に記載の発明において、前記スイッチング素子が、ＳｉＣ系スイッチング素子であると好ましい。

また、特許請求の範囲の請求項８に記載の発明によれば、請求項７に記載の発明において、前記ＳｉＣ系スイッチング素子がＳｉＣ−ＭＯＳＦＥＴであると好ましい。

この発明によれば、ゲートとソースに接続するコンデンサＣｇｓの値Ｃｇｓｏ（キャパシタンスの値）を２ｎＦ〜２０ｎＦ、ゲート抵抗Ｒｇの値Ｒｇｏ（抵抗値）を３Ω〜２０Ω、ゲート配線Ｌｇのインダクタンスの値Ｌｇｏ（ゲートインダクタンス値）を２．５ｎＨ〜１０ｎＨにしたコンデンサＣｇｓとゲート抵抗Ｒｇとゲート配線ＬｇもしくはコンデンサＣｇｓとゲート配線Ｌｇだけを半導体装置の樹脂ケース内に内蔵することで、半導体装置の誤オンを防止することができる。

また、コンデンサＣｇｓとゲート抵抗Ｒｇとゲート配線Ｌｇのインダクタンスの各値（Ｃｇｓｏ，Ｒｇｏ，Ｌｇｏ）を（２）式を満たすように設定することで半導体装置の誤オンを防止できる。
[数２]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）^０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）^３
Ｃｇｓｏ：ゲート・ソースに接続するコンデンサの容量をｎＦで表わした数値
Ｒｇｏ：ゲート抵抗をΩで表わした数値
Ｌｇｏ：ゲート配線のインダクタンスをｎＨで表わした数値
但し、Ｃｇｓｏは３ｎＦ〜２０ｎＦ，Ｒｇｏは３Ω〜２０Ω，Ｌｇｏは２．５ｎＨ〜１０ｎＨの範囲である。

コンデンサＣｇｓとゲート抵抗Ｒｇおよびゲート配線のインダクタンスＬｇの関係式を求めるための実験回路図である。 図１の実験回路４００の動作を説明する図である。 図２に続く、図１の実験回路４００の動作を説明する図である。 図３に続く、図１の実験回路４００の動作を説明する図である。 還流ダイオード４の逆回復過程を示す波形図である。 逆回復電流のピーク値Ｉｃｐとゲート抵抗ＲｇおよびコンデンサＣｇｓの関係を示す図である。 図６からＩｃｐ＝４０ＡになるＣｇｓとＲｇおよびＬｇの関係を求めた誤オンする関係式を示す図である。 誤オンを防止するコンデンサＣｇｓとゲート抵抗Ｒｇの領域をゲート配線のインダクタンスＬｇをパラメータにして示す図である。 Ｉｃｐと通電電流Ｉｍの関係を示す図である。 Ｅｔｏｔａｌと通電電流Ｉｍの関係を示す図である。 Ｅｏｎと通電電流Ｉｍの関係を示す図である。 Ｅｏｆｆと通電電流Ｉｍの関係を示す図である。 Ｅｒｒと通電電流Ｉｍの関係を示す図である。 この発明に係る第１実施例の半導体装置１００の構成図であり、（ａ）は概念的な要部断面図、（ｂ）は金属ピン一体プリント基板の実際の要部上面図である。 実際の外形斜視図である。 半導体装置１００の等価回路図である。 この発明に係る第２実施例の半導体装置２００の概念的な要部断面図である。 従来のパワー半導体モジュール５００の要部断面図である。 ３相インバータの回路図である。 図１９のインバータ回路の動作時の電流の流れを説明する図である。。 図２０に続く、電流の流れを説明する図である。。 図１９のインバータ回路の動作波形を説明する図である。。

前記の誤オンを防止するためのコンデンサＣｇｓの値Ｃｇｓｏとゲート抵抗Ｒｇの値Ｒｇｏおよびゲート配線のインダクタンスＬｇの値Ｌｇｏの関係式を求めるための実験回路４００について説明する。ここでは、ＣｇｓｏとＲｇおよびＬｇは、半導体装置４０の樹脂ケース（図１４で示す封止樹脂３４）内に入れた場合を示したが、ゲート抵抗Ｒｇは樹脂ケースの外に接続しても構わない。また、樹脂ケースの外に接続するゲート配線とソース補助配線は同軸にしたり、互いに撚るなどしてインダクタンスを無視できる程度に小さくした。

図１は、樹脂ケース内に配置されるコンデンサＣｇｓの値Ｃｇｓｏとゲート抵抗Ｒｇの値Ｃｇｏおよびゲート配線のインダクタンスＬｇの値Ｌｇｏの関係式を求めるための実験回路図である。この実験回路４００は、直流電源１６と、電源用コンデンサ１５と、モータを模擬したコイル１４と、供試品である半導体装置４０を構成する上下アームのＭＯＳＦＥＴ１，３と、還流ダイオード２，４と、上下アームのＭＯＳＦＥＴ１，３のゲートＧに接続するコンデンサＣｇｓとゲート抵抗Ｒｇおよびゲート駆動回路１２，１３で構成される。図中の符号で、５〜８は外部に露出した制御端子（Ｇ，Ｓ）、９、１０、１１は外部に露出したドレイン端子Ｄ、ソース・ドレイン端子Ｓ／Ｄ、ソース端子Ｓである。ここでは便宜的にＭＯＳＦＥＴ１，３のドレイン、ゲート、ソースにも同一の符号（Ｄ，Ｇ，Ｓ）を付した。また、ＣｒｓｓはＭＯＳＦＥＴ１，３の寄生容量である帰還容量、ＣｉｓｓはＭＯＳＦＥＴ１，３の寄生容量である入力容量（内蔵のゲート容量である）、ＣｏｓｓはＭＯＳＦＥＴ１，３の寄生容量である出力容量である。

上アームのＭＯＳＦＥＴ１のゲートＧへはゲート駆動回路１２からゲート抵抗ＲｇおよびコンデンサＣｇｓを介してゲート電圧Ｖｇが印加される。このゲート電圧Ｖｇがゲートしきい値電圧Ｖｔｈを超える正電圧のときは、上アームのＭＯＳＦＥＴ１はオン状態となり、負電圧のときはオフ状態になる。また、下アームのＭＯＳＦＥＴ３のゲートＧはゲート抵抗ＲｇおよびコンデンサＣｇｓを介して常時負電圧（−Ｖｇ）が印加されている。

尚、図中の符号で５，７はゲート端子、６，８はソース補助端子である。
図２〜図４は、図１の実験回路４００の動作を説明する。図２において、先ず、下アームのＭＯＳＦＥＴ３のゲートＧは例えば−Ｖｇ＝−２０Ｖ程度に負バイアスする。続いて、上アームのＭＯＳＦＥＴ１のゲートＧに正電圧Ｖｇ＝１５Ｖ〜２０Ｖを印加して、上アームのＭＯＳＦＥＴ１をターンオンさせて、電源用コンデンサ１５の高電位側から、上アームのＭＯＳＦＥＴ１、負荷であるコイル１４を介して電源用コンデンサ１５の低電位側（グランド）へ通電電流Ｉｍ（図２０（ａ）のＩＭに相当する）を流す。

つぎに、図３において、上アームのＭＯＳＦＥＴ１のゲートＧに負電圧（−Ｖｇ）を印加して上アームのＭＯＳＦＥＴ１をオフさせる。前記のコイル１４を流れている通電電流Ｉｍは下アームの還流ダイオード４を介してコイル１４に戻る還流電流Ｉｍｏ（図２０（ｂ）のＩＭに相当する）となって流れる。

つぎに、図４において、上アームのＭＯＳＦＥＴ１のゲートＧに正電圧Ｖｇを印加し、ＭＯＳＦＥＴ１を再びターンオンさせて、電源用コンデンサ１５から上アームのＭＯＳＦＥＴ１に通電電流Ｉｍ（図２１（ｃ）のＩＭＯＳに相当する）を流す。この通電電流Ｉｍは還流ダイオード４を流れる還流電流Ｉｍｏ（還流ダイオード４の順電流Ｉｆ）を打ち消し、還流ダイオード４は逆回復過程に移行する。このとき還流ダイオード４には逆回復電流Ｉｒｒが流れる。還流ダイオード４がオフした時点に上アームのＭＯＳＦＥＴ１に流れていた通電電流Ｉｍは点線で示すようにコイル（モータのインダクタンスを模擬）側に流れて行き、電源用コンデンサ１５に戻る。この還流ダイオード４がオフする過程で、逆回復電圧Ｖｒｒが発生し、これがＭＯＳＦＥＴ３のドレイン・ソース間の出力容量Ｃｏｓｓの電圧を上昇させる。この電圧はＭＯＳＦＥＴ３のドレイン・ソース間に急峻なｄｖ／ｄｔを持つＶＤとして印加される。このｄｖ／ｄｔはＭＯＳＦＥＴ３のドレイン・ゲート間の帰還容量Ｃｒｓｓに印加されて、Ｃｒｓｓ×ｄｖ／ｄｔの変位電流Ｉｄｉｓが帰還容量Ｃｒｓｓに流れる。この変位電流Ｉｄｉｓは入力容量Ｃｉｓｓを充電し、入力容量Ｃｉｓｓの電圧は上昇する。また、この変位電流Ｉｄｉｓはゲート駆動回路１３へも流れ行く。ゲート駆動回路１３に抵抗（例えば、図４のＲｇなど）が接続されていると、この抵抗で発生する電圧も前記の入力容量Ｃｉｓｓの電圧を上昇させる。

この入力容量Ｃｉｓｓの電圧はＭＯＳＦＥＴ３のゲート電圧であるので、ＭＯＳＦＥＴ３のゲートしきい値電圧Ｖｇｔｈを超えると、ＭＯＳＦＥＴ３は誤オンし、点線で示す誤オン電流Ｉｍｏｎが流れる。

図５は、還流ダイオード４の逆回復過程を示す波形図である。逆回復過程は、還流ダイオード４に流れる逆回復電流Ｉｒｒがピークになった時点で逆回復電圧Ｖｒｒが発生し、逆回復電流Ｉｒｒが減衰してゼロになり、還流ダイオード４はオフ状態になる。

逆回復電流Ｉｒｒの−ｄｉ／ｄｔが大きくなると逆回復電流のピーク値Ｉｃｐが大きくなる。また、逆回復電流のピーク値Ｉｃｐが大きくなると、逆回復電圧Ｖｒｒと逆回復電圧Ｖｒｒの変化率（−ｄｖ／ｄｔ）も大きくなる。この逆回復電圧Ｖｒｒは、下アームのＭＯＳＦＥＴ３のドレイン・ソース間にドレイン・ソース間電圧ＶＤとして印加され、ドレイン・ソース間電圧ＶＤの変化率（＋ｄｖ／ｄｔ）は逆回復電圧Ｖｒｒの変化率（−ｄｖ／ｄｔ）と極性が逆で同じ大きさになる。これはＭＯＳＦＥＴ３と還流ダイオード４が逆並列接続されているためである。

この＋ｄｖ／ｄｔは、下アームのＭＯＳＦＥＴ３の帰還容量Ｃｒｓｓにも印加されて、変位電流Ｉｄｉｓ（Ｃｒｓｓ×（ｄｖ／ｄｔ）が帰還容量Ｃｉｓｓに流れる。この変位電流Ｉｄｉｓは下アームのＭＯＳＦＥＴの入力容量Ｃｉｓｓを充電し、入力容量Ｃｉｓｓの電圧を上昇させる。

下アームのＭＯＳＦＥＴ３のゲートＧとソースＳの間にコンデンサＣｇｓを接続すると、変位電流ＩｄｉｓがコンデンサＣｇｓにも分流して流れ、下アームのＭＯＳＦＥＴ３のゲート電圧は抑制されて誤オンは防止される。また、上アームのＭＯＳＦＥＴ１のゲート抵抗Ｒｇの値ＲｇｏとコンデンサＣｇｓの値Ｃｇｓｏを増大させると、上アームのＭＯＳＦＥＴ１のターンオン時の＋ｄｉ／ｄｔが減少し、逆回復電流のピーク値Ｉｃｐが低下する。その結果、下アームのＭＯＳＦＥＴ３の誤オンは防止される。

そこで、図１に示す実験回路４００で上アームのＭＯＳＦＥＴ１のゲート抵抗ＲｇおよびコンデンサＣｇｓと、下アームのＭＯＳＦＥＴ３のゲート抵抗ＲｇおよびコンデンサＣｇｓの値を共に同じ値Ｒｇｏ，Ｃｇｓｏで変化させ、下アームのＭＯＳＦＥＴ３が誤オンするゲート抵抗Ｒｇの値ＲｇｏとコンデンサＣｇｓの値Ｃｇｏを求めた。

図６は、逆回復電流のピーク値Ｉｃｐとゲート抵抗Ｒｇの値Ｒｇｏの関係をコンデンサＣｇｓの値Ｃｇｓｏをパラメータにして示した図である。ここでは、Ｌｇｏ＝２．５ｎＨとしてＲｇｏ＝３Ω〜２０Ω、Ｃｇｏ＝０〜１７．８ｎＦの範囲で実験した。また、逆回復電流のピーク値Ｉｃｐは、前記したように、下アームの還流ダイオード４の逆回復電流Ｉｒｒおよび下アームのＭＯＳＦＥＴ３の誤オン電流Ｉｍｏｎを合わせた電流のピーク値である。

実験により逆回復電流のピーク値Ｉｃｐが４０Ａになると、下アームのＭＯＳＦＥＴ３のゲートＧに印加されるゲート電圧Ｖｇが、ＭＯＳＦＥＴ３のゲートしきい値電圧Ｖｔｈを上回り、下アームのＭＯＳＦＥＴ３は誤オンして誤オン電流Ｉｍｏｎが流れる。そのため、Ｉｃｐ＜４０Ａにすることで下アームのＭＯＳＦＥＴの誤オンは防止される。

図７は、図６からＩｃｐ＝４０ＡになるＣｇｓｏとＲｇｏおよびＬｇｏの関係を求めた誤オンする関係式を示す図である。図７の実験値から、誤オンする関係式を（１）式のように求めた。
[数３]

Ｃｇｓｏ＝２２×（Ｌｇｏ／２．５）^０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）^３・・・・・・（１）

Ｃｇｓｏ：ゲート・ソースに接続するコンデンサの容量をｎＦで表わした数値
Ｒｇｏ：ゲート抵抗をΩで表わした数値
Ｌｇｏ：ゲート配線のインダクタンスをｎＨで表わした数値
この（１）式で示す曲線（点線）より大きな値のＣｇｓｏとＲｇｏを用いることで、Ｉｃｐ＜４０Ａにすることができて、下アームのＭＯＳＦＥＴ３の誤オンを防止することができる。

但し、図７に示す白丸は、樹脂ケース内のゲート配線のインダクタンスの値Ｌｇｏが２．５ｎＨの場合であり、黒丸は５ｎＨの場合である。
つぎに、ＭＯＳＦＥＴ３が誤オンしない領域を示す関係式（誤オン防止の関係式）を（２）式として示す。
[数４]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）^０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）^３・・・・・・（２）
但し、Ｃｇｓｏは２ｎＦ〜２０ｎＦ，Ｒｇｏは３Ω〜２０Ω、Ｌｇｏは２．５ｎＨ〜１０ｎＨの範囲である。

図８は、誤オンを防止するコンデンサＣｇｓの値Ｃｇｓｏとゲート抵抗Ｒｇの値Ｒｇｏの領域をゲート配線のインダクタンスＬｇの値Ｌｇｏをパラメータにして示す図である。Ｃｇｓｏが２ｎＦ〜２０ｎＦ，Ｒｇｏが３Ω〜２０Ωで囲まれる領域が誤オンを防止できる。但し、Ｌｇｏは２．５ｎＨ〜１０ｎＨの範囲である。

図８に示すように、ゲート配線Ｌｇのインダクタンスの値Ｌｇｏが大きくなると誤オンを防止する領域は矢印で示すように上方へ移動する。
前記のＣｇｓｏ，Ｒｇｏは大きい値ほど、誤オン防止にとっては好ましい。しかし、コンデンサＣｇｓの値Ｃｇｓｏやゲート抵抗Ｒｇの値Ｒｇｏを大きくすると、それらの外形が大きくなり、また上アームのＭＯＳＦＥＴ１および下アームＭＯＳＦＥＴ３のターンオン損失が増大する。また、前記のＣｇｓｏ，Ｒｇｏが小さすぎると、上アームのＭＯＳＦＥＴ１のターンオン時の＋ｄｉ／ｄｔが大きくなり、Ｉｃｐ＜４０Ａを満足できなくなる。また、下アームの還流ダイオード４の逆回復損失が増大する。そのため、これらを考慮すると、Ｃｇｓｏは２ｎＦ〜２０ｎＦ，Ｒｇｏは３Ω〜２０Ωの範囲がよい。

また、コンデンサＣｇｓの値ＣｇｓｏはＭＯＳＦＥＴ１，３の入力容量Ｃｉｓｓのキャパシタンスの３倍以下にするのが好ましい。３倍超になるとコンデンサＣｇｓの外形寸法が大きくなり好ましくない。また、ＳｉＣ−ＭＯＳＦＥＴの場合はチップサイズが小さいため複数個並列で使用されることが多い。そのため、全体のＣｉｓｓのキャパシタンスはｎＦのオーダで大きくなり、コンデンサＣｇｓの値Ｃｇｓｏは十数ｎＦ程度に抑えるのが好ましい。また、帰還容量ＣｒｓｓのキャパシタンスはＭＯＳＦＥＴのドレイン・ソース間に印加される電圧ＶＤに依存するが、下アームのＭＯＳＦＥＴ３の電圧ＶＤの立ち上がり時の帰還容量Ｃｒｓｓのキャパシタンスには、入力容量Ｃｉｓｓのキャパシタンスの数十分の一程度と極めて小さい値になる。そのため、下アームのＭＯＳＦＥＴ３のドレイン・ソース間の電圧ＶＤの大部分は帰還容量Ｃｒｓｓに印加され、入力容量Ｃｉｓｓに印加される電圧は低くなる。下アームのＭＯＳＦＥＴ３の入力容量Ｃｉｓｓの電圧上昇は、変位電流Ｉｄｉｓによる充電が大きな要因である。

また、前記のＲｇｏが小さくなると上アームのＭＯＳＦＥＴ１に印加されるゲート電圧Ｖｇが高くなり、上アームのＭＯＳＦＥＴ１のターンオン電流の立ち上がり（＋ｄｉ／ｄｔ）が急峻になる。それを効果的に抑制するためにはゲート抵抗Ｒｇの値Ｒｇｏは５Ω以上が好ましい。

また、樹脂ケース（封止樹脂３４）内のゲート配線のインダクタンスＬｇの値Ｌｇｏが大きくなると、ゲート配線長さが長くなり配線スペースが大きくなる。また、ゲート抵抗Ｒｇの値ＲｇｏやコンデンサＣｇｓの値Ｃｇｓｏも大きくする必要が出てくるので、Ｌｇｏは出来るだけ小さい値にするのが好ましい。

前記の（２）式の範囲にある値のコンデンサＣｇｓとゲート抵抗ＲｇまたはコンデンサＣｇｓのみを半導体装置の内部に搭載する。
つぎに、通電電流Ｉｍと、還流ダイオードの逆回復電流のピーク値Ｉｃｐ、ＭＯＳＦＥＴの全損失Ｅｔｏｔａｌ、ターンオン損失Ｅｏｎ、ターンオフ損失Ｅｏｆｆと還流ダイオードの逆回復損失Ｅｒｒの関係について説明する。以下の図９〜図１３のパラメータは、（１）はＣｇｓｏ＝７．８ｎＦ，Ｒｇｏ＝９．１Ω、（２）はＣｇｓｏ＝０ｎＦ，Ｒｇｏ＝１５Ω、（３）はＣｇｓｏ＝０ｎＦ，Ｒｇｏ＝６．８Ωである。

図９は、Ｉｃｐと通電電流Ｉｍの関係を示す図である。通電電流ＩｍはモータＭに流れる電流ＩＭに相当する電流である。
（１）の場合は、通電電流Ｉｍが６０Ａまでは誤オンとなるＩｃｐ＝４０Ａに達しないので、ＭＯＳＦＥＴに６０Ａまで流すことができる。（２）の場合は、通電電流Ｉｍは２５Ａまで誤オンしない。（３）の場合は、通電電流Ｉｍは１０ＡからＩｃｐが４０Ａ以上となるので、小さな通電電流Ｉｍでも誤オンすることになる。

図１０は、Ｅｔｏｔａｌと通電電流Ｉｍの関係を示す図である。
図１１は、Ｅｏｎと通電電流Ｉｍの関係を示す図である。
図１２は、Ｅｏｆｆと通電電流Ｉｍの関係を示す図である。

図１３は、Ｅｒｒと通電電流Ｉｍの関係を示す図である。
前記の（１）〜（３）のいずれの場合も損失は通電電流Ｉｍが大きくなると増加する。また、ＭＯＳＦＥＴ３が誤オンすると、誤オン電流Ｉｍｏｎが流れるため、ＭＯＳＦＥＴ１のターンオン損失は増大する。また、この誤オン電流ＩｍｏｎはＭＯＳＦＥＴ３のオフ損失に重畳されやはり損失を増大させる。

つぎに、前記の内容を踏まえた実施の形態を以下の実施例で説明する。

図１４および図１５は、この発明に係る第１実施例の半導体装置１００の構成図であり、図１４（ａ）は概念的な要部断面図、図１４（ｂ）は金属ピン一体プリント基板の実際の要部上面図、図１５は実際の外形斜視図である。

図１６は、半導体装置１００の等価回路図である。図１の半導体装置４０と回路構成は同じである。
尚、半導体装置１００としては２ｉｎ１のパワー半導体モジュールの場合であり、図１４（ｂ）および図１５はこれに対応する図である。

樹脂ケースである封止樹脂３４内に格納される半導体素子としては、例えば、ＳｉＣ（炭化珪素）−ＭＯＳＦＥＴ２５とＳｉＣ−ＳＢＤ２６（ショットキーダイオード）の組み合わせを取り上げたが、Ｓｉ（シリコン）−ＭＯＳＦＥＴとＳｉＣ−ＳＢＤの組み合わせの場合もある。また、スイッチング素子はＭＯＳＦＥＴではなくＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合もある。尚、ＳｉＣ−とは、ＳｉＣ基板を用いて形成したことを示す。

この半導体装置１００のゲート抵抗Ｒｇ１の値Ｒｇｏ，コンデンサＣｇｓ１の値Ｃｇｓｏ，ゲート配線Ｌｇ１のインダクタンスの値Ｌｇｏは、図１の試験回路で求めた（２）式に基づいて決めた値である。

図１４において、この半導体装置１００は、裏面金属板２１と表面導電パターン２２を絶縁板２３の両側に固着した導電パターン付絶縁基板２４と、表面導電パターン２２に接合材２８で固着したＳｉＣ−ＭＯＳＦＥＴ２５および前記ＳｉＣ−ＭＯＳＦＥＴ２５に逆並列接続する点線で示したＳｉＣ−ＳＢＤ２６を備える。前記ＳｉＣ−ＭＯＳＦＥＴ２５のソース電極パッド２５ａ上、ゲート電極パッド２５ｂ上、前記ＳｉＣ−ＳＢＤ２６のアノード電極２６ａ上および前記表面導電パターン２２に金属ピン２７を介して接合材２８で固着する金属ピン一体プリント基板２９とを備える。前記の表面導電パターン２２に接合材２８を介して固着するゲート外部導出端子３１、ソース外部導出端子３２、ドレイン外部導出端子３３、図示しない中間端子３６（Ｓ／Ｄ端子）を備える。裏面金属板２１とゲート外部導出端子３１、ソース外部導出端子３２、ソース補助外部導出端子３２ａ、ドレイン外部導出端子３３の各先端部を露出して全体を被覆する樹脂成型体である封止樹脂３４（樹脂ケース）を備える。

前記ＳｉＣ−ＭＯＳＦＥＴ２５のゲートとソースに接続する金属ピン一体プリント基板２９のそれぞれのゲート配線Ｌｇ１とソース配線３５ａに接続するコンデンサＣｇｓと、コンデンサＣｇｓが接続するゲート配線Ｌｇ１を切断して、切断されたゲート配線３５ｂ，３５ｃの間に接続するゲート抵抗Ｒｇ１とを備える。ゲート配線３５ｃ（Ｌｇ１）は金属ピン２７を介して前記ゲート外部導出端子３１に接続する。

この半導体装置１００で用いるコンデンサＣｇｓ１の値Ｃｇｓｏとゲート抵抗Ｒｇ１の値Ｒｇｏおよびゲート配線Ｌｇ１のインダクタンスの値Ｌｇｏを下式（（２）式と同じ）で求める領域の値とする（図８の発明の範囲の領域）。
[数５]
Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）^０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）^３
但し、Ｃｇｓｏは２ｎＦ〜２０ｎＦ，Ｒｇｏは３Ω〜２０Ω、Ｌｇｏは２．５ｎＨ〜１０ｎＨの範囲である。例えば、一例を挙げると、Ｃｇｓｏ＝８ｎＦ，Ｒｇｏ＝７．５Ω，Ｌｇｏ＝２．５ｎＨなどである（図８のＱ点）。

この発明は、ゲート抵抗Ｒｇ１の値ＲｇｏとコンデンサＣｇｓ１の値Ｃｇｓｏの相互関係から誤オンしない条件の値のゲート抵抗Ｒｇ１とコンデンサＣｇｓ１を用いて回路を駆動することと同時に、その中でもゲート抵抗Ｒｇ１は可能な限り小さなＲｇｏを使用することが好ましい。誤オンが防止されることで、半導体装置１００の高信頼性を実現できる。また、前記の値のコンデンサＣｇｓ１とゲート抵抗Ｒｇ１を付加することで、還流ダイオードＳｉＣ−ＳＢＤ２６の逆回復電流が小さくなり、半導体装置１００の低損失化を実現することができる。

特に、前記したＳｉＣ−ＭＯＳＦＥＴ２５で構成する回路では、半導体装置１００が小型になり、それに伴って、前記したｄｉ／ｄｔやｄｖ／ｄｔが大きくなり、ＳｉＣ−ＭＯＳＦＥＴ２５は誤オンし易くなる。

前記したように、Ｃｇｓｏを２ｎＦ〜２０ｎＦ，Ｒｇｏを３Ω〜２０Ω，Ｌｇｏを２．５ｎＨ〜１０ｎＨの範囲で使用することで、ＳｉＣ−ＭＯＳＦＥＴ３５の誤オンを防止できる。

また、Ｃｇｓｏを２ｎＦ〜２０ｎＦ，Ｒｇｏを３Ω〜２０Ω，Ｌｇｏを２．５ｎＨ〜１０ｎＨの範囲にし、さらに（２）式の誤オン防止の関係式で決まる範囲のコンデンサＣｇｓ１の値Ｃｇｓｏとゲート抵抗Ｒｇ１の値Ｒｇｏを用いることで、半導体装置１００の信頼性を確実に高めることができる。

尚、図１５の中の符号の後に付けた（ ）内の番号は対応する図１の番号である。

図１７は、この発明に係る第２実施例の半導体装置２００の要部断面図である。図１４との違いは、封止樹脂３４内に前記したコンデンサＣｇｓ１のみを内蔵した点である。半導体装置２００内に搭載されるコンデンサＣｇｓ１と外付けのゲート抵抗Ｒｇ１の値Ｒｇｏを（２）式を満足する値にすることで、ＭＯＳＦＥＴ２５の誤オンを防止することができる。ゲート抵抗Ｒｇ１は、半導体装置２００の封止樹脂３４の外に露出したゲート外部導出端子３１と、図示しないゲート駆動回路に繋がる新規に設けた専用ゲート端子３９の間に接続するようにする。

１，３ ＭＯＳＦＥＴ
２，４ 還流ダイオード
５，７ ゲート端子
６，８ ソース補助端子
９ ドレイン端子
１０ ソース・ドレイン端子
１１ ソース端子
１２，１３ ゲート駆動回路
１４ コイル
１５ 電源用コンデンサ
１６ 直流電源
２１ 裏面金属板
２２ 表面導電パターン
２３ 絶縁板
２４ 導電パターン付絶縁基板
２５ ＳｉＣ−ＭＯＳＦＥＴ
２５ａ ソース電極パッド
２５ｂ ゲート電極パッド
２６ ＳｉＣ−ＳＢＤ
２７ 金属ピン
２８ 接合材
２９ 金属ピン一体プリント基板
３１ ゲート外部導出端子
３２ ソース外部導出端子
３３ ドレイン外部導出端子
３４ 封止樹脂
３５ａ ソース配線
３５ｂ，３５ｃ，Ｌｇ，Ｌｇ１ ゲート配線
３６ ソース・ドレイン外部導出端子
４０，１００，２００ 半導体装置
４００ 実験回路
Ｒｇ、Ｒｇ１ ゲート抵抗
Ｃｇｓ、Ｃｇｓ１ コンデンサ
Ｒｇｏ ゲート抵抗の値
Ｃｇｓｏ コンデンサのキャパシタンスの値
Ｌｇｏ ゲート配線のインダクタンスの値
Ｉｍ 通電電流
ＩＭ モータに流れる電流
ＩＭＯＳ ＭＯＳＦＥＴに流れる電流
Ｉｆ 還流ダイオードに流れる順電流
Ｉｒｒ 還流ダイオードの逆回復電流
Ｉｃｐ 逆回復電流のピーク値

Claims (8)

1. スイッチング素子と該スイッチング素子に逆並列に接続した還流ダイオードを搭載した半導体装置において、
   前記スイッチング素子のゲートと低電位側との間に接続するコンデンサと、前記ゲートとゲート外部導出端子の間に接続するゲート抵抗と、前記ゲートと前記ゲート外部導出端子の間に接続される配線とを樹脂ケース内に格納し、前記コンデンサの容量値Ｃｇｓｏ、前記ゲート抵抗の抵抗値Ｒｇｏ，前記配線のインダクタンス値Ｌｇｏを、下記に示す値を満たすことを特徴とした半導体装置。
   Ｃｇｓｏ＝２ｎＦ〜２０ｎＦ
   Ｒｇｏ＝３Ω〜２０Ω
   Ｌｇｏ＝２．５ｎＨ〜１０ｎＨ
2. スイッチング素子と該スイッチング素子に逆並列に接続した還流ダイオードを搭載した半導体装置において、
   前記スイッチング素子のゲートと低電位側との間に接続するコンデンサを樹脂ケース内に格納し、ゲートとゲート外部導出端子を配線を介して接続し、該ゲート外部導出端子に接続するゲート抵抗を樹脂ケース外に配置し、前記コンデンサの容量値Ｃｇｓｏ、前記ゲート抵抗の抵抗値Ｒｇｏ、前記配線のインダクタンス値Ｌｇｏが、下記の値を満たすことを特徴とした半導体装置。
   Ｃｇｓｏ＝２ｎＦ〜２０ｎＦ
   Ｒｇｏ＝３Ω〜２０Ω
   Ｌｇｏ＝２．５ｎＨ〜１０ｎＨ
3. 前記のＣｇｓｏ（ｎＦ），Ｒｇｏ（Ω），Ｌｇｏ（ｎＨ）が下記に示す数式を満たす値にすることを特徴とした請求項１または２に記載の半導体装置。
   [数１]
   Ｃｇｓｏ＞２２×（Ｌｇｏ／２．５）^０．５×ｅｘｐ（−０．１８×Ｒｇｏ）
   ＋０．０２５×Ｒｇｏ×（Ｌｇｏ／２．５）^３
4. 絶縁板と裏面導電板と表面導電パターンで構成される導電パターン付絶縁基板と、導電パターン上に接合材を介して固着する前記スイッチング素子と、前記スイッチング素子と逆並列接続する前記還流ダイオードと、前記スイッチング素子上および前記還流ダイオード上に接合材で金属ピンを介して固着する金属ピン一体プリント基板と、前記スイッチング素子のゲートに一端が接続する前記コンデンサと、前記コンデンサの他端が接続する低電位側外部導出端子と、前記スイッチング素子のゲートに一端が接続する前記抵抗と、前記抵抗の他端が接続する前記ゲート外部導出端子と、前記導電パターン付絶縁基板に接着し、前記裏面導電板と前記低電位側外部導出端子の先端部と前記ゲート外部導出端子の先端部を露出して、全体を封止する封止樹脂とを備えることを特徴とした請求項１または３のいずれか一項に記載した半導体装置。
5. 絶縁板と裏面導電板と表面導電パターンで構成される導電パターン付絶縁基板と、導電パターン上に接合材を介して固着する前記スイッチング素子と、前記スイッチング素子と逆並列接続する前記還流ダイオードと、前記スイッチング素子上および前記還流ダイオード上に接合材で金属ピンを介して固着する金属ピン一体プリント基板と、前記スイッチング素子のゲートに一端が接続する前記コンデンサと、前記コンデンサの他端が接続する低電位側外部導出端子と、前記スイッチング素子のゲートに一端が接続する前記抵抗と、前記抵抗の他端が接続する前記ゲート外部導出端子と、前記導電パターン付絶縁基板に接着し、前記裏面導電板と前記低電位側外部導出端子の先端部と前記ゲート外部導出端子の先端部および前記抵抗を露出して、全体を封止する封止樹脂とを備えることを特徴とした請求項２または３のいずれか一項に記載した半導体装置。
6. 前記還流ダイオードがＳｉＣ系ショットキーダイオードであることを特徴とする請求項４または５に記載した半導体装置。
7. 前記スイッチング素子がＳｉＣ系スイッチング素子であることを特徴とする請求項４〜６のいずれか一項に記載した半導体装置。
8. 前記ＳｉＣ系スイッチング素子がＳｉＣ−ＭＯＳＦＥＴであることを特徴とする請求項７に記載の半導体装置。