JP3787037B2 - 半導体モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電力用スイッチング素子等を有する半導体モジュールに関する。
【０００２】
【従来の技術】
最近、高電圧・大電流のＭＯＳ（Ｍｅｔａ１ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート型の電力用スイッチング素子が実用化されてきた。ＭＯＳゲート型スイッチング素子は、従来より使われているＧＴＯのようなサイリスタ系のスイッチング素子に比べて、スイッチング速度が速く、安全動作領域が広く、制御性が高いなどの多くの利点がある。
【０００３】
ＭＯＳゲート型スイッチング素子の中でも、モジュール型素子は実装が容易で装置を小型・軽量化・低コスト化できるという利点があるために、広く用いられている。
【０００４】
図７に、従来のモジュール型のスイッチング素子の内部接続図を示す。
図７において、１ａ、１ｂ、１ｃ、…がスイッチング素子を構成する素子チップである。多くのＭＯＳゲート型スイッチング素子は、製造上の理由で大面積の素子が作れないために、小面積のチップを多数個並列接続して一つの素子を構成している。図示するのは３つのチップだけであるが、実際のモジュールではより多くの素子チップが並列接続されることが多い。２ａ、２ｂ、２ｃ、…が素子モジュール３内部の個別ゲート抵抗である。これらの個別ゲート抵抗２ａ、２ｂ、２ｃ、…は、素子モジュール３内部の素子チップ１ａ、１ｂ、１ｃ、…間のばらつきに起因する振動などを抑制するために、各素子チップ１ａ、１ｂ、１ｃ、…ごとに挿入されるものである。
【０００５】
素子モジュール３の外部に図示するのは、ゲート駆動回路の一部である。ゲート抵抗５は、スイッチング素子のスイッチング速度を調整するものである。
コンデンサ４は、以下の理由で挿入されている。スイッチング素子がオフしている期間に直列に接続されている他のアームがターンオンするタイミングで、スイッチング素子の電圧が急激に上昇すると、スイッチング素子が過渡的にターンオンし、電流が流れることがある。特に高耐圧のスイッチング素子を低インダクタンスの主回路構成で用いる際に特徴的に現われる現象である。その原因はスイッチング素子のコレクタとゲートの間に等価的に存在する素子内部の静電容量に、電圧上昇が印加されるために、スイッチング素子のゲートに電流が流入することにある。こうした現象はスイッチング素子の損失の増大につながる。
【０００６】
コンデンサ４はこの現象を抑制するためのものである。コンデンサ４があれば、スイッチング素子のオフ期間に印加される急激な電圧上昇によるゲート電流をコンデンサ４で吸収し、過渡的なターンオンを抑制できる。
【０００７】
【発明が解決しようとする課題】
従来の半導体モジュールでは、図７のコンデンサ４を素子モジュール３の外部に設置している。ところが、素子の実装上の必要からしばしばコンデンサ４は素子モジュール３から離れたゲート駆動回路の内部に実装されることが多い。こうした配置では、コンデンサ４の効果は小さくなるため、コンデンサ４の静電容量値を大きくする必要が生じる。コンデンサ４が大きいほど、ゲート駆動回路の出力電流は増大し、消費電力も増大する。また、コンデンサ４と素子モジュール３との間の距離が離れるにつれ、配線のインダクタンス成分とコンデンサ４の静電容量分によって形成される共振回路の影響が無視できなくなる。この共振回路はゲート駆動電圧の振動の原因となり、素子の安定なスイッチング動作を阻害することになる。
【０００８】
本発明はこのような点に鑑み為されたもので、スイッチング素子がオフ状態にあるときに印加される急激な電圧上昇によって過渡的に素子がターンオンする問題を、過大なコンデンサの挿入によるゲート駆動電力の増大や、ゲート配線のインダクタンスとの間に形成される共振回路による振動などの問題を生じることなく解決する半導体モジュールを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の本発明に係る半導体モジュールは、半導体チップを実装した絶縁基板をモジュール内部に有する半導体モジュールにおいて、
主電流を制御する制御端子と主電流が流れる一対の主端子を有する複数の半導体チップと、
前記複数の半導体チップが対称に配置されて一方の主端子と接続されるコの字型に絶縁基板に形成される第一の主電流配線導体と、
前記絶縁基板における前記第一の主電流配線導体の凹部に形成され前記半導体チップの他方の主端子と接続される第二の主電流配線導体と、
前記第一の主電流配線導体の開口部に対向する底部を有し、前記半導体チップの制御端子に接続されるコの字型に前記絶縁基板に形成される制御配線導体と、
前記第二の主電流配線導体と前記制御配線導体とを、前記第一の主電流配線導体の開口部で接続するチップコンデンサと
を備えて成ることを特徴とする。
【００１２】
このような構成により、従来より用いられている絶縁基板上に、容易にコンデンサを実装することができるため、コストが低く量産性の高い半導体モジュールを提供することができる。
【００１３】
請求項２に記載の本発明は、半導体チップを実装した絶縁基板をモジュール内部に有する半導体モジュールにおいて、
主電流を制御する制御端子と主電流が流れる一対の主端子を有する複数の半導体チップと、
前記複数の半導体チップが対称に配置されて一方の主端子と接続されるコの字型に絶縁基板に形成される第一の主電流配線導体と、
前記絶縁基板における前記第一の主電流配線導体の凹部に形成され前記半導体チップの他方の主端子と接続される第二の主電流配線導体と、
前記第一の主電流配線導体の開口部に対向する底部を有し、前記各半導体チップの制御端子に夫々対応した個別ゲート抵抗を介して接続されるコの字型に前記絶縁基板に形成される制御配線導体と、
前記各半導体チップの制御端子と前記個別ゲート抵抗との間と、前記他方の主端子との間に接続されるチップコンデンサと
を備えて成ることを特徴とする。
【００１４】
このような構成により、コンデンサの効果を一層高めることが可能になる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の図において、従来例を示す図７を含め、同符号は同一部分または対応部分を示す。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態の構成を示す回路図である。
図１において、モジュール内コンデンサ６が、新たに素子モジュール３の内部に追加されたコンデンサである。本実施形態では、このように素子モジュール３内部において、スイッチング素子を構成する素子チップ１ａ、１ｂ、１ｃ、…の制御入力端子対間、即ちゲート・エミッタ間のコンデンサを追加することで、スイッチング素子がオフしている期間に印加される急激な電圧上昇に起因する過渡的なターンオン現象を効果的に抑制することができる。
【００２２】
そして、従来技術で問題となる過大なコンデンサの挿入によるゲート駆動電力の増大や、ゲート配線のインダクタンスとの間に形成される共振回路による振動などの問題も、本実施形態では起こらない。
【００２３】
（第２の実施形態）
図２は、本発明の第２の実施形態を示す半導体モジュール内の絶縁基板上の配置図であり、同図（ａ）はその平面図、同図（ｂ）はその正面図である。
【００２４】
一般に半導体モジュールは少なくとも１枚の絶縁基板上に構成されたサブモジュールより構成される。サブモジュールは配線でモジュールの端子と接続され、サブモジュール内部の配線は、絶縁基板上に形成された銅箔配線やボンディングワイヤによって行われる。
【００２５】
図２において、絶縁基板１３がサブモジュールを搭載する基板である。絶縁基板１３上に、ゲート配線銅箔７、エミッタ配線銅箔１０、コレクタ配線銅箔１２がおのおの形成され、素子チップ１はコレクタ配線銅箔１２のパターン上に裏面のコレクタ電極をハンダ付けで結合させることで実装される。素子チップ１の表面にはゲートのボンディングパッド８があり、このボンディングパッド８よりゲートボンディングワイヤ９によって個別ゲート抵抗２を介してゲート配線銅箔７へと導かれる。エミッタはエミッタボンディングワイヤ１１によってエミッタ配線銅箔１０に導かれる。チップコンデンサからなるモジュール内コンデンサ６はゲート配線銅箔７およびエミッタ配線銅箔１０の間に置かれる。
【００２６】
このようにモジュール内コンデンサ６としてチップコンデンサを用いて構成した本実施形態では、従来より用いられている絶縁基板１３上に、容易にモジュール内コンデンサ６を実装することができるため、コストが低く量産性の高い半導体モジュールを提供することができる。
【００２７】
（第３の実施形態）
図３は本発明の第３の実施形態を示す半導体モジュール内の絶縁基板上の配置図であり、同図（ａ）はその平面図、同図（ｂ）はその正面図である。
【００２８】
本発明の第２の実施形態と類似した配置であるが、モジュール内コンデンサ６が各素子チップ１ごとに、素子チップ１に近接して実装されている点が異なる。回路上では、本発明の第２の実施形態では各チップ１ごとの個別ゲート抵抗２がモジュール内コンデンサ６と素子チップ１との間に入っていたのが、本実施形態ではモジュール内コンデンサ６が直接素子チップ１と接続されるようになる点が相違している。即ち、本実施形態ではモジュール内コンデンサ６が個別ゲート抵抗２を介することなく、素子チップ１の制御入力端子対間（ゲート・エミッタ間）に接続され、個別ゲート抵抗２は、素子チップ１の制御入力端子対とゲート配線銅箔７との間に直列に接続されている。
【００２９】
本実施形態では、モジュール内コンデンサ６をさらに素子チップに近接させて配置すること、および、モジュール内コンデンサ６の効果が個別ゲート抵抗２の影響を受けなくなることで、コンデンサの効果を一層高めることが可能になる。
【００３０】
（第４の実施形態）
図４は本発明の第４の実施の形態を示す半導体モジュール内の絶縁基板上の配置図であり、同図（ａ）はその平面図、同図（ｂ）はその正面図である。
【００３１】
本実施形態は、本発明の第２の実施形態と類似した配置であるが、第２の実施形態のようにモジュール内コンデンサ６がチップコンデンサのように独立したものとして存在しない。その代わり、エミッタ配線銅箔１０がゲート配線銅箔７の下層にまで延長されるとともに、エミッタ配線銅箔１０とゲート配線銅箔７との間に高誘電率絶縁層１４が置かれる。即ち、本実施形態では、エミッタ配線銅箔１０及びゲート配線銅箔７からなる電極と、高誘電率絶縁層１４からなる絶縁層（絶縁膜）とによって形成されるコンデンサが、モジュール内コンデンサ６として機能する。このようにすることで、モジュール内部のゲート配線のインピーダンスを効果的に低減させることができ、ゲート配線のインダクタンス分に起因する振動などの問題に対応することができる。
【００３２】
（第５の実施形態）
図５は本発明の第５の実施形態の構成を示回路図である。
本発明の第１の実施形態と類似した回路であるが、モジュール内コンデンサ６が６ａ、６ｂ、６ｃ、…と複数個あり、それら複数個のモジュール内コンデンサ６ａ、６ｂ、６ｃ、…の端子の一方が、端子として素子モジュール３の外部より接続されるようになっている。本実施形態では、素子モジュール３の使われかたに応じて、複数個のモジュール内コンデンサ６ａ、６ｂ、６ｃ、…の外部の端子を選択して接続することにより、適宜モジュール内のコンデンサの値を切り替えて使用することができる。これによって、同一の素子モジュール３で、さまざまな外部条件に応じて最適なモジュール内コンデンサ６を選択することが可能になる。
【００３３】
（第６の実施形態）
図６は本発明の第６の実施形態の回路接続及び概略配置を示す図であり、同図（ａ）はそれを平面的に表わした図、同図（ｂ）は正面から見た状態で表わした図である。
【００３４】
これまでの実施形態とは異なり、本実施形態は、素子チップ１として圧接型のチップを用い、これらの素子チップ１を円筒状外囲器１７に収容したものである。圧接型のチップでは、素子の配線はコレクタおよびエミッタについては電極を直に圧接することで行われ、ゲートはゲートピン１５をチップに押し当てることでゲート接続が行われる。各ゲートピン１５より個別ゲート抵抗２を介してゲート端子１６にゲートが接続されるとともに、モジュール内コンデンサ６がゲート端子１６とエミッタ電極との間に接続される。
【００３５】
本実施形態では、圧接型の素子チップを用いた圧接型の素子モジュールであってもボンディングワイヤによって接続されるモジュールと同様に、素子モジュール内に実装したコンデンサ即ちモジュール内コンデンサ６によって、従来技術で問題となる過大なコンデンサの挿入によるゲート駆動電力の増大や、ゲート配線のインダクタンスとの間に形成される共振回路による振動などの問題を解決することができる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、スイッチング素子モジュールにおいて、素子がオフ状態にあるときに印加される急激な電圧上昇によって過渡的に素子がターンオンする問題を素子モジュール内部にコンデンサを実装することにより解決するに当たり、従来より用いられている絶縁基板上に、容易にコンデンサを実装することができるため、コストが低く量産性の高い半導体モジュールを提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の構成を示す回路図。
【図２】 本発明の第２の実施形態の構成を示す平面図及び正面図。
【図３】 本発明の第３の実施形態の構成を示す平面図及び正面図。
【図４】 本発明の第４の実施形態の構成を示す平面図及び正面図。
【図５】 本発明の第５の実施形態の構成を示す回路図。
【図６】 本発明の第６実施形態の構成を示す図。
【図７】 従来例の構成を示す回路図。
【符号の説明】
１、１ａ、１ｂ、１ｃ…素子チップ
２、２ａ、２ｂ、２ｃ…個別ゲート抵抗
３…素子モジュール
４…コンデンサ
５…ゲート抵抗
６、６ａ、６ｂ、６ｃ…モジュール内コンデンサ
７…ゲート配線銅箔
８…ゲートボンディングパッド
９…ゲートボンディングワイヤ
１０…エミッタ配線銅箔
１１…エミッタボンディングワイヤ
１２…コレクタ配線銅箔
１３…絶縁基板
１４…高誘電率絶縁層
１５…ゲートピン
１６…ゲート端子
１７…円筒状外囲器
【発明の属する技術分野】
本発明は、電力用スイッチング素子等を有する半導体モジュールに関する。
【０００２】
【従来の技術】
最近、高電圧・大電流のＭＯＳ（Ｍｅｔａ１ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート型の電力用スイッチング素子が実用化されてきた。ＭＯＳゲート型スイッチング素子は、従来より使われているＧＴＯのようなサイリスタ系のスイッチング素子に比べて、スイッチング速度が速く、安全動作領域が広く、制御性が高いなどの多くの利点がある。
【０００３】
ＭＯＳゲート型スイッチング素子の中でも、モジュール型素子は実装が容易で装置を小型・軽量化・低コスト化できるという利点があるために、広く用いられている。
【０００４】
図７に、従来のモジュール型のスイッチング素子の内部接続図を示す。
図７において、１ａ、１ｂ、１ｃ、…がスイッチング素子を構成する素子チップである。多くのＭＯＳゲート型スイッチング素子は、製造上の理由で大面積の素子が作れないために、小面積のチップを多数個並列接続して一つの素子を構成している。図示するのは３つのチップだけであるが、実際のモジュールではより多くの素子チップが並列接続されることが多い。２ａ、２ｂ、２ｃ、…が素子モジュール３内部の個別ゲート抵抗である。これらの個別ゲート抵抗２ａ、２ｂ、２ｃ、…は、素子モジュール３内部の素子チップ１ａ、１ｂ、１ｃ、…間のばらつきに起因する振動などを抑制するために、各素子チップ１ａ、１ｂ、１ｃ、…ごとに挿入されるものである。
【０００５】
素子モジュール３の外部に図示するのは、ゲート駆動回路の一部である。ゲート抵抗５は、スイッチング素子のスイッチング速度を調整するものである。
コンデンサ４は、以下の理由で挿入されている。スイッチング素子がオフしている期間に直列に接続されている他のアームがターンオンするタイミングで、スイッチング素子の電圧が急激に上昇すると、スイッチング素子が過渡的にターンオンし、電流が流れることがある。特に高耐圧のスイッチング素子を低インダクタンスの主回路構成で用いる際に特徴的に現われる現象である。その原因はスイッチング素子のコレクタとゲートの間に等価的に存在する素子内部の静電容量に、電圧上昇が印加されるために、スイッチング素子のゲートに電流が流入することにある。こうした現象はスイッチング素子の損失の増大につながる。
【０００６】
コンデンサ４はこの現象を抑制するためのものである。コンデンサ４があれば、スイッチング素子のオフ期間に印加される急激な電圧上昇によるゲート電流をコンデンサ４で吸収し、過渡的なターンオンを抑制できる。
【０００７】
【発明が解決しようとする課題】
従来の半導体モジュールでは、図７のコンデンサ４を素子モジュール３の外部に設置している。ところが、素子の実装上の必要からしばしばコンデンサ４は素子モジュール３から離れたゲート駆動回路の内部に実装されることが多い。こうした配置では、コンデンサ４の効果は小さくなるため、コンデンサ４の静電容量値を大きくする必要が生じる。コンデンサ４が大きいほど、ゲート駆動回路の出力電流は増大し、消費電力も増大する。また、コンデンサ４と素子モジュール３との間の距離が離れるにつれ、配線のインダクタンス成分とコンデンサ４の静電容量分によって形成される共振回路の影響が無視できなくなる。この共振回路はゲート駆動電圧の振動の原因となり、素子の安定なスイッチング動作を阻害することになる。
【０００８】
本発明はこのような点に鑑み為されたもので、スイッチング素子がオフ状態にあるときに印加される急激な電圧上昇によって過渡的に素子がターンオンする問題を、過大なコンデンサの挿入によるゲート駆動電力の増大や、ゲート配線のインダクタンスとの間に形成される共振回路による振動などの問題を生じることなく解決する半導体モジュールを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の本発明に係る半導体モジュールは、半導体チップを実装した絶縁基板をモジュール内部に有する半導体モジュールにおいて、
主電流を制御する制御端子と主電流が流れる一対の主端子を有する複数の半導体チップと、
前記複数の半導体チップが対称に配置されて一方の主端子と接続されるコの字型に絶縁基板に形成される第一の主電流配線導体と、
前記絶縁基板における前記第一の主電流配線導体の凹部に形成され前記半導体チップの他方の主端子と接続される第二の主電流配線導体と、
前記第一の主電流配線導体の開口部に対向する底部を有し、前記半導体チップの制御端子に接続されるコの字型に前記絶縁基板に形成される制御配線導体と、
前記第二の主電流配線導体と前記制御配線導体とを、前記第一の主電流配線導体の開口部で接続するチップコンデンサと
を備えて成ることを特徴とする。
【００１２】
このような構成により、従来より用いられている絶縁基板上に、容易にコンデンサを実装することができるため、コストが低く量産性の高い半導体モジュールを提供することができる。
【００１３】
請求項２に記載の本発明は、半導体チップを実装した絶縁基板をモジュール内部に有する半導体モジュールにおいて、
主電流を制御する制御端子と主電流が流れる一対の主端子を有する複数の半導体チップと、
前記複数の半導体チップが対称に配置されて一方の主端子と接続されるコの字型に絶縁基板に形成される第一の主電流配線導体と、
前記絶縁基板における前記第一の主電流配線導体の凹部に形成され前記半導体チップの他方の主端子と接続される第二の主電流配線導体と、
前記第一の主電流配線導体の開口部に対向する底部を有し、前記各半導体チップの制御端子に夫々対応した個別ゲート抵抗を介して接続されるコの字型に前記絶縁基板に形成される制御配線導体と、
前記各半導体チップの制御端子と前記個別ゲート抵抗との間と、前記他方の主端子との間に接続されるチップコンデンサと
を備えて成ることを特徴とする。
【００１４】
このような構成により、コンデンサの効果を一層高めることが可能になる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の図において、従来例を示す図７を含め、同符号は同一部分または対応部分を示す。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態の構成を示す回路図である。
図１において、モジュール内コンデンサ６が、新たに素子モジュール３の内部に追加されたコンデンサである。本実施形態では、このように素子モジュール３内部において、スイッチング素子を構成する素子チップ１ａ、１ｂ、１ｃ、…の制御入力端子対間、即ちゲート・エミッタ間のコンデンサを追加することで、スイッチング素子がオフしている期間に印加される急激な電圧上昇に起因する過渡的なターンオン現象を効果的に抑制することができる。
【００２２】
そして、従来技術で問題となる過大なコンデンサの挿入によるゲート駆動電力の増大や、ゲート配線のインダクタンスとの間に形成される共振回路による振動などの問題も、本実施形態では起こらない。
【００２３】
（第２の実施形態）
図２は、本発明の第２の実施形態を示す半導体モジュール内の絶縁基板上の配置図であり、同図（ａ）はその平面図、同図（ｂ）はその正面図である。
【００２４】
一般に半導体モジュールは少なくとも１枚の絶縁基板上に構成されたサブモジュールより構成される。サブモジュールは配線でモジュールの端子と接続され、サブモジュール内部の配線は、絶縁基板上に形成された銅箔配線やボンディングワイヤによって行われる。
【００２５】
図２において、絶縁基板１３がサブモジュールを搭載する基板である。絶縁基板１３上に、ゲート配線銅箔７、エミッタ配線銅箔１０、コレクタ配線銅箔１２がおのおの形成され、素子チップ１はコレクタ配線銅箔１２のパターン上に裏面のコレクタ電極をハンダ付けで結合させることで実装される。素子チップ１の表面にはゲートのボンディングパッド８があり、このボンディングパッド８よりゲートボンディングワイヤ９によって個別ゲート抵抗２を介してゲート配線銅箔７へと導かれる。エミッタはエミッタボンディングワイヤ１１によってエミッタ配線銅箔１０に導かれる。チップコンデンサからなるモジュール内コンデンサ６はゲート配線銅箔７およびエミッタ配線銅箔１０の間に置かれる。
【００２６】
このようにモジュール内コンデンサ６としてチップコンデンサを用いて構成した本実施形態では、従来より用いられている絶縁基板１３上に、容易にモジュール内コンデンサ６を実装することができるため、コストが低く量産性の高い半導体モジュールを提供することができる。
【００２７】
（第３の実施形態）
図３は本発明の第３の実施形態を示す半導体モジュール内の絶縁基板上の配置図であり、同図（ａ）はその平面図、同図（ｂ）はその正面図である。
【００２８】
本発明の第２の実施形態と類似した配置であるが、モジュール内コンデンサ６が各素子チップ１ごとに、素子チップ１に近接して実装されている点が異なる。回路上では、本発明の第２の実施形態では各チップ１ごとの個別ゲート抵抗２がモジュール内コンデンサ６と素子チップ１との間に入っていたのが、本実施形態ではモジュール内コンデンサ６が直接素子チップ１と接続されるようになる点が相違している。即ち、本実施形態ではモジュール内コンデンサ６が個別ゲート抵抗２を介することなく、素子チップ１の制御入力端子対間（ゲート・エミッタ間）に接続され、個別ゲート抵抗２は、素子チップ１の制御入力端子対とゲート配線銅箔７との間に直列に接続されている。
【００２９】
本実施形態では、モジュール内コンデンサ６をさらに素子チップに近接させて配置すること、および、モジュール内コンデンサ６の効果が個別ゲート抵抗２の影響を受けなくなることで、コンデンサの効果を一層高めることが可能になる。
【００３０】
（第４の実施形態）
図４は本発明の第４の実施の形態を示す半導体モジュール内の絶縁基板上の配置図であり、同図（ａ）はその平面図、同図（ｂ）はその正面図である。
【００３１】
本実施形態は、本発明の第２の実施形態と類似した配置であるが、第２の実施形態のようにモジュール内コンデンサ６がチップコンデンサのように独立したものとして存在しない。その代わり、エミッタ配線銅箔１０がゲート配線銅箔７の下層にまで延長されるとともに、エミッタ配線銅箔１０とゲート配線銅箔７との間に高誘電率絶縁層１４が置かれる。即ち、本実施形態では、エミッタ配線銅箔１０及びゲート配線銅箔７からなる電極と、高誘電率絶縁層１４からなる絶縁層（絶縁膜）とによって形成されるコンデンサが、モジュール内コンデンサ６として機能する。このようにすることで、モジュール内部のゲート配線のインピーダンスを効果的に低減させることができ、ゲート配線のインダクタンス分に起因する振動などの問題に対応することができる。
【００３２】
（第５の実施形態）
図５は本発明の第５の実施形態の構成を示回路図である。
本発明の第１の実施形態と類似した回路であるが、モジュール内コンデンサ６が６ａ、６ｂ、６ｃ、…と複数個あり、それら複数個のモジュール内コンデンサ６ａ、６ｂ、６ｃ、…の端子の一方が、端子として素子モジュール３の外部より接続されるようになっている。本実施形態では、素子モジュール３の使われかたに応じて、複数個のモジュール内コンデンサ６ａ、６ｂ、６ｃ、…の外部の端子を選択して接続することにより、適宜モジュール内のコンデンサの値を切り替えて使用することができる。これによって、同一の素子モジュール３で、さまざまな外部条件に応じて最適なモジュール内コンデンサ６を選択することが可能になる。
【００３３】
（第６の実施形態）
図６は本発明の第６の実施形態の回路接続及び概略配置を示す図であり、同図（ａ）はそれを平面的に表わした図、同図（ｂ）は正面から見た状態で表わした図である。
【００３４】
これまでの実施形態とは異なり、本実施形態は、素子チップ１として圧接型のチップを用い、これらの素子チップ１を円筒状外囲器１７に収容したものである。圧接型のチップでは、素子の配線はコレクタおよびエミッタについては電極を直に圧接することで行われ、ゲートはゲートピン１５をチップに押し当てることでゲート接続が行われる。各ゲートピン１５より個別ゲート抵抗２を介してゲート端子１６にゲートが接続されるとともに、モジュール内コンデンサ６がゲート端子１６とエミッタ電極との間に接続される。
【００３５】
本実施形態では、圧接型の素子チップを用いた圧接型の素子モジュールであってもボンディングワイヤによって接続されるモジュールと同様に、素子モジュール内に実装したコンデンサ即ちモジュール内コンデンサ６によって、従来技術で問題となる過大なコンデンサの挿入によるゲート駆動電力の増大や、ゲート配線のインダクタンスとの間に形成される共振回路による振動などの問題を解決することができる。
【００３６】
【発明の効果】
以上説明したように本発明によれば、スイッチング素子モジュールにおいて、素子がオフ状態にあるときに印加される急激な電圧上昇によって過渡的に素子がターンオンする問題を素子モジュール内部にコンデンサを実装することにより解決するに当たり、従来より用いられている絶縁基板上に、容易にコンデンサを実装することができるため、コストが低く量産性の高い半導体モジュールを提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の構成を示す回路図。
【図２】 本発明の第２の実施形態の構成を示す平面図及び正面図。
【図３】 本発明の第３の実施形態の構成を示す平面図及び正面図。
【図４】 本発明の第４の実施形態の構成を示す平面図及び正面図。
【図５】 本発明の第５の実施形態の構成を示す回路図。
【図６】 本発明の第６実施形態の構成を示す図。
【図７】 従来例の構成を示す回路図。
【符号の説明】
１、１ａ、１ｂ、１ｃ…素子チップ
２、２ａ、２ｂ、２ｃ…個別ゲート抵抗
３…素子モジュール
４…コンデンサ
５…ゲート抵抗
６、６ａ、６ｂ、６ｃ…モジュール内コンデンサ
７…ゲート配線銅箔
８…ゲートボンディングパッド
９…ゲートボンディングワイヤ
１０…エミッタ配線銅箔
１１…エミッタボンディングワイヤ
１２…コレクタ配線銅箔
１３…絶縁基板
１４…高誘電率絶縁層
１５…ゲートピン
１６…ゲート端子
１７…円筒状外囲器
Claims (2)
- 半導体チップを実装した絶縁基板をモジュール内部に有する半導体モジュールにおいて、
主電流を制御する制御端子と主電流が流れる一対の主端子を有する複数の半導体チップと、
前記複数の半導体チップが対称に配置されて一方の主端子と接続されるコの字型に絶縁基板に形成される第一の主電流配線導体と、
前記絶縁基板における前記第一の主電流配線導体の凹部に形成され前記半導体チップの他方の主端子と接続される第二の主電流配線導体と、
前記第一の主電流配線導体の開口部に対向する底部を有し、前記半導体チップの制御端子に接続されるコの字型に前記絶縁基板に形成される制御配線導体と、
前記第二の主電流配線導体と前記制御配線導体とを、前記第一の主電流配線導体の開口部で接続するチップコンデンサと
を備えて成ることを特徴とする半導体モジュール。 - 半導体チップを実装した絶縁基板をモジュール内部に有する半導体モジュールにおいて、
主電流を制御する制御端子と主電流が流れる一対の主端子を有する複数の半導体チップと、
前記複数の半導体チップが対称に配置されて一方の主端子と接続されるコの字型に絶縁基板に形成される第一の主電流配線導体と、
前記絶縁基板における前記第一の主電流配線導体の凹部に形成され前記半導体チップの他方の主端子と接続される第二の主電流配線導体と、
前記第一の主電流配線導体の開口部に対向する底部を有し、前記各半導体チップの制御端子に夫々対応した個別ゲート抵抗を介して接続されるコの字型に前記絶縁基板に形成される制御配線導体と、
前記各半導体チップの制御端子と前記個別ゲート抵抗との間と、前記他方の主端子との間に接続されるチップコンデンサと
を備えて成ることを特徴とする半導体モジュール。
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