JP6101463B2

JP6101463B2 - Ｄｃ／ｄｃ変換器のためのコントローラ

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Publication number: JP6101463B2
Application number: JP2012210613A
Authority: JP
Inventors: セルバン・ミハイ・ポペスク
Original assignee: オーツーマイクロ，インコーポレーテッド
Priority date: 2011-12-30
Filing date: 2012-09-25
Publication date: 2017-03-22
Anticipated expiration: 2032-09-25
Also published as: US20130169254A1; CN103187857B; TW201330470A; JP2013141385A; TWI520468B; US8624567B2; CN103187857A

Description

DC/DC変換器のためのコントローラに関する。

DCからDCへの(すなわちDC/DC)変換器は、入力DC(直流)電圧を出力DC電圧に変換するために使用される。このような変換器は、入力DC電圧を逓降(バック)または逓昇(ブースト)させることができる。変換器は、通常、コントローラ、ドライバ、一対のスイッチ、およびこの一対のスイッチに結合されたLCフィルタを有している。コントローラはドライバに制御信号を提供し、ドライバは上記一対のスイッチ、例えばハイ側スイッチおよびロー側スイッチを駆動する。ドライバは、個々のスイッチを交互にターンオンおよびターンオフし、それによりインダクタ電流およびDC/DC変換器の出力電圧を制御する。コントローラには、通常、ハイ側スイッチおよびロー側スイッチの状態を制御するためにパルス幅変調(PWM)信号が利用されている。

図1は、複数のコントローラ102_1〜102_Nを使用している従来のDC/DC変換器の略図を示したものである。図1に示されているように、複数のセットのスイッチ(例えばスイッチS₁₁とS₁₂、スイッチS₂₁とS₂₂、...、およびスイッチS_N1とS_N2)の状態を制御するために複数のPWM信号が生成されており、また、個々のセットのスイッチには、ハイ側スイッチ(例えばスイッチS₁₁〜S_N1)およびロー側スイッチ(例えばスイッチS₁₂〜S_N2)が含まれている。例えばコントローラ102_1を例に取ると、コントローラ102_1によって生成されるPWM信号が論理ハイである場合、ハイ側スイッチS₁₁がオンで、ロー側スイッチS₁₂はオフである。したがってインダクタL₁が入力電圧源V_INに結合され、インダクタ電流がランプアップを開始する。PWM信号が論理ローの場合、ハイ側スイッチS₁₁がオフで、ロー側スイッチS₁₂はオンである。したがってインダクタL₁が接地に結合され、インダクタ電流がランプダウンを開始する。したがって、コントローラ102_1は、PWM信号のデューティサイクルを制御することによってインダクタ電流を制御することができる。

図1では、インダクタL₁〜L_Nを通って流れる電流は、それぞれコントローラ102_1〜102_Nによって制御される。より詳細には、個々のコントローラ102_1〜102_Nは、対応するインダクタ電流を表す知覚信号を対応する知覚抵抗器R₁〜R_Nから受け取る。個々のコントローラ102_1〜102_Nには、知覚信号を基準レベルと比較し、かつ、比較の結果に応じてPWM信号のデューティサイクルを制御するための比較器が含まれている。それぞれインダクタL₁〜L_Nを通って流れるインダクタ電流を平衡させるためには、PWM信号のパルス幅を全く同じパルス幅にしなければならない。しかしながら、例えばアナログ回路、知覚抵抗器R₁〜R_N、コントローラ102_1〜102_N内の比較器、等々の非理想性のため、コントローラ102_1〜102_Nは、PWM信号のパルス幅を全く同じパルス幅に制御することができないことがある。

したがって当分野には、生成されるPWM信号ごとにより良好にパルス幅を制御するDC/DC変換器が必要である。

一実施形態では、DC/DC変換器のためのコントローラには、複数の信号発生器およびこれらの信号発生器に結合された制御回路が含まれている。これらの信号発生器は複数のパルス信号を発生し、個々の信号発生器は、これらの複数のパルス信号のうちの対応するパルス信号を発生し、また、所定のパルス幅を有するよう、同じ発振信号を同じプリセットサイクル数だけ計数することによって該対応するパルス信号を制御する。制御回路は、これらのパルス信号を発生するために、DC/DC変換器の出力に応じてこれらの信号発生器を選択的に起動する。

特許請求される主題の実施形態の特徴および利点は、同様の数字が同様の部品を表す図面を参照して以下の詳細な説明が進むにつれて明らかになるであろう。

従来のDC/DC変換器の略図である。本発明の一実施形態によるDC/DC変換器と共に使用するためのコントローラの一例のブロック図である。本発明の一実施形態によるPWM発生器の一例の略図である。本発明の一実施形態によるPWM信号、トリガ信号、発振信号およびインデックス信号PULSEの波形の例を示す図である。本発明の一実施形態による制御チャネルの一例の略図である。本発明の一実施形態によるDC/DC変換器の一例のブロック図である。本発明の他の実施形態によるDC/DC変換器の一例のブロック図である。本発明の一実施形態による、コントローラによって実施される操作の例を示す流れ図である。

以下、本発明の実施形態を詳細に参照する。本発明について、これらの実施形態に関連して説明するが、これらの実施形態には、本発明をこれらの実施形態に限定することは意図されていないことは理解されよう。それどころか、本発明には、代替、変更態様および等価物を網羅することが意図されており、これらの代替、変更態様および等価物は、特許請求の範囲によって定義されている本発明の精神および範囲内に包含することができる。

さらに、本発明についての以下の詳細な説明には、本発明を完全に理解するために多くの特定の詳細が示されている。しかしながら、本発明は、これらの特定の詳細がなくても実践することができることは当業者には認識されよう。他の例では、本発明の態様を不必要に曖昧にしないために、よく知られている方法、手順、コンポーネントおよび回路は、詳細には説明されていない。

本発明による実施形態によれば、DC/DC変換器を制御するためのコントローラが提供される。コントローラは、DC/DC変換器の出力を制御するための複数のパルス幅変調信号を提供することができる。有利には、本発明のコントローラは、同じパルス幅を有するようにパルス幅変調信号を制御することができる。

図2は、本発明の一実施形態によるDC/DC変換器と共に使用するためのコントローラ200の一例のブロック図を示したものである。コントローラ200には、制御端子T₁、T₂、...、およびT_Nのセットが含まれており、図2に示されているようにDC/DC変換器の出力、例えば出力電圧または出力電流に応じて、それぞれ対応する個々のパルス信号、例えばPWM信号PWM_1〜PWM_N(Nは自然数であり、N≧1である)を提供している。一例として、図2に示されている帰還信号RS+およびRS-に基づく差動信号は、DC/DC変換器の出力電圧V_OUTを表している。コントローラ200は、DC/DC変換器の出力電圧V_OUTを制御するために、帰還信号RS+およびRS-に応じてPWM信号PWM_1〜PWM_Nを制御することができる。

より詳細には、一実施形態では、コントローラ200には、PWM発生器204、発振器202および制御チャネル206が含まれており、これらは、図2に示されているように、コントローラ200内に統合することができる。本発明の他の実施形態では、発振器202および制御チャネル206は、コントローラ200の外部に配置することができる。発振器202は第1の発振信号CLKを生成し、例えばクロック信号を生成する。制御チャネル206は、基準電圧V_SETと、DC/DC変換器の出力電圧V_OUTを表す信号、例えば帰還信号RS+およびRS-に基づく差動信号の両方に応じてインデックス信号PULSEを生成する。発振器202および制御チャネル206に結合されるPWM発生器204は、発振器202から提供される第1の発振信号CLKと、制御チャネル206から提供されるインデックス信号PULSEの両方に応じて、複数のPWM信号PWM_1〜PWM_Nを生成する。インデックス信号PULSEは、DC/DC変換器の出力を表している。

有利には、PWM発生器204は、PWM信号PWM_1〜PWM_Nが実質的に同じパルス幅を有するよう、第1の発振信号CLKに基づいてPWM信号PWM_1〜PWM_Nを制御することができる。本明細書において使用されているように、「実質的に同じパルス幅」とは、PWM信号PWM_1〜PWM_Nのパルス幅が、例えば回路コンポーネントの非理想性に起因する差を有していてもよいことを意味している(ただし、これらの差が無視し得る範囲内であることを条件とする)。また、PWM発生器204は、DC/DC変換器の出力電圧V_OUTが基準電圧V_SETのレベルに調整されるよう、インデックス信号PULSEに基づいてPWM信号PWM_1〜PWM_Nを制御することも可能である。以下、さらに詳細に説明する。

図3は、本発明の一実施形態による、図2に示されているPWM発生器204の一例の略図を示したものである。図3は図2と組み合わせて示されている。PWM発生器204には、複数の信号発生器およびこれらの信号発生器に結合された制御回路が含まれている。図3の例では、制御回路には計数器302が含まれており、また、個々の信号発生器には、計数ユニット304_1、304_2、...、または304_Nが含まれている。一実施形態では、計数器302は、循環シフトレジスタを含んだ環状計数器であってもよいが、本発明はそれには限定されない。信号発生器、例えば計数ユニット304_1〜304_Nは、パルス信号を生成するように動作させることができ、例えばそれぞれPWM信号PWM_1〜PWM_Nを生成するように動作させることができる。以下で説明するように、信号発生器は、さらに、所定のパルス幅を有するよう、同じ発振信号、例えば第1の発振信号CLKを同じプリセットサイクル数だけ計数することによって個々のパルス信号を制御する。制御回路、例えば計数器302は、パルス信号を生成するために、インデックス信号PULSEと、第2の発振信号CLK'、例えばクロック信号の両方に応じて、信号発生器を選択的に起動する。また、計数器302は、さらに、インデックス信号PULSEの継続期間に基づいて、起動される信号発生器の数を制御する。例えば計数ユニット304_1〜304_Nを含んだ信号発生器は、インデックス信号PULSEと第2の発振信号CLK'の論理ANDの結果に基づいて選択的に起動される。より具体的には、本発明の一実施形態では、インデックス信号PULSEと第2の発振信号CLK'の両方が論理ハイになると、計数ユニット304_1、304_2、...、および304_Nのうちの1つが計数器302によって選択されて起動され、また、インデックス信号PULSEが論理ハイを維持している間、第2の発振信号CLK'の立上りエッジごとに、計数ユニット304_1、304_2、...、および304_Nから追加計数ユニットが連続的に起動される。本明細書において使用されているように、「連続的に起動される」とは、計数ユニット304_1、304_2、...、または304_Nが1つずつ逐次起動されることを意味している。インデックス信号PULSEの継続期間に応じて、1つまたは複数の計数ユニットを起動することができる。以下の図4にさらに詳細に示されている。さらに、図5に詳細に示されているように、DC/DC変換器の出力電圧V_OUTが基準電圧V_SET未満になると、インデックス信号PULSEは論理ハイになり、また、DC/DC変換器の出力電圧V_OUTが基準電圧V_SETに到達するか、あるいはそれより高くなると、論理ローになる。

一実施形態では、インデックス信号PULSEが論理ハイになって、出力電圧V_OUTが基準電圧V_SET未満であることを示すと、計数器302は、計数ユニット304_1、304_2、...、または304_Nの起動を開始する。図3を参照すると、ANDゲート306は、第2の発振信号CLK'およびインデックス信号PULSEを受け取る。この実施形態では、インデックス信号PULSEが論理ハイである場合、AND結果信号の波形は、第2の発振信号CLK'の波形と実質的に同じである。言い換えると、計数器302は、インデックス信号PULSEが論理ハイになると、第2の発振信号CLK'の立上りエッジごとに計数を開始する。トリガ信号TR_1、TR_2、...、またはTR_N、例えば論理ハイパルスは、計数器302が第2の発振信号CLK'の1クロックサイクルに従って計数することにより、該計数器302から生成される。一例として、計数器302は、第2の発振信号CLK'のサイクルごとに、それに応答して計数値CT₃₀₂を1だけ大きくすることができる。計数値CT₃₀₂がK(Kは自然数であり、1≦K≦Nである)に到達すると、計数器302は、計数ユニット304_Kに対してトリガ信号TR_Kを生成する。インデックス信号PULSEが、第2の発振信号CLK'の複数のクロックサイクルに及ぶ十分に長い期間にわたって論理ハイを維持すると、計数値CT₃₀₂はインクリメントを継続し、したがって複数のトリガ信号が連続的に生成される。本明細書において使用されているように、「複数のトリガ信号が連続的に生成される」とは、第2の発振信号CLK'の1つの対応するクロックパルスごとに、それに応答してトリガ信号が1つずつ逐次生成されることを意味している。例えばインデックス信号PULSEが論理ハイになった後、第2の発振信号CLK'の第1のクロックサイクルでトリガ信号TR_Kが生成され、インデックス信号PULSEが論理ハイを維持している場合、第1のクロックサイクルに引き続く第2のクロックサイクルでトリガ信号TR_(K+1)が生成され、また、インデックス信号PULSEが論理ハイを維持している場合、第2のクロックサイクルに引き続く第3のクロックサイクルでトリガ信号TR_(K+2)(ここではK≦(N-2)である)が生成され、以下同様である。

さらに、一実施形態では、計数器302は、開始値N_Sおよび終了値N_Eを有するように設定することができる(N_SおよびN_Eは自然数であり、1≦N_S≦N_E≦Nである)。このような一実施形態では、計数器302の計数値CT₃₀₂が終了値N_Eに等しくなると、計数器302は、計数器302の端子Xからループ閉鎖信号を生成し、このループ閉鎖信号によって、計数値CT₃₀₂を1だけ大きくする代わりに計数器302がN_Sにリセットされる。

さらに、一実施形態では、計数器302には、上で言及したように第2の発振信号CLK'とインデックス信号PULSEの両方によって制御される循環シフトレジスタ(図3には示されていない)が含まれている。循環シフトレジスタ(例えば8ビットレジスタ)は、並列出力(例えばトリガ信号TR_1〜TR_8)を有している。循環シフトレジスタは、インデックス信号PULSEに基づく第2の発振信号CLK'に従ってクロックすることができ、したがって2進符号を循環シフトさせることができる(例えば10000000の初期レジスタ値を使用して)。循環シフトレジスタは、第2の発振信号CLK'の複数のクロックサイクルに応答して、計数器302にトリガ信号TR_1〜TR_8を発生させることができ、例えば多数の論理ハイパルスを連続的に発生させることができる。

さらに、一実施形態では、計数ユニット304_1〜304_Nは、複数のパルス信号を連続的に生成するために、トリガ信号によって選択的に起動される。より詳細には、計数器302からのトリガ信号(例えばTR_K)に応答して、対応する計数ユニット(例えば304_K)は、例えば第1の発振信号CLKのクロックサイクルを計数することによって第1の発振信号CLKの計数を開始し、第1のレベル、例えば論理ハイでPWM信号(例えばPWM_K)を生成する。計数ユニット304_Kの計数値CT_{304_K}は、第1の発振信号CLKのクロックサイクルごとに、それに応答して1だけ大きくすることができる。第1の発振信号CLKのクロックサイクルを計数することによって得られる計数値CT_{304_K}がプリセット終了値CT_PREに等しくなると、対応する計数ユニット304_Kは、第2のレベル(例えば論理ロー)を有するよう、対応するPWM信号PWM_Kを制御する。したがって計数ユニット304_Kは、第1の発振信号CLKのサイクル周期を掛け合わせたプリセット終了値CT_PREに等しい所定のパルス幅を有するよう、PWM信号PWM_Kを制御する。

言い換えると、計数器302は、第2の発振信号CLK'およびインデックス信号PULSEに基づいて複数のトリガ信号を生成する。トリガ信号(例えばトリガ信号TR_1〜TR_Nからの)に応答して、対応する計数ユニット(例えば計数ユニット304_1〜304_Nからの)は、それぞれ第1の発振信号CLKの計数を開始し、第1のレベルで対応するPWM信号(例えばPWM信号PWM_1〜PWM_Nからの)を連続的に生成する。第1の発振信号CLKのクロックサイクルを計数することによって得られる個々の計数値(例えば計数値CT_{304_1}〜CT_{304_N}からの)がプリセット終了値CT_PREに等しくなると、個々の計数ユニットは、第2のレベルを有するように対応するPWM信号を制御する。より詳細には、第1の計数ユニットは、第1のトリガ信号に応答して第1の発振信号CLKの計数を開始し、第1のレベル、例えば論理ハイで第1のPWM信号を生成する。また、第2の計数ユニットも、第2のトリガ信号(第1のトリガ信号に引き続く次のトリガ信号)に応答して第1の発振信号CLKの計数を開始し、第1のレベル、例えば論理ハイで第2のPWM信号を生成する。第3のトリガ信号(第2のトリガ信号に引き続く次のトリガ信号)によって第3の計数ユニットが起動され、以下同様である。第1の計数ユニットからの計数値がプリセット終了値、例えばCT_PREまで大きくなると、第1の計数ユニットは、第2のレベル、例えば論理ローを有するよう、第1のPWM信号を制御する。第2、第3、等々の計数ユニットも、それらの個々の計数がプリセット終了値に到達すると、それぞれ同じように挙動する。計数ユニット304_1、304_2、...、および304_Nの各々は、同じ発振信号、例えば第1の発振信号CLKを、同じ値、例えば上で言及したプリセット終了値CT_PREまで計数するため、計数ユニット304_1〜304_Nによって生成されるPWM信号PWM_1〜PWM_Nは、実質的に同じパルス幅を有することができる。

本発明の一実施形態では、第2の発振信号CLK'および第1の発振信号CLKは、いずれも同じ発振器、例えば図2に示されている発振器202から生成される同じ信号である。しかしながら、他の実施形態では、第1および第2の発振信号CLKおよびCLK'は異なる信号である。このような一実施形態では、第2の発振信号CLK'の周波数は、第1の発振信号CLKの周波数の約数であってもよく、また、第1の発振信号CLKの立上りエッジは、常に第2の発振信号CLK'の立上りエッジと実質的に一致させることができる。ここでは、「実質的に一致している」とは、第1の発振信号CLKおよび第2の発振信号CLK'の立上りエッジは、例えば回路コンポーネントの非理想性に起因する若干の遅延を互いに有していてもよいことを意味している(ただし、この遅延は無視し得る範囲内であることを条件とする)。

図3に示されているように、ANDゲート306は、第2の発振信号CLK'およびインデックス信号PULSEの論理AND結果を計数器302に提供している。例えばインデックス信号PULSEが論理ローの場合、計数器302は論理ロー信号を受け取り、信号発生器の起動が停止され、したがってパルス信号の生成が停止される。インデックス信号PULSEが論理ハイである場合、計数器302は、第2の発振信号CLK'と実質的に同じ信号を受け取り、したがってトリガ信号を生成するべく計数を開始する。インデックス信号PULSEが論理ハイを維持している場合、計数器302は、それぞれ第2の発振信号CLK'の1クロックパルスと実質的に同じパルスである連続する多数M_CLK(M_CLKは自然数であり、M_CLK≧1である)のパルスを受け取り、計数器302は数M_CLKだけトリガ信号を生成する。したがって複数のパルス信号を連続的に生成するために、計数ユニット304_1〜304_Nのうちの対応する計数ユニットが生成されるトリガ信号によって起動される。生成されるパルス信号の数は、起動される計数ユニットの数に等しく、また、起動される計数ユニットの数は、生成されるトリガ信号の数、例えばM_CLKに等しい。連続的に生成されるパルス信号の数M_CLKは、インデックス信号PULSEによって決定される。一例として、インデックス信号PULSEが論理ハイの場合、計数器302が受け取る連続パルスの数が増加し、したがってそれに応じて計数することにより、計数器302は、より多くの数のトリガ信号を生成し、また、より多くの数、例えばM_CLKのパルス信号を連続的に生成する。さらに、図6に詳細に示されているように、DC/DC変換器は、連続的に生成されるパルス信号の数M_CLKを多くすることによって出力電圧V_OUTを大きくすることができ、あるいはパルス信号の生成を停止することによって出力電圧V_OUTを小さくすることができる。したがってDC/DC変換器の出力電圧V_OUTを基準電圧V_SETに調整することができる。

動作中、一実施形態では、インデックス信号PULSEが論理ローの場合、計数器302は論理ロー入力信号を受け取り、したがって計数器302の計数値CT₃₀₂は変化しない。インデックス信号PULSEが論理ハイの場合、計数器302は、それぞれ第2の発振信号CLK'の1クロックパルスと実質的に同じである1つまたは複数のパルスを受け取り、したがって計数器302の計数値CT₃₀₂が大きくなる。計数器302の計数値CT₃₀₂が大きくなると、対応する計数ユニット(例えば計数ユニット304_1〜304_Nのうちの1つ)が起動され、対応するパルス信号が生成される。例えばK(1≦K≦N)まで計数すると、計数器302は、トリガ信号TR_Kを提供して計数ユニット304_Kを起動し、計数ユニット304_Kは、それに応答して論理ハイでPWM信号PWM_Kを生成し、かつ、第1の発振信号CLKの計数を開始する。計数ユニット304_Kは、さらに、第1の発振信号CLKを計数することによって得られる計数値CT_{304_K}が上で言及したプリセット終了値CT_PREに到達すると、論理ローになるようにPWM信号PWM_Kを制御する。有利には、計数ユニット304_1〜304_Nに、発振信号、例えば第1の発振信号CLKのクロックサイクルを同じプリセット数(例えばプリセット終了値CT_PRE)だけ計数させることによって全く同じパルス幅になるように、PWM信号PWM_1〜PWM_Nのすべてのパルスを構成することができる。さらに、図1に示されているコントローラのアナログ回路(例えば知覚抵抗器および比較器)と比較すると、本発明によるディジタル回路(例えば図3の計数ユニット304_1、304_2、...、および304_N)は、PWM信号のパルス幅をより正確に制御することができる。

図4は、本発明の一実施形態による、図2に示されているPWM発生器204から生成されるPWM信号PWM_1〜PWM_6の波形の例を、トリガ信号TR_1〜TR_6、第1の発振信号CLKおよびインデックス信号PULSEの波形と組み合わせて示したものである。図4については、図3と関連して説明する。図4の例では、第1および第2の発振信号CLKおよびCLK'は同じ信号であり、計数器302の開始値は1に設定され、計数器302の終了値は6に設定され、また、個々の計数ユニット304_1〜304_6のプリセット終了値CT_PREは4に設定されている。

図4に示されているように、時間t1から時間t6までインデックス信号PULSEは論理ハイである。したがって計数器302は、それぞれ第2の発振信号CLK'のクロックパルスと実質的に同じパルスである5つのパルスを受け取り、それにより例えば1から5まで計数することができる。したがって図に示されているように5つのトリガ信号、例えばTR_1〜TR_5が計数器302によって連続的に生成される。これらのトリガ信号TR_1〜TR_5に応答して、信号PWM_1〜PWM_5が例えばそれぞれ時間t1、t2、t3、t4およびt5で論理ハイに設定される。言い換えると、計数ユニット304_1〜304_5が起動され、5つのパルス信号、例えば信号PWM_1〜PWM_5のパルスが連続的に生成される(計数ユニットごとにパルス信号が生成される)。プリセット最終値CT_PREは、この例では4であるため、信号PWM_1〜PWM_5の各々は、第1の発振信号CLKの4サイクルに等しいパルス幅を有している。時間t6から時間t11までインデックス信号PULSEは論理ローであり、したがって計数器302は、第2の発振信号CLK'の計数を停止し、かつ、計数ユニットの起動を停止する。同様に、時間t11からt12までインデックス信号PULSEは論理ハイであり、計数器302は1つのパルス(例えば第2の発振信号CLK'の1クロックパルスと実質的に同じパルス)を受け取る。時間t6までに計数器302の計数値CT₃₀₂は5に到達しており、したがって計数器302は、時間t11では6を計数することになる。したがって時間t11で計数器302からトリガ信号TR_6が提供され、計数ユニット304_6が起動されて、パルス信号、例えば信号PWM_6のパルスが生成される。時間t12までに計数値CT₃₀₂は、この例では計数器302に対して構成された終了値である6に到達し、したがって計数器302は、ループ閉鎖信号によってリセットされ、また、計数値CT₃₀₂がゼロにリセットされる。時間t12からt14までインデックス信号PULSEは論理ローであり、したがって計数器302は、計数およびトリガ信号の生成を停止する。時間t14から時間t16までインデックス信号PULSEは再び論理ハイになり、計数器302は、1から計数を開始する。同様に、それぞれ時間t14およびt15で信号PWM_1およびPWM_2を再び論理ハイに設定するために、2つのトリガ信号TR_1およびTR_2が生成される。このようにしてプロセスが進行する。

さらに、インデックス信号PULSEが論理ハイになると、連続的に生成されるパルス信号の数M_CLKが増加する。インデックス信号PULSEが論理ローになると、パルス信号の生成が停止され、数M_CLKが初期値、例えばゼロにリセットされる。例えば図4を参照すると、時間t1から時間t6までインデックス信号PULSEは論理ハイであり、数M_CLKはゼロから5に増加する。時間t6から時間t11までインデックス信号PULSEは論理ローであり、新しいパルス信号は生成されず、数M_CLKがゼロにリセットされる。

さらに、図4に示されているように、PWM信号PWM_1〜PWM_6は、全く同じパルス幅を有している。一例として、時間t1で計数ユニット304_1がトリガ信号TR_1によって起動されると、計数ユニット304_1は、第1の発振信号CLKの計数を開始する。第1の発振信号CLKを計数することによって得られる計数値CT_{3D4_1}が、この例では上で言及したように4になるように構成されるプリセット終了値CT_PREに到達すると、計数ユニット304_1は、時間t5で、論理ローになるようにPWM信号PWM_1のパルスを制御する。したがってPWM信号PWM_1のパルスは、第1の発振信号CLKの4クロックサイクルの幅を有している。同様に、PWM信号PWM_2〜PWM_6のパルスも、同じく第1の発振信号CLKの4クロックサイクルに等しい同じ幅を有するように制御される。

有利には、図4に示されているように、PWM信号PWM_1〜PWM_6は、DC/DC変換器の出力電圧V_OUTが基準電圧V_SETのレベルに調整されるよう、インデックス信号PULSEに基づいて生成され、かつ、制御される。これについては、以下でより詳細に説明する。また、図4に示されているPWM信号PWM_1〜PWM_6は、全く同じパルス幅を有している。

図5は、本発明の一実施形態による、図2に示されている制御チャネル206の一例の略図を示したものである。図5について、図2および図3を参照しながら説明する。制御チャネル206には、連続的に生成されるパルス信号の数M_CLKを制御するために、DC/DC変換器の出力電圧V_OUTを基準電圧V_SETと比較し、上で言及したインデックス信号PULSEを生成するための比較器504が含まれている。比較器504には、クロック比較器、等々などの任意のタイプの比較器を使用することができる。図5に示されているように、制御チャネル206は、さらに、DC/DC変換器の出力を表す信号を生成するための差動増幅器502を含むことができる。

図5の例では、差動増幅器502は、帰還信号RS+およびRS-を受け取り、比較器504に信号S_INDを提供している。帰還信号RS+およびRS-は、その差がDC/DC変換器の出力電圧V_OUTのレベルに等しい一対の差動信号であってもよい。差動増幅器502の出力信号S_INDは、出力電圧V_OUTに正比例させることができる(例えば出力電圧V_OUTに等しくすることができる)。したがって比較器504は、基準電圧V_SETと信号S_INDとを比較することによって基準電圧V_SETと出力電圧V_OUTとを比較することができる。一実施形態では、例えば信号S_INDの値が基準電圧V_SETの値より大きく、例えば出力電圧V_OUTが基準電圧V_SETより高い場合、インデックス信号PULSEである比較器504の出力信号は、論理ローになるように設定される。信号S_INDの値が基準電圧V_SETの値より小さく、例えば出力電圧V_OUTが基準電圧V_SETより低い場合、インデックス信号PULSEは、論理ハイになるように設定される。上で示したように、インデックス信号PULSEは、論理ハイの場合、図3に示されている計数器302に計数を開始させることができ、それにより計数ユニットのセット、例えば計数ユニット304_1〜304_Nを起動してパルス信号のセットを生成することができる。

言い換えると、一実施形態では、制御チャネル206は、条件が満たされているかどうか決定し、条件が満たされている場合、起動された計数ユニット304_Kからパルス信号PWM_Kを生成することができる。条件が満たされていることを基準電圧V_SETが信号S_INDと共に示している場合、制御チャネル206によって論理ハイのインデックス信号PULSEが生成される。一実施形態では、この条件は、信号S_INDが基準電圧V_SETより小さいことである。インデックス信号PULSEが論理ハイの場合、計数器302は、計数を開始して、対応する計数ユニットを起動するトリガ信号を提供するように制御される。起動された計数ユニットは、そのトリガ信号に応答して、対応するパルス信号を生成する。したがってDC/DC変換器の出力電圧V_OUTを表すインデックス信号PULSEを使用して、生成されるパルス信号の数をいつ増加させるかを示すことができる。

図6は、本発明の一実施形態によるDC/DC変換器600の一例のブロック図を示したものである。図6について、図2、図3、図4および図5を参照しながら説明する。図6に示されているように、DC/DC変換器600には、コントローラ612、複数のセットのスイッチ、例えばスイッチS₁₁とS₁₂、スイッチS₂₁とS₂₂、...、スイッチS_N1とS_N2、ならびに複数のインダクタL₁〜L_Nが含まれている。図6の例では、コントローラ612にはコントローラ200が含まれており、コントローラ200には、図2で説明した発振器202、PWM発生器204および制御チャネル206が含まれている。

一実施形態では、制御チャネル206は、基準電圧V_SETと、DC/DC変換器600の出力電圧V_OUTを表す信号、例えば帰還信号RS+およびRS-に基づく差動信号の両方に応じてインデックス信号PULSEを生成し、また、PWM発生器204は、DC/DC変換器600の出力電圧V_OUTを制御するために、PWM信号PWM_1、PWM_2、...、およびPWM_Nのセットを生成する。より詳細には、図6に示されているように、PWM発生器204は、スイッチを制御するために、PWM信号PWM_1〜PWM_Nのセットを、信号バス618を介して提供している。信号PWM_1が第1の状態、例えば論理ハイである場合、スイッチS₁₁がオンで、スイッチS₁₂はオフである。したがってインダクタL₁が入力電圧源V_INに結合され、インダクタL₁を通って流れるインダクタ電流I_L1が大きくなる。PWM信号が第2の状態、例えば論理ローである場合、スイッチS₁₁がオフで、スイッチS₁₂はオンである。したがってインダクタL₁が接地に結合され、インダクタ電流I_L1が小さくなる。したがってインダクタ電流I_L1は、それに応じてDC/DC変換器600の出力電圧V_OUTを制御している。一実施形態では、コントローラ200は、インダクタL₁がゼロまでランプダウンすると、スイッチS₁₁およびS₁₂をターンオフさせることができる。したがって信号PWM_1のパルスが発生すると、インダクタ電流I_L1が生成される。信号PWM_2〜PWM_Nは、それぞれインダクタL₂〜L_Nを通って流れるインダクタ電流を同様の方法で制御することができる。

図2で説明したように、コントローラ200は、信号PWM_1〜PWM_Nのパルスのセットを生成することができる。インデックス信号PULSEが論理ハイを維持している場合、PWM発生器204は、信号PWM_1〜PWM_Nの多数M_CLKのパルスを生成する。したがって連続的に生成されるパルス信号の数M_CLKは、インデックス信号PULSEによって決定され、言い換えると、コントローラ200は、出力電圧V_OUTに応じてパルスの数M_CLKを制御することができる。一実施形態では、コントローラ200は、出力電圧V_OUTに応じてパルスの数M_CLKを大きくする。より詳細には、コントローラ200は、出力電圧V_OUTが基準電圧V_SETより低い場合、数M_CLKを多くすることができる。また、コントローラ200は、出力電圧V_OUTが基準電圧V_SETに到達するか、あるいはそれより高くなると、パルスの発生を停止することもできる。したがって出力電圧V_OUTが基準電圧V_SETより低い場合、コントローラ200は、インダクタL₁〜L_Nのインダクタ電流の総和を大きくして出力電圧V_OUTを高くすることができる。出力電圧V_OUTが基準電圧V_SETに到達するか、あるいはそれより高くなると、コントローラ200は、インダクタ電流の生成を停止して出力電圧V_OUTを低くすることができる。したがって出力電圧V_OUTを基準電圧V_SETに調整することができる。

一実施形態では、OSC202は、入力電圧V_INと基準電圧V_SETの差、例えば出力電圧V_OUTの目標レベルに正比例するよう、第1の発振信号CLKの周波数を制御することができる。さらに、上記の説明によれば、PWM信号PWM_1〜PWM_Nのパルス幅は、第1の発振信号CLKのサイクル周期に正比例させることができる。したがってPWM信号PWM_1〜PWM_Nのパルス幅は、入力電圧V_INと基準電圧V_SETの差に反比例する。この方法によれば、インダクタL₁〜L_Nのインダクタ電流は、一定のリプル振幅Δlを有するように制御される。さらに、PWM信号PWM_1〜PWM_Nのパルス幅は、全く同じパルス幅にすることができ、したがってインダクタL₁〜L_Nのインダクタ電流は、実質的に同じリプル振幅Δlを有することができる。本明細書において使用されているように、「実質的に同じリプル振幅」とは、インダクタL₁〜L_Nのインダクタ電流のリプル振幅が、例えば回路コンポーネントの非理想性に起因する差を有していてもよいことを意味している(ただし、これらの差が無視し得る範囲内であることを条件とする)。有利には、インダクタL₁〜L_Nのインダクタ電流は、同じ一定のリプル振幅Δlを有することができる。したがってインダクタL₁〜L_Nのインダクタ電流が互いに平衡化され、DC/DC変換器600の安定性が改善される。

図6の例では、PWM発生器204は、DC/DC変換器600の出力電圧V_OUTを制御するために、PWM信号PWM_1〜PWM_Nを、信号バス618を介して提供している。PWM発生器204内の計数器、例えば図3の計数器302の開始値は1になるように設定されており、また、PWM発生器204内の計数器の終了値はNになるように設定されている。

図7は、本発明の一実施形態によるDC/DC変換器700の一例のブロック図を示したものである。図7について、図2、図3、図4、図5および図6を参照しながら説明する。図7に示されているように、DC/DC変換器700には、コントローラ712、複数のスイッチ対SWP_1、SWP_2、...、SWP_N、および複数のインダクタL₁〜L_Nが含まれている。スイッチ対SWP_1〜SWP_Nには、図6に示されているスイッチ対S₁₁とS₁₂、S₂₁とS₂₂、...、およびS_N1とS_N2の構造と同様の構造が含まれている。図7の例では、コントローラ712には、2つの制御回路200_1および200_2が含まれている。制御回路200_1は、信号バス618を介してDC/DC変換器700の出力電圧V_OUTを制御するための第1のPWM信号セット[PWM_1、PWM_2、...、およびPWM_A](≦N)を生成している。制御回路200_2は、同様に信号バス718を介してDC/DC変換器700のもう1つの出力電圧V_OUT'を制御するための第2のPWM信号セット[PWM_(A+1)、PWM_(A+2)、...、およびPWM_N]を生成している。図7の制御回路200_1および200_2の構成は、それぞれ図6のコントローラ200の構成と同様である。

図6の上記説明によれば、PWM信号PWM_1ないしPWM_Aのパルス幅は、入力電圧V_INと基準電圧V_SETの差に反比例させることができ、また、PWM信号PWM_(A+1)ないしPWM_Nのパルス幅は、入力電圧V_INと基準電圧V_SET'の差に反比例させることができる。基準電圧V_SET'は、DC/DC変換器700の出力電圧V_OUT'の基準レベルを表しており、それによって出力電圧V_OUT'は、基準電圧V_SET'のレベルに調整される。この方法によれば、インダクタL₁〜L_Aのインダクタ電流は、一定のリプル振幅Δlを有するように制御され、また、インダクタL_(A+1)-L_Nのインダクタ電流は、一定のリプル振幅Δl'を有するように制御される。さらに、上で説明したように、PWM信号PWM_1ないしPWM_Aのパルス幅は全く同じパルス幅にすることができ、また、PWM信号PWM_(A+1)ないしPWM_Nのパルス幅も全く同じパルス幅にすることができる。したがってインダクタL₁〜L_Aのインダクタ電流が互いに平衡化され、また、インダクタL_(A+1)-L_Nのインダクタ電流も互いに平衡化され、したがってDC/DC変換器700の安定性が改善される。

さらに、図7の例では、制御回路200_1内の計数器、例えば図3の計数器302の開始値は1になるように設定され、また、制御回路200_1内の計数器の終了値はAになるように設定されている。制御回路200_2内の計数器、例えば同じく図3の計数器302によって示されている計数器の開始値は、(A+1)になるように設定され、また、制御回路200_2内の計数器の終了値はNになるように設定されている。しかしながら、本発明はそれには限定されない。他の実施形態では、制御回路200_1および200_2の開始値および終了値は、制御回路200_1および200_2が同じPWM信号を同時に制御しない限り、他の値を有することができる。

図7の例では、2つの制御回路(例えば200_1および200_2)がDC/DC変換器700内に開示されているが、DC/DC変換器内には任意の数の制御回路を含むことができる。

図8は、本発明の一実施形態による、コントローラによって実施される操作の例の流れ図800を示したものである。図8について、図3、図5、図6および図7を参照しながら説明する。

ブロック802で、パルス信号(例えばPWM信号PWM_1〜PWM_Nのパルス)のセットを生成するために、コントローラ(例えばコントローラ200または制御回路200_1および200_2)が、DC/DC変換器(例えば変換器600または700)の出力、例えば出力電圧または出力電流に応じて信号発生器(例えば計数ユニット304_1〜304_N)のセットを選択的に起動する。

ブロック804で、所定のパルス幅を有するよう、信号発生器(例えば計数ユニット304_1〜304_N)が、同じ発振信号(例えば第1の発振信号CLK)を同じプリセット数(例えばプリセット終了値CT_PRE)だけ計数することによってこれらのパルス信号のうちの個々のパルス信号を制御する。有利には、信号発生器(例えば計数ユニット304_1〜304_N)は、同じ発振信号のサイクル周期に同じプリセット数を掛け合わせることによって実質的に同じパルス幅を有するようにパルス信号を制御する。

要約すると、本発明による実施形態によれば、DC/DC変換器のためのコントローラ、および複数のパルス信号の生成を制御するための方法が提供される。DC/DC変換器のためのコントローラには、複数のPWM信号を生成するための複数の信号発生器が含まれている。これらの信号発生器に、同じ値になるまで同じ発振信号を計数させることにより、PWM信号は同じパルス幅を有することができる。コントローラは、GPU(グラフィック処理装置)、CPU(中央処理装置)、VR(電圧調整器)、等々内の多相DC/DC変換器などの多くの用途に使用することができる。

以上の説明および図面は、本発明の実施形態を表しているが、特許請求の範囲で定義されている本発明の原理の精神および範囲を逸脱することなく、様々な追加、改変および置換が可能であることは理解されよう。本発明は、本発明の実践に使用される、本発明の原理を逸脱することなく特定の環境要求事項および動作要求事項にとりわけ適合される形態、構造、配置、比率、材料、エレメントおよびコンポーネント、等々の多くの変更態様と共に使用することができることは当業者には理解されよう。したがってここで開示されている実施形態は、あらゆる点で本発明を制限するものではなく、単に実例による説明と見なすべきであり、本発明の範囲は、特許請求の範囲およびそれらの合法的等価物によって示され、以上の説明に限定されない。

102_1〜102_N、200、612、712 コントローラ
200_1、200_2 制御回路
202 発振器
204 PWM発生器
206 制御チャネル
302 計数器
304_1、304_2、304_N 計数ユニット
306 ANDゲート
502 差動増幅器
504 比較器
600、700 DC/DC変換器
618、718 信号バス
800 コントローラによって実施される操作の例の流れ図
802、804 ブロック

Claims

DC/DC変換器のためのコントローラであって、
複数のパルス信号を発生する複数の信号発生器であって、前記複数の信号発生器の個々の信号発生器が前記複数のパルス信号のうちの対応するパルス信号を発生し、かつ、所定のパルス幅を有するよう、同じ第1の発振信号を同じプリセットサイクル数だけ計数することによって前記対応するパルス信号を制御する複数の信号発生器と、
前記複数の信号発生器に結合された、前記複数のパルス信号を発生するために前記DC/DC変換器の出力に応じて前記複数の信号発生器を選択的に起動する制御回路とを備え、
前記個々の信号発生器が、前記制御回路からのトリガ信号に応答して、前記同じ第1の発振信号の前記サイクルの計数を開始し、かつ、前記対応するパルス信号を第1のレベルで生成し、また、前記個々の信号発生器が、前記同じ第1の発振信号の前記サイクルを計数することによって得られる計数値がプリセット終了値に等しい場合、第2のレベルを有するように前記対応するパルス信号を制御する、コントローラ。
前記所定のパルス幅が、前記同じ第1の発振信号のサイクル周期に前記同じプリセット数を掛け合わせることによって決定される、請求項1に記載のコントローラ。
前記複数の信号発生器が、実質的に同じパルス幅を有するよう、前記同じ第1の発振信号を前記同じプリセットサイクル数だけ計数することによって前記複数のパルス信号を制御する、請求項1に記載のコントローラ。
前記DC/DC変換器が複数のスイッチおよび複数のインダクタを備え、前記複数のパルス信号の個々のパルス信号が前記複数のスイッチのうちの一対のスイッチを制御し、それにより前記複数のインダクタのうちの対応するインダクタを通って流れる電流を制御する、請求項1に記載のコントローラ。
前記個々のパルス信号が第1の状態にある場合、前記電流が大きくなり、また、前記個々のパルス信号が第2の状態にある場合、前記電流が小さくなる、請求項4に記載のコントローラ。
前記複数の信号発生器が、実質的に同じリプル振幅を有するよう、前記複数のインダクタを通って流れる複数の電流を制御するために、前記同じ第1の発振信号を前記同じプリセットサイクル数だけ計数することによって前記複数のパルス信号を生成する、請求項4に記載のコントローラ。
前記DC/DC変換器の前記出力を基準レベルと比較するように動作させることができる比較器をさらに備える、請求項1に記載のコントローラ。
前記出力が前記基準レベル未満である場合、前記制御回路が、前記複数の信号発生器のうちの少なくとも1つの信号発生器を1つずつ起動して少なくとも1つのパルス信号を生成することによって前記出力を大きくし、前記少なくとも1つの信号発生器の各々が第2の発振信号のクロックパルスに応答して起動され、また、前記出力が前記基準レベルまで大きくなると、前記制御回路が前記複数の信号発生器の起動を停止する、請求項7に記載のコントローラ。
前記制御回路が、第2の発振信号によって制御される、前記第2の発振信号の複数のサイクルに応答して、前記複数の信号発生器を選択的に起動するための複数のトリガ信号を前記制御回路に生成させるシフトレジスタを備える、請求項1に記載のコントローラ。
DC/DC変換器を制御するための方法であって、
複数のパルス信号を生成するために、前記DC/DC変換器の出力に応じて複数の信号発生器を選択的に起動するステップと、
所定のパルス幅を有するよう、同じ発振信号を同じプリセットサイクル数だけ計数することによって前記複数のパルス信号の個々のパルス信号を制御するステップと
を含み、
前記制御するステップが、
トリガ信号に応答して第1のレベルを有するように前記個々のパルス信号を制御するステップと、
前記トリガ信号に応答して前記同じ発振信号の前記サイクルの計数を開始するステップと、
前記同じ発振信号の前記サイクルを計数することによって得られる計数値が同じプリセット終了値に等しい場合、第2のレベルを有するように前記個々のパルス信号を制御するステップと
を含む、方法。
前記選択的に起動するステップが、
前記出力が基準レベル未満である場合、少なくとも1つのパルス信号を生成するために前記複数の信号発生器のうちの少なくとも1つの信号発生器を1つずつ起動するステップであって、前記少なくとも1つの信号発生器の各々がクロック信号のクロックパルスに応答して起動されるステップと、
前記出力が前記基準レベルまで大きくなると、前記複数の信号発生器の起動を停止するステップと
を含む、請求項10に記載の方法。
DC/DC変換器のためのコントローラであって、
複数のパルス信号を提供する複数の端子と、
前記端子に結合される制御回路であって、前記複数のパルス信号を生成するために前記DC/DC変換器の出力に応じて複数の信号発生器を選択的に起動し、かつ、所定のパルス幅を有するよう、同じ発振信号を同じプリセットサイクル数だけ計数することによって前記複数のパルス信号の個々のパルス信号を制御する制御回路と
を備え、
前記複数の信号発生器の個々の信号発生器が、前記制御回路からのトリガ信号に応答して、前記同じ発振信号の前記サイクルの計数を開始し、かつ、前記複数のパルス信号のうちの対応するパルス信号を第1のレベルで生成し、また、前記個々の信号発生器が、前記同じ発振信号の前記サイクルを計数することによって得られる計数値がプリセット終了値に等しい場合、第2のレベルを有するように前記対応するパルス信号を制御する、コントローラ。
前記所定のパルス幅が、前記同じ発振信号のサイクル周期に前記同じプリセット数を掛け合わせることによって決定される、請求項12に記載のコントローラ。
前記複数の信号発生器が、実質的に同じパルス幅を有するよう、前記同じ発振信号を前記同じプリセットサイクル数だけ計数することによって前記複数のパルス信号を制御する、請求項12に記載のコントローラ。
前記DC/DC変換器が複数のスイッチおよび複数のインダクタを備え、前記個々のパルス信号が前記複数のスイッチのうちの一対のスイッチを制御し、それにより前記複数のインダクタのうちの対応するインダクタを通って流れる電流を制御する、請求項12に記載のコントローラ。
前記個々のパルス信号が第1の状態にある場合、前記電流が大きくなり、また、前記個々のパルス信号が第2の状態にある場合、前記電流が小さくなる、請求項15に記載のコントローラ。
前記複数の信号発生器が、実質的に同じリプル振幅を有するよう、前記複数のインダクタを通って流れる複数の電流を制御するために、前記同じ発振信号を前記同じプリセットサイクル数だけ計数することによって前記複数のパルス信号を生成する、請求項15に記載のコントローラ。
前記出力が基準レベル未満である場合、前記制御回路が、前記複数の信号発生器のうちの少なくとも1つの信号発生器を1つずつ起動して少なくとも1つのパルス信号を生成することによって前記出力を大きくし、前記少なくとも1つの信号発生器の各々がクロック信号のクロックパルスに応答して起動され、また、前記出力が前記基準レベルまで大きくなると、前記制御回路が前記複数の信号発生器の起動を停止する、請求項12に記載のコントローラ。