JP6064240B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、高耐圧ＤＭＯＳトランジスタと、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとを共通の半導体基板上に備える半導体装置およびその製造方法に関する。

従来、高耐圧電界効果トランジスタ（ＤＭＯＳＦＥＴ）と、相補型電界効果トランジスタ（ＣＭＯＳＦＥＴ）とを共通の半導体基板に備える半導体装置が知られている。
たとえば、特許文献１の半導体装置は、半導体基板と、半導体基板上に形成されたエピタキシャル層とを含む。エピタキシャル層は、ＤＭＯＳＦＥＴ形成領域と、ＣＭＯＳＦＥＴ形成領域とに分離されている。

ＤＭＯＳＦＥＴ形成領域には、第１のＤＭＯＳ用ボディ層と、ＤＭＯＳ用ボディ層に隣接して形成されたＤＭＯＳ用ソース層および第２のＤＭＯＳ用ボディ層と、第３のウェル層と、第３のウェル層に形成されたＤＭＯＳ用ドレイン層とが形成されている。
ＣＭＯＳ形成領域には、第１のウェル層および第２のウェル層が互いに隣接して形成されている。第１のウェル層には、第１のＣＭＯＳ用ソース・ドレイン層が形成され、第２のウェル層には、第２のＣＭＯＳ用ソース・ドレイン層が形成されている。

特開２０００−２３２２２４号公報

特許文献１の半導体装置のように、ＤＭＯＳＦＥＴとＣＭＯＳＦＥＴとを共通の半導体基板に備える場合、製造工程の簡略化のために、各ＭＯＳＦＥＴのプロセスフローをできる限り並行して行うことが求められる。
ところで、ＤＭＯＳＦＥＴを、パネルコントローラ用ＩＣやＬＣＤドライバ用ＩＣ等に使用する場合には、高電圧に耐えることが可能な仕様にする必要がある。しかしながら、上記のようにＤＭＯＳＦＥＴおよびＣＭＯＳＦＥＴのプロセスフローを同一にすると、ＣＭＯＳＦＥＴのウェルの不純物濃度が高いために、その濃度に制約されたウェル上のＤＭＯＳＦＥＴに、十分な耐圧を持たせることが困難であるという不具合がある。その結果、特許文献１のように、ＣＭＯＳ形成領域の第１のウェル層および第２のウェル層の形成工程と、ＤＭＯＳＦＥＴ形成領域の第１のＤＭＯＳ用ボディ層の形成工程との分離を余儀なくされる。

本発明の目的は、製造工程の工程数を増やすことなく、高耐圧ＤＭＯＳトランジスタを簡単に製造することができる半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、高耐圧ＤＭＯＳトランジスタと、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとを共通の第１導電型の半導体基板上に備える半導体装置であって、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔を空けて形成された高耐圧第１導電型ウェルおよび高耐圧第２導電型ウェルと、前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔を空けて形成され、それぞれが前記高耐圧第１導電型ウェルおよび前記高耐圧第２導電型ウェルよりも不純物濃度が高く、かつ、前記高耐圧第１導電型ウェルおよび前記高耐圧第２導電型ウェルよりも浅く形成された低耐圧第１導電型ウェルおよび低耐圧第２導電型ウェルと、前記半導体基板の前記高耐圧ＤＭＯＳトランジスタ用の領域に形成され、前記高耐圧第２導電型ウェルと同じ不純物濃度および同じ深さのＤＭＯＳ第２導電型ウェルと、前記ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第１導電型ボディ領域と、前記ＤＭＯＳ第１導電型ボディ領域の内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、前記ＤＭＯＳ第２導電型ウェルの内方領域に、前記ＤＭＯＳ第１導電型ボディ領域とは間隔を空けて形成されたＤＭＯＳ第２導電型ドレイン領域と、前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ウェルとの間のＤＭＯＳチャネル領域上にＤＭＯＳゲート絶縁膜を介して形成されたＤＭＯＳゲート電極とを含み、前記ＤＭＯＳ第１導電型ボディ領域は、前記高耐圧第１導電型ウェルと同じ不純物濃度および同じ深さの低濃度領域と、当該低濃度領域の内方領域に形成され、前記低耐圧第１導電型ウェルと同じ不純物濃度および同じ深さの高濃度領域とを含む２重ウェル構造を有している（請求項１）。

この構成によれば、ＤＭＯＳ第１導電型ボディ領域のＤＭＯＳ第２導電型ウェルに接する領域が低濃度領域であるため、ＤＭＯＳ第２導電型ウェルに対するＤＭＯＳ第１導電型ボディ領域の接合耐圧を向上させることができる。これにより、ドレイン−ウェル間の耐圧を向上させることができる。さらに、高濃度領域が低濃度領域の内方に配置されているため、低濃度領域とＤＭＯＳ第２導電型ウェルとのｐｎ接合部から発生する空乏層を伸び難くすることができる。これにより、ソース−ドレイン間のパンチスルー耐圧を向上させることができる。

そして、本発明の半導体装置は、高耐圧ＤＭＯＳトランジスタと、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとを共通の第１導電型の半導体基板上に備える半導体装置の製造方法であって、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域および前記高耐圧ＤＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、前記高耐圧ＣＭＯＳトランジスタ用の領域に高耐圧第２導電型ウェルを形成し、同時に、前記高耐圧ＤＭＯＳトランジスタ用の領域にＤＭＯＳ第２導電型ウェルを形成する工程と、前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域および前記ＤＭＯＳ第２導電型ウェルの内方領域に第１導電型の不純物を選択的に導入することによって、前記高耐圧ＣＭＯＳトランジスタ用の領域に高耐圧第１導電型ウェルを形成し、同時に、前記ＤＭＯＳ第２導電型ウェルに低濃度領域を形成する工程と、前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域および前記低濃度領域の内方領域に第１導電型の不純物を選択的に導入することによって、前記低耐圧ＣＭＯＳトランジスタ用の領域に低耐圧第１導電型ウェルを形成し、同時に、前記低濃度領域に前記低濃度領域よりも不純物濃度が高く、かつ、前記低濃度領域よりも浅い高濃度領域を形成して、前記ＤＭＯＳ第２導電型ウェルの内方領域に前記低濃度領域と前記高濃度領域とを含む２重ウェル構造を有するＤＭＯＳ第１導電型ボディ領域を形成する工程と、前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、低耐圧第２導電型ウェルを形成する工程と、前記ＤＭＯＳ第２導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ドレイン領域を形成する工程と、前記ＤＭＯＳ第１導電型ボディ領域の内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ソース領域を形成する工程と、前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ウェルとの間のＤＭＯＳチャネル領域上に、ＤＭＯＳゲート絶縁膜を介してＤＭＯＳゲート電極を形成する工程とを含む、半導体装置の製造方法（請求項９）によって製造することができる。

この方法によれば、ＤＭＯＳ第１導電型ボディ領域の低濃度領域を、高耐圧ＣＭＯＳトランジスタの高耐圧第１導電型ウェルと同一工程で形成することができ、ＤＭＯＳ第１導電型ボディ領域の高濃度領域を、低耐圧ＣＭＯＳトランジスタの低耐圧第１導電型ウェルと同一工程で形成することができる。つまり、前述の高耐圧ＤＭＯＳトランジスタを、工程数を増やすことなく、マスクレイアウトの変更によって簡単に製造することができる。したがって、この方法によって、パネルコントローラ用ＩＣやＬＣＤドライバ用ＩＣ等に必要な高耐圧ＤＭＯＳトランジスタを、簡単に製造することができる。

前記低濃度領域は、前記半導体基板を表面側から見た平面視において、丸みを帯びた形状の複数の角部を有する多角形状に形成されていることが好ましい（請求項２）。
この構成によれば、ＤＭＯＳ第１導電型ボディ領域の外形をなす低濃度領域に丸みを持たせることによって、ＤＭＯＳ第１導電型ボディ領域の角部への電界集中を緩和することができる。その結果、半導体装置の耐圧を一層向上させることができる。

この場合、前記高濃度領域も、前記半導体基板を表面側から見た平面視において、丸みを帯びた形状の複数の角部を有する多角形状に形成されていることが好ましい（請求項３）。この構成により、半導体装置の耐圧をより一層向上させることができる。
前記ＤＭＯＳチャネル領域は、前記低濃度領域および前記高濃度領域に跨って形成され、前記ＤＭＯＳゲート電極は、当該ＤＭＯＳチャネル領域における前記低濃度領域と前記高濃度領域との境界を横切るように配置されていることが好ましい（請求項４）。

この場合、前記低濃度領域は、前記半導体基板を表面側から見た平面視において、前記ＤＭＯＳチャネル領域を形成する部分が他の部分よりも選択的に広い幅で形成されていることが好ましい（請求項５）。
前記ＤＭＯＳ第２導電型ドレイン領域は、前記低耐圧第２導電型ウェルと同じ不純物濃度および同じ深さで形成されていることが好ましい（請求項６）。

この構成は、前記半導体装置の製造方法において、前記低耐圧第２導電型ウェルを形成する工程と、前記ＤＭＯＳ第２導電型ドレイン領域を形成する工程とが同時に実行されることによって得られる（請求項１０）。この方法により、半導体装置の製造工程を一層簡略化することができる。
前記半導体装置は、前記半導体基板の表面から掘り下がった溝に絶縁体が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造を有し、前記高耐圧ＤＭＯＳトランジスタ、前記高耐圧ＣＭＯＳトランジスタおよび前記低耐圧ＣＭＯＳトランジスタ用の領域をそれぞれ区画する素子分離部を含んでいてもよい（請求項７）。

前記低耐圧第１導電型ウェルおよび前記低耐圧第２導電型ウェルは、それぞれ、前記素子分離部によって取り囲まれて区画されており、前記素子分離部で取り囲まれた前記低耐圧第１導電型ウェルのサイズが１μｍ〜５μｍであり、前記素子分離部で取り囲まれた前記低耐圧第２導電型ウェルのサイズが１μｍ〜１０μｍであってもよい（請求項８）。

図１は、本発明の一実施形態に係る半導体装置の模式図であって、図１（ａ）は全体の断面図、図１（ｂ）はＨＶ−ＤＭＯＳ領域の平面図をそれぞれ示す。 図２は、前記半導体装置の製造工程の一部を示す模式図である。 図３は、図２の次の工程を示す模式図である。 図４は、図３の次の工程を示す模式図である。 図５は、図４の次の工程を示す模式図である。 図６は、図５の次の工程を示す模式図である。 図７は、図６の次の工程を示す模式図である。 図８は、図７の次の工程を示す模式図である。 図９は、図８の次の工程を示す模式図である。 図１０は、図９の次の工程を示す模式図である。 図１１は、図１０の次の工程を示す模式図である。 図１２は、図１１の次の工程を示す模式図である。 図１３は、図１２の次の工程を示す模式図である。 図１４は、図１３の次の工程を示す模式図である。 図１５は、図１４の次の工程を示す模式図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式図であって、図１（ａ）は全体の断面図、図１（ｂ）はＨＶ−ＤＭＯＳの平面図をそれぞれ示す。
半導体装置１は、本発明の高耐圧ＤＭＯＳトランジスタの一例としてのＨＶ−ＤＭＯＳ（High Voltage−double Diffused Metal Oxide Semiconductor）２と、本発明の高耐圧ＣＭＯＳトランジスタの一例としてのＨＶ−ＣＭＯＳ（High Voltage−Complementary Metal Oxide Semiconductor）３と、本発明の低耐圧ＣＭＯＳトランジスタの一例としてのＬＶ−ＣＭＯＳ４とを、共通のｐ型の半導体基板（たとえば、シリコン基板）５上に備えている。ＨＶ−ＣＭＯＳ３は、ＨＶ−ｎＭＯＳ６およびＨＶ−ｐＭＯＳ７を含み、ＬＶ−ＣＭＯＳ４は、ＬＶ−ｎＭＯＳ８およびＬＶ−ｐＭＯＳ９を含む。

半導体基板５の表面部には、ＨＶ−ＤＭＯＳ２、ＨＶ−ｎＭＯＳ６、ＨＶ−ｐＭＯＳ７、ＬＶ−ｎＭＯＳ８およびＬＶ−ｐＭＯＳ９を互いに分離するための素子分離部１０が形成されている。素子分離部１０は、ＨＶ−ＤＭＯＳ２、ＨＶ−ｎＭＯＳ６、ＨＶ−ｐＭＯＳ７、ＬＶ−ｎＭＯＳ８およびＬＶ−ｐＭＯＳ９がそれぞれ形成される領域を矩形状に取り囲んでいる。そして、素子分離部１０は、半導体基板５の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ〜０．５μｍのシャロートレンチ）に、酸化シリコン（ＳｉＯ_２）等の絶縁物が埋め込まれた構造（ＳＴＩ構造）を有している。

この素子分離部１０によって区画されたＨＶ−ＤＭＯＳ２用の領域のサイズは、たとえば、２０μｍ〜４０μｍである。
また、ＨＶ−ＣＭＯＳ３用の領域のサイズは、たとえば、２０μｍ〜１００μｍである。さらに具体的には、ＨＶ−ｎＭＯＳ６用の領域のサイズが、２０μｍ〜６０μｍであり、ＨＶ−ｐＭＯＳ７用の領域のサイズが、２０μｍ〜１００μｍである。

また、ＬＶ−ＣＭＯＳ４用の領域のサイズは、たとえば、１μｍ〜１０μｍである。さらに具体的には、ＬＶ−ｎＭＯＳ８用の領域のサイズが、１μｍ〜５μｍであり、ＬＶ−ｐＭＯＳ９用の領域のサイズが、１μｍ〜１０μｍである。
ＨＶ−ＤＭＯＳ２用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、本発明のＤＭＯＳ第２導電型ウェルの一例としてのディープｎ型ウェル１１が形成されている。

ディープｎ型ウェル１１の内方領域には、本発明のＤＭＯＳ第１導電型ボディ領域の一例としてのＤＭＯＳ−ｐ型ボディ領域１２と、本発明のＤＭＯＳ第２導電型ドレイン領域の一例としてのＤＭＯＳ−ｎ型ドレイン領域１３とが、半導体基板５の表面に沿って互いに間隔を空けて形成されている。
ＤＭＯＳ−ｐ型ボディ領域１２は、ディープｎ型ウェル１１にウェル状に形成され、相対的に不純物濃度が低い低濃度領域１４と、当該低濃度領域１４の内方領域にウェル状に形成され、低濃度領域１４に比べて相対的に不純物濃度が高い高濃度領域１５とを含む２重ウェル構造を有している。

低濃度領域１４および高濃度領域１５はいずれも、図１（ｂ）に示すように、半導体基板５を表面側から見た平面視において、丸みを帯びた形状の角部を有する四角形状に形成されている。なお、低濃度領域１４および高濃度領域１５は、丸みを帯びた形状の複数の角部を有する三角形状、五角形状、六角形状等の他の多角形状であってもよいし、円形、楕円形等であってもよい。また、複数の角部の全部が丸みを帯びている必要はなく、一部の角部のみが丸みを帯びていてもよい。

高濃度領域１５の内方領域には、高濃度領域１５と低濃度領域１４との境界に対してＤＭＯＳ−ｎ型ドレイン領域１３から離れる側に間隔を隔てて、本発明のＤＭＯＳ第２導電型ソース領域の一例としてのＤＭＯＳ−ｎ型ソース領域１６が形成されている。このＤＭＯＳ−ｎ型ソース領域１６とディープｎ型ウェル１１との間の領域が、ＤＭＯＳ−ｐ型ボディ領域１２のチャネル領域（ＤＭＯＳチャネル領域１７）である。この実施形態では、ＤＭＯＳチャネル領域１７（図１（ｂ）のハッチング部）は、低濃度領域１４および高濃度領域１５に跨って形成されている。

また、高濃度領域１５は、前記平面視において、低濃度領域１４の互いに対向するＤＭＯＳ−ｎ型ドレイン領域１３に近い側および遠い側の辺のうち、遠い側の辺に片寄って配置されている。これにより、ＤＭＯＳチャネル領域１７を形成する低濃度領域１４が、他の領域の低濃度領域１４よりも選択的に広い幅となっている。
半導体基板５の表面には、ＤＭＯＳ−ｎ型ドレイン領域１３に対して、ＤＭＯＳ−ｐ型ボディ領域１２およびその反対側の両側からＤＭＯＳ−ｎ型ドレイン領域１３を挟むように、ＬＯＣＯＳ酸化膜１８が形成されている。各ＬＯＣＯＳ酸化膜１８の下方には、ＬＯＣＯＳ酸化膜１８に接するように、ＤＭＯＳ−ｎ型ドリフト領域１９が形成されている。ＤＭＯＳ−ｎ型ドリフト領域１９は、ＤＭＯＳ−ｎ型ドレイン領域１３よりも浅く形成されている。

ＤＭＯＳ−ｐ型ボディ領域１２およびＤＭＯＳ−ｎ型ドレイン領域１３の表面部には、それぞれ不純物を高濃度に拡散して形成されたＤＭＯＳボディコンタクト領域２０およびＤＭＯＳドレインコンタクト領域２１が形成されている。ＤＭＯＳボディコンタクト領域２０は、ＤＭＯＳ−ｎ型ソース領域１６に対してＤＭＯＳチャネル領域１７の反対側に、ＤＭＯＳ−ｎ型ソース領域１６に接して形成されている。

ＨＶ-ＤＭＯＳ２用の領域において半導体基板５の表面には、ＤＭＯＳゲート絶縁膜２２が形成されている。そして、ＤＭＯＳチャネル領域１７に対向するように、ＤＭＯＳゲート絶縁膜２２を挟んでＤＭＯＳゲート電極２３が形成されている。
ＤＭＯＳゲート電極２３は、この実施形態では、ＬＯＣＯＳ酸化膜１８およびＤＭＯＳゲート絶縁膜２２に跨って形成され、さらにＤＭＯＳチャネル領域１７における低濃度領域１４と高濃度領域１５との境界を横切るように配置されている。ＤＭＯＳゲート電極２３のドレイン側の端部（エッジ部分）は、ＤＭＯＳ−ｎ型ドレイン領域１３とは間隔を隔ててＬＯＣＯＳ酸化膜１８上に配置されている。一方、ＤＭＯＳゲート電極２３のソース側の端部（エッジ部分）は、ＤＭＯＳ−ｎ型ソース領域１６とは間隔を隔てて高濃度領域１５上に配置されている。

また、ＤＭＯＳゲート電極２３の両側面は、酸化シリコン（ＳｉＯ_２）等の絶縁物からなるサイドウォール２４で覆われている。ＤＭＯＳ−ｎ型ソース領域１６とＤＭＯＳゲート電極２３との間、すなわち、サイドウォール２４の直下の領域には、ｎ型低濃度層２５が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層２５は、ＤＭＯＳ−ｎ型ソース領域１６よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層２５は、ＤＭＯＳゲート電極２３に対して自己整合的に形成されており、ＤＭＯＳ−ｎ型ソース領域１６は、サイドウォール２４に対して自己整合的に形成されている。

ＨＶ−ＣＭＯＳ３のＨＶ−ｎＭＯＳ６用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、本発明の高耐圧第１導電型ウェルの一例としてのディープｐ型ウェル２６が形成されている。ディープｐ型ウェル２６は、ＤＭＯＳ−ｐ型ボディ領域１２の低濃度領域１４と同じ不純物濃度および同じ深さで形成されている。
ディープｐ型ウェル２６の内方領域には、ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８が、半導体基板５の表面に沿って互いに間隔を空けて形成されている。このＨＶ−ｎ型ソース領域２７とＨＶ−ｎ型ドレイン領域２８との間の領域が、ディープｐ型ウェル２６のチャネル領域（ＨＶ−ｎ型チャネル領域２９）である。また、ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８は、ＤＭＯＳ−ｎ型ドレイン領域１３と同じ不純物濃度および同じ深さで形成されている。

ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８の表面部には、それぞれ不純物を高濃度に拡散して形成されたＨＶ−ｎ型ソースコンタクト領域３０およびＨＶ−ｎ型ドレインコンタクト領域３１が形成されている。
半導体基板５の表面には、ＨＶ−ｎ型ソース領域２７に対して、ＨＶ−ｎ型ドレイン領域２８およびその反対側の両側からＨＶ−ｎ型ソース領域２７を挟むように、ＬＯＣＯＳ酸化膜３２が形成されている。また、ＨＶ−ｎ型ドレイン領域２８に対して、ＨＶ−ｎ型ソース領域２７およびその反対側の両側からＨＶ−ｎ型ドレイン領域２８を挟むように、ＬＯＣＯＳ酸化膜３３が形成されている。各ＬＯＣＯＳ酸化膜３２，３３の下方には、ＬＯＣＯＳ酸化膜３２，３３に接するように、ＨＶ−ｎ型ドリフト領域３４が形成されている。ＨＶ−ｎ型ドリフト領域３４は、ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８よりも浅く形成されている。

ＨＶ−ｎＭＯＳ６用の領域において半導体基板５の表面には、ＨＶ−ｎＭＯＳゲート絶縁膜３５が形成されている。そして、ＨＶ−ｎ型チャネル領域２９に対向するように、ＨＶ−ｎＭＯＳゲート絶縁膜３５を挟んでＨＶ−ｎＭＯＳゲート電極３６が形成されている。
ＨＶ−ｎＭＯＳゲート電極３６は、この実施形態では、ＬＯＣＯＳ酸化膜３２およびＬＯＣＯＳ酸化膜３３に跨って形成されている。ＨＶ−ｎＭＯＳゲート電極３６のドレイン側の端部（エッジ部分）は、ＨＶ−ｎ型ドレイン領域２８とは間隔を隔ててＬＯＣＯＳ酸化膜３３上に配置されている。一方、ＨＶ−ｎＭＯＳゲート電極３６のソース側の端部（エッジ部分）は、ＨＶ−ｎ型ソース領域２７とは間隔を隔ててＬＯＣＯＳ酸化膜３２上に配置されている。また、ＨＶ−ｎＭＯＳゲート電極３６の両側面は、酸化シリコン（ＳｉＯ_２）等の絶縁物からなるサイドウォール３７で覆われている。

ＨＶ−ＣＭＯＳ３のＨＶ−ｐＭＯＳ７用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、本発明の高耐圧第２導電型ウェルの一例としてのディープｎ型ウェル３８が形成されている。ディープｎ型ウェル３８は、ＨＶ−ＤＭＯＳ２のディープｎ型ウェル１１と同じ不純物濃度および同じ深さで形成されている。
ディープｎ型ウェル３８の内方領域には、ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０が、半導体基板５の表面に沿って互いに間隔を空けて形成されている。このＨＶ−ｐ型ソース領域３９とＨＶ−ｐ型ドレイン領域４０との間の領域が、ディープｎ型ウェル３８のチャネル領域（ＨＶ−ｐ型チャネル領域４１）である。また、ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０は、ＤＭＯＳ−ｐ型ボディ領域１２の高濃度領域１５と同じ不純物濃度および同じ深さで形成されている。

ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０の表面部には、それぞれ不純物を高濃度に拡散して形成されたＨＶ−ｐ型ソースコンタクト領域４２およびＨＶ−ｐ型ドレインコンタクト領域４３が形成されている。
半導体基板５の表面には、ＨＶ−ｐ型ソース領域３９に対して、ＨＶ−ｐ型ドレイン領域４０およびその反対側の両側からＨＶ−ｐ型ソース領域３９を挟むように、ＬＯＣＯＳ酸化膜４４が形成されている。また、ＨＶ−ｐ型ドレイン領域４０に対して、ＨＶ−ｐ型ソース領域３９およびその反対側の両側からＨＶ−ｐ型ドレイン領域４０を挟むように、ＬＯＣＯＳ酸化膜４５が形成されている。各ＬＯＣＯＳ酸化膜４４，４５の下方には、ＬＯＣＯＳ酸化膜４４，４５に接するように、ＨＶ−ｐ型ドリフト領域４６が形成されている。ＨＶ−ｐ型ドリフト領域４６は、ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０よりも浅く形成されている。

ＨＶ−ｐＭＯＳ７用の領域において半導体基板５の表面には、ＨＶ−ｐＭＯＳゲート絶縁膜４７が形成されている。そして、ＨＶ−ｐ型チャネル領域４１に対向するように、ＨＶ−ｐＭＯＳゲート絶縁膜４７を挟んでＨＶ−ｐＭＯＳゲート電極４８が形成されている。
ＨＶ−ｐＭＯＳゲート電極４８は、この実施形態では、ＬＯＣＯＳ酸化膜４４およびＬＯＣＯＳ酸化膜４５に跨って形成されている。ＨＶ−ｐＭＯＳゲート電極４８のドレイン側の端部（エッジ部分）は、ＨＶ−ｐ型ドレイン領域４０とは間隔を隔ててＬＯＣＯＳ酸化膜４５上に配置されている。一方、ＨＶ−ｐＭＯＳゲート電極４８のソース側の端部（エッジ部分）は、ＨＶ−ｐ型ソース領域３９とは間隔を隔ててＬＯＣＯＳ酸化膜４４上に配置されている。また、ＨＶ−ｐＭＯＳゲート電極４８の両側面は、酸化シリコン（ＳｉＯ_２）等の絶縁物からなるサイドウォール４９で覆われている。

ＬＶ−ＣＭＯＳ４のＬＶ−ｎＭＯＳ８用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、本発明の低耐圧第１導電型ウェルの一例としてのｐ型ウェル５０が形成されている。ｐ型ウェル５０は、ＤＭＯＳ−ｐ型ボディ領域１２の低濃度領域１４およびディープｐ型ウェル２６よりも不純物濃度が高く、かつ、低濃度領域１４およびディープｐ型ウェル２６よりも浅く形成されている。また、ｐ型ウェル５０は、ＤＭＯＳ−ｐ型ボディ領域１２の高濃度領域１５、ＨＶ−ｐ型ソース領域３９およびＨＶ−ｐ型ドレイン領域４０と同じ不純物濃度および同じ深さで形成されている。

ｐ型ウェル５０の内方領域には、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２が、半導体基板５の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｎ型ソース領域５１とＬＶ−ｎ型ドレイン領域５２との間の領域が、ｐ型ウェル５０のチャネル領域（ＬＶ−ｎ型チャネル領域５３）である。
ＬＶ−ｎＭＯＳ８用の領域において半導体基板５の表面には、ＬＶ−ｎＭＯＳゲート絶縁膜５４が形成されている。そして、ＬＶ−ｎ型チャネル領域５３に対向するように、ＬＶ−ｎＭＯＳゲート絶縁膜５４を挟んでＬＶ−ｎＭＯＳゲート電極５５が形成されている。

ＬＶ−ｎＭＯＳゲート電極５５の両側面は、酸化シリコン（ＳｉＯ_２）等の絶縁物からなるサイドウォール５６で覆われている。ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２とＬＶ−ｎＭＯＳゲート電極５５との間、すなわち、サイドウォール５６の直下の領域には、ｎ型低濃度層５７，５８が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層５７，５８は、ＬＶ−ｎ型ソース・ドレイン領域５１，５２よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層５７，５８は、ＬＶ−ｎＭＯＳゲート電極５５に対して自己整合的に形成されており、ＬＶ−ｎ型ソース・ドレイン領域５１，５２は、サイドウォール５６に対して自己整合的に形成されている。

ＬＶ−ＣＭＯＳ４のＬＶ−ｐＭＯＳ９用の領域には、この領域を矩形状に取り囲む素子分離部１０の辺に沿って、本発明の低耐圧第２導電型ウェルの一例としてのｎ型ウェル５９が形成されている。ｎ型ウェル５９は、ディープｎ型ウェル１１およびディープｎ型ウェル３８よりも不純物濃度が高く、かつ、ディープｎ型ウェル１１およびディープｎ型ウェル３８よりも浅く形成されている。また、ｎ型ウェル５９は、ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７およびＨＶ−ｎ型ドレイン領域２８と同じ不純物濃度および同じ深さで形成されている。

ｎ型ウェル５９の内方領域には、ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１が、半導体基板５の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｐ型ソース領域６０とＬＶ−ｐ型ドレイン領域６１との間の領域が、ｎ型ウェル５９のチャネル領域（ＬＶ−ｐ型チャネル領域６２）である。
ＬＶ−ｐＭＯＳ９用の領域において半導体基板５の表面には、ＬＶ−ｐＭＯＳゲート絶縁膜６３が形成されている。そして、ＬＶ−ｐ型チャネル領域６２に対向するように、ＬＶ−ｐＭＯＳゲート絶縁膜６３を挟んでＬＶ−ｐＭＯＳゲート電極６４が形成されている。

ＬＶ−ｐＭＯＳゲート電極６４の両側面は、酸化シリコン（ＳｉＯ_２）等の絶縁物からなるサイドウォール６５で覆われている。ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１とＬＶ−ｐＭＯＳゲート電極６４との間、すなわち、サイドウォール６５の直下の領域には、ｐ型低濃度層６６，６７が形成されている。こうして、ＬＤＤ構造が形成されている。ｐ型低濃度層６６，６７は、ＬＶ−ｐ型ソース・ドレイン領域６０，６１よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｐ型低濃度層６６，６７は、ＬＶ−ｐＭＯＳゲート電極６４に対して自己整合的に形成されており、ＬＶ−ｐ型ソース・ドレイン領域６０，６１は、サイドウォール６５に対して自己整合的に形成されている。

半導体基板６上には、酸化シリコン（ＳｉＯ_２）等の絶縁物からなる層間膜６８が積層されている。層間膜６８上には、アルミニウム（Ａｌ）等の導電物からなるソース配線６９〜７３、ドレイン配線７４〜７８およびゲート配線７９〜８３が形成されている。
ソース配線６９〜７３は、層間膜６８を貫通するコンタクトプラグを介して、ＤＭＯＳ−ｎ型ソース領域１６、ＤＭＯＳボディコンタクト領域２０、ＨＶ−ｎ型ソースコンタクト領域３０、ＨＶ−ｐ型ソースコンタクト領域４２、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｐ型ソース領域６０にそれぞれ接続されている。

ドレイン配線７４〜７８は、層間膜６８を貫通するコンタクトプラグを介して、ＤＭＯＳドレインコンタクト領域２１、ＨＶ−ｎ型ドレインコンタクト領域３１、ＨＶ−ｐ型ドレインコンタクト領域４３、ＬＶ−ｎ型ドレイン領域５２およびＬＶ−ｐ型ドレイン領域６１にそれぞれ接続されている。
ゲート配線７９〜８３は、層間膜６８を貫通するコンタクトプラグを介して、ＤＭＯＳゲート電極２３、ＨＶ−ｎＭＯＳゲート電極３６、ＨＶ−ｐＭＯＳゲート電極４８、ＬＶ−ｎＭＯＳゲート電極５５およびＬＶ−ｐＭＯＳゲート電極６４にそれぞれ接続されている。

半導体装置１の各部の詳細について以下に説明を加える。
半導体基板５は、たとえば、１×１０^１３ｃｍ^−３〜１×１０^１５ｃｍ^−３の不純物濃度を有するｐ型である。半導体基板５の厚さは、たとえば、６００μｍ〜９００μｍである。
ディープｎ型ウェル１１、ディープｎ型ウェル３８は、たとえば、５×１０^１４ｃｍ^−３〜３×１０^１５ｃｍ^−３の不純物濃度を有するｎ型である。半導体基板５の表面からディープｎ型ウェル１１，３８の最深部までの深さは、たとえば、２μｍ〜３μｍである。

ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９は、たとえば、５×１０^１５ｃｍ^−３〜２×１０^１６ｃｍ^−３の不純物濃度を有するｎ型である。半導体基板５の表面からＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９の最深部までの深さは、たとえば、１μｍ〜１．５μｍである。

低濃度領域１４、ディープｐ型ウェル２６は、たとえば、１×１０^１５ｃｍ^−３〜５×１０^１５ｃｍ^−３の不純物濃度を有するｐ型である。半導体基板５の表面から低濃度領域１４、ディープｐ型ウェル２６の最深部までの深さは、たとえば、１．５μｍ〜２μｍである。
高濃度領域１５、ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０は、たとえば、５×１０^１５ｃｍ^−３〜２×１０^１６ｃｍ^−３の不純物濃度を有するｐ型である。半導体基板５の表面から高濃度領域１５、ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０の最深部までの深さは、たとえば、０．８μｍ〜１．２μｍである。

ＤＭＯＳ−ｎ型ソース領域１６、ＤＭＯＳドレインコンタクト領域２１、ＨＶ−ｎ型ソースコンタクト領域３０、ＨＶ−ｎ型ドレインコンタクト領域３１、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２は、たとえば、１×１０^１８ｃｍ^−３〜５×１０^１８ｃｍ^−３の不純物濃度を有するｎ^＋型である。
ＤＭＯＳボディコンタクト領域２０、ＨＶ−ｐ型ソースコンタクト領域４２、ＨＶ−ｐ型ドレインコンタクト領域４３、ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１は、たとえば、１×１０^１８ｃｍ^−３〜３×１０^１８ｃｍ^−３の不純物濃度を有するｐ^＋型である。

ＤＭＯＳ−ｎ型ドリフト領域１９、ＨＶ−ｎ型ドリフト領域３４は、たとえば、１×１０^１５ｃｍ^−３〜１×１０^１６ｃｍ^−３の不純物濃度を有するｎ^＋型である。
ＨＶ−ｐ型ドリフト領域４６は、たとえば、１×１０^１６ｃｍ^−３〜５×１０^１６ｃｍ^−３の不純物濃度を有するｐ^＋型である。
ＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５の厚さは、たとえば、２０００Å〜３０００Åである。

ＤＭＯＳゲート絶縁膜２２、ＨＶ−ｎＭＯＳゲート絶縁膜３５およびＨＶ−ｐＭＯＳゲート絶縁膜４７の厚さは、たとえば、１０００Å〜１５００Åである。
ＬＶ−ｎＭＯＳゲート絶縁膜５４、ＬＶ−ｐＭＯＳゲート絶縁膜６３の厚さは、たとえば、８０Å〜１５０Åである。
ＤＭＯＳゲート電極２３、ＨＶ−ｎＭＯＳゲート電極３６、ＨＶ−ｐＭＯＳゲート電極４８、ＬＶ−ｎＭＯＳゲート電極５５およびＬＶ−ｐＭＯＳゲート電極６４の厚さは、たとえば、２０００Å〜３０００Åである。

図２〜図１５は、図１の半導体装置１の製造工程の一部を工程順に説明するための模式図である。図２〜図１５では、（ａ）が図１（ａ）に対応し、（ｂ）が図１（ｂ）に対応している。
まず、図２に示すように、ＳＴＩ法により、半導体基板５に素子分離部１０が形成される。これにより、ＨＶ−ＤＭＯＳ２、ＨＶ−ｎＭＯＳ６、ＨＶ−ｐＭＯＳ７、ＬＶ−ｎＭＯＳ８およびＬＶ−ｐＭＯＳ９用の各アクティブ領域がそれぞれ確保される。

次に、図３に示すように、ディープｎ型ウェル１１およびディープｎ型ウェル３８の形成工程が行われる。具体的には、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ディープｎ型ウェル１１およびディープｎ型ウェル３８を形成すべき領域にｎ型不純物イオンが半導体基板５に選択的に注入される。たとえば、ｎ型不純物イオンとしてＡｓ^＋イオンまたはＰ^＋イオンが用いられる（以下、同じ）。こうして、ディープｎ型ウェル１１およびディープｎ型ウェル３８が同時に形成される。

次に、図４に示すように、低濃度領域１４およびディープｐ型ウェル２６の形成工程が行われる。具体的には、半導体基板５上に所定のパターンのレジスト膜８４が形成され、当該レジスト膜８４をマスクとして、低濃度領域１４およびディープｐ型ウェル２６を形成すべき領域にｐ型不純物イオンが半導体基板５に選択的に注入される。たとえば、ｐ型不純物としてＢ^＋イオンが用いられる（以下、同じ）。この際、注入の加速度および熱拡散条件を制御することによって、ディープｎ型ウェル１１およびディープｎ型ウェル３８よりも、低濃度領域１４およびディープｐ型ウェル２６を浅く形成する。こうして、低濃度領域１４およびディープｐ型ウェル２６が同時に形成される。

次に、図５に示すように、半導体基板５上にハードマスク８５（たとえば、１０００Å程度のＳｉＮ膜）が積層され（図５（ｂ）のハッチング部分）、パターニングすることによって、ハードマスク８５のＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５を形成すべき部分が選択的に除去される。
次に、図６に示すように、ＨＶ−ＤＭＯＳ２用の領域、ＨＶ−ｎＭＯＳ６用の領域およびＬＶ−ＣＭＯＳ４用の領域を選択的に覆う所定パターンのレジスト膜（図示せず）が半導体基板５上に形成され、当該レジスト膜およびハードマスク８５をマスクとして、ハードマスク８５から選択的に露出している半導体基板５にｐ型不純物イオンが選択的に注入される。こうして、ＨＶ−ｐ型ドリフト領域４６が形成される。

同様に、低濃度領域１４、ＨＶ−ｐＭＯＳ７用の領域およびＬＶ−ＣＭＯＳ４用の領域を選択的に覆う所定パターンのレジスト膜８６が半導体基板５上に形成され、当該レジスト膜８６およびハードマスク８５をマスクとして、ハードマスク８５から露出している半導体基板５にｎ型不純物イオンが選択的に注入される。こうして、ＤＭＯＳ−ｎ型ドリフト領域１９およびＨＶ−ｎ型ドリフト領域３４が形成される。

次に、図７に示すように、ハードマスク８５から露出している半導体基板５を選択的に熱酸化することによって、ＬＯＣＯＳ酸化膜１８，３２，３３，４４，４５が同時に形成される。
次に、図８に示すように、半導体基板５上にレジスト膜８７が積層され、パターニングすることによって、レジスト膜８７のＨＶ−ｎＭＯＳゲート絶縁膜３５およびＨＶ−ｐＭＯＳゲート絶縁膜４７を形成すべき部分が選択的に除去される。そして、レジスト膜８７をマスクとして、レジスト膜８７から露出しているハードマスク８５が選択的に除去される。

次に、図９に示すように、ハードマスク８５から露出している半導体基板５を選択的に熱酸化することによって、ＨＶ−ｎＭＯＳゲート絶縁膜３５およびＨＶ−ｐＭＯＳゲート絶縁膜４７が同時に形成される。その後、ハードマスク８５が除去される。
次に、図１０に示すように、ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９を同時に形成する工程と、高濃度領域１５、ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０を同時に形成する工程とが行われる。

具体的には、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９を形成すべき領域にｎ型不純物イオンが半導体基板５に選択的に注入される。こうして、ＤＭＯＳ−ｎ型ドレイン領域１３、ＨＶ−ｎ型ソース領域２７、ＨＶ−ｎ型ドレイン領域２８およびｎ型ウェル５９が同時に形成される。

同様に、半導体基板５上に所定のパターンのレジスト膜８８が形成され、当該レジスト膜８８をマスクとして、高濃度領域１５、ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０を形成すべき領域にｐ型不純物イオンが半導体基板５に選択的に注入される。この際、注入の加速度および熱拡散条件を制御することによって、低濃度領域１４よりも高濃度領域１５を浅く形成する。こうして、高濃度領域１５、ＨＶ−ｐ型ソース領域３９、ＨＶ−ｐ型ドレイン領域４０およびｐ型ウェル５０が同時に形成される。

次に、図１１に示すように、半導体基板５を選択的に熱酸化することによって、ＤＭＯＳゲート絶縁膜２２、ＬＶ−ｎＭＯＳゲート絶縁膜５４およびＬＶ−ｐＭＯＳゲート絶縁膜６３が同時に形成される。そして、半導体基板５上にポリシリコン材料８９が堆積される。
次に、図１２に示すように、ポリシリコン材料８９上に所定のパターンのレジスト膜９０が形成され、当該レジスト膜９０をマスクとして、ポリシリコン材料８９が選択的に除去される。こうして、ＤＭＯＳゲート電極２３、ＨＶ−ｎＭＯＳゲート電極３６、ＨＶ−ｐＭＯＳゲート電極４８、ＬＶ−ｎＭＯＳゲート電極５５およびＬＶ−ｐＭＯＳゲート電極６４が同時に形成される。

次に、図１３に示すように、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ｐ型低濃度層６６，６７を形成すべき領域にｐ型不純物イオンが半導体基板５に選択的に注入される。こうして、ｐ型低濃度層６６，６７が同時に形成される。
同様に、半導体基板５上に所定のパターンのレジスト膜９１が形成され、当該レジスト膜９１をマスクとして、ｎ型低濃度層２５，５７，５８を形成すべき領域にｎ型不純物イオンが半導体基板５に選択的に注入される。こうして、ｎ型低濃度層２５，５７，５８が同時に形成される。

次に、図１４に示すように、ＣＶＤ法によって、半導体基板５の全面に酸化シリコン（ＳｉＯ_２）膜や窒化シリコン（ＳｉＮ）膜等の絶縁膜が１０００Å〜３０００Å堆積された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックを、各ゲート電極２３，３６，４８，５５，６４が露出するまで行うと、それらの各両側面にサイドウォール２４，３７，４９，５６，６５が同時に形成される。

次に、図１５に示すように、半導体基板５上に所定のパターンのレジスト膜（図示せず）が形成され、当該レジスト膜をマスクとして、ＤＭＯＳ−ｎ型ソース領域１６、ＤＭＯＳドレインコンタクト領域２１、ＨＶ−ｎ型ソースコンタクト領域３０、ＨＶ−ｎ型ドレインコンタクト領域３１、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２を形成すべき領域にｎ型不純物イオンが半導体基板５に選択的に注入される。こうして、ＤＭＯＳ−ｎ型ソース領域１６、ＤＭＯＳドレインコンタクト領域２１、ＨＶ−ｎ型ソースコンタクト領域３０、ＨＶ−ｎ型ドレインコンタクト領域３１、ＬＶ−ｎ型ソース領域５１およびＬＶ−ｎ型ドレイン領域５２が同時に形成される。

同様に、半導体基板５上に所定のパターンのレジスト膜９２が形成され、当該レジスト膜９２をマスクとして、ＤＭＯＳボディコンタクト領域２０、ＨＶ−ｐ型ソースコンタクト領域４２、ＨＶ−ｐ型ドレインコンタクト領域４３、ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１を形成すべき領域にｐ型不純物イオンが半導体基板５に選択的に注入される。こうして、ＤＭＯＳボディコンタクト領域２０、ＨＶ−ｐ型ソースコンタクト領域４２、ＨＶ−ｐ型ドレインコンタクト領域４３、ＬＶ−ｐ型ソース領域６０およびＬＶ−ｐ型ドレイン領域６１が同時に形成される。

この後は、半導体基板５の全面を覆う層間膜６８が形成され、層間膜６８に複数のコンタクトホールがエッチングにより形成され、これらのコンタクトホールにコンタクトプラグが埋め込まれる。そして、層間膜６８上に、ソース配線６９〜７３、ドレイン配線７４〜７８およびゲート配線７９〜８３が形成される以上の工程を経て、図１の半導体装置１が得られる。

以上、この半導体装置１によれば、ＤＭＯＳ−ｐ型ボディ領域１２において、ＨＶ−ＤＭＯＳ２のディープｎ型ウェル１１に接する領域が低濃度領域１４である。このように、比較的濃度の低い低濃度領域１４およびディープｎ型ウェル１１同士を接触させることによって、ディープｎ型ウェル１１に対するＤＭＯＳ−ｐ型ボディ領域１２の接合耐圧を向上させることができる。これにより、ドレイン−ウェル間の耐圧を向上させることができる。

さらに、高濃度領域１５が低濃度領域１４の内方に配置されているため、低濃度領域１４とディープｎ型ウェル１１とのｐｎ接合部から発生する空乏層を伸び難くすることができる。これにより、ソース−ドレイン間のパンチスルー耐圧を向上させることができる。
また、ＤＭＯＳ−ｐ型ボディ領域１２の外形をなす低濃度領域１４に丸みを持たせることによって、ＤＭＯＳ−ｐ型ボディ領域１２の角部への電界集中を緩和することができる。その結果、半導体装置１の耐圧を一層向上させることができる。

そして、図２〜図１５に示す方法によれば、ＤＭＯＳ−ｐ型ボディ領域１２の低濃度領域１４を、ＨＶ−ＣＭＯＳ３のディープｐ型ウェル２６と同一工程で形成することができ（図４参照）、ＤＭＯＳ−ｐ型ボディ領域１２の高濃度領域１５を、ＬＶ−ＣＭＯＳ４のｐ型ウェル５０と同一工程で形成することができる（図１０参照）。つまり、ＨＶ−ＤＭＯＳ２を、工程数を増やすことなく、マスクレイアウトの変更によって簡単に製造することができる。したがって、この方法によって、パネルコントローラ用ＩＣやＬＣＤドライバ用ＩＣ等に必要な高耐圧ＤＭＯＳトランジスタを、簡単に製造することができる。

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
２ ＨＶ−ＤＭＯＳ
３ ＨＶ−ＣＭＯＳ
４ ＬＶ−ＣＭＯＳ
５ 半導体基板
６ ＨＶ−ｎＭＯＳ
７ ＨＶ−ｐＭＯＳ
８ ＬＶ−ｎＭＯＳ
９ ＬＶ−ｐＭＯＳ
１０ 素子分離部
１１ ディープｎ型ウェル
１２ ＤＭＯＳ−ｐ型ボディ領域
１３ ＤＭＯＳ−ｎ型ドレイン領域
１４ 低濃度領域
１５ 高濃度領域
１６ ＤＭＯＳ−ｎ型ソース領域
１７ ＤＭＯＳチャネル領域
１９ ＤＭＯＳ−ｎ型ドリフト領域
２２ ＤＭＯＳゲート絶縁膜
２３ ＤＭＯＳゲート電極
２６ ディープｐ型ウェル
２７ ＨＶ−ｎ型ソース領域
２８ ＨＶ−ｎ型ドレイン領域
２９ ＨＶ−ｎ型チャネル領域
３４ ＨＶ−ｎ型ドリフト領域
３５ ＨＶ−ｎＭＯＳゲート絶縁膜
３６ ＨＶ−ｎＭＯＳゲート電極
３８ ディープｎ型ウェル
３９ ＨＶ−ｐ型ソース領域
４０ ＨＶ−ｐ型ドレイン領域
４１ ＨＶ−ｐ型チャネル領域
４６ ＨＶ−ｐ型ドリフト領域
４７ ＨＶ−ｐＭＯＳゲート絶縁膜
４８ ＨＶ−ｐＭＯＳゲート電極
５０ ｐ型ウェル
５１ ＬＶ−ｎ型ソース領域
５２ ＬＶ−ｎ型ドレイン領域
５３ ＬＶ−ｎ型チャネル領域
５４ ＬＶ−ｎＭＯＳゲート絶縁膜
５５ ＬＶ−ｎＭＯＳゲート電極
５９ ｎ型ウェル
６０ ＬＶ−ｐ型ソース領域
６１ ＬＶ−ｐ型ドレイン領域
６２ ＬＶ−ｐ型チャネル領域
６３ ＬＶ−ｐＭＯＳゲート絶縁膜
６４ ＬＶ−ｐＭＯＳゲート電極

Claims (10)

1. 高耐圧ＤＭＯＳトランジスタと、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとを共通の第１導電型の半導体基板上に備える半導体装置であって、
   前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔を空けて形成された高耐圧第１導電型ウェルおよび高耐圧第２導電型ウェルと、
   前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域に、互いに間隔を空けて形成され、それぞれが前記高耐圧第１導電型ウェルおよび前記高耐圧第２導電型ウェルよりも不純物濃度が高く、かつ、前記高耐圧第１導電型ウェルおよび前記高耐圧第２導電型ウェルよりも浅く形成された低耐圧第１導電型ウェルおよび低耐圧第２導電型ウェルと、
   前記半導体基板の前記高耐圧ＤＭＯＳトランジスタ用の領域に形成され、前記高耐圧第２導電型ウェルと同じ不純物濃度および同じ深さのＤＭＯＳ第２導電型ウェルと、
   前記ＤＭＯＳ第２導電型ウェルの内方領域に形成されたＤＭＯＳ第１導電型ボディ領域と、
   前記ＤＭＯＳ第１導電型ボディ領域の内方領域に形成されたＤＭＯＳ第２導電型ソース領域と、
   前記ＤＭＯＳ第２導電型ウェルの内方領域に、前記ＤＭＯＳ第１導電型ボディ領域とは間隔を空けて形成されたＤＭＯＳ第２導電型ドレイン領域と、
   前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ウェルとの間のＤＭＯＳチャネル領域上にＤＭＯＳゲート絶縁膜を介して形成されたＤＭＯＳゲート電極とを含み、
   前記ＤＭＯＳ第１導電型ボディ領域は、前記高耐圧第１導電型ウェルと同じ不純物濃度および同じ深さの低濃度領域と、当該低濃度領域の内方領域に形成され、前記低耐圧第１導電型ウェルと同じ不純物濃度および同じ深さの高濃度領域とを含む２重ウェル構造を有している、半導体装置。
2. 前記低濃度領域は、前記半導体基板を表面側から見た平面視において、丸みを帯びた形状の複数の角部を有する多角形状に形成されている、請求項１に記載の半導体装置。
3. 前記高濃度領域は、前記半導体基板を表面側から見た平面視において、丸みを帯びた形状の複数の角部を有する多角形状に形成されている、請求項２に記載の半導体装置。
4. 前記ＤＭＯＳチャネル領域は、前記低濃度領域および前記高濃度領域に跨って形成され、
   前記ＤＭＯＳゲート電極は、当該ＤＭＯＳチャネル領域における前記低濃度領域と前記高濃度領域との境界を横切るように配置されている、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記低濃度領域は、前記半導体基板を表面側から見た平面視において、前記ＤＭＯＳチャネル領域を形成する部分が他の部分よりも選択的に広い幅で形成されている、請求項４に記載の半導体装置。
6. 前記ＤＭＯＳ第２導電型ドレイン領域は、前記低耐圧第２導電型ウェルと同じ不純物濃度および同じ深さで形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記半導体装置は、前記半導体基板の表面から掘り下がった溝に絶縁体が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造を有し、前記高耐圧ＤＭＯＳトランジスタ、前記高耐圧ＣＭＯＳトランジスタおよび前記低耐圧ＣＭＯＳトランジスタ用の領域をそれぞれ区画する素子分離部を含む、請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記低耐圧第１導電型ウェルおよび前記低耐圧第２導電型ウェルは、それぞれ、前記素子分離部によって取り囲まれて区画されており、
   前記素子分離部で取り囲まれた前記低耐圧第１導電型ウェルのサイズが１μｍ〜５μｍであり、前記素子分離部で取り囲まれた前記低耐圧第２導電型ウェルのサイズが１μｍ〜１０μｍである、請求項７に記載の半導体装置。
9. 高耐圧ＤＭＯＳトランジスタと、高耐圧ＣＭＯＳトランジスタと、低耐圧ＣＭＯＳトランジスタとを共通の第１導電型の半導体基板上に備える半導体装置の製造方法であって、
   前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域および前記高耐圧ＤＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、前記高耐圧ＣＭＯＳトランジスタ用の領域に高耐圧第２導電型ウェルを形成し、同時に、前記高耐圧ＤＭＯＳトランジスタ用の領域にＤＭＯＳ第２導電型ウェルを形成する工程と、
   前記半導体基板の前記高耐圧ＣＭＯＳトランジスタ用の領域および前記ＤＭＯＳ第２導電型ウェルの内方領域に第１導電型の不純物を選択的に導入することによって、前記高耐圧ＣＭＯＳトランジスタ用の領域に高耐圧第１導電型ウェルを形成し、同時に、前記ＤＭＯＳ第２導電型ウェルに低濃度領域を形成する工程と、
   前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域および前記低濃度領域の内方領域に第１導電型の不純物を選択的に導入することによって、前記低耐圧ＣＭＯＳトランジスタ用の領域に低耐圧第１導電型ウェルを形成し、同時に、前記低濃度領域に前記低濃度領域よりも不純物濃度が高く、かつ、前記低濃度領域よりも浅い高濃度領域を形成して、前記ＤＭＯＳ第２導電型ウェルの内方領域に前記低濃度領域と前記高濃度領域とを含む２重ウェル構造を有するＤＭＯＳ第１導電型ボディ領域を形成する工程と、
   前記半導体基板の前記低耐圧ＣＭＯＳトランジスタ用の領域に第２導電型の不純物を選択的に導入することによって、低耐圧第２導電型ウェルを形成する工程と、
   前記ＤＭＯＳ第２導電型ウェルの内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ドレイン領域を形成する工程と、
   前記ＤＭＯＳ第１導電型ボディ領域の内方領域に第２導電型の不純物を選択的に導入することによって、ＤＭＯＳ第２導電型ソース領域を形成する工程と、
   前記ＤＭＯＳ第２導電型ソース領域と前記ＤＭＯＳ第２導電型ウェルとの間のＤＭＯＳチャネル領域上に、ＤＭＯＳゲート絶縁膜を介してＤＭＯＳゲート電極を形成する工程とを含む、半導体装置の製造方法。
10. 前記低耐圧第２導電型ウェルを形成する工程と、前記ＤＭＯＳ第２導電型ドレイン領域を形成する工程とが同時に実行される、請求項９に記載の半導体装置の製造方法。

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