JP6056072B2 - 表示装置 - Google Patents

Description

本発明は、表示装置及に関し、特に、アクティブマトリクス型の表示装置に関する。

液晶表示装置または有機ＥＬ（エレクトロルミネッセンス）表示装置などのアクティブマトリクス型の表示装置（表示パネル）は、複数の画素が行方向および列方向にマトリクス状に配置された表示領域を備えている。各画素は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成されるスイッチング素子や駆動素子、および容量素子などで構成される駆動回路と、液晶素子や有機ＥＬ素子などの表示素子とを備える。

アクティブマトリクス型の有機ＥＬ表示装置では、一般的に、同一行の複数の画素で構成される画素行毎に、当該画素行に含まれる各画素に電源電圧を供給する電源配線が設けられている。電源配線は、例えば、電圧を供給する画素行と当該画素行に隣接する画素行との間に配置されている。

近年、表示パネルの大画面化に伴い、表示パネル面内の中央部分での電圧降下を防止するために、補助配線（補助電極）を設ける構成が知られている。補助配線は、例えば、画素行毎に設けられ、電圧を供給する画素行と当該画素行に隣接する画素行との間に、上述した電源配線と積層方向に重なるように配置されている。

このように積層方向に２つの配線が配置された表示装置の場合、製造工程で導電性の異物が混入すると、異物によって２つの配線同士がショートする場合がある。そこで、従来、このような異物による配線間ショートを防止するための技術が提案されている（特許文献１参照）。

図７は、特許文献１に記載された従来の表示装置の構成を示すレイアウト図である。

図７に示すように、従来の表示装置１０００では、電源配線１０５１と補助配線１０５４とが積層方向に重なり合う位置において、補助配線１０５４が、画素側に迂回するようにずらされている。

特開２００９−１２８３７４号公報

しかしながら、図７に示す従来の表示装置１０００では、補助配線１０５４を水平方向にずらすため、補助配線１０５４の迂回部分の面積分、すなわち各画素の画素容量（画素を構成するコンデンサ１０３３の容量）が小さくなる。画素容量が小さくなると、ピーク輝度や面内輝度の均一性といった画素特性が低下するという問題がある。

特に、表示パネルを大画面化する場合には補助配線の幅を太くすることがあるが、この場合、補助配線を迂回させると画素容量の低下率が大きくなり、上記問題がより顕著になる。

本発明は、上記問題を解決するためになされたものであり、画素容量を低下させることなく、配線間ショートによる歩留まりの低下を抑制できる表示装置を提供することを目的とする。

上記目的を達成するために、本発明に係る表示装置の一態様は、複数の画素がマトリクス状に配置された表示領域を有する表示装置であって、第一の配線及びおよび第二の配線を含む下部配線層と、前記下部配線層の上方に設けられた層間絶縁層（平坦化層）と、前記層間絶縁層の上方に設けられ、第三の配線及びおよび第四の配線を含む上部配線層と、を備え、前記第一の配線及びおよび前記第三の配線は、それぞれ、前記表示領域内において、同一行または同一列に配置された画素で構成される複数の画素ライン前記マトリクスを構成する行のうち、第一のグループに属する画素ライン行に沿って配置されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、前記第二の配線及びおよび前記第四の配線は、それぞれ、前記表示領域内において、前記複数の画素ラインのうち、前記マトリクスを構成する行から前記第一のグループに属する画素ライン行を除いた第二のグループに属する画素ライン行に沿って配置されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、前記第一の配線及びおよび前記第三の配線は、第一の電位に設定され、前記複数の画素に対し前記第一の電位を供給するように構成されると共に、前記第二の配線及びおよび前記第四の配線は、前記第一の電位とは異なる第二の電位に設定され、前記複数の画素に対し前記第二の電位を供給するように構成される。

本発明によれば、画素容量を低下させることなく、配線間ショートによる歩留まりの低下を抑制できる表示装置を得ることができる。

図１は、本発明に係る表示装置を構成する表示パネルの一構成例を示す一部切り欠き斜視図である。 図２は、表示パネルの画素を構成するサブ画素の構成例を示す回路図である。 図３Ａは、実施の形態１における表示装置の一構成例を示すレイアウト図である。 図３Ｂは、図３ＡのＡＡ’断面の構成を示す断面図である。 図３Ｃは、図３ＡのＢＢ’断面の構成を示す断面図である。 図４Ａは、実施の形態２における表示装置の一構成例を示すレイアウト図である。 図４Ｂは、図４ＡのＡＡ’断面の構成を示す断面図である。 図５Ａは、実施の形態３における表示装置の一構成例を示すレイアウト図である。 図５Ｂは、図５ＡのＡＡ’断面の構成を示す断面図である。 図６Ａは、実施の形態４における表示装置の一構成例を示すレイアウト図である。 図６Ｂは、図６ＡのＡＡ’断面の構成を示す断面図である。 図７は、従来の表示パネルを構成するアクティブマトリクス基板の一構成例を示すレイアウト図である。 図８Ａは、従来の表示パネルの一構成例を示す断面図である。 図８Ｂは、従来の表示パネルの一構成例を示す断面図である。 図９は、従来の表示パネルを構成するアクティブマトリクス基板の一構成例を示すレイアウト図である。

本発明の実施の形態の説明に先立ち、本発明が解決しようとする課題についてより具体的に説明する。

ここでは、図８Ａおよび図８Ｂを用いて、異物６０によるショートが発生する場合の具体的な例について説明する。図８Ａおよび図８Ｂは、表示装置の一例である有機ＥＬ表示パネルの断面図である。

図８Ａおよび図８Ｂに示すように、有機ＥＬ表示パネルは、例えば、自発光型表示素子である有機ＥＬ素子と、薄膜トランジスタおよび各種配線等が形成されたアクティブマトリクス基板（表示装置用薄膜半導体アレイ装置）とを備える。

アクティブマトリクス基板は、図８Ａおよび図８Ｂに示すように、基板１００上に、半導体層１０１、ゲート絶縁層１０２、ＧＭ層１０３（ゲート電極）、パッシベーション層１０４、ＳＤメタル層１０５（ソース電極、ドレイン電極）および平坦化層１０６を積層して構成される。アクティブマトリクス基板は、複数の画素がマトリクス状（行列状）に配置された画素部と、行方向に延伸する複数のゲート配線と、列方向に延伸する複数のソース配線と、列方向に延伸する複数の電源配線とを備えている。

有機ＥＬ素子は、図８Ａおよび図８Ｂに示すように、アクティブマトリクス基板上に、ＡＭ層１１１（アノード電極、補助電極）、発光層を含むＥＬ層１１２（青色ＥＬ層１１２Ｂおよび赤色ＥＬ層１１２Ｒ）、透明電極層１１３（カソード電極）および封止材料層１１４を積層して構成される。なお、ＥＬ層１１２は、図示しないが、正孔輸送層、発光層、電子輸送層等を積層して構成され、バンク１１５により、後述するサブ画素毎に分離して形成されている。

また、有機ＥＬ素子上には、カラーフィルタ（不図示）が形成された対向ガラス基板５０が貼り付けられている。

各画素は、ＲＧＢの３原色の何れかに対応している。画素は、薄膜トランジスタなどからなる画素回路と、当該画素回路に対応する有機ＥＬ素子とを含んで構成されている。なお、図８Ａおよび図８Ｂでは、青色表示画素ＰＢと赤色表示画素ＰＲの２つの画素を示している。青色表示画素ＰＢ、赤色表示画素ＰＲおよび緑色表示画素（不図示）の３つの画素で、一画素を構成している。

このように構成された有機ＥＬ表示パネルでは、図８Ａおよび図８Ｂに示すように、電源配線ＰＬおよびソース配線ＳＬがＳＤメタル層１０５に形成されており、補助配線ＡＬがＡＭ層１１１に形成されている。このため、電源配線ＰＬと補助配線ＡＬとが積層方向に重なるように配置されている。例えば、有機ＥＬ表示パネルを平面視した場合において、図９に示すようにして電源配線ＰＬと補助配線ＡＬとが重なるように配置されている。図９は、有機ＥＬ表示パネルの一例を示すレイアウト図である。

このように積層方向に２つの配線が配置された表示パネルでは、製造工程中に導電性の異物が混入すると、この異物によって２つの配線をショートさせてしまう場合がある。例えば、平坦化膜を形成する工程において、平坦化膜中に導電性の異物が混入すると、積層方向に重なるように配置された２つの配線をショートさせる場合がある。また、有機ＥＬ素子等を形成したアクティブマトリクス基板に対向ガラス基板を貼り合わせる工程において、アクティブマトリクス基板と対向ガラス基板との間に導電性の異物が混入すると、当該異物がアクティブマトリクス基板側に押し込まれ、積層方向に重なるように配置された２つの配線をショートさせる場合がある。

図８Ａでは、平坦化層１０６の形成時に導電性の異物６０が混入した場合を示している。また、図８Ｂでは、封止材料層１１４を形成した後に、封止材料層１１４と対向ガラス基板５０との間に導電性の異物６０が混入し、対向ガラス基板５０を貼り付ける時に導電性の異物６０がアクティブマトリクス基板に押し込まれた場合を示している。図８Ａおよび図８Ｂに示されるように、いずれの場合にも、互いに電位の異なる補助配線ＡＬと電源配線ＰＬとがショートしている。

このように、ＡＭ層１１１に形成された配線と異なる電位の配線が、ＳＤメタル層１０５に形成されていると、導電性の異物６０の混入によりショートが発生する可能性がある。言い換えると、平坦化層１０６に隣接して形成される２つの層間で導電性の異物６０によるショートが発生する可能性がある。つまり、図８Ａおよび図８Ｂでは図示しないが、平坦化層１０６とＧＭ層１０３との間にＳＤメタル層１０５が形成されない領域では、ＡＭ層１１１とＧＭ層１０３との間で、導電性の異物６０の混入によりショートが発生する可能性がある。導電性の異物６０の混入によって配線間ショートが発生すると、有機ＥＬ素子が発光しないという不具合が生じる。

本発明の一態様に係る表示装置は、複数の画素がマトリクス状に配置された表示領域を有する表示装置であって、第一の配線及びおよび第二の配線を含む下部配線層と、前記下部配線層の上方に設けられた層間絶縁層（平坦化層）と、前記層間絶縁層の上方に設けられ、第三の配線及びおよび第四の配線を含む上部配線層と、を備え、前記第一の配線及びおよび前記第三の配線は、それぞれ、前記表示領域内において、同一行または同一列に配置された画素で構成される複数の画素ライン前記マトリクスを構成する行のうち、第一のグループに属する画素ライン行に沿って配置されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、前記第二の配線及びおよび前記第四の配線は、それぞれ、前記表示領域内において、前記複数の画素ラインのうち、前記マトリクスを構成する行から前記第一のグループに属する画素ライン行を除いた第二のグループに属する画素ライン行に沿って配置されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、前記第一の配線及びおよび前記第三の配線は、第一の電位に設定され、前記複数の画素に対し前記第一の電位を供給するように構成されると共に、前記第二の配線及びおよび前記第四の配線は、前記第一の電位とは異なる第二の電位に設定され、前記複数の画素に対し前記第二の電位を供給するように構成される。

上記構成の表示装置によれば、電位が同じ第一の配線および第三の配線を積層方向に重なるように配置しているため、異物が混入して第一の配線と第三の配線がショートした場合でも、同じ電位の配線同士がショートすることになるため、不良とはならない。同様に、上記構成の表示装置によれば、電位が同じ第二の配線および第四の配線を積層方向に重なるように配置しているため、異物が混入して第二の配線と第四の配線がショートした場合でも、同じ電位の配線同士がショートすることになるため、不良とはならない。

言い換えると、補助配線同士が積層方向に重なるように、且つ、電源配線同士が積層方向に重なるように配置しているため、異物の混入によるショートが生じても、不良とはならず、歩留まりの低下を抑制できる。

また、例えば、前記第一のグループに属する画素ラインは、前記複数の画素ラインのうちの奇数ラインの画素ラインおよび偶数ラインの画素ラインのうちの一方であり、前記第二のグループに属する画素ラインは、前記奇数ラインの画素ラインおよび前記偶数ラインの画素ラインのうちの他方であるとしてもよい。

また、例えば、前記第一の配線と前記第三の配線とは、前記層間絶縁層に設けられたコンタクトホールを介して電気的に接続され、前記第二の配線と前記第四の配線とは、前記層間絶縁層に設けられたコンタクトホールを介して電気的に接続されているとしてもよい。

また、例えば、前記複数の画素は、２つの電極で挟持された有機材料を有する有機発光層を含む有機発光素子と、前記有機発光素子を構成する層より基板側に位置する層に形成され、前記有機発光素子を電流駆動する駆動トランジスタが形成される駆動回路層とを有し、前記駆動トランジスタのソース／ドレイン電極が、前記第一の配線および前記第三の配線に接続され、前記有機発光素子の２つの電極のうちの一方が、前記第二の配線および前記第四の配線に接続されているとしてもよい。

また、例えば、前記第一の配線および前記第三の配線は、前記第一のグループに属する画素ラインを構成する画素に対し前記第一の電位の電源を供給する電源配線であり、前記第二の配線および前記第四の配線は、前記第二のグループに属する画素ラインを構成する画素に対し前記第二の電位の電源を供給する電源配線であるとしてもよい。

上記構成の表示装置によれば、電源配線同士の異物によるショートを低減できる。なお、通常の配線同士のショートであれば、不具合の生じた箇所に関連する画素のみが発光しない不具合となる可能性が高く、ショートの発生箇所を特定することができる場合があり、この場合には、ショートに対する対応を行うことができる。しかし、電源配線同士の異物によるショートの場合は、表示パネルを構成する全ての画素が発光しないため、ショートの発生箇所を特定することができず、ショートに対する対応を行うことができない。従って、上記構成の表示装置は、電源配線同士の異物によるショートを低減できるので、より効果的に、歩留まりの低下を抑制できる。

また、例えば、前記下部配線層は、前記駆動トランジスタのゲート電極が形成されるゲート電極層、または、前記駆動トランジスタのソース／ドレイン電極が形成されるソース／ドレイン層と同一の層に形成され、前記上部配線層は、基板側に位置する前記有機発光素子の電極が形成される層と同一の層に形成されているとしてもよい。

また、例えば、前記第一の電位は、画素毎に形成された前記駆動回路を含んで構成される画素回路に印加される高電位側の電位であり、前記第二の電位は、前記画素回路に印加される低電位側の電位であるとしてもよい。

以下、本発明に係る表示装置の実施の形態について、図面を参照しながら説明する。なお、各図は、説明のための模式図であり、膜厚および各部の大きさの比などは、必ずしも厳密に表したものではない。また、各図において、実質的に同一の構成部材については同一の符号を付す。

さらに、以下の実施の形態および各図において、行方向および列方向とは、説明のために設定した方向であり、異なる２つの方向に任意に設定可能である。行方向および列方向は、以下では、直交する場合を例に説明するが、必ずしも直交している必要はない。

また、以下で説明する実施の形態は、いずれも本発明の望ましい一具体例を示すものである。以下の実施の形態で示される構成要素、構成要素の配置位置および接続形態、処理、処理の順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より望ましい形態を構成する任意の構成要素として説明される。

（実施の形態１）
まず、本発明の実施の形態１に係る表示装置について、図１〜図３Ｃを基に説明する。なお、本実施の形態に係る表示装置（表示パネル）は、アクティブマトリクス型の有機ＥＬ表示装置（有機ＥＬ表示パネル）であり、複数の画素が行方向および列方向にマトリクス状に配置された画素部（表示領域）を備えている。

［１．表示パネルの構成］
本実施の形態における表示パネル１の構成について、図１を基に説明する。図１は、本実施の形態に係る表示パネル１の構成例を示す一部切り欠き斜視図である。

図１に示すように、表示パネル１は、自発光型表示素子である有機ＥＬ素子１０と、薄膜トランジスタおよび各種配線等を含む画素回路３０が形成されたアクティブマトリクス基板（表示装置用薄膜半導体アレイ装置）２０とを備える。

有機ＥＬ素子１０は、下部電極層１２（アノード）、有機発光層１３（ＥＬ層）および上部電極層１４（カソード）を備えて構成され、アクティブマトリクス基板２０上にこの順に積層して形成されている。下部電極層１２および有機発光層１３は、図示しないが、正孔輸送層、発光層、電子輸送層等を積層して構成され、バンク１１５（不図示）により、後述するサブ画素毎に分離して形成されている。

アクティブマトリクス基板２０は、複数の画素Ｐがマトリクス状（行列状）に配置された画素部と、画素行方向に延伸する複数のゲート配線ＧＬと、画素列方向に延伸する複数のソース配線ＳＬとを備えている。複数のソース配線ＳＬと複数のゲート配線ＧＬとは直交するように構成されている。

各画素Ｐは、薄膜トランジスタなどからなる画素回路３０と、当該画素回路３０に対応する有機ＥＬ素子１０とを含んで構成されている。本実施の形態において、各画素Ｐは、ＲＧＢの３原色に対応する。また、本実施の形態では、ＲＧＢの３つの画素Ｐによって一画素ＰＧが構成されている。なお、同じ色の画素Ｐは、行方向に隣接して配置される。

複数のゲート配線ＧＬの各々は、同一行の複数の画素Ｐで構成される画素行毎に設けられている。各ゲート配線ＧＬに対応する画素行に属する全ての画素Ｐは、当該ゲート配線ＧＬによって制御回路（走査線駆動回路）に接続される。

複数のソース配線ＳＬの各々は、同一列の複数の画素Ｐで構成される画素列毎に設けられている。各ソース配線ＳＬに対応する画素列に属する全ての画素Ｐは、当該ソース配線ＳＬによって制御回路（データ線駆動回路）に接続される。

このように、本実施の形態に係る表示パネル１は、ゲート配線ＧＬとソース配線ＳＬとで区画された画素Ｐ毎に表示制御を行うアクティブマトリクス方式が採用されている。

なお、図１では図示しないが、本実施の形態に係る表示パネル１は、画素行方向に延伸する複数の電源配線ＰＬと、画素行方向に延伸する補助配線ＡＬとを備える。

［２．サブ画素の回路構成］
次に、各画素Ｐの回路構成について、図２を基に説明する。図２は、本実施の形態に係る表示装置における画素Ｐの回路構成例を示す回路図である。

図２に示すように、画素Ｐは、ｐチャネル型のＴＦＴである第一薄膜トランジスタ３１、ｐチャネル型のＴＦＴである第二薄膜トランジスタ３２、および、コンデンサ３３を含む画素回路３０と、有機ＥＬ素子１０とを備える。

第一薄膜トランジスタ３１は、駆動させる（映像信号電圧を書き込む）有機ＥＬ素子１０を選択的に切り替えるスイッチングトランジスタであり、複数の画素Ｐの中から発光させる（映像信号電圧を書き込む）画素Ｐを選択する。第一薄膜トランジスタ３１は、ドレイン電極がコンデンサ３３の一端および第二薄膜トランジスタのゲート電極に、ソース電極がソース配線ＳＬに、ゲート電極がゲート配線ＧＬに、それぞれ接続されている。

第二薄膜トランジスタ３２は、有機ＥＬ素子１０を駆動するための駆動トランジスタである。第二薄膜トランジスタ３２は、ドレイン電極が有機ＥＬ素子１０の陽極（アノード）に、ソース電極がコンデンサ３３の他端および電源配線ＰＬに、ゲート電極が第一薄膜トランジスタ３１のドレイン電極およびコンデンサ３３の一端に、それぞれ接続されている。

コンデンサ３３は、一端が第一薄膜トランジスタ３１のドレイン電極および第二薄膜トランジスタ３２のゲート電極に、他端が第二薄膜トランジスタ３２のソース電極および電源配線ＰＬに、それぞれ接続されている。

有機ＥＬ素子１０は、アノードが第二薄膜トランジスタ３２のドレイン電極に、カソードが透明電極を介して補助配線ＡＬに、それぞれ接続されている。

このように構成される画素Ｐにおいて、ゲート配線ＧＬにゲート信号が入力され、第一薄膜トランジスタ３１をオン状態にすると、ソース配線ＳＬを介して供給された映像信号電圧がコンデンサ３３に書き込まれる。そして、コンデンサ３３に書き込まれた映像信号電圧は、１フレーム期間を通じて保持される。この保持された映像信号電圧により、第二薄膜トランジスタ３２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子１０のアノードからカソードへと流れて有機ＥＬ素子１０が発光する。これにより、所定の画像を表示することができる。

［３．電源配線および補助配線の構成］
次に、本実施の形態に係る表示装置のレイアウト構成について、図３Ａおよび図３Ｂを用いて説明する。

図３Ａは、本実施の形態における表示装置のレイアウト構成を示す図であり、対向ガラス基板５０を貼り付ける側からみたときの構成を示している。また、図３Ｂは、図３ＡのＡＡ’線に対応する表示装置の断面を示す断面図であり、図３Ｃは、図３ＡのＢＢ’線に対応する表示装置の断面を示す断面図である。なお、図３Ａでは、説明のため、６つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋１）（ｊ＋１）}について例示している。

図３Ｂおよび図３Ｃに示すように、本実施の形態における表示装置は、基板１００と、基板１００側から順に積層された、半導体層１０１（図３Ｂおよび図３Ｃでは不図示）、ゲート絶縁層１０２、ＧＭ層１０３（ゲート電極、ゲート配線）、パッシベーション層１０４、ＳＤメタル層１０５（ソース電極、ドレイン電極、ソース配線、電源配線）、平坦化層１０６、ＡＭ層１１１Ａ、１１１Ｐ（アノード、補助配線）、ＥＬ層１１２（図３Ｂおよび図３Ｃでは不図示）、透明電極層１１３（カソード）および封止材料層１１４からなる積層構造と、この積層構造に貼り合わされた対向ガラス基板５０とを備える。また、本実施の形態において、表示装置は、トップエミッション型である場合を例に説明するが、ボトムエミッション型であってもよい。

また、発光部であるＥＬ層１１２（不図示）は、バンク１１５によって囲繞されている。バンク１１５は、ＥＬ層１１２を画素Ｐごとに分離して区画するための開口部を有する。バンク１１５は、互いに隣接する画素Ｐの間をソース配線ＳＬと平行な方向に延びる凸部からなる。言い換えれば、図１に示される各画素Ｐの下部電極層１２（アノード）および有機発光層１３は、互いに隣接する凸部の間（すなわち、バンク１１５の開口部）に形成されている。

図３Ａ〜図３Ｃでは、表示装置の構成要素として、６つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋１）（ｊ＋１）}と、ソース配線ＳＬ_ｊ、ＳＬ_{（ｊ＋１）}と、電源配線ＰＬ_ｉ〜ＰＬ_{（ｉ＋３）}と、補助配線ＡＬ_ｉ、ＡＬ_{（ｉ＋１）}とが例示されている。

６つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋１）（ｊ＋１）}は、アクティブマトリクス基板と平行な面において、マトリクス状に（行列状に）配置され、半導体層１０１〜ＳＤメタル層１０５等に形成されている。

図３Ａでは、画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋１）（ｊ＋１）}は、それぞれ、長方形状の破線示す部分に配置されており、図面左上側に第一薄膜トランジスタ３１が、図面右上側に第二薄膜トランジスタ３２が、第二薄膜トランジスタ３２と一部が積層方向に重なるようにコンデンサ３３が配置されている。また、画素Ｐ_ｉｊおよび画素Ｐ_{（ｉ＋１）ｊ}の第二薄膜トランジスタ３２のドレイン端子が、電源配線に接続された接続用配線４０に接続されている。

ソース配線ＳＬ_ｊ、ＳＬ_{（ｊ＋１）}は、アクティブマトリクス基板と平行な面において、列方向に延伸するように、ＳＤメタル層１０５に形成されている。ソース配線ＳＬ_ｊは、画素Ｐ_ｉｊ、Ｐ_{（ｉ＋１）ｊ}、Ｐ_{（ｉ＋２）ｊ}の図面左側に、第一薄膜トランジスタ３１と接続されるように（積層方向で重なるように）、画素Ｐ_ｉｊ、Ｐ_{（ｉ＋１）ｊ}、Ｐ_{（ｉ＋２）ｊ}の形成領域を通って形成されている。

電源配線ＰＬ_ｉ、ＰＬ_{（ｉ＋１）}は、図３Ａ〜図３Ｃに示すように、本実施の形態では、画素Ｐ_ｉｊを含む画素行と画素Ｐ_{（ｉ＋１）ｊ}を含む画素行とに沿って配置されている。電源配線ＰＬ_ｉは、ＧＭ層１０３Ｐ（ＧＭ層１０３）に形成され、電源配線ＰＬ_{（ｉ＋１）}は、ＡＭ層１１１Ｐ（ＡＭ層１１１）に形成されており、積層方向に重なるように配置されている。なお、電源配線ＰＬ_ｉおよび電源配線ＰＬ_{（ｉ＋１）}は、図３Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

同様に、電源配線ＰＬ_{（ｉ＋２）}、ＰＬ_{（ｉ＋３）}は、図３Ａ〜図３Ｃに示すように、本実施の形態では、画素Ｐ_{（ｉ＋２）ｊ}を含む画素行に沿って配置されている。電源配線ＰＬ_{（ｉ＋２）}は、ＧＭ層１０３Ｐ（ＧＭ層１０３）に、電源配線ＰＬ_{（ｉ＋３）}は、ＡＭ層１１１Ｐ（ＡＭ層１１１）に形成されており、積層方向に重なるように配置されている。なお、電源配線ＰＬ_{（ｉ＋２）}および電源配線ＰＬ_{（ｉ＋３）}は、図３Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

補助配線ＡＬ_ｉ、ＡＬ_{（ｉ＋１）}は、図３Ａ〜図３Ｃに示すように、本実施の形態では、画素Ｐ_{（ｉ＋１）ｊ}を含む画素行と画素Ｐ_{（ｉ＋２）ｊ}を含む画素行とに沿って配置されている。補助配線ＡＬ_{（ｉ＋１）}は、ＧＭ層１０３Ａ（ＧＭ層１０３）に、補助配線ＡＬ_ｉは、ＡＭ層１１１Ａ（ＡＭ層１１１）に形成されており、積層方向に重なるように配置されている。なお、補助配線ＡＬ_{（ｉ＋１）}および補助配線ＡＬ_ｉは、図３Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

［４．比較など］
ここで、図８Ａおよび図８Ｂに示す従来の比較例における表示装置では、画素Ｐ_ｉｊと画素Ｐ_{（ｉ＋１）ｊ}との間において、電源配線ＰＬ_ｉがＧＭ層１０３に形成されており、補助配線ＡＬ_ｉがＡＭ層１１１に形成されている。このため、電源配線ＰＬ_ｉと補助配線ＡＬ_ｉとが積層方向に重なるように配置されている。このように積層方向に２つの配線が配置された表示パネルでは、製造工程中における導電性の異物６０の混入により、配線間ショートを発生させる場合がある。

一方、本実施の形態では、図３Ｂおよび図３Ｃに示すように、ＡＡ’線における断面では、ＧＭ層１０３に電源配線ＰＬ_ｉが、ＡＭ層１１１Ｐに電源配線ＰＬ_{（ｉ＋１）}がそれぞれ配置されている。ＢＢ’線における断面では、ＧＭ層１０３に補助配線ＡＬ_{（ｉ＋１）}が、ＡＭ層１１１Ａに補助配線ＡＬ_ｉがそれぞれ配置されている。このため、電源配線ＰＬ_{（ｉ＋１）}と電源配線ＰＬ_ｉとが積層方向に配置され、補助配線ＡＬ_{（ｉ＋１）}と補助配線ＡＬ_ｉとが積層方向に配置されている。つまり、ＧＭ層１０３Ｐに形成された配線とＡＭ層１１１Ｐに形成された配線とが同じ電位に、ＧＭ層１０３Ａに形成された配線とＡＭ層１１１Ａに形成された配線とが同じ電位になるため、異物６０によるショートが発生しても、電位が同じであるため、不具合とはならない。

従って、本実施の形態の表示装置では、異物６０によるショートによる歩留まりの低下を抑制できる。また、補助配線を迂回させないため、画素容量が低下することがない。

なお、本実施の形態においては、同じ電位の２つの配線を積層方向に重なるように形成している。従って、同じ電位の配線を２つの層に形成せずに、電源配線ＰＬをＧＭ層１０３ＰまたはＡＭ層１１１Ｐのみに形成する、あるいは、補助配線ＡＬをＧＭ層１０３ＡまたはＡＭ層１１１Ａのみに形成してもよいとも考えられる。しかし、この場合には、配線の本数が半分になることから、配線抵抗が大きくなる。従って、本実施の形態のように、ＡＭ層１１１ＰおよびＧＭ層１０３Ｐの両方に同じ電位の電源配線ＰＬを、ＡＭ層１１１ＡおよびＧＭ層１０３Ａの両方に同じ電位の補助配線ＡＬを形成すれば、配線抵抗の増大を抑制できる。なお、ＡＭ層１１１Ｐに形成される電源配線ＰＬおよびＡＭ層１１１Ａに形成される補助配線ＡＬは、ＧＭ層１０３Ｐに形成される電源配線ＧＬおよびＧＭ層１０３Ａに形成される補助配線ＡＬに比べて、配線幅が狭い。このため、従来と比較すると、電源配線ＰＬのトータルでの配線幅は少なくなるが、この減少幅は非常に小さいため、回路動作に影響を与える程ではない。また、従来と比較すると、補助配線ＡＬのトータルでの配線幅は大きくなるが、配線幅が大きくなることでは、不具合は生じない。

（実施の形態２）
本発明の実施の形態２に係る表示装置について、図４Ａおよび図４Ｂを基に説明する。なお、本実施の形態に係る表示装置（表示パネル）は、実施の形態１と同様に、アクティブマトリクス型の有機ＥＬ表示装置（有機ＥＬ表示パネル）であり、複数の画素Ｐが行方向および列方向にマトリクス状に配置された画素部（表示領域）を備えている。

なお、本実施の形態の表示装置が、実施の形態１の表示装置と異なる点は、行方向だけでなく、列方向にも電源配線ＰＬおよび補助配線ＡＬが配置されている点である。

本実施形態における表示パネル１は、実施の形態１と同様に、自発光型表示素子である有機ＥＬ素子１０と、薄膜トランジスタおよび各種配線等を含む画素回路３０が形成されたアクティブマトリクス基板２０とを備える。なお、有機ＥＬ素子１０の構成は、図１と同じである。また、アクティブマトリクス基板２０の構成は、電源配線ＰＬおよび補助配線ＡＬの配置構成を除き、同じである。

図４Ａは、本実施の形態における表示装置のレイアウト構成を示す図であり、図４Ｂは、図４ＡのＡＡ’線に対応する断面図である。なお、図４Ａでは、説明のため、９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}について例示している。

図４Ｂに示すように、表示装置は、本実施の形態における表示装置は、基板１００と、基板１００側から順に積層された、半導体層１０１（図４Ｂでは不図示）、ゲート絶縁層１０２、ＧＭ層１０３Ａ（ゲート電極、ゲート配線）、パッシベーション層１０４、ＳＤメタル層１０５（ソース電極、ドレイン電極、ソース配線、電源配線）、平坦化層１０６、ＡＭ層１１１Ａ（アノード、補助配線）、ＥＬ層１１２（図４Ｂでは不図示）、透明電極層１１３（カソード）および封止材料層１１４からなる積層構造と、この積層構造に貼り合わされた対向ガラス基板５０とを備える。また、本実施の形態において、表示装置は、トップエミッション型である場合を例に説明するが、ボトムエミッション型であってもよい。

また、発光部であるＥＬ層１１２（不図示）は、バンク１１５によって囲繞されている。バンク１１５は、ＥＬ層１１２を画素Ｐごとに分離して区画するための開口部を有する。バンク１１５は、互いに隣接する画素Ｐの間をソース配線ＳＬと平行な方向に延びる凸部からなる。言い換えれば、図１に示される各画素Ｐの下部電極層１２（アノード）および有機発光層１３は、互いに隣接する凸部の間（すなわち、バンク１１５の開口部）に形成されている。

図４Ａおよび図４Ｂでは、表示装置の構成要素として、９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}と、ソース配線ＳＬ_ｊ〜ＳＬ_{（ｊ＋２）}と、行方向に延伸する電源配線ＰＬ_ｉ〜ＰＬ_{（ｉ＋３）}と、列方向に延伸する電源配線ＰＬ_ｊと、行方向に延伸する補助配線ＡＬ_ｉ、ＡＬ_{（ｉ＋１）}と、列方向に延伸する補助配線ＡＬ_ｊとが例示されている。

９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}は、アクティブマトリクス基板と平行な面において、マトリクス状に（行列状に）配置され、半導体層１０１〜ＳＤメタル層１０５等に形成されている。

図４Ａでは、画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}は、それぞれ、長方形状の破線示す部分に配置されている。

画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）ｊ}は、実施の形態１と同様に、図面左上側に第一薄膜トランジスタ３１が、図面右上側に第二薄膜トランジスタ３２が、第二薄膜トランジスタ３２と一部が積層方向に重なるようにコンデンサ３３が配置されている。また、画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）ｊ}の第二薄膜トランジスタ３２のドレイン端子が、列方向に延伸する電源配線ＰＬ_ｊに接続され、第一薄膜トランジスタ３１のソース端子が、ソース配線ＳＬ_ｊに接続されている。

画素Ｐ_{ｉ（ｊ＋１）}〜画素Ｐ_{（ｉ＋２）（ｊ＋１）}は、上述した画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）ｊ}とは、第一薄膜トランジスタ３１、第二薄膜トランジスタ３２およびコンデンサ３３等の構成要素が、左右対称に形成されている。また、画素Ｐ_{ｉ（ｊ＋１）}〜画素Ｐ_{（ｉ＋２）（ｊ＋１）}の第二薄膜トランジスタ３２のドレイン端子が、列方向に延伸する電源配線ＰＬ_ｊに接続され、第一薄膜トランジスタ３１のソース端子が、ソース配線ＳＬ_{（ｊ＋１）}に接続されている。

画素Ｐ_{ｉ（ｊ＋２）}〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}は、実施の形態１と同様に、図面左上側に第一薄膜トランジスタ３１が、図面右上側に第二薄膜トランジスタ３２が、第二薄膜トランジスタ３２と一部が積層方向に重なるようにコンデンサ３３が配置されている。また、画素Ｐ_{ｉ（ｊ＋２）}〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}の第一薄膜トランジスタ３１のソース端子が、ソース配線ＳＬ_{（ｊ＋２）}に接続されている。

ソース配線ＳＬ_ｊ〜ＳＬ_{（ｊ＋２）}は、アクティブマトリクス基板と平行な面において、列方向に延伸するように、ＳＤメタル層１０５に形成されている。ソース配線ＳＬ_ｊは、画素Ｐ_ｉｊ〜Ｐ_{（ｉ＋２）ｊ}の図面左側に、第一薄膜トランジスタ３１と接続されるように（積層方向で重なるように）、画素Ｐ_ｉｊ〜Ｐ_{（ｉ＋２）ｊ}の形成領域を通って形成されている。同様に、ソース配線ＳＬ_{（ｊ＋１）}は、画素Ｐ_{ｉ（ｊ＋１）}〜Ｐ_{（ｉ＋２）（ｊ＋１）}の図面右側に、第一薄膜トランジスタ３１と接続されるように（積層方向で重なるように）、画素Ｐ_{ｉ（ｊ＋１）}〜Ｐ_{（ｉ＋２）（ｊ＋１）}の形成領域を通って形成されている。ソース配線ＳＬ_{（ｊ＋２）}は、画素Ｐ_{ｉ（ｊ＋２）}〜Ｐ_{（ｉ＋２）（ｊ＋２）}の図面左側に、第一薄膜トランジスタ３１と接続されるように（積層方向で重なるように）、画素Ｐ_{ｉ（ｊ＋２）}〜Ｐ_{（ｉ＋２）（ｊ＋２）}の形成領域を通って形成されている。

電源配線ＰＬ_ｉ、ＰＬ_{（ｉ＋１）}は、図４Ａおよび図４Ｂに示すように、本実施の形態では、画素Ｐ_ｉｊを含む画素行と画素Ｐ_{（ｉ＋１）ｊ}を含む画素行とに沿って配置されている。電源配線ＰＬ_ｉは、ＧＭ層（図３ＢのＧＭ層１０３Ｐと同じ階層）に形成され、電源配線ＰＬ_{（ｉ＋１）}は、ＡＭ層（図３ＢのＡＭ層１１１Ｐと同じ階層）に形成されており、積層方向に重なるように配置されている。なお、電源配線ＰＬ_ｉおよび電源配線ＰＬ_{（ｉ＋１）}は、図４Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

同様に、電源配線ＰＬ_{（ｉ＋２）}、ＰＬ_{（ｉ＋３）}は、図４Ａおよび図４Ｂに示すように、本実施の形態では、画素Ｐ_{（ｉ＋２）ｊ}を含む画素行に沿って配置されている。電源配線ＰＬ_{（ｉ＋２）}は、ＧＭ層（図３ＢのＧＭ層１０３Ｐと同じ階層）に形成され、電源配線ＰＬ_{（ｉ＋３）}は、ＡＭ層（図３ＢのＡＭ層１１１Ｐと同じ階層）に形成されており、積層方向に重なるように配置されている。なお、電源配線ＰＬ_{（ｉ＋２）}および電源配線ＰＬ_{（ｉ＋３）}は、図４Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

補助配線ＡＬ_ｉ、ＡＬ_{（ｉ＋１）}は、図４Ａおよび図４Ｂに示すように、本実施の形態では、画素Ｐ_{（ｉ＋１）ｊ}を含む画素行と画素Ｐ_{（ｉ＋２）ｊ}を含む画素行とに沿って配置されている。補助配線ＡＬ_{（ｉ＋１）}は、ＧＭ層１０３Ａに、補助配線ＡＬ_ｉは、ＡＭ層１１１Ａに形成されており、積層方向に重なるように配置されている。なお、補助配線ＡＬ_{（ｉ＋１）}および補助配線ＡＬ_ｉは、図４Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

なお、本実施の形態では、一点鎖線で囲んだ補助配線ＡＬｊと電源配線ＰＬ_ｉと電源配線ＰＬ_{（ｉ＋１）}とが重なる部分、一点鎖線で囲んだ補助配線ＡＬｊと電源配線ＰＬ_{（ｉ＋２）}と電源配線ＰＬ_{（ｉ＋３）}とが重なる部分、および、二点鎖線で囲んだ電源配線ＰＬｊと補助配線ＡＬ_ｉと補助配線ＡＬ_{（ｉ＋１）}とが重なる部分については、電位の異なる配線が、上部配線層、下部配線層およびＳＤメタル層１０５で積層方向に重なることになるが、当該部分の面積は、従来と比較して非常に限られるため、異物６０によるショートによる歩留まりの低下を、効果的に抑制できる。また、補助配線ＡＬを迂回させないため、画素容量が低下することがない。

（実施の形態３）
本発明の実施の形態３に係る表示装置について、図５Ａおよび図５Ｂを基に説明する。なお、本実施の形態に係る表示装置（表示パネル）は、実施の形態１と同様に、アクティブマトリクス型の有機ＥＬ表示装置（有機ＥＬ表示パネル）であり、複数の画素が行方向および列方向にマトリクス状に配置された画素部（表示領域）を備えている。

なお、本実施の形態の表示装置が、実施の形態２の表示装置と異なる点は、電源配線ＰＬおよび補助配線ＡＬの交差部において、配線の繋ぎ替えを行っている点である。

本実施形態における表示パネル１は、実施の形態１と同様に、自発光型表示素子である有機ＥＬ素子１０と、薄膜トランジスタおよび各種配線等を含む画素回路３０が形成されたアクティブマトリクス基板２０とを備える。なお、有機ＥＬ素子１０の構成は、図１と同じである。また、アクティブマトリクス基板２０の構成は、電源配線ＰＬおよび補助配線ＡＬの配置構成を除き、同じである。

図５Ａは、本実施の形態における表示装置のレイアウト構成を示す図であり、図５Ｂは、図５ＡのＡＡ’線に対応する断面図である。なお、図５Ａでは、説明のため、９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}について例示している。

図５Ｂに示すように、表示装置は、本実施の形態における表示装置は、基板１００と、基板１００側から順に積層された、半導体層１０１（図５Ｂでは不図示）、ゲート絶縁層１０２、ＧＭ層１０３Ａ（ゲート電極、ゲート配線）、パッシベーション層１０４、ＳＤメタル層１０５（ソース電極、ドレイン電極、ソース配線、電源配線）、平坦化層１０６、ＡＭ層１１１Ａ（アノード、補助配線）、ＥＬ層１１２（図５Ｂでは不図示）、透明電極層１１３（カソード）および封止材料層１１４からなる積層構造と、この積層構造に貼り合わされた対向ガラス基板５０とを備える。また、本実施の形態において、表示装置は、トップエミッション型である場合を例に説明するが、ボトムエミッション型であってもよい。

また、発光部であるＥＬ層１１２（不図示）は、バンク１１５によって囲繞されている。バンク１１５は、ＥＬ層１１２を画素Ｐごとに分離して区画するための開口部を有する。バンク１１５は、互いに隣接する画素Ｐの間をソース配線ＳＬと平行な方向に延びる凸部からなる。言い換えれば、図１に示される各画素Ｐの下部電極層１２（アノード）および有機発光層１３は、互いに隣接する凸部の間（すなわち、バンク１１５の開口部）に形成されている。

図５Ａおよび図５Ｂでは、表示装置の構成要素として、実施の形態２と同様に、９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}と、ソース配線ＳＬ_ｊ〜ＳＬ_{（ｊ＋２）}と、行方向に延伸する電源配線ＰＬ_ｉ〜ＰＬ_{（ｉ＋３）}と、列方向に延伸する電源配線ＰＬ_ｊと、行方向に延伸する補助配線ＡＬ_ｉ、ＡＬ_{（ｉ＋１）}と、列方向に延伸する補助配線ＡＬ_ｊとが例示されている。

なお、９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}、および、ソース配線ＳＬ_ｊ〜ＳＬ_{（ｊ＋２）}の構成は、実施の形態２と同じである。

電源配線ＰＬ_ｉ、ＰＬ_{（ｉ＋１）}は、図５Ａおよび図５Ｂに示すように、本実施の形態では、画素Ｐ_ｉｊと画素Ｐ_{（ｉ＋１）ｊ}とに沿って配置されている。

電源配線ＰＬ_{（ｉ＋１）}は、実施の形態２と同様に、ＡＭ層に形成されている。電源配線ＰＬ_ｉは、本実施の形態では、一点鎖線で囲んだ部分（以下、第一の交差部と称する）を除き、ＧＭ層に形成され、第一の交差部では、ＡＭ層に形成されている。より具体的には、電源配線ＰＬ_ｉは、第一の交差部の図面左右両側において、コンタクトで電源配線ＰＬ_{（ｉ＋１）}と接続し、第一の交差部では、ＡＭ層に形成された電源配線ＰＬ_{（ｉ＋１）}と統合されている。なお、列方向に形成された補助配線ＡＬと行方向に形成された電源配線ＰＬとが重なる他の第一の交差部についても、同じ構成となっている。また、電源配線ＰＬ_ｉおよび電源配線ＰＬ_{（ｉ＋１）}は、図５Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

また、列方向に延伸する補助配線ＡＬ_ｊは、第一の交差部を除く部分では、ＳＤメタル層１０５に形成され、第一の交差部では、ＧＭ層１０３Ａに形成されており、第一の交差部の図面上下両側において、コンタクトにより、ＳＤメタル層１０５から、ＧＭ層１０３Ａに繋ぎ替えられている。

補助配線ＡＬ_ｉ、ＡＬ_{（ｉ＋１）}は、図５Ａおよび図５Ｂに示すように、本実施の形態では、画素Ｐ_{（ｉ＋１）ｊ}と画素Ｐ_{（ｉ＋２）ｊ}とに沿って配置されている。

補助配線ＡＬ_ｉは、実施の形態２と同様に、ＡＭ層１１１Ａに形成されている。補助配線ＡＬ_{（ｉ＋１）}は、本実施の形態では、二点鎖線で囲んだ部分（以下、第二の交差部と称する）を除き、ＧＭ層１０３Ａ形成され、第二の交差部では、ＡＭ層１１１Ａに形成されている。より具体的には、補助配線ＡＬ_{（ｉ＋１）}は、第二の交差部の図面左右両側において、コンタクトで補助配線ＡＬ_ｉと接続し、第二の交差部では、ＡＭ層１１１Ａに形成された補助配線ＡＬ_ｉと統合されている。なお、列方向に形成された電源配線ＰＬと行方向に形成された補助配線ＡＬとが重なる他の第二の交差部についても、同じ構成となっている。また、補助配線ＡＬ_{（ｉ＋１）}および補助配線ＡＬ_ｉは、図５Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

また、列方向に延伸する電源配線ＰＬ_ｊは、第二の交差部を除く部分では、ＳＤメタル層１０５に形成され、第二の交差部では、ＧＭ層に形成され、第二の交差部の図面上下両側において、コンタクトにより、ＳＤメタル層１０５から、ＧＭ層に繋ぎ替えられている。

本実施の形態では、第一の交差部および第二の交差部において、電源配線ＰＬおよび補助配線ＡＬの一方をＧＭ層に、他方をＡＭ層に配置するように構成したので、電源配線ＰＬおよび補助配線ＡＬの一方を他方で挟む構成の場合に比べ、異物６１および異物６２によるショートの可能性を低減することが可能になる。また、補助配線を迂回させないため、画素容量が低下することがない。

（実施の形態４）
本発明の実施の形態４に係る表示装置について、図６Ａおよび図６Ｂを基に説明する。なお、本実施の形態に係る表示装置（表示パネル）は、実施の形態１と同様に、アクティブマトリクス型の有機ＥＬ表示装置（有機ＥＬ表示パネル）であり、複数の画素Ｐが行方向および列方向にマトリクス状に配置された画素部（表示領域）を備えている。

なお、本実施の形態の表示装置が、実施の形態３の表示装置と異なる点は、電源配線ＰＬおよび補助配線ＡＬの交差部において、配線の繋ぎ替えの方法が異なる点である。

本実施形態における表示パネル１は、実施の形態１と同様に、自発光型表示素子である有機ＥＬ素子１０と、薄膜トランジスタおよび各種配線等を含む画素回路３０が形成されたアクティブマトリクス基板２０とを備える。なお、有機ＥＬ素子１０の構成は、図１と同じである。また、アクティブマトリクス基板２０の構成は、電源配線ＰＬおよび補助配線ＡＬの配置構成を除き、同じである。

図６Ａは、本実施の形態における表示装置のレイアウト構成を示す図であり、図６Ｂは、図６ＡのＡＡ’線に対応する断面図である。なお、図６Ａでは、説明のため、９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}について例示している。

図６Ｂに示すように、表示装置は、本実施の形態における表示装置は、基板１００と、基板１００側から順に積層された、半導体層１０１（図６Ｂでは不図示）、ゲート絶縁層１０２、ＧＭ層１０３Ａ（ゲート電極、ゲート配線）、パッシベーション層１０４、ＳＤメタル層１０５（ソース電極、ドレイン電極、ソース配線、電源配線）、平坦化層１０６、ＡＭ層１１１Ａ（アノード、補助配線）、ＥＬ層１１２（図６Ｂでは不図示）、透明電極層１１３（カソード）および封止材料層１１４からなる積層構造と、この積層構造に貼り合わされた対向ガラス基板５０とを備える。また、本実施の形態において、表示装置は、トップエミッション型である場合を例に説明するが、ボトムエミッション型であってもよい。

また、発光部であるＥＬ層１１２（不図示）は、バンク１１５によって囲繞されている。バンク１１５は、ＥＬ層１１２を画素Ｐごとに分離して区画するための開口部を有する。バンク１１５は、互いに隣接する画素Ｐの間をソース配線ＳＬと平行な方向に延びる凸部からなる。言い換えれば、図１に示される各画素Ｐの下部電極層１２（アノード）および有機発光層１３は、互いに隣接する凸部の間（すなわち、バンク１１５の開口部）に形成されている。

図６Ａおよび図６Ｂでは、表示装置の構成要素として、実施の形態２と同様に、９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}と、ソース配線ＳＬ_ｊ〜ＳＬ_{（ｊ＋２）}と、行方向に延伸する電源配線ＰＬ_ｉ〜ＰＬ_{（ｉ＋３）}と、列方向に延伸する電源配線ＰＬ_ｊと、行方向に延伸する補助配線ＡＬ_ｉ、ＡＬ_{（ｉ＋１）}と、列方向に延伸する補助配線ＡＬ_ｊとが例示されている。

なお、９つの画素Ｐ_ｉｊ〜画素Ｐ_{（ｉ＋２）（ｊ＋２）}、ソース配線ＳＬ_ｊ〜ＳＬ_{（ｊ＋２）、}列方向に延伸する電源配線ＰＬ_ｊ、および、列方向に延伸する補助配線ＡＬ_ｊの構成は、実施の形態２と同じである。

電源配線ＰＬ_ｉ、ＰＬ_{（ｉ＋１）}は、図６Ａおよび図６Ｂに示すように、本実施の形態では、画素Ｐ_ｉｊと画素Ｐ_{（ｉ＋１）ｊ}とに沿って配置されている。

電源配線ＰＬ_ｉは、実施の形態２と同様に、ＧＭ層（図３ＢのＧＭ層１０３Ｐと同じ階層）に形成されている。電源配線ＰＬ_{（ｉ＋１）}は、本実施の形態では、第一の交差部を除き、ＡＭ層（図３ＢのＡＭ層１１１Ｐと同じ階層）に形成され、第一の交差部では、ＧＭ層に形成されている。より具体的には、電源配線ＰＬ_{（ｉ＋１）}は、本実施の形態では、第一の交差部の図面左右両側において、コンタクトで電源配線ＰＬ_ｉと接続し、第一の交差部では、ＧＭ層に形成された電源配線ＰＬ_ｉと統合されている。なお、列方向に形成された補助配線ＡＬと行方向に形成された電源配線ＰＬとが重なる他の第一の交差部についても、同じ構成となっている。また、電源配線ＰＬ_ｉおよび電源配線ＰＬ_{（ｉ＋１）}は、図６Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

補助配線ＡＬ_ｉ、ＡＬ_{（ｉ＋１）}は、図６Ａおよび図６Ｂに示すように、本実施の形態では、画素Ｐ_{（ｉ＋１）ｊ}と画素Ｐ_{（ｉ＋２）ｊ}とに沿って配置されている。

補助配線ＡＬ_{（ｉ＋１）}は、実施の形態２と同様に、ＧＭ層１０３Ａに形成されている。補助配線ＡＬ_ｉは、本実施の形態では、第二の交差部を除き、ＡＭ層１１１Ａに形成され、第二の交差部では、ＧＭ層１０３Ａに形成されている。より具体的には、補助配線ＡＬ_ｉは、本実施の形態では、第二の交差部の図面左右両側において、コンタクトで補助配線ＡＬ_{（ｉ＋１）}と接続し、第二の交差部では、ＧＭ層１０３Ａに形成された補助配線ＡＬ_{（ｉ＋１）}と統合されている。なお、列方向に形成された電源配線ＰＬと行方向に形成された補助配線ＡＬとが重なる他の第二の交差部についても、同じ構成となっている。また、補助配線ＡＬ_{（ｉ＋１）}および補助配線ＡＬ_ｉは、図６Ａに示すように、電源供給対象の画素行と重なるように配置されていてもよいし、画素行間に配置されていてもよい。

さらに、本実施の形態では、第二の交差部上に、バンク１１５が形成されている。

本実施の形態では、第一の交差部および第二の交差部において、電位の異なる電源配線ＰＬと補助配線ＡＬを、ＳＤメタル層１０５とＧＭ層１０３Ａとに形成したので、平坦化層１０６に異物６０が混入した場合でも、ショートの可能性を低減できる。平坦化層１０６の形成時において混入した異物６０は、図８Ａおよび図８Ｂで説明したように、典型的には、ＡＭ層１１１ＡとＳＤメタル層１０５との間、または、ＡＭ層１１１ＡとＧＭ層１０３との間でショートを発生させるからである。また、第二の交差部上にはバンク１１５が形成されているため、対向ガラス基板５０の貼り付け時における異物６０の押し込みを防止できる。

従って、異物６０の混入経路がある程度推定できる場合には、本実施の形態のつなぎ替えは有用である。

また、実施の形態１〜実施の形態３と同様に、補助配線を迂回させないため、画素容量が低下することがない。

（別実施の形態）
（１）上記実施の形態１〜実施の形態４では、一画素ＰＧは、ＲＧＢの３原色の画素Ｐである場合を例に説明したが、これに限るものではない。例えば、ＲＧＢＷやＲＧＢＹといった４原色、さらに原色を追加しそれぞれに対応して構成されてもよい。また、例えば、ＲＧとＢＧとを組み合わせて１単位胞としてマトリクス配置されたペンタイル配置の画素から構成されてもよい。

（２）上記実施の形態１〜実施の形態４では、第一薄膜トランジスタ３１および第二薄膜トランジスタ３２をｐチャネル型のＴＦＴであるとして説明したが、ｎチャネル型のＴＦＴであってもよい。

（３）上記実施の形態１〜実施の形態４において、表示装置は、例えば、テレビジョンセットや携帯電話機、パーソナルコンピュータ、あるいは他の機器のフラットパネルディスプレイ等として利用することができる。

以上、本発明に係る表示装置について、実施形態および実施例に基づいて説明したが、本発明はこれらの実施形態および実施例に限定されるものではない。

また、本実施形態において、本発明に係る表示装置は、有機ＥＬ表示装置に適用する例を示したが、他のアクティブマトリクス型の表示装置に適用することもできる。

その他、各実施形態および実施例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施形態および実施例における構成要素および機能を任意に組み合わせることで実現される形態も本発明に含まれる。

本発明に係る表示装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置等において広く利用することができる。

１ 表示パネル
１０ 有機ＥＬ素子
１２ 下部電極層
１３ 有機発光層
１４ 上部電極層
２０ アクティブマトリクス基板
３０ 画素回路
３１ 第一薄膜トランジスタ
３２ 第二薄膜トランジスタ
３３ コンデンサ
４０ 接続用配線
５０ 対向ガラス基板
６０、６１、６２ 異物
１００ 基板
１０１ 半導体層
１０２ ゲート絶縁層
１０３、１０３Ａ、１０３Ｐ ＧＭ層
１０４ パッシベーション層
１０５ ＳＤメタル層
１０６ 平坦化層
１１１、１１１Ａ、１１１Ｐ ＡＭ層
１１２ ＥＬ層
１１２Ｂ ＥＬ層
１１２Ｒ ＥＬ層
１１３ 透明電極層
１１４ 封止材料層
１１５ バンク
１０００ アクティブマトリクス型表示装置
１０１０ 有機ＥＬ素子
１０３１ 第一薄膜トランジスタ
１０３２ 第二薄膜トランジスタ
１０３３ コンデンサ
１０５１ 電源配線
１０５２ 走査線
１０５３ 電源線
１０５４ 補助配線
ＰＧ 画素
Ｐ サブ画素
ＧＬ ゲート配線
ＳＬ ソース配線
ＰＬ 電源配線
ＡＬ 補助配線
ＰＢ 青色表示画素
ＰＲ 赤色表示画素

Claims (8)

1. 複数の画素がマトリクス状に配置された表示領域を有する表示装置であって、
   前記表示領域内において、同一列に配置された複数の画素に沿って延伸されたソース配線と、
   第一の配線および第二の配線を含む下部配線層と、
   前記下部配線層の上方に設けられた層間絶縁層と、
   前記層間絶縁層の上方に設けられ、第三の配線および第四の配線を含む上部配線層と、を備え、
   前記第一の配線および前記第三の配線は、それぞれ、前記表示領域内において、同一行に配置された画素で構成される複数の画素ラインのうち、第一のグループに属する画素ラインに沿って前記複数の画素にわたって延伸されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、
   前記第二の配線および前記第四の配線は、それぞれ、前記表示領域内において、前記同一行に配置された画素で構成される前記複数の画素ラインのうち、前記第一のグループに属する画素ラインを除いた第二のグループに属する画素ラインに沿って前記複数の画素にわたって延伸されると共に、前記層間絶縁層を介して積層方向に重なる位置に配置され、
   前記第一の配線および前記第三の配線は、第一の電位に設定され、前記複数の画素に対し前記第一の電位を供給するように構成されると共に、前記第二の配線および前記第四の配線は、前記第一の電位とは異なる第二の電位に設定され、前記複数の画素に対し前記第二の電位を供給するように構成される
   表示装置。
2. 前記第一のグループに属する画素ラインは、前記複数の画素ラインのうちの奇数ラインの画素ラインおよび偶数ラインの画素ラインのうちの一方であり、前記第二のグループに属する画素ラインは、前記奇数ラインの画素ラインおよび前記偶数ラインの画素ラインのうちの他方である
   請求項１に記載の表示装置。
3. 前記第一の配線と前記第三の配線とは、前記層間絶縁層に設けられたコンタクトホールを介して電気的に接続され、
   前記第二の配線と前記第四の配線とは、前記層間絶縁層に設けられたコンタクトホールを介して電気的に接続されている
   請求項１または２に記載の表示装置。
4. 前記複数の画素は、
   ２つの電極で挟持された有機材料を有する有機発光層を含む有機発光素子と、
   前記有機発光素子を構成する層より基板側に位置する層に形成され、前記有機発光素子を電流駆動する駆動トランジスタが形成される駆動回路層とを有し、
   前記駆動トランジスタのソース／ドレイン電極が、前記第一の配線および前記第三の配線に接続され、
   前記有機発光素子の２つの電極のうちの一方が、前記第二の配線および前記第四の配線に接続されている
   請求項１〜３の何れか１項に記載の表示装置。
5. 前記第一の配線および前記第三の配線は、前記第一のグループに属する画素ラインを構成する画素に対し前記第一の電位の電源を供給する電源配線であり、
   前記第二の配線および前記第四の配線は、前記第二のグループに属する画素ラインを構成する画素に対し前記第二の電位の電源を供給する電源配線である
   請求項４に記載の表示装置。
6. 前記下部配線層は、前記駆動トランジスタのゲート電極が形成されるゲート電極層、ま
   たは、前記駆動トランジスタのソース／ドレイン電極が形成されるソース／ドレイン層と同一の層に形成され、
   前記上部配線層は、基板側に位置する前記有機発光素子の電極が形成される層と同一の層に形成されている
   請求項４または５に記載の表示装置。
7. さらに、前記複数の画素を画素毎に区画するバンクを備え、
   前記第三の配線及び前記第四の配線は、一方が前記バンクによって覆われることにより前記有機発光素子の電極と接続されず、他方が前記バンクから露出することにより前記有機発光素子の電極と接続される
   請求項６に記載の表示装置。
8. 前記第一の電位は、画素毎に形成された前記駆動回路を含んで構成される画素回路に印加される高電位側の電位であり、
   前記第二の電位は、前記画素回路に印加される低電位側の電位である
   請求項４〜７の何れか１項に記載の表示装置。

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