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JP5959901B2 - 半導体駆動回路および電力変換装置 - Google Patents

半導体駆動回路および電力変換装置 Download PDF

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Description

本発明は、半導体駆動回路および電力変換装置に関し、例えば、シリコンやシリコンカーバイド材料等を用いたパワー半導体デバイスと、それを駆動する半導体駆動回路とを備えた電力変換装置に適用して有効な技術に関する。
例えば、特許文献１には、絶縁ゲート型半導体素子のミラー時間を短縮し、当該半導体素子を備えたＰＷＭインバータのデッドタイムを短縮するため、当該半導体素子のゲート−エミッタ間にコンデンサおよびスイッチからなる直列回路を挿入した構成が示されている。また、特許文献２や特許文献３には、所謂誤点弧の問題（下アームのスイッチがオフし、上アームのスイッチがオンした際に、下アームのスイッチのゲート電圧が持ち上がる結果、当該スイッチが誤ってオンとなる現象）を解決する方式が示されている。具体的には、下アームのスイッチのゲートに所謂スイッチドキャパシタ回路を接続し、当該スイッチドキャパシタ回路を用いて下アームのスイッチのゲートに動的に負電圧を印加する方式が示されている。また、非特許文献１、非特許文献２および非特許文献３には、ＳｉＣ ＭＯＳＦＥＴを連続して通電させるとしきい値電圧の変動が生じる旨が記載されている。
特開２０００−３３３４４１号公報 特開２００４−１５９４２４号公報 特開２００９−０２１８２３号公報
Mrinal K. Das，"Commercially Available Cree Silicon Carbide Power Devices: Historical Success of JBS Diodes and Future Switch Prospects"，CS MANTECH Conference，May 16th-19th，2011，Palm Springs，California，USA Xiao Shen，他７名，"Atomic-scale origins of bias-temperature instabilities in SiC-SiO2 structures"，APPLIED PHYSICS LETTERS 98，063507，2011 Aivars J. Lelis,他６名，"Time Dependence of Bias-Stress-Induced SiC MOSFET Threshold-Voltage Instability Measurements"，IEEE Transactions on Electron Devices，Vol.55，No.8，pp1835-1840，August 2008
地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワーデバイスは、鉄道車両やハイブリッド・電気自動車のインバータやエアコンのインバータ、パソコン等の民生機器の電源に用いられており、パワーデバイスの性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば二酸化炭素の排出量削減、即ち環境負荷を低減できる。このため、パワーデバイスの性能改善に向けた研究開発が盛んに行われている。
一般的にパワーデバイスは大規模集積回路（ＬＳＩ）と同様シリコン（Ｓｉ）を材料としている。このＳｉパワーデバイスを用いた電力変換装置（インバータなど）では、そのインバータ等で発生するエネルギー損失を低減するために、ダイオードやスイッチ素子の素子構造や不純物濃度のプロファイルを最適化して、低いオン抵抗（Ｒｏｎ）、高い電流密度、高耐圧といった特性を実現するための開発が盛んに行われている。また近年、シリコンよりもバンドギャップが大きいシリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）といった化合物半導体が、パワーデバイス材料として注目されている。当該化合物半導体はバンドギャップが大きいため、破壊耐圧がシリコンの１０倍程度ある。このため化合物デバイスはＳｉデバイスよりも膜厚を薄くでき、導通時の抵抗値（Ｒｏｎ）を大幅に下げられる。その結果、抵抗値（Ｒｏｎ）と導通電流（ｉ）の積であらわされる、所謂導通損失（Ｒｏｎ・ｉ２）を削減でき電力効率改善に大きく寄与できる。このような特長に着目し、化合物材料を用いたダイオードやスイッチ素子の開発が盛んに進められている。
このようなパワーデバイスの応用としては、例えば特許文献１の図６に示されるような、所謂インバータ装置（ＤＣ／ＡＣ変換装置）が一般的である。インバータ装置とは、高電圧側（上アーム）の電源と低電圧側（下アーム）の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオードが直列に二つ接続されるものである。これら上下アームのスイッチ素子を交互にオンオフさせることにより、インバータ装置前段のＤＣレベルをＡＣレベルに変換して後段のＡＣ絶縁トランスやモータといった負荷回路に供給する。この時インバータで発生する損失として挙げられるのは、前述の通りスイッチ素子やダイオードのオン抵抗（Ｒｏｎ）による導通損失やリカバリ損失、またはスイッチング動作、即ちスイッチ素子がオンからオフもしくはオフからオン状態に遷移する期間（ドレイン・ソース間に電位差が生じている期間）において、ドレイン・ソース間電流が流れることによって発生するスイッチ損失が主である。
このようなスイッチ素子への応用が期待されている素子に、ＳｉＣ ＭＯＳＦＥＴ（以下ＳｉＣＭＯＳ）が挙げられる。ＳｉＣＭＯＳは、既存のＳｉ ＭＯＳＦＥＴと素子構造がほぼ同じであり、その駆動方法もＳｉ ＭＯＳＦＥＴの駆動方法と同様である。言い換えれば、既存のＳｉ素子用のゲート駆動回路を流用できるので使い勝手がよい。さらにはＳｉ素子に比べてオン抵抗が低いため、インバータ動作に伴う損失を低減できるという利点もある。しかしながらＳｉＣＭＯＳは、非特許文献１〜３に示されているように、連続通電動作をさせると、しきい値電圧が変動するという課題が報告されている。図１４に、しきい値電圧が変動したときのドレイン電流−ゲート電圧特性の概略を示す。この図で示していることは、正バイアスをゲートに長時間印加すると正側にδＶｔｐだけしきい値がシフト（Positive Bias Temperature Instability）し、負バイアスをゲートに長時間印加すると負側にδＶｔｎだけしきい値がシフト（Negative Bias Temperature Instability）するということである。このようにしきい値がシフトすると、次のような新たな課題が生じ得る。
すなわち、しきい値が負側にシフトするため、インバータ装置において所謂誤点孤による短絡電流損失が発生する場合がある。この誤点孤とは、図１５に示すように、例えば下アームがオフしている状態（例えばＶＧＳＤ＝−５Ｖ）で、上アームがオフからオン状態になる場合（例えばＶＧＳＵ：−５Ｖ→＋１５Ｖ）に生じる。この場合、下アームのドレイン電圧ＶＤＳＤが急激に上昇することによって、下アームのスイッチ素子のゲート・ドレイン間容量に充放電電流が流れ、この結果、下アームのスイッチ素子のゲート・ソース間電圧ＶＧＳＤがオフ状態の電圧レベルから上昇する。そして、当該電圧レベルがスイッチ素子のしきい値を超えてしまうと、本来オフしている状態の下アームのスイッチ素子が誤ってオン状態になる。このように本来オフとなる筈のスイッチが誤ってオンする現象は、誤点孤と呼ばれる。誤点孤は、下アームのスイッチ素子としてＳｉ ＭＯＳＦＥＴを用いた場合でも生じ得るが、特にＳｉＣＭＯＳを用いた場合、オフ期間におけるゲートへの継続的な負電圧の印加に伴いしきい値が負側にシフトするため、より生じ易くなる。更に、このしきい値のシフト量は負電圧の印加時間が長くなるほど大きくなるため、この負電圧の印加時間が長くなるほど誤点孤が生じ易くなる。
この誤点孤が発生すると、下アームのスイッチ素子がオンするため、上アーム側の高電圧側電源と下アーム側の低電圧側電源が短絡し、電源間に大きな短絡電流ＩＤＰが流れる。この短絡電流は、インバータ装置の損失増加を引き起こし、場合によってはスイッチ素子が発熱して破壊してしまう可能性もある。また、しきい値のシフト量が複数のチップ間で均一にシフトしない可能性もあり、この場合、しきい値のシフト量が大きい素子（しきい値が低くなってしまった素子）に還流電流が集中し、素子が発熱して破壊してしまう恐れもある。このようにＳｉＣＭＯＳは低オン抵抗かつＳｉ素子の周辺回路を流用できるという利点だけではなく、しきい値が変動することで、誤点孤発生による損失増加や電流集中による素子の破壊といった問題があることが本発明者等によって見出された。
このような問題を解決する手段としては、特許文献２や特許文献３に開示されるような、所謂スイッチドキャパシタ方式がある。しかしながら、特許文献２および特許文献３の方式では、スイッチ素子がオフ期間の間、ゲートに負電圧が継続的に印加されるため、前述したようにスイッチ素子としてＳｉＣＭＯＳを用いる場合には、しきい値のシフト量がよりオンし易い方向に増大してしまう。その結果、例えば、図１５に示したように、下アームがオフの期間で上アームがオンした瞬間に下アームで誤点孤が生じたり、場合によっては、上アームがオンした後であっても微小なノイズ等によって下アームで誤点孤が生じる恐れがある。また、特許文献２および特許文献３のようなスイッチドキャパシタ方式では、スイッチ素子のゲートの負電圧を当該ゲートノードとキャパシタの一端との間のフローティングノードによって保持するため、ノイズやリーク電流等に起因して安定した負電圧を所望の期間維持することが困難となる場合がある。例えば、特許文献２や特許文献２では、当該フローティングノードにダイオードが接続されているが、当該ダイオードを介してリーク電流が生じる恐れがある。
さらに、当該スイッチドキャパシタ方式では、その容量値等をスイッチ素子のゲート容量等を考慮して最適に設計することで所望の負電圧レベルを生成する必要があるが、この際に当該容量値の最適化が困難となる恐れがある。すなわち、スイッチ素子としてＳｉＣＭＯＳを用いる場合には、前述したようなしきい値のシフト量やそのシフト量のチップ間ばらつき等を考慮する必要があるため、容量値の最適化が容易とは言えない。また、例えば、スイッチ素子自体を別のものに変更したような場合には、それに併せてスイッチドキャパシタの定数設計等を再度行う必要があり、開発期間の増加を招く可能性もある。
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、パワー半導体デバイスならびにそれを駆動する半導体駆動回路を備えた電力変換装置において、誤点孤を防止し、信頼性の向上を実現することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
本実施の形態による電力変換装置は、第１電源電圧と出力ノードの間に挿入される第１トランジスタスイッチと、第１電源電圧よりも高い第２電源電圧と出力ノードの間に挿入される第２トランジスタスイッチと、第１トランジスタスイッチのオン・オフを制御する第１駆動回路とを備える。第１駆動回路は、第１トランジスタスイッチをオフに制御する際にはそのゲート・ソース間に第１電圧を印加する。ただし、第１駆動回路は、第１電圧を印加した状態で第２トランジスタスイッチが第１タイミングでオフからオンに遷移する際には、第１トランジスタスイッチのゲート・ソース間に、第１電圧よりも低い第２電圧を第１タイミングを跨ぐ第１期間の間で一時的に印加する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、パワー半導体デバイスならびにそれを駆動する半導体駆動回路を備えた電力変換装置において、誤点孤を防止でき、信頼性の向上が実現可能になる。
本発明の実施の形態１による電力変換装置において、その主要部の構成例を示す概略図である。 図１の動作例を示す波形図である。 図１における負電位生成回路の構成例を示す概略図である。 図１におけるゲートドライバ制御回路の構成例を示す概略図である。 図１におけるゲート駆動回路の構成例を示す回路図である。 図４および図５の動作例を示す説明図である。 本発明の実施の形態２による電力変換装置において、その主要部の構成例を示す概略図である。 図７における負電位生成回路の構成例を示す概略図である。 本発明の実施の形態３による電力変換装置において、その構成の一例を示す概略図である。 本発明の実施の形態４による電力変換装置において、その構成の一例を示す概略図である。 （ａ）は、本発明の実施の形態５による電力変換装置において、そのスイッチ素子の概略構成例を示す平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’間の概略構成例を示す断面図である。 （ａ）は、図１１（ｂ）におけるアクティブ素子領域内の各要素トランジスタの構成例を示す断面図であり、（ｂ）は、（ａ）とは別の構成例を示す断面図である。 （ａ）は、図１１（ａ）のスイッチ素子の実装形態の一例を示す図であり、（ｂ）は、（ａ）のａ−ａ’間の構成例を示す断面図である。 ＳｉＣ ＭＯＳＦＥＴの特性例を示す説明図である。 誤点孤が生じる状況の一例を示す説明図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《電力変換装置（主要部）の構成例および動作例》
図１は、本発明の実施の形態１による電力変換装置において、その主要部の構成例を示す概略図である。図１に示す電力変換装置は、ここでは、ハーフブリッジ回路となっている。当該ハーフブリッジ回路は、例えば、ＤＣ−ＤＣ変換回路等の電源装置の一部として使用されたり、フルブリッジ回路や三相インバータ回路等に拡張して、ＤＣ−ＡＣ変換回路等の電源装置の一部として使用されたり、モータ制御装置の一部として使用されるなど、様々な用途で適宜使用される。図１のハーフブリッジ回路は、ゲートドライバ制御回路ＧＤＣＴＬと、上アーム側スイッチ素子ＳＷ１および下アーム側スイッチ素子ＳＷ２と、ＳＷ１，ＳＷ２にそれぞれ対応する還流ダイオードＤＩ１，ＤＩ２、ゲート駆動回路ＧＤ１，ＧＤ２、および負電位生成回路ＶＥＥＧ１，ＶＥＥＧ２を備える。
スイッチ素子ＳＷ１，ＳＷ２は、例えばｎチャネル型のＳｉＣ ＭＯＳＦＥＴ（ＳｉＣＭＯＳ）によって構成される。ＳＷ１は、ドレインに電源電圧ＶＣＣ（例えば３００Ｖ等）が供給され、ソースがＳＷ２のドレインに接続される。ＳＷ２のソースには、接地電源電圧ＶＳＳ（例えば０Ｖ等）が供給される。還流ダイオードＤＩ１，ＤＩ２は、それぞれ、ＳＷ１，ＳＷ２のソース・ドレイン間にソース側をアノード、ドレイン側をカソードとして挿入される。ゲートドライバ制御回路ＧＤＣＴＬは、上アーム用制御信号ＨＩＮおよび下アーム用制御信号ＬＩＮを受けて上アームドライバ用制御信号ＨＯ１および下アームドライバ用制御信号ＬＯ１を出力する。ＨＩＮ，ＬＩＮは、例えば、マイコン等によって生成される。ＧＤＣＴＬは、例えば、ＨＩＮ，ＬＩＮに対する電圧レベル変換機能、タイミング調整機能、ならびにノイズの除去機能や、各種保護機能などを担う。
負電位生成回路ＶＥＥＧ１，ＶＥＥＧ２は、例えば、レギュレータ回路等である。ＶＥＥＧ１は、スイッチ素子ＳＷ１のソース電位ＶＳを基準として、それよりも低い電位となる負電位ＶＥＥを生成し、ＶＥＥＧ２は、スイッチ素子ＳＷ２のソース電位ＣＯＭ（ＶＳＳＳ）を基準として、それよりも低い電位となる負電位ＶＥＥを生成する。ゲート駆動回路ＧＤ１は、上アームドライバ用制御信号ＨＯ１を入力してＳＷ１のゲートを駆動し、ゲート駆動回路ＧＤ２は、下アームドライバ用制御信号ＬＯ１を入力してＳＷ２のゲートを駆動する。この際に、ＧＤ１は、ロウ側の電位レベルをＶＥＥ又はＶＳを用いて生成し、ＧＤ２は、ロウ側の電位レベルをＶＥＥ又はＣＯＭを用いて生成する。
なお、特に限定はされないが、例えば、ゲートドライバ制御回路ＧＤＣＴＬおよびゲート駆動回路ＧＤ１，ＧＤ２は、半導体駆動回路として一つの半導体チップで形成され、負電位生成回路ＶＥＥＧ１，ＶＥＥＧ２は、当該半導体チップと同一の半導体チップで形成されるか、あるいは別の半導体チップで形成される。また、例えば、スイッチ素子ＳＷ１，ＳＷ２は、更に別の半導体チップで形成される。また、図１では、一例として、ＳＷ２のソース・ドレイン間に負荷回路（負荷インダクタ）ＬＤが接続されているが、負荷回路の形態および接続箇所は用途に応じて適宜変更される。
図２は、図１の動作例を示す波形図である。図２の例では、下アーム側スイッチ素子ＳＷ２がオフの状態で、上アーム側スイッチ素子ＳＷ１をオフ状態からオン状態に遷移させたときの波形が示されている。図２において、ＶＧＳＵはＳＷ１のゲート・ソース間電圧であり、ＶＤＳＵはＳＷ１のドレイン・ソース間電圧であり、ＶＤＳＤはＳＷ２のドレイン・ソース間電圧であり、ＶＧＳＤはＳＷ２のゲート・ソース間電圧である。本実施の形態１による駆動方式では、ＳＷ１がオンする直前に、ＳＷ２のＶＧＳＤを接地電源電圧ＶＳＳのレベル（０Ｖレベル）から負電位ＶＥＥのレベルに遷移させ、ＳＷ１のスイッチング動作が完了した後は、ＶＧＳＤをＶＥＥレベルからＶＳＳレベルに戻す点が特徴となっている。そして、ＳＷ２のオフ期間において、このＳＷ１のスイッチング期間を除く期間では、ＶＧＳＤはＶＳＳレベルに設定される。
より詳細に説明すると、まず、上アーム側スイッチ素子ＳＷ１のゲート・ソース間電圧ＶＧＳＵを０Ｖから例えば＋１５Ｖに遷移させると、ドレイン・ソース間電圧ＶＤＳＵはＳＷ１のオン電圧（〜１Ｖ）程度まで減少する。したがって、下アーム側スイッチ素子ＳＷ２のドレイン・ソース間電圧ＶＤＳＤは０Ｖから２９９Ｖ程度まで上昇することになる。この時、ＳＷ２のゲート・ドレイン間寄生容量Ｃｇｄに充放電電流が流れ、その電流はＳＷ２のゲートに流れ込む。この結果、ＳＷ２のゲート・ソース間電圧ＶＧＳＤは過渡的に上昇する。ここで、前述した特許文献２および特許文献３の駆動方式を用いた場合、ＳＷ２のオフ期間の間、ゲート・ソース間に負電位が動的かつ継続的に印加される。この場合、当該負電位が不安定であることに加えて、ＳＷ２のしきい値電圧が時系列的に、よりオンし易い方向にシフトするため、ＳＷ１がオンした瞬間あるいはその後においてもＳＷ２で誤点孤が生じ易くなり、その結果、上アームから下アームに向けた貫通電流が生じる恐れがある。
一方、本実施の形態１の駆動方式では、負電位生成回路ＶＥＥＧにて生成した静的かつ安定した（駆動能力が大きい）負電位ＶＥＥを用いている。このため、仮にスイッチ素子ＳＷ１，ＳＷ２の駆動電流が大きく（例えば１００ｍＡから数Ａ程度）、ＳＷ１がオンした瞬間にＳＷ２のゲートにある程度大きな電流が結合するような場合であっても、そのゲート電位の上昇を十分に抑制することができる。また、ＳＷ１のスイッチング動作が完了した後には、ＳＷ２のゲート・ソース間電圧ＶＧＳＤをＶＥＥレベルから接地電源電圧ＶＳＳのレベルに遷移させるため、ＳＷ２にＶＥＥレベルが印加される時間が短くでき、前述したしきい値電圧のシフト量を最小限に抑えることができる。これらの結果、ＳＷ２において誤点孤が生じ難くなり、上アームから下アームに向けた貫通電流を防止できる。これにより、ＳｉＣＭＯＳの低オン抵抗という特長を活かした低損失な電力変換装置が実現できると共に、その信頼性を向上させることが可能になる。
なお、ここでは、スイッチ素子ＳＷ２のゲート・ソース間電圧ＶＧＳＤを、接地電源電圧ＶＳＳのレベルと負電位ＶＥＥのレベルで遷移させたが、場合によっては、例えばＶＳＳのレベルよりも低い第１負電位レベルと、それよりも更に低い第２負電位レベルで遷移させるように構成することも可能である。ただし、この第１負電位レベルは、低すぎると前述したしきい値電圧のシフト量が問題となるため、比較的浅めに設定されることが望ましい。また、この場合、第１負電位レベルと第２負電位レベルを生成する回路が必要となるため、回路面積等の観点からは、図２のようにＶＳＳのレベルを用いることが望ましい。
《負電位生成回路の詳細》
図３は、図１における負電位生成回路の構成例を示す概略図である。図３に示す負電位生成回路ＶＥＥＧ（ここでは図１のＶＥＥＧ２）は、所謂三端子レギュレータ回路ＶＥＣＫＴおよび降圧コンバータ回路ＤＣＤＣ等を用いて実現される。ＤＣＤＣは、外部の電源電圧ＶＣＣを用いて、スイッチ素子ＳＷ２のソース電位ＣＯＭよりも低い電位を持つ負電位ＶＫＫを生成する。ＶＥＣＫＴは、当該ＶＫＫの値を抵抗Ｒ１および可変抵抗ＲＶ１の比によって調整し、所定の電位レベルを持つ負電位ＶＥＥを生成する。
例えば、三端子レギュレータ回路ＶＥＣＫＴとして汎用品等を用いた場合には、可変抵抗ＲＶ１の抵抗値を、例えば、所謂ポテンショメータの回転操作あるいはスライド操作等によって設定することができる。この場合、仮にゲート駆動回路ＧＤ１，ＧＤ２等とスイッチ素子ＳＷ１，ＳＷ２との組み合わせを変更するような場合であっても、基板パターンの設計変更や、従来のコンデンサといった受動部品の設計変更が不要となる。言い換えれば、ＳＷ１，ＳＷ２を駆動するための最適なゲート印加バイアスの設計が迅速に実施できるというメリットがある。なお、これに限らず、可変抵抗ＲＶ１の抵抗値は、所謂レーザトリミング等によって定めることも可能である。この場合でも、従来のコンデンサ等を変更することに比べると設計の迅速化が図れる。
《半導体駆動回路（ゲートドライバ制御回路およびゲート駆動回路）の詳細》
図４は、図１におけるゲートドライバ制御回路の構成例を示す概略図であり、図５は、図１におけるゲート駆動回路の構成例を示す回路図である。図４のゲートドライバ制御回路ＧＤＣＴＬは、上アーム用として、抵抗Ｒ１１、シュミットトリガ回路ＳＨＴＲＧｈ、レベルシフト回路ＬＶＳｈ１，ＬＶＳｈ２、ワンショットパルス生成回路ＰＧＥＮおよび遅延回路ＤＬＹｈ１、電圧検出保護回路ＵＶＤＥＴｈ、パルスフィルタＰＦＬＴおよび遅延回路ＤＬＹｈ２、およびＲＳラッチ回路ＲＳＬＴを備える。また、下アーム用として、抵抗Ｒ１２、シュミットトリガ回路ＳＨＴＲＧｌ、レベルシフト回路ＬＶＳｌ１、電圧検出保護回路ＵＶＤＥＴｌ、遅延回路ＤＬＹｌ１，ＤＬＹｌ２を備える。
図４において、上アーム用制御信号ＨＩＮ（又は下アーム用制御信号ＬＩＮ）がアサートされると、シュミットトリガ回路ＳＨＴＲＧｈ（又はＳＨＴＲＧｌ）を介してレベルシフト回路ＬＶＳｈ１（又はＬＶＳｌ１）による電圧レベル変換が行われる。ＳＨＴＲＧｈ（又はＳＨＴＲＧｌ）および抵抗Ｒ１１（又はＲ１２）は、ＨＩＮ（又はＬＩＮ）が揺らいだ場合においても、安定した出力レベルをＬＶＳｈ１（又はＬＶＳｌ１）に転送するための回路である。ＬＶＳｈ１（又はＬＶＳｌ１）は、ＨＩＮ（又はＬＩＮ）のハイ出力レベルを電源電圧ＶＤＤ（例えば１５Ｖ等）のレベルに変換する。
ワンショットパルス生成回路ＰＧＥＮは、レベルシフト回路ＬＶＳｈ１の出力（上アーム用制御信号ＨＩＮ）の立ち上がりと立ち下がりでそれぞれワンショットパルス信号を生成する。レベルシフト回路ＬＶＳｈ２は、ＮＭＯＳトランジスタ対（ＭＮｓ，ＭＮｒ）と抵抗対（Ｒ１３，Ｒ１４）で構成される。ＭＮｓはＰＧＥＮからのワンショットパルス信号（立ち上がり用）のハイ出力レベルを高電位ＶＢのレベルに変換し、ＭＮｒはＰＧＥＮからのワンショットパルス信号（立ち下がり用）のハイ出力レベルをＶＢのレベルに変換する。ＶＢは、図１のスイッチＳＷ１のソース電圧（ＶＳ）を基準に例えば１５Ｖ等を加えた電圧（ＶＳ＋１５Ｖ）に設定され、ゲート駆動回路ＧＤ１の高電位側電源電圧となる。
レベルシフト回路ＬＶＳｈ２の出力信号は、パルスフィルタＰＦＬＴおよび遅延回路ＤＬＹｈ２を介して、ＲＳラッチ回路ＲＳＬＴに入力される。例えば、ＬＶＳｈ２からのワンショットパルス信号（立ち上がり用）はＲＳＬＴのセット入力となり、ＬＶＳｈ２からのワンショットパルス信号（立ち下がり用）はＲＳＬＴのリセット入力となる。この際に、ＰＦＬＴは、規定の制御信号以外の不定な信号を除去する。ゲート駆動回路ＧＤ１は、このＲＳＬＴの出力信号（ＶＢ／ＶＳレベル）を入力として動作し、上アームドライバ用制御信号ＨＯ１を出力する。電圧検出保護回路ＵＶＤＥＴｈは、高電位ＶＢを監視し、それが低下した際にＲＳＬＴにリセット入力を行い、ＧＤ１を介してスイッチ素子ＳＷ１の保護を図る。
また、遅延回路ＤＬＹｌ１は、下アーム側のレベルシフト回路ＬＶＳｌ１の出力信号を遅延させて制御信号ＩＮ１を出力する。遅延回路ＤＬＹｌ２は、ＬＶＳｌ１の出力信号に加えて上アーム側のレベルシフト回路ＬＶＳｈ１の出力信号を受け、所定の遅延を加えたのち制御信号ＩＮ２およびイネーブル信号ＥＮＴを出力する。ゲート駆動回路ＧＤ２は、このＩＮ１，ＩＮ２，ＥＮＴを入力として動作し、下アームドライバ用制御信号ＬＯ１を出力する。ＩＮ１は、下アーム用制御信号ＬＩＮに応じてスイッチ素子ＳＷ２のオン・オフを制御するための信号であり、ＩＮ２，ＥＮＴは、図２に示したようなＳＷ２のゲート・ソース間電圧ＶＧＳＤの一時的な遷移を制御するための信号である。電圧検出保護回路ＵＶＤＥＴｌは、電源電圧ＶＤＤを監視し、それが所定のレベルよりも低下した際に、ＧＤ２を介してスイッチ素子ＳＷ２の保護を図る。さらに、ワンショットパルス生成回路ＰＧＥＮに対しても通知を行い、ゲート駆動回路ＧＤ１を介してスイッチ素子ＳＷ１の保護も図る。ＶＤＤは、ゲートドライバ制御回路ＧＤＣＴＬ全体の電源電圧であると共に、ＧＤ２の高電位側電源電圧となる。
上アーム側の各遅延回路ＤＬＹｈ１，ＤＬＹｈ２および下アーム側の各遅延回路ＤＬＹｌ１，ＤＬＹｌ２は、特に限定されないが、例えば、複数段のＣＭＯＳインバータ回路等によって構成される。ここで、図２から判るように、例えば、上アーム用制御信号ＨＩＮがアサートされた場合には、上アームドライバ用制御信号ＨＯ１（ＶＧＳＵ）がオンレベルに遷移するよりも前に下アームドライバ用制御信号ＬＯ１（ＶＧＳＤ）を負電位ＶＥＥのレベルに遷移させる必要がある。そこで、ＤＬＹｈ１，ＤＬＹｈ２およびＤＬＹｌ２では、このような関係となるようにタイミング調整が行われる。また、ＤＬＹｌ１では、例えば、スイッチ素子ＳＷ１，ＳＷ２の通常時のオン・オフ動作を考慮して、上アーム側の遅延経路とバランスが取れるようにタイミング調整が行われる。
なお、それぞれの回路ブロックの具体的な回路構成は、一般的な論理回路を用いて実現できるので、ここでは説明を省略する。また、ゲートドライバ制御回路ＧＤＣＴＬは、必ずしもこのような構成に限定されるものではなく、図４の遅延回路ＤＬＹｌ２等にように図２に示したようなタイミングを実現する仕組みを備えていれば、用途等に応じて適宜変更することが可能である。言い換えれば、既存のゲートドライバ制御回路に対して、遅延回路ＤＬＹｌ２等を加えればよいため、最小限の追加回路で実現でき、追加コストを低く抑えることが可能である。
一方、図５に示すゲート駆動回路ＧＤ（ここでは図１のＧＤ２）は、ドライバ回路ＤＶ１，ＤＶ２と、タイミング生成回路（ワンショットパルス生成回路）ＴＧＥＮを備える。ＤＶ１は、図４の制御信号ＩＮ１（下アーム用制御信号ＬＩＮ）に応じた下アームドライバ用制御信号ＬＯ１の通常の制御時に使用され、ＤＶ２は、図２の示したような上アームドライバ用制御信号ＨＯ１（ＶＧＳＵ）のオンレベルへの遷移に伴いＬＯ１を一時的に負電位ＶＥＥに制御する際に使用される。ＴＧＥＮは、図２に示した負電位ＶＥＥの印加時間を制御する。
ドライバ回路ＤＶ１は、電源電圧ＶＤＤと接地電源電圧ＶＳＳの間に２個のＰＭＯＳトランジスタＭＰ３，ＭＰ４と２個のＮＭＯＳトランジスタＭＮ３，ＭＮ４が直列に接続された所謂クロックドインバータ回路で構成される。ＤＶ１は、イネーブル信号ＥＮＴが‘Ｌ’レベルの際に活性化され、制御信号ＩＮ１を入力として下アームドライバ用制御信号ＬＯ１を出力する。一方、ＥＮＴが‘Ｈ’レベルの際には、ＬＯ１の出力ノードをハイインピーダンス状態（ＨｉＺ）に制御する。タイミング生成回路ＴＧＥＮは、インバータ回路ＩＶ１と、それぞれ複数段のインバータ回路からなるインバータ回路ブロックＩＶＢＫ１，ＩＶＢＫ２と、ナンド演算回路ＮＤ１と、ノア演算回路ＮＲ１を備える。ＴＧＥＮは、制御信号ＩＮ２を入力として、所定のパルス幅Ｔｄを持つワンショット‘Ｈ’パルス信号をＮＲ１の出力ノード（ノードＮ１）に生成する。この際のパルス幅Ｔｄは、ＩＶＢＫ１とＩＶＢＫ２の遅延時間差によって定められ、ＩＮ２の遷移からワンショット‘Ｈ’パルス信号を生成するまでの遅延時間は、主にＩＶＢＫ１の遅延時間によって定められる。
ドライバ回路ＤＶ２は、インバータ回路ＩＶ２と、２個のレベルシフト回路ＬＶＳ０，ＬＶＳ１と、バッファ回路ＢＵＦを備える。ＬＶＳ０，ＬＶＳ１のそれぞれは、クロスカップル接続された２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ドレインがＭＮ１，ＭＮ２のドレインにそれぞれ接続された２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２を備える。ＭＮ１，ＭＮ２のソースには負電位ＶＥＥが供給され、ＭＰ１のソースはＭＰ２のゲートに接続され、ＭＰ１のゲートには接地電源電圧ＶＳＳが印加される。ＬＶＳ０のＭＰ１のソース（ＭＰ２のゲート）にはノードＮ１の信号が入力され、ＬＶＳ１のＭＰ１のソース（ＭＰ２のゲート）には、インバータ回路ＩＶ２を介したＮ１の反転信号が入力される。これにより、ＬＶＳ０は、Ｎ１の信号レベル（ＶＤＤ／ＶＳＳレベル）をＶＤＤ／ＶＥＥレベルに変換して出力し、ＬＶＳ１は、これと同一電圧レベルの反転信号を出力する。
バッファ回路ＢＵＦは、下アームドライバ用制御信号ＬＯ１の出力ノードと接地電源電圧ＶＳＳの間に直列に接続された２個のスイッチＴＳ１ａ，ＴＳ１ｂと、ＬＯ１の出力ノードと負電位ＶＥＥの間に直列に接続された２個のスイッチＴＳ２ａ，ＴＳ２ｂを備える。各スイッチは、ここではＮＭＯＳトランジスタとなっている。ＴＳ１ｂ，ＴＳ２ｂは、ドライバ回路ＤＶ１の場合と反対にイネーブル信号ＥＮＴが‘Ｈ’レベルの際にオンとなる。ＴＳ１ａはレベルシフト回路ＬＶＳ０の出力信号によってオン・オフが制御され、ＴＳ２ａはレベルシフト回路ＬＶＳ１の出力信号によってオン・オフが制御される。これにより、ＥＮＴが‘Ｈ’レベルの場合で、ノードＮ１が‘Ｈ’レベルの間はＬＯ１としてＶＥＥレベルが出力され、Ｎ１が‘Ｌ’レベルの間は、ＬＯ１としてＶＳＳレベルが出力される。一方、ＥＮＴが‘Ｌ’レベルの場合（かつＮ１が‘Ｌ’レベルの場合）にはＬＯ１の出力ノードはＨｉＺとなる。
図６は、図４および図５の動作例を示す説明図である。まず、下アーム用制御信号ＬＩＮが‘Ｈ’レベルにアサートされている間は、これに応じて制御信号ＩＮ１が‘Ｌ’レベルにアサートされる。このとき、イネーブル信号ＥＮＴは‘Ｌ’レベル（望ましくは負電位ＶＥＥ）であるため、ドライバ回路ＤＶ２の出力はＨｉＺとなり、ドライバ回路ＤＶ１がＰＭＯＳトランジスタ（プルアップスイッチ）ＭＰ３，ＭＰ４を介して下アームドライバ用制御信号ＬＯ１として電源電圧ＶＤＤのレベルを出力する。これに応じて下アーム側スイッチ素子ＳＷ２はオン状態となる。その後、ＬＩＮが‘Ｌ’レベルにネゲートされると、これに応じてＩＮ１が‘Ｈ’レベルにネゲートされ、ＤＶ１がＮＭＯＳトランジスタ（プルダウンスイッチ）ＭＮ３，ＭＮ４を介してＬＯ１として接地電源電圧ＶＳＳのレベルを出力し、ＳＷ２はオフ状態となる。
一方、この状態で、上アーム用制御信号ＨＩＮを‘Ｈ’レベルにアサートし、上アーム側スイッチ素子ＳＷ１をオン状態に遷移させる場合、当該ＨＩＮのアサートに応じて、制御信号ＩＮ２およびイネーブル信号ＥＮＴが‘Ｈ’レベルに遷移する。これに応じて、ドライバ回路ＤＶ１の出力はＨｉＺとなる。ＩＮ２が‘Ｈ’レベルに遷移すると、タイミング生成回路ＴＧＥＮを介してノードＮ１に‘Ｈ’レベルのワンショットパルスが生成される。このワンショットパルスの‘Ｈ’レベル期間（Ｔｄ）では、バッファ回路ＢＵＦのスイッチ（プルダウンスイッチ）ＴＳ２ａ，ＴＳ２ｂを介して下アームドライバ用制御信号ＬＯ１として負電位ＶＥＥが印加される。ここで、図４のゲートドライバ制御回路ＧＤＣＴＬで述べた各遅延回路の調整によって、当該ワンショットパルスの‘Ｈ’レベル期間（Ｔｄ）において上アームドライバ用制御信号ＨＯ１が高電位ＶＢのレベルにアサートされる。また、当該ワンショットパルスにおける‘Ｈ’レベル期間（Ｔｄ）の前後となる‘Ｌ’レベル期間では、ＢＵＦのスイッチ（プルダウンスイッチ）ＴＳ１ａ，ＴＳ１ｂを介してＬＯ１として接地電源電圧ＶＳＳが印加される。なお、特に限定はされないが、Ｔｄは、数百ｎｓ以下に設定される。
その後、上アーム用制御信号ＨＩＮが‘Ｌ’レベルにネゲートされると、これに応じて制御信号ＩＮ２およびイネーブル信号ＥＮＴが‘Ｌ’レベルに戻される。これにより、ドライバ回路ＤＶ２の出力はＨｉＺとなり、代わってドライバ回路ＤＶ１がＮＭＯＳトランジスタ（プルダウンスイッチ）ＭＮ３，ＭＮ４を介して下アームドライバ用制御信号ＬＯ１の接地電源電圧ＶＳＳレベルを維持する。また、ＨＩＮのネゲートに応じて、上アームドライバ用制御信号ＨＯ１は、ソース電位ＶＳのレベルにネゲートされる。
このように、本実施の形態１のゲートドライバ制御回路およびゲート駆動回路を適用することで、スイッチ素子に負電位矩形波を一時的に印加できるため、図２等で述べたように、ＳｉＣＭＯＳのしきい値電圧のシフト量を最小限に抑えることができ、誤点弧の防止が実現可能となる。なお、図５のゲート駆動回路ＧＤは、一般的なドライバ回路（ＤＶ１）を用い、これに対して、本実施の形態１の方式に伴う回路（ＴＧＥＮ，ＤＶ２）を別途追加するという前提でその構成例が示されており、必ずしも当該構成例に限定されるものではなく、適宜変更することが可能である。
例えば、ＤＶ１，ＤＶ２の代わりに、１個のＣＭＯＳインバータ回路を用い、その低電位側の電源ノードに対し、負電位ＶＥＥとの間、および接地電源電圧ＶＳＳとの間にそれぞれプルダウンスイッチを設け、当該スイッチのオン・オフを前述したノードＮ１のような信号（例えばＶＤＤ／ＶＥＥレベル）で相補的に制御するような方式であってもよい。また、例えば、プルアップ側に１個のＰＭＯＳトランジスタ（プルアップスイッチ）を設け、プルダウン側にＶＳＳ用およびＶＥＥ用となる２個のＮＭＯＳトランジスタ（プルダウンスイッチ）を並列に設け、これらのスイッチを適宜制御するように構成することも可能である。
以上、本実施の形態１を用いることで、代表的には、パワー半導体デバイスならびにそれを駆動する半導体駆動回路を備えた電力変換装置において、誤点孤を防止し、信頼性の向上が実現可能になる。なお、図２〜図６では、下アーム側を例として各種構成例および動作例を説明したが、図１に示したように、上アーム側に対しても同様に適用することが可能である。例えば、上アーム側がオフの状態で下アーム側がオフからオンに遷移した場合、上アーム側のゲート・ソース間電圧が瞬間的に増大し、誤点孤が生じる可能性がある。この場合、図２の場合と同様にして、下アーム側がオフからオンに遷移する直前に上アーム側のゲート・ソース間電圧を一時的に負電位のレベルに設定しておくとよい。
上アーム側に適用する場合、例えば、図３におけるＣＯＭをＶＳに置き換え、図４のＧＤ１に対して、ＧＤ２の信号（ＩＮ２，ＥＮＴ）と同様の信号（ただしＶＢ／ＶＳレベル）を生成ならびに入力し、図５のＶＤＤをＶＢに、ＶＳＳをＶＳにそれぞれ置き換えればよい。また、本実施の形態１のゲート駆動方式は、必ずしも上アーム側と下アーム側の両方に適用する必要はなく、下アーム側だけであってもよく、場合によっては上アーム側だけであってもよい。
（実施の形態２）
《電力変換装置（主要部）および負電位生成回路の構成例および動作例（変形例）》
図７は、本発明の実施の形態２による電力変換装置において、その主要部の構成例を示す概略図である。図７に示す電力変換装置は、図１の構成例と比較して、電流検出抵抗Ｒｓ１，Ｒｓ２と、電流検出回路ＩＳＥＮ１，ＩＳＥＮ２が加わった構成となっている。Ｒｓ１は、上アーム側スイッチ素子ＳＷ１のソースと下アーム側スイッチ素子ＳＷ２のドレインの間に挿入され、Ｒｓ２は、ＳＷ２のソースと接地電源電圧ＶＳＳの間に挿入される。ＩＳＥＮ１はＲｓ１の両端電圧を検出して検出電圧信号ＣＭ１を出力し、ＩＳＥＮ２はＲｓ２の両端電圧を検出して検出電圧信号ＣＭ２を出力する。当該ＣＭ１，ＣＭ２は、それぞれ、負電位生成回路ＶＥＥＧ１，ＶＥＥＧ２で用いられる。
図８は、図７における負電位生成回路の構成例を示す概略図である。図８に示す負電位生成回路ＶＥＥＧ（例えば図７のＶＥＥＧ２）は、図３の構成例と比較して、図３の可変抵抗ＲＶ１がトランジスタＭ１に置き換わった構成となっている。Ｍ１のゲートには検出電圧信号ＣＭ２が印加される。このような構成例を用いると、例えば、ＳｉＣＭＯＳで構成されるスイッチ素子ＳＷ２のしきい値電圧がシフトした場合や、あるいは、そのシフト量にチップ間ばらつきがあった場合でも、そのシフト量又はばらつき量をＳＷ２のソース・ドレイン間電流の変動を利用して検出し、それを反映してＭ１のオン抵抗を自動的に制御することが可能になる。すなわち、例えば、ＳＷ２のソース・ドレイン間電流（ＩＤ）が所定の値よりも大きい場合（しきい値電圧が所定の値よりも低い場合）には、負電位ＶＥＥが深くなるようにＭ１のオン抵抗が制御され、ＩＤが所定の値よりも小さい場合（しきい値電圧が所定の値よりも高い場合）には、ＶＥＥが浅くなるようにＭ１のオン抵抗が制御される。
このように、本実施の形態２を用いると、スイッチ素子のしきい値電圧の状態に応じて、それに適した負電位ＶＥＥを自動的に設定することができる。その結果、例えば負電位の調整作業等を必要とせずに、同一の半導体駆動回路に対して様々な仕様のスイッチ素子を組み合わせることが可能になる。また、同一仕様のスイッチ素子に対しても、負電位の調整作業等を必要とせずに、チップ間ばらつきの適切な補正を行うことが可能になる。
（実施の形態３）
《電力変換装置（全体）の構成例および動作例［１］》
図９は、本発明の実施の形態３による電力変換装置において、その構成の一例を示す概略図である。図９に示す電力変換装置は、例えば実施の形態１の方式を所謂三相インバータ装置に適用したものとなっている。図９において、ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗのそれぞれは、ｎチャネル型のＳｉＣＭＯＳを用いたスイッチ素子であり、ここでは、各ソース・ドレイン間にそれぞれ還流ダイオードＤ１ｕ，Ｄ１ｖ，Ｄ１ｗ，Ｄ２ｕ，Ｄ２ｖ，Ｄ２ｗが接続されている。ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗは上アーム側に配置され、ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗは下アーム側に配置され、ＳＷ１ｕ，ＳＷ２ｕはＵ相用、ＳＷ１ｖ，ＳＷ２ｖはＶ相用、ＳＷ１ｗ，ＳＷ２ｗはＷ相用である。
ＧＤ１ｕ，ＧＤ１ｖ，ＧＤ１ｗ，ＧＤ２ｕ，ＧＤ２ｖ，ＧＤ２ｗは、図１に示したようなゲート駆動回路であり、それぞれ、ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗを駆動する。なお、図示は省略しているが、各ゲート駆動回路には、図１に示したような負電位生成回路が付加されている。上アーム側スイッチ素子の一端（ドレインノード）と下アーム側スイッチ素子の一端（ソースノード）との間には、電源電圧ＶＣＣとコンデンサＣ０が接続される。各ゲート駆動回路は、対応するスイッチ素子のオン・オフを適宜駆動し、これによって、直流信号となるＶＣＣからそれぞれ位相が異なる三相（Ｕ相、Ｖ相、Ｗ相）の交流信号を生成する。ＬＤは、例えばモータ等の負荷回路であり、この三相（Ｕ相、Ｖ相、Ｗ相）の交流信号によって適宜制御される。
ここで、Ｕ相、Ｖ相、Ｗ相のそれぞれのハードスイッチング動作時の詳細動作は図２等と同様である。三相インバータ装置では、下アーム側のスイッチ素子（例えばＳＷ２ｕ）がオフの状態で上アーム側のスイッチ素子（例えばＳＷ１ｕ）がオン状態に遷移する。この時、下アーム側のドレイン電位（ＶＤ）が電源電圧ＶＣＣのレベル近くまで上昇する。下アーム側スイッチ素子（例えばＳＷ２ｕ）のドレイン電位が急激に上昇すると、図２等で説明したように下アーム側スイッチ素子（例えばＳＷ２ｕ）のゲート電位が過渡的に上昇する。しかしながら、本実施の形態によるゲート駆動回路は、駆動能力が高い負電位ＶＥＥを一時的に下アーム側スイッチ素子（例えばＳＷ２ｕ）のゲートに印加するため、当該スイッチ素子における誤点弧を防止できる。また、誤点弧動作を防止した後は、各スイッチ素子のゲート電位は接地電源電圧ＶＳＳのレベルに遷移させる。
これにより、三相インバータ装置を長時間通電動作させたとしても、各スイッチ素子のしきい値電圧のシフト量を十分に抑制でき、信頼性が高く安定した電力変換動作が実現可能となる。特にこのような三相インバータ装置は、大電力で動作する場合が多く、誤点弧が生じ易くなり、また、誤点弧が生じた場合の損害も大きくなり得る。そこで、本実施の形態の方式を用いると、ＳｉＣＭＯＳによって大電力動作時にも低損失を実現でき、かつ、誤点弧の防止も図れるため、有益な効果が得られる。
（実施の形態４）
《電力変換装置（全体）の構成例および動作例［２］》
図１０は、本発明の実施の形態４による電力変換装置において、その構成の一例を示す概略図である。図１０に示す電力変換装置は、例えば実施の形態１の方式をＡＣ／ＤＣ電源装置に適用したものとなっている。図１０の電力変換装置は、交流入力（例えばＡＣ ２００Ｖ）をラインフィルタＬＮＦＬＴにてノイズを除去し、整流回路（例えばダイオードブリッジおよび出力コンデンサ）ＲＣＴを介してＡＣ電圧をＤＣ電圧に変換（ＡＣ／ＤＣ）する。次いで、昇圧回路ＰＦＣにてＤＣレベルを例えば約４００Ｖまで昇圧する。図中の記号はコイルＬ、チョッパーダイオードＤｉ、メインスイッチ素子Ｑ１、メインスイッチ用駆動回路ＧＤＲ、安定化コンデンサＣ１である。なお昇圧回路ＰＦＣの制御方法は一般的な制御方法のためここでは説明を省略する。
続いて、図１０の電力変換装置は、昇圧回路ＰＦＣからの約４００ＶのＤＣレベルをインバータ装置ＤＣＡＣにてＡＣレベルに変換し、トランスＴＲにてＡＣ／ＡＣ変換（例えばＡＣ４００Ｖ→ＡＣ１０Ｖ）する。そして、ＴＲの二次コイル側から得られるＡＣ信号を、ＡＣ／ＤＣ変換回路ＡＣＤＣにて例えばＤＣ１０Ｖ、ＤＣ１００Ａ等に変換して出力する。ここで、インバータ装置ＤＣＡＣは、例えば、４個のスイッチ素子ＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂおよびその各ゲート駆動回路ＧＤからなる所謂Ｈブリッジ回路で構成される。このような構成例において、当該ＤＣＡＣに前述した本実施の形態の方式を適用することで、高い信頼性（誤点孤の防止）を備えると共に低損失な電源装置を実現することが可能になる。
（実施の形態５）
《スイッチ素子の詳細》
図１１（ａ）は、本発明の実施の形態５による電力変換装置において、そのスイッチ素子の概略構成例を示す平面図であり、図１１（ｂ）は、図１１（ａ）におけるＡ−Ａ’間の概略構成例を示す断面図である。図１１（ａ）のスイッチ素子ＳＷは、ＳｉＣＭＯＳで構成される。図１１（ａ）において、ＡＣＴはアクティブ素子領域、ＴＭはターミネーション領域、ＧＰはゲートパッド、ＳＰはソースパッドである。ＴＭは、例えばｐ−型の領域であり、端面の電界を緩和する機能を担う。図１１（ａ）では、ゲートパッドＧＰの位置を自由に配置できるため、後述する図１３（ａ）に示すような実装形態に適用する場合において、ワイヤボンディングの長さを短くすることができる。
また、図１１（ｂ）において、図１１（ａ）の各記号に加えて、ＤＲｍはドレイン電極、ＳＵＢは基板、ＤＦＴはドリフト層、ＳｉＯ２はシリコン酸化膜、Ｔｏｘはゲート絶縁膜、ＧＰｍはゲート電極、Ｐはベース層、Ｎ＋はソース層、ＬＡＹ１は層間絶縁膜である。ＡＣＴ内では、ＳｉＣＭＯＳからなる複数の要素トランジスタが形成され、これらが並列に接続されて１個のスイッチ素子となる。すなわち、複数のＮ＋は、図示しない領域でソースパッドに共通に接続され、複数のＧＰｍも図示しない領域で図１１（ａ）のゲートパッドＧＰに共通に接続される。図１１（ｂ）では、ターミネーション領域ＴＭをアクティブ素子領域ＡＣＴの周辺に配置することで、チップ内にＡＣＴを十分に確保でき、オン電流を大きくとることができる、すなわちオン抵抗を小さくできる利点がある。
図１２（ａ）は、図１１（ｂ）におけるアクティブ素子領域内の各要素トランジスタの構成例を示す断面図であり、図１２（ｂ）は、図１２（ａ）とは別の構成例を示す断面図である。まず、図１２（ｂ）では、トレンチ構造を有する１個の縦型ＳｉＣＭＯＳが示されている。ソース電極ＳＰｍに接続されたｎ＋型の領域となるソース層Ｎ＋は、ｐ型の領域となるベース層Ｐ内に形成されるチャネルを介してドリフト層ＤＦＴに接続される。ＤＦＴは、例えばｎ−型の領域であり、耐圧を確保する役目を担う。基板ＳＵＢは、例えばｎ＋型の領域であり、当該ＳＵＢにドレイン電極ＤＲｍが接続される。
このようなトレンチ構造の場合、ベース層Ｐで挟まれたｎ型半導体領域である所謂ＪＦＥＴ領域が存在しないため、ＳｉＣＭＯＳ全体のオン抵抗が下げられるという利点がある。言い換えれば、本実施の形態による半導体駆動回路（ゲート駆動回路およびゲートドライバ制御回路）と組み合わせて利用することで、より損失の少ない電力変換システムが実現できる。一方、図１２（ａ）では、トレンチ構造を有さない、所謂ＤＭＯＳ（Double Diffusion Metal Oxide Semiconductor）タイプのＳｉＣＭＯＳが示されている。この場合、素子構造が簡素でありトレンチ構造タイプのＳｉＣＭＯＳに比べて製造コストが低くできるという利点がある。
図１３（ａ）は、図１１（ａ）のスイッチ素子の実装形態の一例を示す図であり、図１３（ｂ）は、図１３（ａ）のａ−ａ’間の構成例を示す断面図である。図１３（ａ）および図１３（ｂ）の例では、パッケージ内の金属板ＰＬＴ上にＳｉＣＭＯＳからなるスイッチ素子ＳＷを搭載している。ＳＷのドレイン電極ＤＲｍ（図示省略）は金属板ＰＬＴを経由してドレイン端子ＤＴに接続され、ソースパッドＳＰはソース端子ＳＴに、ゲートパッドＧＰはゲート端子ＧＴに、それぞれボンディングワイヤＷｓｍ，Ｗｇｍ等を用いて接続される。なお、図１３（ｂ）では、便宜上、ａ−ａ’がＷｓｍに沿うと共に、ＤＴにも沿うものと仮定して図示を行っている。
このようなチップの配置と接続構成とすることで、ＳｉＣＭＯＳのゲートパッドＧＰに接続されているボンディングワイヤＷｇｍの長さ、ソースパッドＳＰに接続されているボンディングワイヤＷｓｍの長さを短くできる。すなわちボンディングワイヤの寄生インダクタンスやワイヤによる寄生抵抗（オン抵抗成分）を小さくできる。このためスイッチング時のノイズを小さく抑えることができ、過剰な電位がＳｉＣＭＯＳにバイアスされないようにできる。さらに、本実施の形態ではチップを平面的に配置するため、ＳｉＣＭＯＳのチップ面積を自由に設計できる。このため低オン抵抗の設計やオン電流密度の設計も容易となり、より多様な仕様のパワー半導体チップが実現できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
すなわち、誤点孤の防止や、長期通電運転の際のしきい値電圧のシフト量の低減や、電力損失の低減といった目的が達成できれば、さまざまな変更が可能であることは言うまでもない。例えば、遅延回路ＤＬＹは、適宜論理回路を変更して組み合わせ回路で構成してもよい。また、ここでは一時的に負電位を印加する例を示したが、スイッチ素子をオフからオンする場合において、一時的にゲート電位を電源電圧ＶＤＤよりも昇圧して駆動してもよいことはいうまでもない。例えば汎用コンデンサを用いてスピードアップコンデンサとして利用し、ゲート駆動速度を加速してもよい。このようにすることで、ターンオン速度も高速化できオン損失を低減できる。また、ゲートに印加された一時的な昇圧レベルはターンオン動作完了後に電源電圧ＶＤＤに自然と戻るため、ＳｉＣＭＯＳのしきい値が高いほうへシフトすることを防ぐことも可能となる。
また、各スイッチ素子は、シリコンカーバイド（ＳｉＣ）に限らず、ガリウムナイトライド（ＧａＮ）等の化合物デバイスを用いてもよい。化合物材料をインバータ装置等のスイッチ素子として用いた場合、本実施の形態の半導体駆動回路と組み合わせて利用することでインバータ装置の損失を低減できることは言うまでもない。また、本実施の形態の電力変換装置は、様々な用途の電力システムに適用して同様の効果が得られることは言うまでもない。代表的には、エアコンのインバータ装置、サーバー電源のＤＣ／ＤＣコンバータ、太陽光発電システムのパワーコンディショナー、ハイブリッド車・電気自動車のインバータ装置などが挙げられる。
さらに、ここでは、レギュレータ回路等の安定電源を用いて負電位の印加を行ったが、安定性は低下するものの場合によってはスイッチドキャパシタ方式を用いて負電位の印加を行うことも可能である。この場合においても、図２等に示したように、一時的に負電位が印加されるように構成すれば、ある程度の効果は得られる。
ＡＣＤＣ…ＡＣ／ＤＣ変換回路、ＡＣＴ…アクティブ素子領域、ＢＵＦ…バッファ回路、Ｃ…コンデンサ、ＣＭ…検出電圧信号、ＣＯＭ，ＶＳ…ソース電位、Ｄ…ダイオード、ＤＣＡＣ…インバータ装置、ＤＣＤＣ…降圧コンバータ回路、ＤＦＴ…ドリフト層、ＤＩ…還流ダイオード、ＤＬＹ…遅延回路、ＤＲｍ…ドレイン電極、ＤＴ…ドレイン端子、ＤＶ…ドライバ回路、ＥＮＴ…イネーブル信号、ＧＤ…ゲート駆動回路、ＧＤＣＴＬ…ゲートドライバ制御回路、ＧＤＲ…メインスイッチ用駆動回路、ＧＰ…ゲートパッド、ＧＰｍ…ゲート電極、ＧＴ…ゲート端子、ＨＩＮ…上アーム用制御信号、ＨＯ１…上アームドライバ用制御信号、ＩＮ…制御信号、ＩＳＥＮ…電流検出回路、ＩＶ…インバータ回路、ＩＶＢＫ…インバータ回路ブロック、Ｌ…コイル、ＬＡＹ１…層間絶縁膜、ＬＤ…負荷回路、ＬＩＮ…下アーム用制御信号、ＬＮＦＬＴ…ラインフィルタ、ＬＯ１…下アームドライバ用制御信号、ＬＶＳ…レベルシフト回路、Ｍ…トランジスタ、ＭＮ…ＮＭＯＳトランジスタ、ＭＰ…ＰＭＯＳトランジスタ、Ｎ＋…ソース層、ＮＤ…ナンド演算回路、ＮＲ…ノア演算回路、Ｐ…ベース層、ＰＦＣ…昇圧回路、ＰＦＬＴ…パルスフィルタ、ＰＧＥＮ…ワンショットパルス生成回路、ＰＬＴ…金属板、Ｑ…スイッチ素子、Ｒ…抵抗、ＲＣＴ…整流回路、ＲＳＬＴ…ＲＳラッチ回路、ＲＶ…可変抵抗、ＳＨＴＲＧ…シュミットトリガ回路、ＳＰ…ソースパッド、ＳＰｍ…ソース電極、ＳＴ…ソース端子、ＳＵＢ…基板、ＳＷ…スイッチ素子、ＳｉＯ２…シリコン酸化膜、ＴＧＥＮ…タイミング生成回路、ＴＭ…ターミネーション領域、ＴＲ…トランス、ＴＳ…スイッチ、Ｔｏｘ…ゲート絶縁膜、ＵＶＤＥＴ…電圧検出保護回路、ＶＢ…高電位、ＶＣＣ…電源電圧、ＶＤＳＤ，ＶＤＳＵ…ドレイン・ソース間電圧、ＶＥＣＫＴ…三端子レギュレータ回路、ＶＥＥ，ＶＫＫ…負電位、ＶＥＥＧ…負電位生成回路、ＶＧＳＤ，ＶＧＳＵ…ゲート・ソース間電圧、ＶＳＳ…接地電源電圧、Ｗ…ボンディングワイヤ。

Claims (13)

  1. 第１電源電圧と出力ノードの間に挿入される第１トランジスタスイッチと、
    前記第１電源電圧よりも高い第２電源電圧と前記出力ノードの間に挿入される第２トランジスタスイッチと、
    前記第１トランジスタスイッチのオン・オフを制御する第１駆動回路とを備え、
    前記第１駆動回路は、前記第１トランジスタスイッチをオフに制御する際には前記第１トランジスタスイッチのゲート・ソース間に第１電圧を印加し、前記第１電圧を印加した状態で前記第２トランジスタスイッチが第１タイミングでオフからオンに遷移する際には、前記第１トランジスタスイッチのゲート・ソース間に、前記第１電圧よりも低い第２電圧を前記第１タイミングを跨ぐ第１期間の間で印加し、前記第１期間の経過後に前記第１電圧の印加に復帰し、
    前記第１電圧は、０Ｖよりも低い電圧であり、
    前記第２電圧は、前記第１タイミングにおいて、前記第１トランジスタスイッチのゲート・ソース間に発生する第１過渡電圧よりも振幅の大きい電圧であり、
    前記第１期間は、前記第１過渡電圧が前記第２電圧と異なる期間よりも長い、
    電力変換装置。
  2. 請求項１記載の電力変換装置において、
    前記第２電圧は、第１レギュレータ回路で生成される電力変換装置。
  3. 請求項２記載の電力変換装置において、
    前記第１駆動回路は、
    前記第２トランジスタスイッチをオフからオンに遷移させるための制御信号を受けて、前記第１期間に対応するパルス幅を持つパルス信号を生成するパルス生成回路と、
    前記第１電圧と前記第１トランジスタスイッチのゲートの間に挿入される第１スイッチと、
    前記第２電圧と前記第１トランジスタスイッチのゲートの間に挿入される第２スイッチとを備え、
    前記第１および第２スイッチのオン・オフは、前記パルス信号を用いて相補的に制御される電力変換装置。
  4. 請求項２記載の電力変換装置において、さらに、
    前記第１電源電圧と前記出力ノードの間で、前記第１トランジスタスイッチと直列に挿入される第１抵抗と、
    前記第１抵抗に生じる電圧を検出し、当該電圧の大きさを反映した検出信号を出力する検出回路とを備え、
    前記第１レギュレータ回路は、前記検出信号に応じて前記第２電圧の大きさを可変制御する電力変換装置。
  5. 請求項１記載の電力変換装置において、
    さらに、前記第２トランジスタスイッチのオン・オフを制御する第２駆動回路を備え、
    前記第２駆動回路は、前記第２トランジスタスイッチをオフに制御する際には前記第２トランジスタスイッチのゲート・ソース間に第３電圧を印加し、前記第３電圧を印加した状態で前記第１トランジスタスイッチが第２タイミングでオフからオンに遷移する際には、前記第２トランジスタスイッチのゲート・ソース間に、前記第３電圧よりも低い第４電圧を前記第２タイミングを跨ぐ第２期間の間で印加し、前記第２期間の経過後に前記第３電圧の印加に復帰し、
    前記第３電圧は、０Ｖよりも低い電圧であり、
    前記第４電圧は、前記第２タイミングにおいて、前記第２トランジスタスイッチのゲート・ソース間に発生する第２過渡電圧よりも振幅の大きい電圧であり、
    前記第２期間は、前記第２過渡電圧が前記第４電圧と異なる期間よりも長い、
    電力変換装置。
  6. 請求項５記載の電力変換装置において、
    前記第２電圧は、第１レギュレータ回路で生成され、
    前記第４電圧は、第２レギュレータ回路で生成される電力変換装置。
  7. 請求項１または５記載の電力変換装置において、
    前記第１および第２トランジスタスイッチは、シリコンカーバイドを用いて構成される電力変換装置。
  8. 第１電源電圧と出力ノードの間に挿入される第１トランジスタスイッチを対象としてオン・オフを制御する第１駆動回路と、
    前記第１電源電圧よりも高い第２電源電圧と前記出力ノードの間に挿入される第２トランジスタスイッチを対象としてオン・オフを制御する第２駆動回路とを備え、
    前記第１駆動回路は、前記第１トランジスタスイッチをオフに制御する際には前記第１トランジスタスイッチのゲート・ソース間に第１電圧を印加し、前記第１電圧を印加した状態で前記第２トランジスタスイッチが第１タイミングでオフからオンに遷移する際には、前記第１トランジスタスイッチのゲート・ソース間に、前記第１電圧よりも低い第２電圧を前記第１タイミングを跨ぐ第１期間の間で印加し、前記第１期間の経過後に前記第１電圧の印加に復帰し、
    前記第１電圧は、０Ｖよりも低い電圧であり、
    前記第２電圧は、前記第１タイミングにおいて、前記第１トランジスタスイッチのゲート・ソース間に発生する第１過渡電圧よりも振幅の大きい電圧であり、
    前記第１期間は、前記第１過渡電圧が前記第２電圧と異なる期間よりも長い、
    半導体駆動回路。
  9. 請求項８記載の半導体駆動回路において、
    前記第２電圧は、第１レギュレータ回路で生成される半導体駆動回路。
  10. 請求項９記載の半導体駆動回路において、
    前記第１駆動回路は、
    前記第２トランジスタスイッチをオフからオンに遷移させるための制御信号を受けて、前記第１期間に対応するパルス幅を持つパルス信号を生成するパルス生成回路と、
    前記第１電圧と前記第１トランジスタスイッチのゲートの間に挿入される第１スイッチと、
    前記第２電圧と前記第１トランジスタスイッチのゲートの間に挿入される第２スイッチとを備え、
    前記第１および第２スイッチのオン・オフは、前記パルス信号を用いて相補的に制御される半導体駆動回路。
  11. 請求項８記載の半導体駆動回路において、
    前記第２駆動回路は、前記第２トランジスタスイッチをオフに制御する際には前記第２トランジスタスイッチのゲート・ソース間に第３電圧を印加し、前記第３電圧を印加した状態で前記第１トランジスタスイッチが第２タイミングでオフからオンに遷移する際には、前記第２トランジスタスイッチのゲート・ソース間に、前記第３電圧よりも低い第４電圧を前記第２タイミングを跨ぐ第２期間の間で印加し、前記第２期間の経過後に前記第３電圧の印加に復帰し、
    前記第３電圧は、０Ｖよりも低い電圧であり、
    前記第４電圧は、前記第２タイミングにおいて、前記第２トランジスタスイッチのゲート・ソース間に発生する第２過渡電圧よりも振幅の大きい電圧であり、
    前記第２期間は、前記第２過渡電圧が前記第４電圧と異なる期間よりも長い、
    半導体駆動回路。
  12. 請求項１１記載の半導体駆動回路において、
    前記第２電圧は、第１レギュレータ回路で生成され、
    前記第４電圧は、第２レギュレータ回路で生成される半導体駆動回路。
  13. 請求項８または１１記載の半導体駆動回路において、
    前記第１および第２トランジスタスイッチは、シリコンカーバイドを用いて構成される半導体駆動回路。
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