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CN115051696B - 一种应用于SiC MOSFET的分段栅驱动电路 - Google Patents

一种应用于SiC MOSFET的分段栅驱动电路 Download PDF

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CN115051696B CN202210353030.5A CN202210353030A CN115051696B CN 115051696 B CN115051696 B CN 115051696B CN 202210353030 A CN202210353030 A CN 202210353030A CN 115051696 B CN115051696 B CN 115051696B
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Abstract

本发明属于高压功率器件驱动电路技术领域，具体涉及一种应用于SiC MOSFET的分段栅驱动电路。本发明主要包含SiC MOSFET信息检测电路、信号电平位移电路以及分段驱动电路三个部分。SiC MOSFET信息检测电路包括SiC MOSFET漏源电压检测电路和SiCMOSFET漏源电流检测电路。分段驱动电路包括开启阶段分段驱动电路和关断阶段分段驱动电路。SiC MOSFET漏源电压检测电路和SiC MOSFET漏源电流检测电路将SiC MOSFET开关过程中漏源电压和漏源电流进行处理作为分段驱动的使能信号；电平位移电路将分段驱动电路所需要的使能信号转移至合适的电平；SiC MOSFET开启阶段分段驱动电路和关断阶段分段驱动电路根据分段使能信号来选择合适的驱动电流。以此来达到SiC MOSFET在开关速度和dv/dt、di/dt以及过冲电流电压之间的折中。

Description

一种应用于SiC MOSFET的分段栅驱动电路
技术领域
本发明属于高压功率器件驱动电路技术领域，具体涉及一种应用于SiC MOSFET的分段栅驱动电路。
背景技术
在高压应用场合，宽禁带半导体功率器件以其寄生较小，高耐热性等特性；相比于Si基功率器件，宽禁带半导体功率器件更容易实现小型化和高频化。因此，宽禁带半导体功率器件的应用会越来越广泛。则对其驱动电路的研究也尤其重要。在低于600V的应用场合，Si 基功率器件占据主导地位。600V的应用电路中，主要以GaN功率器件为主。超高压应用场合中，譬如大于1000V，SiC MOSFET逐渐替代IGBT。随着开关频率增加，应用电压升高而宽禁带半导体功率器件寄生降低；会产生很大的过冲电流、过冲电压、dv/dt和di/dt以及等异常状况。这不仅会造成电子系统承受较大的噪声，而且有可能损坏相关器件。所以，在高压应用场合的SiC MOSFET受以上问题尤为明显。目前，大部分应用电路采用的方式是在SiCMOSFET的栅极串联电阻来减缓驱动电流。该种方式会大大降低SiC MOSFET的开关速度，没有尽可能的发挥其优异特性。所以，为了发挥SiC MOSFET的特性，采用有源驱动电路；这些方法基本都在印制电路板上实现，会带来较大的寄生效应，会弱化驱动电路的性能。
发明内容
为了解决现有应用于SiC MOSFET驱动电路的上述问题，本发明提出了应用于SiCMOSFET的分段驱动电路，不仅可以降低SiC MOSFET过冲电流、过冲电压、dv/dt和di/dt，而且不会降低SiC MOSFET的开关速度。采用全集成驱动电路，可以降低相关寄生效应，因此，可以发挥SiC MOSFET的性能优势。
本发明根据SiC MOSFET自身特性提出相应的分段驱动电路设计方法，并据此设计出应用于SiC MOSFET的分段式驱动电路。其主要包含SiC MOSFET信息检测电路、信号电平位移电路以及分段驱动电路三个部分。其中，SiC MOSFET信息检测电路和分段驱动电路是本发明的核心，电平位移电路采用传统高速电平位移电路即可。SiC MOSFET信息检测电路包括SiC MOSFET漏源电压检测电路和SiC MOSFET漏源电流检测电路。分段驱动电路包括开启阶段分段驱动电路和关断阶段分段驱动电路。SiC MOSFET漏源电压检测电路和SiCMOSFET漏源电流检测电路将SiC MOSFET开关过程中漏源电压和漏源电流进行处理作为分段驱动的使能信号；电平位移电路将分段驱动电路所需要的使能信号转移至合适的电平；SiC MOSFET开启阶段分段驱动电路和关断阶段分段驱动电路根据分段使能信号来选择合适的驱动电流。以此来达到SiC MOSFET在开关速度和dv/dt、di/dt以及过冲电流电压之间的折中。
本发明的具体技术方案是：
一种应用于SiC MOSFET的分段栅驱动电路，包括SiC MOSFET信息检测电路、信号电平位移电路以及分段驱动电路；所述SiC MOSFET信息检测电路包括SiC MOSFET漏源电压检测电路和SiC MOSFET漏源电流检测电路，分别用于对SiC MOSFET的漏源电压和漏源电流信息进行采样处理，获得分段驱动使能信号，所述信号电平位移电路用于将分段驱动使能信号转移到与分段驱动电路相匹配的电平并发送到分段驱动电路，所述分段驱动电路包括开启阶段分段驱动电路和关断阶段分段驱动电路，根据接收到的分段驱动使能信号对SiCMOSFET进行驱动；具体为：
SiC MOSFET漏源电压检测电路包括第一非门INV1_M、第二非门INV2_L、第三非门INV3_L、第四非门INV4_H、第五非门INV5、第六非门INV6、第七非门INV7、第八非门 INV8_L、第九非门INV9_H、第十非门INV10_H、第十一非门INV11、第十二非门INV12_L、第一与门AND1、第二与门AND2、第一齐纳管D1、第二肖特基二极管D2、第三齐纳管D3、第四肖特基二极管D4、第一锁存器Latch1、第二锁存器Latch2、第一NMOS管MN1、第一 PMOS管MP1、第一延时电路、第二延时电路、第一上升沿检测电路、第二上升沿检测电路、第三上升沿检测电路、第四上升沿检测电路、第五上升沿检测电路、第六上升沿检测电路、第七上升沿检测电路、第八上升沿检测电路、第一下降沿检测电路、第二下降沿检测电路、电平位移器；其中，第一非门INV1_M、第二非门INV2_L、第三非门INV3_L、第四非门INV4_H 的输入端与SiC MOSFET漏源电压和第一齐纳管D1的负极连接，第一齐纳管D1的正极接地；第一非门INV1_M的输出端接第一上升沿检测电路的输入端，第一上升沿检测电路输出第一导通控制信号；第二非门INV2_L的输出端接第二上升沿检测电路的输入端，第二上升沿电路输出第二导通控制信号；第三非门INV3_L的输出端接第三上升沿检测电路的输入端，第四非门INV4_H的输出端接第五非门INV5的输入端；第五非门INV5的输出连接第四上升沿检测电路的输入端，第四上升沿检测电路的输出端连接第一延时电路的输入端，第一延时电路的输出端连接第一与门AND1的一个输入端，第一与门AND1的另一个输入端接第五上升沿电路的输出端，第五上升沿电路的输入端接第六非门INV6的输出端，第六非门INV6的输入端接电平移位器的输出端，电平移位器的输入端接驱动输入信号(IN)；第一与门AND1 的输出端接第一锁存器Latch1的R输入端，第一锁存器Latch1的S输入端接第一延时电路的输出端，第一锁存器Latch1的输出端接第七非门INV7的输入端，第七非门INV7的输出端接第一PMOS管MP1的栅极，第一PMOS管MP1的源极接地，其漏极接第二肖特基二极管D2的阳极，第二肖特基二极管D2的阴极接SiC MOSFET漏源电压；第八非门INV8_L、第九非门INV9_H、第十非门INV10_H、十二非门INV12_L的输入端和第三齐纳管D3的阳极接SiC MOSFET漏源电压，第三齐纳管D3的阴极电源；第八非门INV8_L的输出接第一下降沿检测电路，第一下降沿检测电路输出第一关断控制信号；第九非门INV9_H的输出端接第二下降沿检测电路，第二下降沿检测电路的输出端输出第二关断控制信号；第十非门 INV10_H的输出端接第十一非门INV11的输入端，第十一非门INV11的输出端接第六上升沿检测电路；第十二非门INV12_L的输出端接第七上升沿检测电路的输入端，第七上升沿检测电路的输出端接第二延时电路，第二延时电路的输出端接第二与门AND2的一个输入端，第二与门AND2的另一个输入端接第八上升沿检测电路的输出端，第八上升沿检测电路的输入端接驱动输入信号；第二与门AND2的输出端接第二锁存器Latch2的R输入端，第二锁存器Latch2的S输入端接第六上升沿检测电路的输出端，第二锁存器Latch2的输出端接第一 NMOS管MN1的栅极，第一NMOS管MN1的源极接地，其漏极接第四肖特基二极管D4的阴极，第四肖特基二极管D4的阳极接SiC MOSFET漏源电压；
SiC MOSFET漏源电流检测电路包括第十三非门INV13、第十四非门INV14、第十五非门INV15、第十六非门INV16、第十七非门INV17、第一施密特SMIT1、第五齐纳管D5、第六齐纳管D6、第三锁存器Latch3、第三与门AND3、第九上升沿检测电路、第十上升沿检测电路、第十一上升沿检测电路和二分频；其中，第十三非门INV13的输入端、第十六非门 INV16的输入端、第五齐纳管D5的阳极、第六齐纳管D6的阴极接SiC MOSFET漏源电流，第五齐纳管D5的阴极接电源，第六齐纳管D6的阳极接地；第十三非门INV13的输出端接第十四非门INV14的输入端，第十四非门INV14的输出端接二分频的时钟信号输入端，二分频的复位信号端接第三锁存器Latch3的输出端；第三锁存器Latch3的S输入端接第九上升沿检测电路的输出端，其R输入端接第十上升沿检测电路的输出端；第九上升沿检测电路的输入端接驱动输入信号，第十上升沿检测电路的输入端接第三与门AND3的输出端；二分频的输出端接第十一上升沿电路的输入端，第十一上升沿电路的输出端接第十五非门INV15的输入端，第十五非门INV15的输出端接第三与门AND3的一个输入端，第三与门AND3的另一个输入端接第三锁存器Latch3的输出端，第三与门AND3输出第三导通控制信号；第十六非门INV16的输出端接第一施密特SMIT1的输入端，第一施密特SMIT1的输出端接第十七非门INV17的输入端，第十七非门INV17输出端第三关断使能信号；
第一导通控制信号、第二导通控制信号、第三导通控制信号、第一关断控制信号、第二关断控制信号、第三关断控制信号和外部输入控制信号构成分段驱动使能信号，信号电平位移电路包括向上移位和向下移位，分段驱动使能信号经过信号电平位移电路后，得到第一高电平导通控制信号、第二高电平导通控制信号、第三高电平导通控制信号、高电平外部输入控制信号、第一低电平关断控制信号、第二低电平关断控制信号、第三低电平关断控制信号和低电平外部输入控制信号；
SiC MOSFET开启阶段分段电路包括第十八非门INV18、第十九非门INV19、第二十非门INV20、第二十一非门INV21、第二十二非门INV22、第二十三非门INV23、第二十四非门INV24、第二十五非门INV25、第二十六非门INV26、第一或非门NOR1、第四与门AND4、第一与非门NAND1、第二与非门NAND2、第四锁存器Latch4、第五锁存器Latch5、第一 PLDMOS管PLD1、第二PLDMOS管PLD2、第三PLDMOS管PLD3、第十二上升沿检测电路；其中，第十九非门INV19的输入端接高电平外部输入控制信号，其输出端接第一或非门 NOR1的一个输入端和第五锁存器Latch5的R输入端；第一或非门NOR1的另一个输入端接第十八非门INV18的输出端，第一或非门NOR1的输出端接第四锁存器Latch4的R输入端；第十八非门INV18的输入端接第一高电平导通控制信号；第四锁存器Latch4的S输入端接第十二上升沿电路的输出端，第十二上升沿电路的输入端接第三高电平导通控制信号；第二十二非门INV22的输入端接第四锁存器Latch4的输出端，第二十二非门INV22的输出端接第一与非门NAND1的一个输入端，第一与非门NAND1的另一个输入端接第二十一非门INV21 的输出端，第一与非门NAND1的输出端接第二十三非门INV23的输入端，第二十三非门 INV23的输出端接第二十四非门INV24的输入端，第二十四非门INV24的输出端接第一 PLDMOS管PLD1的栅极，第一PLDMOS管PLD1的源极接电源；第五锁存器Latch5的S 输入端接第二高电平导通控制信号，其输出端接第二与非门NAND2的一个输入端，第二与非门NAND2的另一个输入端接第四与门AND4的输出端，第二与非门NAND2的输出端接第二十五非门INV25的输入端，第二十五非门INV25的输出端接第二十六非门INV26的输入端，第二十六非门INV26的输出端接第三PLDMOS管PLD3的栅极，第三PLDMOS管PLD3 的源极接电源；第四与门AND4的一个输入端接高电平外部输入控制信号，其另一个输入端接SiC MOSFET开启阶段死区信号，其输出端接第二十非门INV20的输入端；第二十非门 INV20的输出端接第二十一非门INV21的输入端和第二PLDMOS管PLD2的栅极，第二 PLDMOS管PLD2的源极接电源；
SiC MOSFET关断阶段分段电路包括第二十七非门INV27、第二十八非门INV28、第二十九非门INV29、第三十非门INV30、第三十一非门INV31、第三十二非门INV32、第三十三非门INV33、第三十四非门INV34、第二或非门NOR2、第三或非门NOR3、第三与非门 NAND3、第五与门AND5、第六与门AND6、第七与门AND7、第六锁存器Latch6、第七锁存器Latch7、第八锁存器Latch8、第一NLDMOS管NLD1、第二NLDMOS管NLD2、第三 NLDMOS管NLD3、第三延时电路(前面已经出现过第二延时电路)、第三下降沿检测电路、第四下降沿检测电路、第十三上升沿检测电路；其中，第二或非门NOR2的一个输入端接第二低电平关断控制信号，其另一个输入端接低电平外部输入控制信号，其输出端接第二十七非门INV27的输入端，第二十七非门INV27的输出端接第六锁存器Latch6的R输入端；第六锁存器Latch6的S输入端接第一低电平关断控制信号，其输出端接第三延时电路的输入端、第三下降沿检测电路的输入端和第三十非门INV30的输入端，第三十非门INV30的输出端接第六与门AND6的一个输入端，第六与门AND6的另一个输入端接第三或非门NOR3的输出端，第六与门AND6的输出端接第三十一非门INV31的输入端，第三十一非门INV31的输出端接第三十二非门INV32的输入端，第三十二非门INV32的输出端接第一NLDMOS管 NLD1的栅极，第一NLDMOS管NLD1的源极接地；第十三上升沿检测电路的输入端接第三延时电路的输出端，第十三上升沿检测电路的输出端接第二十八非门INV28的输入端，第二十八非门INV28的输出端接第五与门AND5的一个输入端，第五与门AND5的另一个输入端接第三与非门NAND3的输出端，第三与非门NAND3的一个输入端接第七锁存器Latch7的输出端，另一个输入端接第四下降沿检测电路的输出端；第四下降沿检测电路的输入端接第三低电平关断控制信号；第七锁存器Latch7的S输入端接第三下降沿检测电路的输出端，其 R输入端接低电平外部输入控制信号；第五与门AND5的输出端接第八锁存器Latch8的S输入端，第八锁存器Latch8的R输入端接第二十九非门INV29的输出端，第二十九非门INV29 的输入端接低电平外部输入控制信号；第七与门AND7的一个输入端接第八锁存器Latch8的输出端，第七与门AND7的另一个输入端接第三或非门NOR3的输出端，第七与门AND7的输出端接第三十三非门INV33的输入端，第三十三非门INV33的输出端接第三十四非门 INV34的输入端，第三十四非门INV34的输出端接第三NLDMOS管NLD3的栅极，第三 NLDMOS管NLD3的源极接地；第二NLDMOS管NLD2的栅极接第三或非门NOR3的输出端，其源极接地；第一PLDMOS管PLD1的漏极、第二PLDMOS管PLD2的漏极、第三PLDMOS 管PLD3的漏极、第一NLDMOS管NLD1的漏极、第二NLDMOS管NLD2的漏极、第三NLDMOS管NLD3的漏极相连作为分段驱动电路的输出端。
本发明的有益效果为，解决了传统的SiC MOSFET驱动电路响应速度和dv/dt、di/dt以及过冲电流电压不可兼顾的问题。通过分段驱动电路，在降低SiC MOSFET的dv/dt、di/dt以及过冲电流电压的同时，也尽可能提升其开关速度。
附图说明
图1本发明所提出的基于SiC MOSFET的分段驱动电路架构图。
图2本发明所提出的基于SiC MOSFET的开启阶段分段驱动电路设计方法。
图3本发明所提出的基于SiC MOSFET的关断阶段分段驱动电路设计方法。
图4本发明提出的SiC MOSFET漏源电压信息处理电路。
图5本发明提出的SiC MOSFET漏源电流信息处理电路。
图6本发明提出的SiC MOSFET分段驱动电路。
图7本发明提出的SiC MOSFET开启阶段分段驱动关键信号波形图。
图8本发明提出的SiC MOSFET关断阶段分段驱动关键信号波形图。
图9本发明采用的边沿检测电路。
具体实施方式
下面结合附图对本发明进行详细说明。
本发明提出的应用于SiC MOSFET的分段驱动架构图如图1所示。为了模拟半桥结构中 SiC MOSFET的开关状态，采用图1所示的应用电路。本发明提出的分段驱动电路驱动第一 SiC MOSFET管M1；第二SiC MOSFET管M2的寄生二极管作为续流管，其处于恒定关断状态。图1中列出了SiC MOSFET的主要寄生参数。当第一SiC MOSFET管M1打开时，电感L上电流流入M1中；当第一SiC MOSFET管M1关闭时，第二SiC MOSFET管M2的体二极管续流。SiCMOSFET的栅源电容Cgs为恒定值，漏源电容Cds随着两端电压的增加而降低，栅漏电容Cgd随着两端电压的增加而急剧下降。在图1中的寄生电感是由封装引入。在开启阶段中，第二SiCMOSFET管M2的漏源电容Cds2随着VSW的降低而降低。第二SiC MOSFET管M2的漏源电容Cds2以及第一SiC MOSFET管M1的漏源电容Cds1、栅漏电容 Cgd1之和以及第一SiC MOSFET管的栅源电压Vgs1来决定dVSW/dt。在关断阶段中，第二SiC MOSFET管M2的寄生电感LD2和LS2决定VSW的过冲量，同样，第二SiC MOSFET管M2的漏源电容Cds2以及第一SiC MOSFET管M1的漏源电容Cds1、栅漏电容Cgd1之和以及第一SiC MOSFET管的栅源电压来决定dVSW/dt。通过调整驱动电流，控制第一SiC MOSFET管的栅源电压Vgs1，进而控制dVSW/dt、dIds/dt以及过冲电流电压。第一SiC MOSFET 管M1的源级寄生电感LS1上压降VIds_Sense来检测第一SiC MOSFE管的漏源电流Ids变化速率，即
所以，可以根据VLS1将第一SiC MOSFET管M1的开关状态反馈至分段驱动电路中。高压第一电容C1和高压第二电容C2将VSW的变化情况反馈至分段驱动电路中。驱动电路根据第一SiC MOSFET管M1的漏源电压和漏源电流信息，决定驱动电流的大小。据此可以根据 SiCMOSFET工作情况实时反馈至驱动控制电路中，进而调整驱动电流大小，来控制SiC MOSFET的开关速度。
图2为基于SiC MOSFET开启阶段分段驱动电路设计方法。在S1和S2阶段中。Vgs1从VEE上升至密勒平台阶段，采用中等驱动电流，这可以降低SiC MOSFET沟道产生的电流变化速度，即可以控制dIds/dt；较高的驱动电流，Vgs1上升速度快，反馈机制不能及时将较高的di/dt信号反馈回去，容易对器件造成损伤。因为Ids没有上升至IL时，采用较小的驱动电流会增加SiC MOSFET的开启时间，需通过控制t1将SiC MOSFET的开启时间和dIds/dt 均设置在合理范围内。所以，在第一阶段，即S1，采用恒定的驱动电流；而在第二阶段，即 S2，通过第一SiC MOSFET管M1的漏源电流Ids，即On_Flag1的上升沿，判定是否将驱动电流降低；同时，驱动电流可根据外部应用进行调整。在S3阶段中，过冲电流取决于Cds2 上电流，当VSW等于VIN时，Cds2最大，即使很小的dVSW/dt也容易产生较大的过冲电流Δ Ids。此时，Vgs1应该保持在很小的值，即采用很低的驱动电流Ig。随着VSW的下降，Cds2 急剧下降，在允许的范围内可以适当的加快Vgs1上升速度；由于dVSW/dt有一定限制并且也会产生过冲电流ΔIds，所以可以适当加大驱动电流Ig，但不能采用最大的驱动电流Ig。在此阶段中，分段下降的VSW中，可通过控制t2在VSW的下降速度和dVSW/dt之间的折中。在此阶段，On_Flag1的下降沿可通过VSW来确定，判定是否需要增加驱动电流。在S4阶段中，当SiC MOSFET进入线性区时，此时可以采用最大的驱动电流Ig将Vgs1充至VDD；当驱动电路的供电电压等于VDD时，即使采用最大的驱动电流，Vgs1接近VDD，驱动管已经进入线性区，实际的驱动电流不会太高；这样做仍然可以加快Vgs1的上升速度，但也不会致使 Vgs1有过高的dv/dt。在此阶段中，可以通过VSW是否接近地电位，即On_Flag2，判定是否采用最大的驱动电流，使得第一SiC MOSFET管M1完成开启动作。
图3为基于SiC MOSFET开启阶段分段驱动电路设计方法。第S5和S6阶段。采用较小的驱动电流Ig，第一SiC MOSFET管M1的Vgs1下降速度会降低，其沟道电流下降速度也会降低，所以VSW上升速度会更为缓慢。第一SiC MOSFET管M1的沟道电流Ids_int下降至一定值时，VSW开始上升，此时将栅极驱动电流Ig降低至最低值，第一SiC MOSFET管M1 的Vgs1下降速度最慢。随着VSW的上升，Ids_int会增加并且逐渐接近Ids_int；VSW上升速度会变缓，第一SiC MOSFET管M1的寄生电容上电流会下降。可以通过VSW电压值，即 Off_Flag1信号，来判定是否采用较小的驱动电流。也可以调整驱动电流大小，将dVSW/dt控制在设定范围内。第S7阶段内，当VSW接近VIN后，可适当增加栅极驱动电流，第一SiC MOSFET管M1的栅源电压Vgs1开始下降，Ids和Ids_int同时下降，此时由于VSW高于VIN 且变化速度较小，寄生电容上电流忽略不计。Ids下降的速度也是第二SiC MOSFET管M2 的体二极管正向导通电流的上升速度。所以，此时仍然需要控制第一SiC MOSFET管的栅源电压Vgs1的下降速度，以便控制Ids的下降速度；由此可控制，dIds/dt和VSW的过冲量。第一SiC MOSFET管M1的沟道电流Ids_int和Ids之差越大，其dv/dt越大，而VSW上升所需时间越短。在此阶段中，可以通过调整时间t3在dv/dt和开启时间之间折中。第S8阶段。当 Ids下降至0时，可以将第一SiC MOSFET管M1的栅源电压Vgs1迅速拉至VEE，完成SiC MOSFET的关断过程，即此时栅极驱动电流为最大值。可以通过第一SiC MOSFET管M1的漏源电流Ids是否关断，即Off_Flag2，来判定是否采用最大的驱动电流。
以上为基于SiC MOSFET的分段驱动设计方法，根据此方法进行电路设计。下面结合图 4至图9详细说明基于SiC MOSFET的分段驱动电路的实现。
图4为SiC MOSFET漏源电压采样电路。当第一SiC MOSFET开启或者关断时，VSW_Sense会检测VSW的变化后恢复至GND，以便下次检测VSW的变化。当第一SiC MOSFET管M1 开启时，VSW和VSW_Sense下降。第一非门INV1_M至第四非门INV4_H作为比较器，通过设置非门的翻转电压来确定翻转电压。当VSW_Sense下降至VEE和GND之间的中点时，第一非门INV1_M翻转，第一上升沿检测电路起作用，输出信号On_VSW1变为低电平短脉冲；当 VSW_Sense持续下降至最低点时，第二非门INV2_L和第三非门INV3_L翻转，第二和第三上升沿检测电路起作用，输出信号On_VSW2变为低电平短脉冲，第一锁存器Latch1起作用，信号 On_ctrl翻转至VEE，第一PMOS管打开，VSW_Sense被拉至(GND-VF)；当VSW_Sense升高，第四非门INV4_H翻转，经一定延时第一锁存器Latch1起作用。On_Ctrl由VEE翻转至GND，第一PMOS管MP1关断。采用第一延时是为了确保VSW_Sense被恢复至GND附近以便下次检测VSW的变化。第一齐纳二极管D2确保VSW_Sense不会无限降低，第二肖特基二极管D2是为了防止当VSW_Sense高于GND时，第一PMOS管MP1电流反灌。图2中SiC MOSFET开启阶段漏源电压采样电路采用的电源轨为GND至VEE，GND为0V，VEE为-5V。当第一SiC MOSFET管M1关断时，VSW上升，VSW_Sense也随之上升。第八非门INV8_L至第十非门INV10_H和第十二非门INV12_L也作为比较器，通过设置非门的翻转电压来确定翻转电压。当VSW_Sense上升时，第八非门INV8_L翻转，第一下降沿检测电路作用，信号Off_VSW1输出高电平短脉冲；当VSW_Sense持续上升至最高时，第九非门INV9_H翻转，第二下降沿检测电路作用，信号Off_VSW2输出高电平短脉冲，同时第十非门INV10_H翻转，第十一非门INV11 和第六上升沿检测电路起作用，第二锁存器Latch2起作用，Off_Ctrl由GND翻高至V5V，第一NMOS管MN1开启；VSW_Sense开始下降，当其下降至最低值时，第十二非门INV12_L 翻转，第七检测电路、第二延时电路以及第二与门作用，第二锁存器Latch2输出低电平信号， Off_ctrl翻转至GND，第一NMOS管MN1关断。采用第二延时电路是为了确保VSW_Sense被恢复至GND附近以便下次检测SW的变化。第三齐纳二极管D3确保VSW_Sense不会无限上升；第四肖特基二极管D4是为了防止当VSW_Sense低于GND时，第一NMOS管MN1电流反灌。图4中SiC MOSFET关断阶段漏源电压采样电路采用的电源轨为GND至V5V，GND为0V， V5V为5V。在图4中，采用上升或者下降沿检测电路是因为SiC MOSFET开关速度较快，所检测到VSW_Sense可能与后续电流采样电压脉冲会有部分重合，可能会对后续电路出现误触发甚至混乱。
图5为SiC MOSFET的漏源电流采样电路。由图1可知，
在第一SiC MOSFET开启过程中，IN翻高时，第九上升沿检测电路作用，第三锁存器Latch3输出高电平信号，二分频电路正常工作。当驱动电路开始输出栅驱动电流Ig时，虽然第一SiC MOSFET管M1的漏源电流Ids为0，VIds_Sense会有过冲。当Ig稳定后，VIds_Sense恢复至GND。当第一SiC MOSFET管M1存在漏源电流Ids时，VIds_Sense再一次上升，第十三非门INV13和第十四非门INV14翻转，二分频电路响应输出高电平信号，第十一上升沿检测电路、第十五非门INV15以及第三与作用，输出信号On_Ids翻转为高。当On_Ids翻转至高电平时，第十上升沿检测电路作用，第三锁存器Latch3出书低电平信号，二分频电路失效，等待下一个周期检测SiC MOSFET的开启。在第一SiC MOSFET管M1关断过程中，第一SiC MOSFET管M1的漏源电流信息通过第十六非门INV16和第一私密特触发器SMIT1和第十七INV17传递至信号Off_Ids。第五齐纳管D5和第六齐纳管D6是为了将VIds_Sense钳位在合适的电压范围内，防止电压过高损坏内部电路。由于VIds_Sense的有效电压在第一SiC MOSFET 管M1开启阶段过程中的电源轨为GND至V5V。所以，相应的逻辑信号在此处处理。而 VIds_Sense的有效电压在第一SiCMOSFET管M1关断将诶段过程中电源轨为VEE至GND。相应的逻辑信号在后续处理，否则需要增加电平位移器电路，增加芯片面积。由于VIds_Sense既可以为正电压，也可以为负电压，第十三非门INV13和第十四非门INV14需采用的器件栅源电压耐正负电压。
图6为SiC MOSFET在分段驱动电路，图7和图8为分段驱动电路关键节点示意图。首先阐述SiC MOSFET开启阶段的分段驱动电路工作原理。在图6中开启阶段电路采用的电源轨为VDD和VSSH，其中VDD为15V，VSSH为10V。开启阶段可以分为四个工作过程，以下结合图6和图7详细分析每一阶段驱动电路工作情况。
S1阶段：当输入信号IN_HS和开启阶段死区信号On_Dead都为高电平时，第四与门AND4 输出高电平信号，第二十非门INV20输出低电平信号，第二PLDMOS管PLD2输出一定的驱动电流；第一SiC MOSFET没有开启时，Flag1_HS始终为低电平信号；所以，当第二 PLDMOS管PLD2开启后，经第二十一非门INV21、第一与非门NAND1、第二十三非门INV23 以及第二十四非门INV24后，将第一PLDMOS管PLD1打开，增加驱动电流。该过程如图 7 S1阶段所示。在该阶段中，驱动电流采用分段打开的方式主要是因为SiC MOSFET的栅极寄生电感较大，电流变化太快容易引起寄生电感两端压差很大，更为严重会形成震荡。
S2阶段：当第一SiC MOSFET开启后，其漏源电流Ids开始上升，SiC MOSFET的漏源电流检测电路起作用，经电平位移电路后Ids_s_HS为高电平脉冲电路；第十二上升沿检测电路起作用后，第四锁存器Latch4的S端为低电平脉冲信号，第四锁存器Latch4输出高电平信号Flag1_HS；经第二十二非门INV22、第一与非门NAND1、第二十三非门INV23以及第二十四非门INV24后将第一PLDMOS管PLD1关断，减小驱动电流。此时，第一SiC MOSFET 管M1的栅源电压Vgs1上升速度变缓，VSW下降速度也变缓。
S3阶段：由于dVSW/dt降低，Ids过冲量也随之降低。随着VSW的下降，VSW_S_HS1出现低电平脉冲信号。经过第十八非门INV18以及第一或非门NOR1后，第四锁存器Latch4的R 端产生低电平信号，Flag1_HS由高翻低，第一PLDMOS管PLD1再次打开，增加驱动电流。在VSW下降阶段，采用两段驱动电流，这是因为随着VSW的降低，Cds2迅速下降，适当增加驱动电流和VSW的下降速率，Ids也不会引起太大的过冲。
S4阶段：当VSW下降至第一SiC MOSFET管M1处于线性区时，VSW电位非常低。此时VSW_S_HS2出现低电平脉冲信号，第五锁存器Latch5的S端为低电平，Flag2_HS为高，经第二与非门NAND2、第二十五非门INV25以及第二十六非门INV26后第三PLDMOS管PLD3 打开，输出最大的驱动电流将第一SiC MOSFET管M1的栅源电压Vgs1迅速拉至VDD，完成SiC MOSFET的开启动作。
IN_HS由高翻低时，通过第十九非门INV19将Flag1_HS和Flag2_HS恢复至低电平。这是为防止由于SiC MOSFET的漏源检测电路在某个周期内误动作后，会引起后续其他逻辑的错误。在开启阶段分段驱动电路中，第二PLDMOS管PLD2输出驱动电流最小，第一PLDMOS管PLD1输出中等的驱动电流，第三PLDMOS管PLD3输出最大的驱动电流；通过调整三个不同等级驱动电流来实现分段驱动。
在图6中关断阶段分段驱动电路采用的电源轨为GND和VEE，其中GND为0V，VEE 为-5V。开启阶段也可以分为四个工作过程，以下结合图6和图8详细分析每一阶段驱动电路工作情况。
S5阶段：当输入信号IN_LS和关段阶段死区信号Off_Dead都为低电平时，第三或非门 NOR3输出高电平信号，第二NLDMOS管NLD2打开，输出驱动电流；之后经第六与门AND6、第三十一非门INV31、第三十二非门INV32后将第一NLDMOS管NLD1打开，增加驱动电流。该阶段驱动电流采用分段打开方式原因与开启阶段一样。
S6阶段：当VSW开始上升时，VSW_S_LS1为高电平脉冲信号，经第六锁存器Latch6后Flag1_LS为高电平，将第一NLDMOS管NLD1关断，减小驱动电流。驱动电流的减小，第一SiCMOSFET管M1的栅源电压Vgs1下降速度降低，所以，VSW上升速度降低，即降低了 dVSW/dt。当VSW上升至VIN时，VSW_S_LS2为高电平脉冲信号，经第二或非门NOR2和第二十七非门INV27后，第六锁存器Latch6的输出信号Flag1_LS为低电平，再次将第一NLDMOS 管NLD1打开，增加驱动电流。该阶段主要是VSW的上升，通过减缓第一SiC MOSFET管 M1栅源电压Vgs1的下降速度，来降低VSW的上升速度。
S7阶段：当Flag1_LS1翻低时，第三下降沿检测电路作用使得第七锁存器Latch7的输出端为高，直到IN_LS由低翻高时才恢复至低电平状态。随着VSW继续上升，第二SiCMOSFET 管M2的体二极管开始正向导通，Ids开始降低直到为0。该阶段主要是Ids的降低，不能采用最大的驱动电流是为了控制dIds/dt。
S8阶段：当Ids降低为0时，Ids_S_LS由高翻低，第四下降沿检测电路输出高电平信号。第三与非门NAND3两输入均为高电平，其输出低电平信号，经第五与门AND5和第八锁存器Latch8，Flag2_LS为高电平，第三NLDMOS管NNLD3打开，输出最大的驱动电流将第一SiCMOSFET管M1的栅源电压Vgs1迅速降低至VEE。完成了SiC MOSFET的关段过程，关键节点示意图如图8所示。
在关段阶段分段驱动电路中，Flag2_LS由Ids_S_LS或者Flag1_LS决定；这是因为SiC MOSFET的源级寄生电感较小，当Ids速度较小时，SiC MOSFET的漏源电流采样电路可能不会起作用，Flag1_LS经一定延时仍可以将Flag2_LS抬高提升驱动电流。IN_LS由低翻高时， Flag1_LS和Flag2_LS恢复至低电平信号，防止由于某一个周期的误触发导致后续周期逻辑的错误。在关断阶段分段驱动电路中，第二NLDMOS管NLD2输出驱动电流最小，第一NLDMOS 管NLD1输出中等的驱动电流，第三NLDMOS管NLD3输出最大的驱动电流；通过调整三个不同等级驱动电流来实现分段驱动。
图9所示为上述电路中采用的边沿检测电路；主要包括上升沿检测电路和下降沿检测电路。上升沿检测电路的工作原理为：当输入信号由低电平变为高电平时，第四与非门NAND4 的其中一个输入端为高电平；由于第三十五非门INV35、第三十六非门INV36和第三十七非门INV37的延时，第四与非门NAND4的另一输入端保持短暂的高电平，所以，第四与非门 NAND4的输出为低电平短脉冲。由此实现了检测上升沿信号，并输出低电平短脉冲信号。下降沿检测电路的工作原理为：当输入信号由高电平变为低电平时，第四或非门NOR4的其中一个输入端为低电平；由于第三十八非门INV38、第三十九非门INV39和第四十非门INV40的延时，第四或非门NOR4的另一输入端保持短暂的低电平，所以，第四或非门NOR4的输出为高电平短脉冲。由此实现了检测下降沿信号，并输出高电平短脉冲信号。

Claims (1)

1.一种应用于SiC MOSFET的分段栅驱动电路，其特征在于，包括SiC MOSFET信息检测电路、信号电平位移电路以及分段驱动电路；所述SiC MOSFET信息检测电路包括SiCMOSFET漏源电压检测电路和SiC MOSFET漏源电流检测电路，分别用于对SiC MOSFET的漏源电压和漏源电流信息进行采样处理，获得分段驱动使能信号，所述信号电平位移电路用于将分段驱动使能信号转移到与分段驱动电路相匹配的电平并发送到分段驱动电路，所述分段驱动电路包括开启阶段分段驱动电路和关断阶段分段驱动电路，根据接收到的分段驱动使能信号对SiC MOSFET进行驱动；具体为：
SiC MOSFET漏源电压检测电路包括第一非门INV1_M、第二非门INV2_L、第三非门INV3_L、第四非门INV4_H、第五非门INV5、第六非门INV6、第七非门INV7、第八非门INV8_L、第九非门INV9_H、第十非门INV10_H、第十一非门INV11、第十二非门INV12_L、第一与门AND1、第二与门AND2、第一齐纳管D1、第二肖特基二极管D2、第三齐纳管D3、第四肖特基二极管D4、第一锁存器Latch1、第二锁存器Latch2、第一NMOS管MN1、第一PMOS管MP1、第一延时电路、第二延时电路、第一上升沿检测电路、第二上升沿检测电路、第三上升沿检测电路、第四上升沿检测电路、第五上升沿检测电路、第六上升沿检测电路、第七上升沿检测电路、第八上升沿检测电路、第一下降沿检测电路、第二下降沿检测电路、电平位移器；其中，第一非门INV1_M、第二非门INV2_L、第三非门INV3_L、第四非门INV4_H的输入端与SiC MOSFET漏源电压和第一齐纳管D1的负极连接，第一齐纳管D1的正极接地；第一非门INV1_M的输出端接第一上升沿检测电路的输入端，第一上升沿检测电路输出第一导通控制信号；第二非门INV2_L的输出端接第二上升沿检测电路的输入端，第二上升沿电路输出第二导通控制信号；第三非门INV3_L的输出端接第三上升沿检测电路的输入端，第四非门INV4_H的输出端接第五非门INV5的输入端；第五非门INV5的输出连接第四上升沿检测电路的输入端，第四上升沿检测电路的输出端连接第一延时电路的输入端，第一延时电路的输出端连接第一与门AND1的一个输入端，第一与门AND1的另一个输入端接第五上升沿电路的输出端，第五上升沿电路的输入端接第六非门INV6的输出端，第六非门INV6的输入端接电平移位器的输出端，电平移位器的输入端接驱动输入信号；第一与门AND1的输出端接第一锁存器Latch1的R输入端，第一锁存器Latch1的S输入端接第一延时电路的输出端，第一锁存器Latch1的输出端接第七非门INV7的输入端，第七非门INV7的输出端接第一PMOS管MP1的栅极，第一PMOS管MP1的源极接地，其漏极接第二肖特基二极管D2的阳极，第二肖特基二极管D2的阴极接SiC MOSFET漏源电压；第八非门INV8_L、第九非门INV9_H、第十非门INV10_H、十二非门INV12_L的输入端和第三齐纳管D3的阳极接SiC MOSFET漏源电压，第三齐纳管D3的阴极电源；第八非门INV8_L的输出接第一下降沿检测电路，第一下降沿检测电路输出第一关断控制信号；第九非门INV9_H的输出端接第二下降沿检测电路，第二下降沿检测电路的输出端输出第二关断控制信号；第十非门INV10_H的输出端接第十一非门INV11的输入端，第十一非门INV11的输出端接第六上升沿检测电路；第十二非门INV12_L的输出端接第七上升沿检测电路的输入端，第七上升沿检测电路的输出端接第二延时电路，第二延时电路的输出端接第二与门AND2的一个输入端，第二与门AND2的另一个输入端接第八上升沿检测电路的输出端，第八上升沿检测电路的输入端接驱动输入信号；第二与门AND2的输出端接第二锁存器Latch2的R输入端，第二锁存器Latch2的S输入端接第六上升沿检测电路的输出端，第二锁存器Latch2的输出端接第一NMOS管MN1的栅极，第一NMOS管MN1的源极接地，其漏极接第四肖特基二极管D4的阴极，第四肖特基二极管D4的阳极接SiC MOSFET漏源电压；
SiC MOSFET漏源电流检测电路包括第十三非门INV13、第十四非门INV14、第十五非门INV15、第十六非门INV16、第十七非门INV17、第一施密特SMIT1、第五齐纳管D5、第六齐纳管D6、第三锁存器Latch3、第三与门AND3、第九上升沿检测电路、第十上升沿检测电路、第十一上升沿检测电路和二分频；其中，第十三非门INV13的输入端、第十六非门INV16的输入端、第五齐纳管D5的阳极、第六齐纳管D6的阴极接SiC MOSFET漏源电流，第五齐纳管D5的阴极接电源，第六齐纳管D6的阳极接地；第十三非门INV13的输出端接第十四非门INV14的输入端，第十四非门INV14的输出端接二分频的时钟信号输入端，二分频的复位信号端接第三锁存器Latch3的输出端；第三锁存器Latch3的S输入端接第九上升沿检测电路的输出端，其R输入端接第十上升沿检测电路的输出端；第九上升沿检测电路的输入端接驱动输入信号，第十上升沿检测电路的输入端接第三与门AND3的输出端；二分频的输出端接第十一上升沿电路的输入端，第十一上升沿电路的输出端接第十五非门INV15的输入端，第十五非门INV15的输出端接第三与门AND3的一个输入端，第三与门AND3的另一个输入端接第三锁存器Latch3的输出端，第三与门AND3输出第三导通控制信号；第十六非门INV16的输出端接第一施密特SMIT1的输入端，第一施密特SMIT1的输出端接第十七非门INV17的输入端，第十七非门INV17输出端第三关断使能信号；
第一导通控制信号、第二导通控制信号、第三导通控制信号、第一关断控制信号、第二关断控制信号、第三关断控制信号和外部输入控制信号构成分段驱动使能信号，信号电平位移电路包括向上移位和向下移位，分段驱动使能信号经过信号电平位移电路后，得到第一高电平导通控制信号、第二高电平导通控制信号、第三高电平导通控制信号、高电平外部输入控制信号、第一低电平关断控制信号、第二低电平关断控制信号、第三低电平关断控制信号和低电平外部输入控制信号；
SiC MOSFET开启阶段分段电路包括第十八非门INV18、第十九非门INV19、第二十非门INV20、第二十一非门INV21、第二十二非门INV22、第二十三非门INV23、第二十四非门INV24、第二十五非门INV25、第二十六非门INV26、第一或非门NOR1、第四与门AND4、第一与非门NAND1、第二与非门NAND2、第四锁存器Latch4、第五锁存器Latch5、第一PLDMOS管PLD1、第二PLDMOS管PLD2、第三PLDMOS管PLD3、第十二上升沿检测电路；其中，第十九非门INV19的输入端接高电平外部输入控制信号，其输出端接第一或非门NOR1的一个输入端和第五锁存器Latch5的R输入端；第一或非门NOR1的另一个输入端接第十八非门INV18的输出端，第一或非门NOR1的输出端接第四锁存器Latch4的R输入端；第十八非门INV18的输入端接第一高电平导通控制信号；第四锁存器Latch4的S输入端接第十二上升沿电路的输出端，第十二上升沿电路的输入端接第三高电平导通控制信号；第二十二非门INV22的输入端接第四锁存器Latch4的输出端，第二十二非门INV22的输出端接第一与非门NAND1的一个输入端，第一与非门NAND1的另一个输入端接第二十一非门INV21的输出端，第一与非门NAND1的输出端接第二十三非门INV23的输入端，第二十三非门INV23的输出端接第二十四非门INV24的输入端，第二十四非门INV24的输出端接第一PLDMOS管PLD1的栅极，第一PLDMOS管PLD1的源极接电源；第五锁存器Latch5的S输入端接第二高电平导通控制信号，其输出端接第二与非门NAND2的一个输入端，第二与非门NAND2的另一个输入端接第四与门AND4的输出端，第二与非门NAND2的输出端接第二十五非门INV25的输入端，第二十五非门INV25的输出端接第二十六非门INV26的输入端，第二十六非门INV26的输出端接第三PLDMOS管PLD3的栅极，第三PLDMOS管PLD3的源极接电源；第四与门AND4的一个输入端接高电平外部输入控制信号，其另一个输入端接SiC MOSFET开启阶段死区信号，其输出端接第二十非门INV20的输入端；第二十非门INV20的输出端接第二十一非门INV21的输入端和第二PLDMOS管PLD2的栅极，第二PLDMOS管PLD2的源极接电源；
SiC MOSFET关断阶段分段电路包括第二十七非门INV27、第二十八非门INV28、第二十九非门INV29、第三十非门INV30、第三十一非门INV31、第三十二非门INV32、第三十三非门INV33、第三十四非门INV34、第二或非门NOR2、第三或非门NOR3、第三与非门NAND3、第五与门AND5、第六与门AND6、第七与门AND7、第六锁存器Latch6、第七锁存器Latch7、第八锁存器Latch8、第一NLDMOS管NLD1、第二NLDMOS管NLD2、第三NLDMOS管NLD3、第三延时电路、第三下降沿检测电路、第四下降沿检测电路、第十三上升沿检测电路；其中，第二或非门NOR2的一个输入端接第二低电平关断控制信号，其另一个输入端接低电平外部输入控制信号，其输出端接第二十七非门INV27的输入端，第二十七非门INV27的输出端接第六锁存器Latch6的R输入端；第六锁存器Latch6的S输入端接第一低电平关断控制信号，其输出端接第三延时电路的输入端、第三下降沿检测电路的输入端和第三十非门INV30的输入端，第三十非门INV30的输出端接第六与门AND6的一个输入端，第六与门AND6的另一个输入端接第三或非门NOR3的输出端，第六与门AND6的输出端接第三十一非门INV31的输入端，第三十一非门INV31的输出端接第三十二非门INV32的输入端，第三十二非门INV32的输出端接第一NLDMOS管NLD1的栅极，第一NLDMOS管NLD1的源极接地；第十三上升沿检测电路的输入端接第三延时电路的输出端，第十三上升沿检测电路的输出端接第二十八非门INV28的输入端，第二十八非门INV28的输出端接第五与门AND5的一个输入端，第五与门AND5的另一个输入端接第三与非门NAND3的输出端，第三与非门NAND3的一个输入端接第七锁存器Latch7的输出端，另一个输入端接第四下降沿检测电路的输出端；第四下降沿检测电路的输入端接第三低电平关断控制信号；第七锁存器Latch7的S输入端接第三下降沿检测电路的输出端，其R输入端接低电平外部输入控制信号；第五与门AND5的输出端接第八锁存器Latch8的S输入端，第八锁存器Latch8的R输入端接第二十九非门INV29的输出端，第二十九非门INV29的输入端接低电平外部输入控制信号；第七与门AND7的一个输入端接第八锁存器Latch8的输出端，第七与门AND7的另一个输入端接第三或非门NOR3的输出端，第七与门AND7的输出端接第三十三非门INV33的输入端，第三十三非门INV33的输出端接第三十四非门INV34的输入端，第三十四非门INV34的输出端接第三NLDMOS管NLD3的栅极，第三NLDMOS管NLD3的源极接地；第二NLDMOS管NLD2的栅极接第三或非门NOR3的输出端，其源极接地；第一PLDMOS管PLD1的漏极、第二PLDMOS管PLD2的漏极、第三PLDMOS管PLD3的漏极、第一NLDMOS管NLD1的漏极、第二NLDMOS管NLD2的漏极、第三NLDMOS管NLD3的漏极相连作为分段驱动电路的输出端。
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