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JP5952074B2 - 半導体装置及び計測機器 - Google Patents

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JP5952074B2
JP5952074B2 JP2012104181A JP2012104181A JP5952074B2 JP 5952074 B2 JP5952074 B2 JP 5952074B2 JP 2012104181 A JP2012104181 A JP 2012104181A JP 2012104181 A JP2012104181 A JP 2012104181A JP 5952074 B2 JP5952074 B2 JP 5952074B2
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紀久 曽根
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憲吾 武政
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Description

本発明は、半導体装置及び計測機器に関する。
近年、積算電力量を計測する電力メータなどの計測機器において、時間帯別に積算電力量を計測する需要が高まっている。これに伴い、計測機器の内部に、発振子と集積回路とを設けて半導体装置を構成することで、電力と時間を計測できるようにした計測機器がある。また、リードフレームの上面に集積回路（ＩＣチップ）を搭載して、ボンディングワイヤで集積回路とリードフレームとを接続し、集積回路の上面に、異方性導電性接着フィルムを介して発振子を搭載した回路装置がある（例えば、特許文献１）。
しかしながら、集積回路の上面に発振子を搭載する場合、集積回路に形成された端子と発振子に形成された端子との位置を合わせる必要があるため、汎用性に欠けるといった問題がある。また、リードフレームと集積回路をボンディングワイヤで接続する工程と、異方性導電性接着フィルムを介して集積回路と発振子とを接続する工程とを行うため、生産効率が悪い。
特開２０１０−３４０９４号公報
本発明は、上記の事実を考慮し、生産効率を向上させ、且つ、汎用性を持たせた半導体装置及び計測機器を提供することを目的とする。
請求項１に記載の半導体装置は、一方の面上に第１の方向に沿って所定の距離を離して配置された複数の外部端子を備えた発振子と、矩形の面上の一辺に沿って、複数の第１電極パッドが形成された第１の領域と、前記第１の領域を挟んで複数の第２電極パッドが形成された第２の領域と、を備えた集積回路と、前記外部端子と前記第１電極パッド及び前記第２電極パッドとが略同一方向を向き、且つ、前記第１の方向と前記集積回路の一辺とが略並行となるように前記発振子及び前記集積回路が搭載されると共に、周囲に端子を備えたリードフレームと、前記外部端子と前記第１電極パッドとを接続する第１ボンディングワイヤと、前記リードフレームの端子と、前記第２電極パッドとを接続する第２ボンディングワイヤと、前記発振子、前記集積回路、前記リードフレーム、前記第１ボンディングワイヤ、及び前記第２ボンディングワイヤを封止する封止部材と、を有し、前記第１ボンディングワイヤと前記第２ボンディングワイヤとが立体的に交差していることを特徴とする。
本発明は、上記の構成としたので、生産効率を向上させ、且つ、汎用性を持たせた半導体装置及び計測機器を提供できる。
第１実施形態に係る半導体装置を備えた積算電力量計の斜視図である。 第１実施形態に係る半導体装置を裏面から見た一部破断図である。 図２の３−３線断面図である。 第１実施形態に係る発振子を示す分解斜視図である。 第１実施形態に係る半導体装置のＬＳＩを説明するためのブロック図である。 （ａ）〜（ｅ）は、第１実施形態に係る半導体装置を製造する製造方法において発振子とＬＳＩとをリードフレーム上に配置してワイヤボンディングする手順を示す説明図である。 （ａ）〜（ｄ）は、第１実施形態に係る半導体装置を製造する製造方法においてリードフレームと発振子とＬＳＩとを樹脂で封止する手順を示す説明図である。 第１実施形態に係る半導体装置の変形例を示す一部破断図である。 第１実施形態に係る第１周波数補正処理の流れを示すフローチャートである。 第１実施形態に係る第２周波数補正処理の流れを示すフローチャートである。 第１実施形態に係る半導体装置における温度と周波数偏差との関係を示す図である。 第２実施形態に係る半導体装置のＬＳＩを説明するためのブロック図である。 （ａ）は、第２実施形態に係る半導体装置の発振子のクロック値の一例を示す図であり、（ｂ）は、第２実施形態に係る半導体装置の基準信号発振子のクロック値の一例を示す図である。 第２実施形態に係る第１周波数補正処理の流れを示すフローチャートである。 第２実施形態に係る周波数誤差導出処理の流れを示すフローチャートである。 第２実施形態に係る周波数誤差導出処理におけるタイミングチャートであり、（ａ）は、カウント開始時を示す図であり、（ｂ）は、カウント停止時を示す図である。 第２実施形態に係る第２周波数補正処理の流れを示すフローチャートである。 第２実施形態に係る半導体装置のＬＳＩの別例を説明するためのブロック図である。 第２実施形態に係る半導体装置のＬＳＩの別例を説明するためのブロック図である。 第３実施形態に係る半導体装置を裏面から見た一部破断図である。 図２０の２１−２１線断面図である。 第４実施形態に係る半導体装置を裏面から見た一部破断図である。 第４実施形態に係る半導体装置のリードフレームを説明するための説明図である。 第５実施形態に係る半導体装置を裏面から見た一部破断図である。 図２４の１４−１４線断面図である。 （ａ）〜（ｅ）は、第５実施形態の半導体装置を製造する製造方法において発振子とＬＳＩとをリードフレーム上に配置してワイヤボンディングする手順を示す説明図である。 （ａ）〜（ｄ）は、第５実施形態に係る半導体装置を製造する製造方法においてリードフレームと発振子とＬＳＩとを樹脂で封止する手順を示す説明図である。 第６実施形態に係る半導体装置を裏面から見た一部破断図である。 図２８の１８−１８線断面図である。 従来の計時機能が内蔵された半導体装置と発振子とが接続された状態の一例を示すブロック図である。 従来の計時機能が内蔵された半導体装置と発振子とが接続された状態の一例を示すブロック図である。 従来のパッケージ化された一般的な半導体装置を示す概略断面図である。
（第１実施形態）
以下、本発明に係る半導体装置について添付図面を用いて詳細に説明する。
＜構成＞
図１に示すように、実施形態１の半導体装置を備える積算電力量計１０は、住宅などの外壁１００に固定された固定板１０２の上面に取付けられており、主として、本体部１２と、本体部１２を覆う透明のカバー１４と、本体部１２の下部に設けられた接続部１６とで構成されている。
接続部１６の下方からは、電源側配線１８と負荷側配線２０とが接続されており、積算電力量計１０へ電流を供給している。本体部１２は、平面視にて矩形状の箱体であり、本体部１２の内部には、後述する半導体装置２４、及び半導体装置２４から出力された信号に応じて積算電力量を計測する計測手段としての電力量計測回路２２が基板（不図示）上に実装されている。なお、図１において、説明の便宜上、電力量計測回路２２、及び半導体装置２４の大きさを誇張して描いている。
本体部１２の正面には、横長の液晶ディスプレイ１５が設けられている。液晶ディスプレイ１５には、電力量計測回路２２が計測した単位時間当たりの使用電力量や、時間帯別に使用した積算電力量などが表示されている。なお、本実施形態に係る積算電力量計１０は、計測手段として電力量計測回路２２を用いた電子式の電力量計であるが、これに限らず、例えば、円盤を回転させて電力量を計測する誘導型の電力量計でもよい。
次に、本実施形態に係る半導体装置２４の詳細な構成を説明する。なお、以下の説明において、図２に示す半導体装置２４の平面視における左右方向を矢印Ｘ方向とし、上下方向を矢印Ｙ方向とし、図３に示す半導体装置２４の断面図における高さ方向をＺ方向として説明する。図２、及び図３に示すように、半導体装置２４の外形形状は、平面視にて矩形状であり、骨格となるリードフレーム２６と、リードフレーム２６の表面（第１の面）に搭載された発振子２８と、リードフレーム２６の裏面（第２の面）に搭載された集積回路としてのＬＳＩ３０と、封止材となるモールド樹脂３２と、を含んで構成されている。
リードフレーム２６は、銅（Ｃｕ）や鉄（Ｆｅ）とニッケル（Ｎｉ）の合金などの金属からなる平板をプレス機で打ち抜いて形成された板材であり、中央部に設けられた搭載部としてのダイパッド２６Ａと、ダイパッド２６Ａから対角線上に外側へ延びる吊りリード２６Ｂと、隣り合う吊りリード２６Ｂの間に設けられた複数のリード（端子）３８とを含んで構成されている。
リード３８は、ダイパッド２６Ａの中央部へ向かって延びる細長の部材であり、ダイパッド２６Ａの周囲に所定の間隔で複数形成されている。本実施形態では、隣り合う吊りリード２６Ｂの間に１６本のリード３８が形成されている。また、リード３８は、ダイパッド２６Ａ側に位置するインナーリード３８Ａと、半導体装置２４の外周端部側に位置するアウターリード３８Ｂと、で構成されており、インナーリード３８Ａは、ダイパッド２６Ａより下方となるように、プレス機で押し下げられ、ダイパッド２６Ａと平行に延びている（図３参照）。また、ダイパッド２６Ａに最も近いインナーリード３８Ａの先端部は、めっき膜４０で被覆されている。本実施形態では一例として、めっき膜４０を銀（Ａｇ）で形成しているが、これに限らず、例えば、金（Ａｕ）などの金属でめっき膜を形成してもよい。
アウターリード３８Ｂは、モールド樹脂３２から露出して下方へ屈曲され、先端部がインナーリード３８Ａと平行になっている。すなわち、ガルウィングリードとなっている。また、アウターリード３８Ｂは、半田めっき膜により被覆されている。半田めっき膜の材質としては、錫（Ｓｎ）、錫（Ｓｎ）と鉛（Ｐｂ）の合金、又は錫（Ｓｎ）と銅（Ｃｕ）の合金などが用いられる。
リードフレーム２６の中央部のダイパッド２６Ａは、平面視にて矩形状に形成された平板状の部材であり、ダイパッド２６Ａの中央部より右側には、ダイパッド２６Ａの厚み方向に貫通した２つの開口部２６Ｃが形成されている。開口部２６Ｃは、横長の矩形状に形成されており、後述する発振子２８の外部電極３４と対面するように設けられている（図４参照）。
２つの開口部２６Ｃの間の領域は、左右方向に延びる発振子搭載領域としての発振子搭載用梁４２となっており、リードフレーム２６の表面の発振子搭載用梁４２には、接着剤（不図示）を介して発振子２８が搭載されている（図４参照）。換言すると、発振子搭載用梁４２の両脇に開口部２６Ｃがそれぞれ設けられている。発振子２８は、上下方向を長手方向とした矩形状の電子部品であり、本実施形態では、一般的な電子機器に搭載される周波数が３２．７６８ｋＨｚの汎用の半導体装置２４に対して外付け可能な発振子２８を用いている。
図４に示すように、発振子２８は、振動片４４と、振動片４４を収容するパッケージ本体４６と、蓋体４８と、を含んで構成されており、平面視において矩形形状をしている。振動片４４は、人工水晶で形成された音叉型の水晶片の表面に励起電極４４Ａを成膜した水晶振動片であり、励起電極４４Ａに電流を流すと、圧電効果により振動片４４が発振する。ここで、振動片４４としては、音叉型に限らず、ＡＴカットの水晶片を用いてもよい。また、水晶の他に、タンタル酸リチウム（ＬｉＴａＯ３）やニオブ酸リチウム（ＬｉＮｂＯ３）で形成した振動片を用いてもよい。さらに、シリコンで形成されたＭＥＭＳ振動片を用いてもよい。
パッケージ本体４６は、上部が開口した箱体であり、長手方向一端側の底部には、振動片４４が固定される台座４７が形成されている。この台座４７に振動片４４の基部を固定して、振動可能とし、真空状態でパッケージ本体４６と蓋体４８とを接合することで、振動片４４が気密封止される。また、パッケージ本体４６の下面の両端には、振動片４４の励起電極４４Ａと電気的に接続された端子としての外部電極３４が所定の距離Ｌ１を離してそれぞれ形成されている。また、発振子搭載用梁４２の幅Ｌ２は、外部電極３４間の距離より狭幅に形成されている。
外部電極３４は、パッケージ本体４６の幅と同じ幅に形成されており、図２に示すように、外部電極３４の大きさは、後述するＬＳＩ３０に形成された電極パッド５０、及び発振子用電極パッド５４より大きくなっている。また、外部電極３４よりダイパッド２６Ａの開口部２６Ｃの方が大きく形成されている。
図２及び図３に示すように、リードフレーム２６の裏面には、ダイパッド２６Ａの中央部に、接着材（不図示）を介して集積回路又は半導体チップとしてのＬＳＩ３０が搭載されている。ＬＳＩ３０は、矩形状で薄肉の電子部品であり、ＬＳＩ３０の右側の端部は、開口部２６Ｃを半分ほど覆っている。このため、平面視にて投影したとき、発振子２８とＬＳＩ３０とが重なるように配置されている。また、ＬＳＩ３０側からリードフレーム２６を見ると、開口部２６Ｃから発振子２８の外部電極３４が露出している。
矩形形状をなすＬＳＩ３０の各辺に沿った下面の外周端部には、ＬＳＩ３０の内部の配線と電気的に接続された複数の電極パッド５０が設けられている。電極パッド５０は、アルミ（Ａｌ）や銅（Ｃｕ）などの金属で形成されており、ＬＳＩ３０の各辺に１６個ずつ設けられている。なお、電極パッド５０の数は、各辺で同じでもよいし、後述する発振子用電極パッド５４が設けられる辺は少なくするまたは多くするなど、異なるようにしてもよい。また、電極パッド５０はそれぞれ、ボンディングワイヤ５２によりインナーリード３８Ａと接続されている。なお、本実施形態では、電極パッド５０の数は、リード３８の数と一致するようにＬＳＩ３０の各辺に１６個ずつ設けられていたが、これに限らず、リード３８の数より多く設けて他の用途に使用してもよい。
ＬＳＩ３０の発振子２８側の外周端部には、電極パッド５０とは別に発振子用電極パッド５４が設けられている。発振子用電極パッド５４は、ＬＳＩ３０の上下方向の中央部に２個設けられており、電極パッド５０の間に位置している。すなわち、中央部に発振子用電極パッド５４配置領域（第１の領域）が形成され、この中央部から発振子用電極パッド５４が設けられた辺の終端までの領域にそれぞれと、残りの三辺に電極パッド５０配置領域（第２の領域）が形成されている。また、発振子電極パッド５４は、開口部２６Ｃを通じて、発振子２８の外部電極３４とボンディングワイヤ５２で接続されている。なお、ボンディングワイヤは、金（Ａｕ）、銅（Ｃｕ）等の金属からなる線状の導電部材である。
ＬＳＩ３０の上下方向の中央部に設けられた２つの発振子用電極パッド５４は、同じ辺に設けられた電極パッド５０から離して設けられている。換言すると、発振子用電極パッド５４と、発振子用電極パッド５４と隣接する電極パッド５０との間の距離は、電極パッド５０間の距離よりも長くなっている。
なお、発振子用電極パッド５４と隣接する電極パッド５０の間の距離を電極パッド５０間の距離と等しくしておき、発振子用電極パッド５４と隣接する電極パッド５０をワイヤボンディングしないことで、ワイヤボンディングされた電極パッド５０と発振子用電極パッド５４との間の距離を、ワイヤボンディングされた電極パッド５０間の距離よりも長くするようにしてもよい。換言すると、ＬＳＩ３０の電極パッド５０上においては、電極パッド５０とインナーリード３８Ａとを接続するボンディングワイヤ５２間の距離よりも、発振子電極パッド５４と外部電極３４とを接続するボンディングワイヤ５２と電極パッド５０とインナーリード３８Ａとを接続するボンディングワイヤ５２との距離のほうが長くなっている。
ここで、発振子用電極パッド５４と外部電極３４とを接続しているボンディングワイヤ５２と、電極パッド５０とインナーリード３８Ａとを接続しているボンディングワイヤ５２は、立体交差しており、図３に示すように、電極パッド５０とインナーリード３８Ａとを接続しているボンディングワイヤ５２は、発振子用電極パッド５４と外部電極３４とを接続しているボンディングワイヤ５２を跨ぐようにして形成されている。すなわち、ボンディングワイヤ５２の短絡を防止するために、発振子用電極パッド５４と外部電極３４とを接続しているボンディングワイヤ５２の頂点は、電極パッド５０とインナーリード３８Ａとを接続しているボンディングワイヤ５２の頂点より低くなるように形成されている。
なお、全ての電極パッド５０とインナーリード３８Ａとを接続するボンディングワイヤ５２の頂点の高さよりも、発振子用電極パッド５４と外部電極３４とを接続するボンディングワイヤ５２の頂点の高さのほうが低くなるようしても良いし、発振子用電極パッド５４と外部電極３４との間にある電極パッド５０とインナーリード３８Ａとを接続するボンディングワイヤ５２の頂点の高さよりも低くするようにしてもよい。
また、ＬＳＩ３０の中心と直方体形状の発振子２８の中心ＣＰとがＸ軸上で略一致するように平行に配置されている。すなわち、発振子２８の中心ＣＰのＸ軸からのＹ軸方向へのずれ幅は、中央部のＹ軸方向の幅よりもせまい。そのような配置状態において、ＬＳＩ３０の任意の一辺の中央付近に設けられた発振子用電極パッド５４と、発振子２８の長手方向の両端に離して配置した外部電極３４とをボンディングワイヤ５２で接続している。それと共に、発振子用電極パッド５４を挟むように並べて配置された電極パッド５０と、電極パッド５０とＹ軸方向に平行に並んでいるインナーリード３８Ａとをボンディングワイヤ５２で接続している。
さらに、発振子用電極パッド５４が電極パッド５０から離して設けられているため、電極パッド５０とインナーリード３８Ａとを接続するボンディングワイヤ５２は、発振子用電極パッド５４と外部電極３４とを接続するボンディングワイヤ５２の発振子２８より低くなった部分を通過することとなる。すなわち、発振子用電極パッド５４と外部電極３４とを接続するボンディングワイヤ５２の頂点付近を通過して交差することを回避でき効率的に立体交差させることができる。さらに、電極パッド５０とインナーリード３８Ａとを接続するボンディングワイヤ５２の頂点の高さを低く抑えることができるため、パッケージの高さを低くすることも可能である。
また、発振子２８の外部電極３４におけるボンディングワイヤ５２の接続位置は、Ｘ軸方向においては、発振子２８の中心位置よりインナーリード３８Ａ側にずれている。このように接続することで、ボンディングワイヤ５２がＬＳＩ３０の端部に接触することを低減することができる。一方Ｘ軸方向においては、外部電極３４の中心より発振子２８の中心方向にずれている。このように接続することで、電極パッド５０とインナーリード３８Ａとを接続するボンディングワイヤ５２との交差回数を減らすことが可能である。
発振子２８、ＬＳＩ３０、及びリードフレーム２６は、モールド樹脂３２により封止されており、半導体装置２４の外形が形成されている。モールド樹脂３２は、内部に空隙を設けないように充填されており、モールド樹脂３２の高さは、インナーリード３８の高さの２倍以上の高さとなっている。換言すると、モールド樹脂３２の発振子２８搭載側の表面からインナーリード３８の中心までの距離Ｈ１は、モールド樹脂３２のＬＳＩ３０搭載側の表面からインナーリード３８の中心までの距離Ｈ２よりも長い。また、モールド樹脂３２のＬＳＩ３０搭載側の表面からダイパッド２６の中心までの距離Ｈ３は、モールド樹脂３２のＬＳＩ３０搭載側の表面からインナーリード３８までの距離Ｈ２よりも長い。なお、本実施形態では、モールド樹脂３２として、シリカ系の充填材を含有した熱硬化性のエポキシ樹脂を用いているが、これに限らず、例えば、熱可塑性の樹脂を用いてもよい。
次に、ＬＳＩ３０の内部の構成について説明する。図５に示すように、ＬＳＩ３０には、発振回路５１、分周回路５３、計時回路５６、温度センサ５８、制御部６０、及びレジスタ部７０が内蔵されている。発振回路５１は、発振子２８と接続されており、発振子２８を発振させる。分周回路５３は、発振子２８から出力された信号（本実施形態では、３２．７６８ｋＨｚの周波数）を分周して、所定のクロック（例えば１Ｈｚ）にする。計時回路５６は、分周回路５３により分周された信号に基づいて時間を計測し、制御部６０へ時間を伝達する。温度センサ５８は、ＬＳＩ３０の温度を測定し、制御部６０へ伝達する。なお、ＬＳＩ３０の近傍に同一リードフレームに配置させて、電気的にもＬＳＩ３０と接続されている発振子２８の温度はＬＳＩ３０の温度と同一視することが可能である。すなわち、温度センサ５８は、ＬＳＩ３０の周辺に配置された発振子２８の温度を精度良く測定することが可能である。制御部６０は、計時回路５６が計測した時間に基づいて、電力量計測回路２２が計測した単位時間当たりの積算電力量などを液晶ディスプレイ１５へ表示させる（図１参照）。レジスタ部７０は、発振子２８の発振周波数を補正する際に使用される各種データを格納するための複数のレジスタから構成される。なお、当該複数のレジスタについては後述する発振周波数の補正の説明において詳細に説明する。また、ＬＳＩ３０には、この他にも演算を行う演算回路や、内部電源が内蔵されている。
＜製造手順＞
以下、半導体装置２４の製造手順について説明する。
先ず、図６（ａ）に示すように、リードフレーム２６を、リード３８が下方に位置するように、ボンディング装置１の載置台２に載置する。なお、載置台２には、発振子２８が第１の面に固定された状態でリードフレーム２６を上下反転したときに発振子２８を収容するための凹陥部３が形成されている。又、発振子２８は、外部電極３４を下方に向けた状態でテープ上のパッケージ２９に封入されて搬送されてくる。なお、リードフレーム２６には、予めプレス加工等によって開口部２６Ｃを形成しておく。
次に、図６（ｂ）に示すように、パッケージ２９を開封し、ピッカー４で発振子２８を取り出し、ダイパッド２６Ａの第１の面、即ち図６（ｂ）における上方の面に、発振子２８の外部端子３４が開口部２６Ｃに重なるように発振子２８を配置し、接着剤でダイパッド２６Ａに固定する。なお、発振子２８が、外部電極３４を上方に向けた状態でパッケージ２９に封入されているときは、ピッカー４として回転機構付きのものを用い、ピッカー４で発振子２８を取り出した後、回転機構で発振子２８を上下反転させ、外部端子３４を下方に向けてからダイパッド２６Ａの第１の面に載置するのが好ましい。
発振子２８をダイパッド２６Ａの第１の面に固定したら、図６（ｃ）に示すように、リードフレーム２６を上下反転させて載置台２に載置する。これにより、リードフレームは、第１の面が下方を向いた状態で載置台２に載置される。このとき、発振子２８は、載置台２の凹陥部３に収容される。
リードフレーム２６を上下反転させて載置台２に載置したら、図６（ｄ）に示すように、ダイパッド２６Ａの第１の面とは反対側の第２の面における開口部２６Ｃに隣接する部分にＬＳＩ３０を固定する。なお、図６（ｄ）において第２の面は、ダイパッド２６Ａの上方の面である。
最後に、図６（ｅ）に示すように、ＬＳＩ３０の電極パッド５０とリード３８とをボンディングワイヤ５２で接続すると共に、ＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４とをボンディングワイヤ５２で接続して半導体装置２４とする。その際に、ＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４とを接続するボンディングワイヤ５２の頂点の高さが、ＬＳＩ３０の電極パッド５０とリード３８とを接続するボンディングワイヤ５２の頂点の高さよりも低くなるように接続する。また、先にＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４とをボンディングワイヤで接続した後に、そのボンディングワイヤ５２の上を飛び越えるように、ＬＳＩ３０の電極パッド５０とリード３８とをボンディングワイヤ５２で接続する。また、ＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４とを接続するボンディングワイヤ５２と、電極パッド５０とリード３８とを接続するボンディングワイヤ５２とが立体交差するように接続を行う。その際に、ＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４とを接続するボンディングワイヤ５２の頂点からずれた位置で、ＬＳＩ３０の電極パッド５０とリード３８とを接続するボンディングワイヤ５２が交差するように接続を行う。
図６（ａ）〜図６（ｅ）に示す手順で発振子２８とＬＳＩ３０とをリードフレーム２６（ダイパッド２６Ａ）に固定し、ＬＳＩ３０と発振子２８との接続を行うことにより、ＬＳＩ３０をダイパッド２６Ａにおいて発振子２８が固定される第１の面とは反対側の第２の面に固定しているにもかかわらず、ＬＳＩ３０と発振子２８との接続も、ＬＳＩ３０とリードフレームのリード３８との接続と同様にダイパッド２６Ａの第２の面から行うことができ、能率的である。また、発振子２８とＬＳＩ３０とは、リードフレーム２６を介さずにボンディングワイヤ３２で直接に接続されるので、発振子２８とＬＳＩ３０とをリードフレーム２６を介して接続する場合や、ボンディングワイヤをリードフレーム２６の裏側に引き回して接続する場合と比較して配線抵抗を低減できる。
次に、半導体装置２４をモールド樹脂３２で封止する手順について説明する。
先ず、図７（ａ）に示すように、半導体装置２４を、リードフレーム２６（ダイパッド２６Ａ）の第１の面、即ち発振子２８が固定された側の面が上面となり、リードフレーム２６（ダイパッド２６Ａ）の第２の面、即ちＬＳＩ３０が固定された側の面が下面となるように金型５のキャビティ６内部に固定する。ここで、発振子２８はＬＳＩ３０よりも厚みが厚いため、半導体装置２４は、リードフレーム２６（ダイパッド２６Ａ）が金型５におけるキャビティ６の高さ方向の中心よりも下方に位置するようにキャビティ６内部に配置される。又、半導体装置２４がキャビティ６内部に固定された状態でアウターリード３８Ｂが金型５の外側に突出するようにする。
半導体装置２４がキャビティ６内部に固定されたら、図７（ｂ）において矢印ａで示すように、リードフレーム２６の下面に沿って設けられた注入口７からモールド樹脂３２を注入する。ここで、前述のように、リードフレーム２６（ダイパッド２６Ａ）は、金型５におけるキャビティ６の高さ方向の中心よりも下方に位置するように固定されているから、はじめ、モールド樹脂３２は、リードフレーム２６（ダイパッド２６Ａ）に沿って注入される。ここで、注入されたモールド樹脂３２は、より広い空間があるほうに流れ込もうとする特性があるので、例えばリードフレーム２６の後端とダイパッド２６Ａとの隙間などからリードフレーム２６の上方に流れ込もうとするが、発振子２８によって進路を遮られるから、図７（ｃ）において矢印ｂで示すように、リードフレーム２６の下方に回り込むように流れる。
その後、図７（ｄ）において矢印ｃで示すように、モールド樹脂３２は、リードフレーム２６の上面側にも流れ込む。そして、リードフレーム２６の下面側がモールド樹脂３２で満たされると、リードフレーム２６の上面側もモールド樹脂３２で満たされる。
リードフレーム２６の両側がモールド樹脂３２で満たされたら、金型５を加熱してモールド樹脂３２を硬化させる。
半導体装置２４においては、リードフレーム２６（ダイパッド２６Ａ）の上面に発振子２８が、下面にＬＳＩ３０が固定されているから、半導体装置２４をモールド樹脂３２で封止する場合には、リードフレーム２６が金型５のキャビティ６の高さ方向中心よりも下方に配置する必要がある。このようにリードフレーム２６の上側に広い空間がある場合には、モールド樹脂３２はリードフレーム２６の上側に流れ込もうとする。
したがって、注入口７からキャビティ６に注入されたモールド樹脂３２による圧力は、リードフレーム２６の両面に均等には加わらず、リードフレーム２６の上面により強く加わると考えられる。
しかしながら、発振子２８を用いてモールド樹脂３２の流路を調整し、モールド樹脂３２を先にリードフレーム２６の下方に流入させることにより、キャビティ６に注入されたモールド樹脂３２によるリードフレーム２６の下支えが期待できる。したがって、モールド樹脂３２を注入中にキャビティ６内部においてリードフレーム２６が上下方向に沿ってずれることが防止される。
＜作用＞
次に、本実施形態に係る半導体装置２４、及び積算電力量計１０の作用について説明する。本実施形態に係る半導体装置２４では、発振子２８とＬＳＩ３０とがモールド樹脂３２で封止されて一体となっており、ＬＳＩ３０は、発振回路５１、分周回路５３、及び計時回路５６が内蔵されているので、図１に示す積算電力量計１０の内部の基板に半導体装置２４を実装するだけで、時間を計測できる。すなわち、発振子２８や分周回路５３などを別々に基板へ実装する必要がない。そのため、発振子２８と半導体装置２４との接続調整などの手間も不要となる。
また、ＬＳＩ３０には、温度センサ５８が内蔵されているので、発振子２８の周囲の温度を正確に測定できる。これにより、発振子２８から出力される信号（周波数）が温度変化によって変動しても、高精度で周波数の補正を行うことができる。そのため高価な高精度発振子を用いることなく、安価な発振子であっても周波数を高精度とすることができる。
さらに、図２に示すように、発振子２８の外部電極３４とＬＳＩ３０の発振子用電極パッド５４とは、ボンディングワイヤ５２によって開口部２６Ｃを通じて直接接続されている。このため、リードフレーム２６を介さずに最短距離で配線が可能となり、配線抵抗を低減できる。また、外部電極３４と発振子用電極パッド５４とを接続する２本のボンディングワイヤ５２の長さが均一となっているので、ボンディングワイヤ５２にかかる張力を等しくでき、ボンディングワイヤ５２の破断やたわみによる接触を防止できる。また、リードフレーム２６を介さずに配線できるので、ノイズの影響も受けにくいため、発振子２８からＬＳＩ３０へスムーズに信号を伝達できる。また、平行に形成されたボンディングワイヤ５２の間には、ノイズが発生し易いが、発振子用電極パッド５４と外部電極３４とを接続しているボンディングワイヤ５２は、他のボンディングワイヤ５２に対して、立体交差しているので、発振子用電極パッド５４と外部電極３４とを接続するボンディングワイヤ５２と他のボンディングワイヤ５２間の干渉を低減することができ、特に他のボンディングワイヤ５２から発振子２８へのノイズの影響を低減できる。さらに、外部電極３４は、発振子用電極パッド５４より大きいので、ワイヤボンディングを容易に行うことができる。
また、発振子２８とＬＳＩ３０とは、リードフレーム２６の表面と裏面に搭載されており、平面視にて投影したときに重なるように配置されているので、発振子２８とＬＳＩ３０とをリードフレーム２６の片面に並べて搭載する場合と比べて、半導体装置２４の縦横のサイズを小さくできる。
また、ＬＳＩ３０は、ダイパッド２６Ａの中央部に位置しているので、電極パッド５０とインナーリード３８とを接続するボンディングワイヤ５２の長さを一定にできる。これにより、ワイヤボンディングの作業が容易となり、歩留まりを向上できる。
なお、本実施形態では、全てのインナーリード３８ＡがＬＳＩ３０の電極パッド５０へ接続されていたが、これに限らず、図６に示す変形例のように、任意のインナーリード３８Ａをボンディングワイヤ５２でダイパッド２６Ａへ接続させて、アウターリード３８Ｂをアースに接続することで、ダイパッド２６Ａを接地してもよい。この場合、ダイパッド２６Ａが帯電するのを抑制できる。また、リードフレームを挟むようにリードフレームの両面に分けてＬＳＩ３０と発振子２８とを配置しているので、ＬＳＩ３０から発振子２８へのノイズをダイパッド２６Ａによって遮蔽することができる。
また、本変形例では、発振子用電極パッド５４の近傍に発振回路５１が配置されており、この発振回路５１を囲むように、デジタル回路部５５が配置されている。デジタル回路部５５は、デジタル信号を処理する回路部であり、他の素子と比べてノイズが発生しにくい。このため、ＬＳＩ３０に内蔵された他の素子（特にアナログ回路部）から発振回路５１が受けるノイズの影響を低減できる。なお、デジタル回路部５５の一例としては、ＣＰＵなどがある。
＜発振周波数の補正＞
次に、本実施形態に係る半導体装置２４における、発振子２８の発振周波数の温度に依存する誤差を補正する周波数補正処理について説明する。
半導体装置２４は、例えば出荷時において、半導体装置２４内部のＬＳＩ３０の温度を常温（ここでは、２５℃）とした場合、常温より温度が低い基準温度（以下、「低温」ともいう。）とした場合、及び常温より温度が高い基準温度（以下、「高温」ともいう。）とした場合の各々の状態で温度センサ５８により温度を測定する。そして、半導体装置２４は、例えば出荷後に、この測定で得られた温度をトリミングデータとして、温度センサ５８の製造ばらつきにより発生する測定誤差を考慮して、発振子２８の周波数誤差を補正する。
上述したレジスタ部７０（図５参照）は、温度センサ５８により測定された温度を示すデータを格納する温度計測値レジスタ７１、周辺温度を低温とした場合に温度センサ５８により測定された温度を示すデータを格納する低温レジスタ７２、周辺温度を常温とした場合に温度センサ５８により測定された温度を示すデータを格納する常温レジスタ７３、周辺温度を高温とした場合に温度センサ５８により測定された温度を示すデータを格納する高温レジスタ７４、及び、これらの温度を示すデータから導出される発振子２８の発振周波数の補正値を格納するための周波数補正レジスタ７５を有している。なお、各レジスタは制御部６０にデータバス７６を介して接続されており、制御部６０はデータバス７６を介して各レジスタに対して読み書きを行う。
半導体装置２４は、発振子２８の周波数誤差を補正するために、半導体装置２４の温度を低温とした場合、常温とした場合、及び高温とした場合の各々の状態で温度センサ５８により温度を測定し、測定で得られた温度をトリミングデータとしてそれぞれ低温レジスタ７２、常温レジスタ７３、及び高温レジスタ７４に格納する第１周波数補正処理を行う。
試験者は、例えば出荷テスト時に、まず、槽内の温度が常温に設定された恒温槽の内部に半導体装置２４を配置する。そして、ユーザは、半導体装置２４に例えば温度センサ５８による温度の計測を開始させるための計測動作信号を入力させることにより、半導体装置２４に第１周波数補正処理を実行させる。この際、ユーザは、例えば半導体装置２４のリード３８に当該計測動作信号を出力する機器を接続することにより、半導体装置２４に当該計測動作信号を入力させる。また、当該計測動作信号は、恒温槽に設定された温度が常温、高温、または低温の何れであるかを示す情報を含んでいる。
図９は、本実施形態に係る半導体装置２４における第１周波数補正処理の流れを示すフローチャートである。当該第１周波数補正処理を実行するプログラムは、上記計測動作信号が入力されたタイミングで実行されるプログラムであり、制御部６０が有する記憶手段に予め記憶されている。なお、実行されるタイミングはこれに限定されない。
ステップＳ１０１において、制御部６０は、計測動作信号が入力されてから所定時間（例えば、数時間）が経過したか否かを判定する。なお、当該所定時間は、半導体装置２４の内部温度（ＬＳＩ３０の温度）が、恒温槽の温度と一致するために必要な時間とすると良い。
ステップＳ１０１において所定時間が経過したと判定された場合、ステップＳ１０３において、制御部６０は、温度センサ５８による計測値を取得する。なお、温度センサ５８による計測値は、温度計測値格納レジスタ７１に格納される。また、温度センサ５８によって計測値を取得する際には、所定時間（例えば、１分）経過毎に計測を行い、複数回の計測により得られた複数の計測値を平均した値を計測値として取得しても良い。
ステップＳ１０５において、制御部６０は、取得した計測値を、恒温槽に設定された温度が常温（ここでは、２５℃）である場合には、常温レジスタ７３に格納し、恒温槽に設定された温度が高温である場合には、高温レジスタ７４に格納し、恒温槽に設定された温度が低温である場合には、低温レジスタ７２に格納し、第１周波数補正処理を終了する。なお、上記第１周波数補正処理は、ウェハ状態のときに予め行っても良い。
試験者は、槽内の温度が常温に設定された恒温槽の内部に半導体装置２４を配置した状態に加えて、槽内の温度が高温に設定された恒温槽の内部に半導体装置２４を配置した状態、及び槽内の温度が低温に設定された恒温槽の内部に半導体装置２４を配置した状態の各々において、半導体装置２４にそれぞれ上記ステップＳ１０１乃至Ｓ１０５の処理を行わせる。これにより、常温レジスタ７３、高温レジスタ７４、低温レジスタ７２にそれぞれ温度センサ５８による計測値が格納される。
本実施形態に係る半導体装置２４は、上述した処理が行われた後に出荷され、出荷後の予め定められたタイミングで、後述する第２周波数補正処理が行われる。
ユーザは、例えば出荷後に、半導体装置２４に例えば周波数補正値の導出を開始させるための導出動作信号を入力させることにより、半導体装置２４に第２周波数補正処理を実行させる。この際、ユーザは、例えば半導体装置２４のリード３８に当該導出動作信号を出力する機器を接続することにより、当該導出動作信号を入力させる。または、半導体装置２４が一定の間隔で第２周波数補正処理を実行するようにしても良い。
図１０は、本実施形態に係る半導体装置２４における第２周波数補正処理の流れを示すフローチャートである。当該第２周波数補正処理を実行するプログラムは、半導体装置２４の出荷後に、上記導出動作信号が入力されたタイミングで実行されるプログラムであり、制御部６０が有する記憶手段に予め記憶されている。
ステップＳ２０１において、制御部６０は、常温レジスタ７３、高温レジスタ７４、及び低温レジスタ７２にそれぞれ格納されている計測値を取得する。
ステップＳ２０３において、制御部６０は、ステップＳ２０１において取得した計測値を用いて、発振子２８の発振周波数の補正値（以下、「周波数補正値」ともいう。）を導出する。
図１１は、本実施形態に係る半導体装置における温度と周波数偏差との関係を示す図である。なお、図１１は、実際の温度環境で得られた周波数誤差ではなく、二次関数による計算によって得られる理論値を示している。上記二次関数は、下記（１）式で表される。なお、下記（１）式において、ｆは周波数偏差、ａは二次温度係数、Ｔは測定された温度、Ｔ０は頂点温度、ｂは頂点誤差である。上記二次温度係数ａは、発振子２８の個体差に応じて予め定められた定数であり、制御部６０が有する記憶手段に予め記憶されている。
第１実施形態では、周波数偏差ｆが未知であるが、既知である二次温度係数ａ、常温レジスタ７３に格納されている常温での計測値、高温レジスタ７４に格納されている高温での計測値、及び低温レジスタ７２に格納されている低温での計測値から、頂点誤差ｂを導出することができる。そして、制御部６０は、常温での温度Ｔ０において最も周波数偏差が小さくなるようにするために、頂点誤差ｂの値を周波数補正値とする。
なお、上記周波数補正値の導出において、例えば−１０℃での測定環境下において、温度センサ５８による計測値が−８℃であった場合には、＋２℃に対応する補正が必要ということになる。出荷段階における製品は、常温、各レジスタに記憶されている高温及び低温の３ポイントの計測値をデータバス７６を介して読み出し、読み出したデータをトリミングデータとして、実際の環境下の温度を導出する。温度センサ５８による計測値が、各レジスタに記憶されていない値であった場合には、近接する二つのレジスタの値を用いて、実際の環境下の温度を導出すればよい。
ステップＳ２０５において、制御部６０は、ステップＳ２０３において導出した周波数補正値を示すデータを、周波数補正レジスタ７５に格納する。そして、半導体装置２４では、分周回路５３が、周波数補正レジスタ７５に格納されている周波数補正値を用いて、発振回路から入力した信号からクロック信号を生成することで、発振子２８の発振周波数の補正が行われる。
このように、第１実施形態に係る半導体装置２４によると、出荷時に、半導体装置２４の３ポイントの環境温度下での温度センサ５８による計測値をトリミングデータとして準備しておき、当該トリミングデータを元に周波数補正値を導出することにより、半導体装置２４の個体毎の温度センサ５８の製造上のばらつきに依存せずに、高精度な温度情報に基づいた周波数補正値を得ることができる。
従来のパッケージ化された半導体装置において、図３２に示すように、当該半導体装置を駆動させる場合、半導体装置の周辺温度Ｔａ（℃）、パッケージ表面温度Ｔｃ（℃）及びチップ表面温度Ｔｊ（℃）は各々異なってくる。例えば、チップ表面温度Ｔｊは、パッケージ熱抵抗（ジャンクション及び雰囲気間）をθｊａ、チップの消費電力（最大または平均）をＰとすると、下記の（２）式で表される。
しかしながら、本実施形態に係る半導体装置２４では、温度センサ５８と発振子２８とが一体に封止されていることにより、温度センサ５８の周辺温度と発振子２８の周辺温度とが同一となるため高精度に発振子２８の温度をＬＳＩ３０が有する温度センサ５８で測定することができ、そのため発振子２８及び温度センサ５８間の温度差によって周波数補正の精度が低下することが防止される。
（第２実施形態）
次に、本発明の第２実施形態に係る半導体装置２４について説明する。なお、第１実施形態と同一の構成については、同一の符号を付し、説明を省略する。
図１２に示すように、第２実施形態に係る半導体装置２４には、ＬＳＩ３０Ａに対して、発振子２８の発振周波数の補正の際に基準とするクロック信号（以下、「基準クロック信号」ともいう。）を入力する、基準信号発振子８０を備えたクロック発生装置が接続されている。また、第２実施形態に係る半導体装置２４のＬＳＩ３０Ａは、第１実施形態に係る半導体装置２４のＬＳＩ３０の構成に加えて、測定カウンタ８１、基準カウンタ８２、及びクロック信号を発振回路５７から外部へ出力する出力端子８３を更に備えている。
図１３（ａ）及び（ｂ）に示すように、基準信号発振子８０は、発振子２８よりも発振周波数が高い水晶振動子などの発振子である。なお、第２実施形態では、発振子２８の発振周波数が３２．７６８ＫＨｚであり、基準信号発振子８０の発振周波数が１０ＭＨｚである。
測定カウンタ８１は、発振回路５１に接続されていて、制御部６０の制御に基づいて、発振子２８によるクロック信号（以下、「測定クロック信号」ともいう。）を発振回路５１から受信して当該クロック信号のクロック数をカウントするカウンタである。基準カウンタ８２は、基準信号発振子８０を備えたクロック発生装置に接続されていて、制御部６０の制御に基づいて、基準信号発振子８０によるクロック信号を受信して当該クロック信号のクロック数をカウントする。なお、図１３（ａ）及び（ｂ）に示すように、基準カウンタ８２と測定カウンタ８１とは、相互に同期しながら略同時に同一時間内にクロック数のカウントを行う。なお、測定カウンタ８１と基準カウンタ８２は、動作信号に基づいて相互に同期しながら動作させてもよいし、同期カウンタを用いても良い。
また、第２実施形態では、レジスタ部７０において、温度計測値レジスタ７１に、温度センサ５８により測定された温度を示すデータが格納され、低温レジスタ７２に、周辺温度を常温（２５℃）より低温の基準温度とした場合に温度センサ５８により測定された温度及びその温度における周波数誤差を示すデータが格納され、常温レジスタ７３に、周辺温度を常温（２５℃）とした場合に温度センサ５８により測定された温度及びその温度における周波数誤差を示すデータが格納され、高温レジスタ７４に、周辺温度を常温（２５℃）より高温の基準温度とした場合に温度センサ５８により測定された温度及びその温度における周波数誤差を示すデータが格納され、周波数補正レジスタ７５に、上述した周波数誤差を示すデータから導出される周波数補正値を示すデータが格納される。
＜発振周波数の補正＞
ユーザは、例えば出荷テスト時に、まず、槽内の温度が常温（ここでは、２５℃）に設定された恒温槽の内部に半導体装置２４を配置する。そして、ユーザは、半導体装置２４に例えば温度センサ５８による温度の計測を開始させるための計測動作信号を入力させることにより、半導体装置２４に第１周波数補正処理を実行させる。この際、ユーザは、例えば半導体装置２４のリード３８に当該計測動作信号を出力する機器を接続することにより、半導体装置２４に当該計測動作信号を入力させる。また、当該計測動作信号には、恒温槽に設定された温度が常温、高温、または低温の何れであるかを示す情報を含んでいる。
図１４は、本実施形態に係る半導体装置２４における第１周波数補正処理の流れを示すフローチャートである。当該第１周波数補正処理を実行するプログラムは、半導体装置２４の出荷時に、上記計測動作信号が入力されたタイミングで実行されるプログラムであり、制御部６０が有する記憶手段に予め記憶されている。
ステップＳ３０１において、制御部６０は、計測動作信号が入力してから所定時間（例えば、数時間）が経過したか否かを判定する。当該所定時間は、半導体装置２４の内部温度（ＬＳＩ３０の温度）が、恒温槽の温度と一致するために必要な時間とすると良い。
ステップＳ３０１において所定時間が経過したと判定された場合、ステップＳ３０３において、制御部６０は、温度センサ５８による計測値を取得する。なお、温度センサ５８による計測値は、温度計測値格納レジスタ７１に格納される。また、温度センサ５８は、試験により測定精度が予め定められた基準値以上であることが確認済みであり、温度センサ５８により高精度に温度測定を行えることが保障されている。または温度センサ５８による計測値を用いて補正を行うようにしても良い。
ステップＳ３０５において、制御部６０は、発振子２８の発振周波数の誤差を導出する周波数誤差導出処理を行う。図１５は、本実施形態に係る周波数誤差導出処理の流れを示すフローチャートである。また、図１６は、本実施形態に係る周波数誤差導出処理におけるタイミングチャートであり、（ａ）は、カウント開始時を示す図であり、（ｂ）は、カウント停止時を示す図である。
ステップＳ４０１において、制御部６０は、測定カウンタ８１に対して補正動作信号を出力する。補正動作信号を入力した測定カウンタ８１は、ステップＳ４０３において、動作を開始し、発振子２８によるクロック信号のクロック値のカウントを開始すると共に、基準カウンタ８２に対して開始信号を出力する。
開始信号を受信した基準カウンタ８３は、ステップＳ４０５において、基準信号発振子８０によるクロック信号のクロック値のカウントを開始する。すなわち、図１６（ａ）に示すように、補正動作信号がオンになると、測定カウンタ８１がカウントを開始すると共に、基準カウンタ８２も測定カウンタ８１に同期してカウントを開始する。
ステップＳ４０７において、測定カウンタ８１は、測定カウンタのカウント値が予め定められた所定値（本実施形態では、１秒に相当する３２．７６８）以上であるか否かを判定する。ステップＳ４０７において所定値以上でない場合は、測定カウンタ８１はそのままカウントを継続する。
ステップＳ４０７において所定値以上であると判定された場合は、ステップＳ４０９において、測定カウンタ８１は、カウントを停止すると共に、基準カウンタ８２に対して停止信号を出力する。
停止信号を受信した基準カウンタ８２は、ステップＳ４１１において、カウントを停止する。すなわち、図１６（ｂ）に示すように、補正動作信号がオフになると、測定カウンタ８１がカウントを停止すると共に、基準カウンタ８２も測定カウンタ８１に同期してカウントを停止する。
ステップＳ４１３において、制御部６０は、基準カウンタ８２のカウント値を取得する。
ステップＳ４１５において、制御部６０は、ステップＳ４１３において取得した基準カウンタ８２のカウント値から、発振子２８の発振周波数の誤差を導出する。すなわち、制御部６０は、発振子２８による測定クロック信号において同一時間内に得られたカウント値（すなわち、３２，７６８）を、発振子２８よりも高精度に計時を行うことができる基準信号発振子８０による基準クロック信号のカウント値と比較することにより、発振子２８の発振周波数の誤差を導出する。
例えば、基準信号発振子８０の発振周波数が１０ＭＨｚであるため、基準カウンタ８２のカウント値が”１０００００００(十進数）”であれば、発振子２８により正確に１秒を計時できていると推測でき、発振周波数の誤差は０で補正する必要がなく、発振周波数の誤差（周波数補正値）を０とする。一方、例えば、基準カウンタ８２のカウント値が”１００００００２（十進数）”であれば、発振子２８の発振周波数が０．２ｐｐｍだけ遅くなっていると推測でき、発振子２８の発振周波数をその誤差の分、すなわち０．２ｐｐｍ早くなるように補正する必要があり、発振周波数の誤差（周波数補正値）を＋０．２ｐｐｍとする。また、例えば、基準カウンタ８２の値が”９９９９９９０（十進数）”であれば、発振子２８の発振周波数が１．０ｐｐｍだけ早くなっているので、発振子２８の発振周波数をその誤差の分、すなわち１．０ｐｐｍ遅くする必要があり、発振周波数の誤差（周波数補正値）を−１．０ｐｐｍとする。
ステップＳ４１７において、制御部６０は、測定カウンタ８１に対する補正動作信号の出力を停止し、周波数誤差導出処理プログラムを終了する。また、測定カウンタ８１及び基準カウンタ８２は、補正動作信号の入力が停止すると、動作を停止する。
ステップＳ３０７において、制御部６０は、ステップＳ３０３において取得した温度の計測値と、ステップＳ４１５において導出された周波数誤差とを、恒温槽に設定された温度が常温である場合には、常温レジスタ７３に、恒温槽に設定された温度が高温である場合には、高温レジスタ７４に、恒温槽に設定された温度が低温である場合には、低温レジスタ７２に格納して、第１周波数補正処理プログラムを終了する。
ユーザは、槽内の温度が常温に設定された恒温槽の内部に半導体装置２４を配置した状態に加えて、槽内の温度が高温の基準温度に設定された恒温槽の内部に半導体装置２４を配置した状態、及び槽内の温度が低温の基準温度に設定された恒温槽の内部に半導体装置２４を配置した状態において、半導体装置２４にそれぞれ上記ステップＳ３０１乃至Ｓ３０９の処理を行わせる。これにより、常温レジスタ７３、高温レジスタ７４、低温レジスタ７２にそれぞれ温度センサ５８による温度の計測値及び発振子２８の発振周波数の誤差が格納される。
本実施形態に係る半導体装置２４は、上述した処理を行った後に出荷され、出荷後の予め定められたタイミングで、発振子２８の発振周波数が周波数補正レジスタ７５に格納された周波数補正値を示すデータを用いて上述した（１）式に基づいて補正される。なお、第２実施形態における二次温度係数ａ及び頂点誤差ｂは、各温度において導出された周波数誤差によって決定される。なお、周波数誤差を決定したい温度よりも高い温度のレジスタと低い温度のレジスタに格納された発振周波数の誤差の値の差分から直線近似によって求めるようにしても良い。そして、システムリセット時や定期的に、あるいは、リード３８を介する所定の信号の入力に応じて、または上記（１）式を用いて発振子２８の発振周波数を補正をする際に後述する第２周波数補正処理が行われる。
ユーザは、半導体装置２４に例えば周波数補正値の導出を開始させるための導出動作信号を入力させることにより、半導体装置２４に第２周波数補正処理を実行させる。この際、ユーザは、例えば半導体装置２４のリード３８に当該計測動作信号を出力する機器を接続することにより、当該導出動作信号を入力させる。
図１７は、本実施形態に係る半導体装置２４における第２周波数補正処理の流れを示すフローチャートである。当該第２周波数補正処理を実行するプログラムは、上記計測動作信号が入力されたタイミングで実行されるプログラムであり、制御部６０が有する記憶手段に予め記憶されている。
ステップＳ５０３において、制御部６０は、温度センサ５８により現在の環境温度を計測し、その計測値を取得する。なお、温度センサ５８による計測値は、温度計測値格納レジスタ７１に格納される。
ステップＳ５０５において、制御部６０は、ステップＳ５０３において取得した温度が、恒温槽で計測された温度（例えばステップＳ３０３において取得された温度）と異なっているか否かを判定する。なお、この判定が不要な場合には、ステップＳ５０３の処理を行った後に、当該ステップＳ５０５の処理を行わずに、ステップＳ５０５に移行してもよい。
ステップＳ５０５において温度が異なっていないと判定された場合は、制御部６０は、周波数補正値を変更する必要がないと判断し、第２周波数補正処理を終了する。
ステップＳ５０５において温度が異なっていると判定された場合は、制御部６０は、ステップＳ５０７において、上述したステップＳ３０５と同様の処理を行うことで、周波数誤差を導出する。また、ステップＳ５０７において、制御部６０は、レジスタ部７０の各レジスタに記憶されているデータを、上述した（１）式に代入することにより、二次温度係数ａ及び頂点誤差ｂを導出する。
ステップＳ５１１において、制御部６０は、周波数補正値を周波数補正レジスタ７５に格納する。この際、ステップＳ５０５において温度が異なっていないと判定された場合は、低温レジスタ７２、常温レジスタ７３、及び高温レジスタ７４に格納されている温度及び周波数誤差を用いて周波数補正値を導出して格納する。一方、ステップＳ５０５において温度が異なっていると判定された場合は、ステップＳ５０７において導出した周波数誤差を用いて周波数補正値を導出して格納する。
そして、半導体装置２４では、分周回路５３が、発振回路から入力した信号をこの周波数補正レジスタ７５に格納されている周波数補正値に基づいて補正することで、発振子２８の発振周波数の補正を行う。
以上のように、第２実施形態に係る半導体装置２４によると、実温度での周波数誤差を測定することで、発振子２８の製造ばらつきにより温度によって周波数偏差が異なっていても、常に安定した計時を刻むことが可能となる。
また、第２実施形態に係る半導体装置２４によると、半導体装置２４のＬＳＩ３０Ａの内部に時間補正回路を内蔵させる事で、外部から供給されるクロック信号の周波数精度が低くても高精度に時間測定を行うことができる。
また、第２実施形態に係る半導体装置２４によると、発振子２８を内蔵したことによる空き端子を別機能（例えばシリアル通信やＩ２Ｃの追加など）に置き換えることで、端子数が限られていても高機能化を実現することができる。
なお、本実施形態では、基準信号発振子８０、測定カウンタ８１及び基準カウンタ８２を用いて発振子２８の発振周波数の誤差を導出するが、誤差の導出方法はこれに限定されず、発振回路５１から出力されるｏｓｃｏｕｔ端子から出力されるクロック信号における所定時間（本実施形態では、１秒（３２，７６８ＣＬＫ））の計時が、他の方法で正確に計時された当該所定時間と比較することにより、発振子２８により当該所定時間の計時が実際にどれくらいかかっているかを測定しても良い。
また、第２実施形態に係る半導体装置２４における発振子２８の発振周波数の誤差の補正を行った上で、必要に応じて、第１実施形態に係る半導体装置２４における温度センサ５８の測定誤差を考慮した補正を行っても良い。
図１８及び図１９は、本実施形態に係る半導体装置２４のＬＳＩ３０Ａの電気的構成の別例を示すブロック図である。
図１８に示すように、半導体装置２４は、出力端子８４を備えていて、制御部６０により導出された発振子２８の発振周波数の誤差（周波数補正値）が半導体装置２４の外部に出力端子８４を介して出力されるようにしても良い。これにより、基準クロック発生装置の特性劣化などを見つける為の定期校正を実施する事ができる。
また、図１９に示すように、半導体装置２４のＬＳＩ３０Ａは、測定カウンタ８１に校正の基準になる高精度のクロック発生装置８５を接続しても良い。この場合には、上述したステップＳ４１３において、制御部６０は、測定カウンタ８１のカウント値及び基準カウンタ８２のカウント値を取得し、測定カウンタ８１のカウント値と基準カウンタ８２のカウント値とを比較する。例えば、測定カウンタ８１のクロック信号の周波数を１０ＭＨｚ、基準カウンタ８２に接続されたクロック発生装置８５の周波数を１０ＭＨｚとすると、基準信号発振子８０を有するクロック発生装置と基準カウンタ８２に接続されたクロック発生装置８４とが同一の周波数のクロック信号を発生していれば、測定カウンタ８１のカウント値と基準カウンタ８２のカウント値とが同一の値になるが、基準信号発振子８０の特性が変化している場合には、測定カウンタ８１のカウント値と基準カウンタ８２のカウント値とに差が生じる。測定カウンタ８１のカウント値と基準カウンタ８２のカウント値とに差が生じた場合には、その差を制御部６０で、予め定められた許容誤差範囲内か否かを判断して、判断結果を８の出力端子８４に出力する。これにより、基準信号発振子８０を備えたクロック発生装置の特性劣化などを見つける為の定期校正を実施することができる。
また、図１９に示すように、半導体装置２４のＬＳＩ３０Ａにクロック発生装置８５が内蔵されている場合であっても、ＬＳＩ３０Ａの内部に、発振回路５１から出力されたクロック信号及びクロック発生装置８５から出力されたクロック信号の何れか一方を選択的に入力し、測定カウンタ８１に出力するセレクタ８６を接続しても良い。図１９に示す半導体装置２４では、セレクタ８６を接続することにより、図１８に示す半導体装置２４と同様に機能させることができる。
（第３実施形態）
次に、本発明の第３実施形態に係る半導体装置２００について説明する。なお、第１実施形態と同一の構成については、同一の符号を付し、説明を省略する。図９及び図１０に示すように、本実施形態に係る半導体装置２００を構成するリードフレーム２０２の表面の発振子搭載用梁２０６には、接着剤を介して発振子２８が搭載されており、リードフレーム２０２の裏面のダイパッド２０２Ａには、接着剤を介してＬＳＩ３０が搭載されている。
ここで、ＬＳＩ３０は、ダイパッド２０２Ａの中央部より左側にずらして搭載されており、ダイパッド２０２Ａに形成された開口部２０２Ｃと重ならないようになっている。このため、ＬＳＩ３０の全面がダイパッド２０２Ａと接着している。
ダイパッド２０２Ａの第１の面に発振子２８を、第１の面とは反対側の第２の面にＬＳＩ３０を固定し、ＬＩＳ３０のＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４、およびＬＳＩ３０の電極パッド５０とインナーリード３８Ａとをボンディングワイヤ５２で接続して半導体装置２００とする手順は、実施形態１の半導体装置２４と同様に図６（ａ）〜（ｅ）に示すとおりである。半導体装置２００をモールド樹脂３２で封止する手順も、同様に図７（ａ）〜（ｄ）に示すとおりである。
本実施形態に係る半導体装置２００では、第１実施形態に係る半導体装置２４と比べて、ＬＳＩ３０の接着強度を向上できる。また、発振子２８の外部電極３４の全面が露出しているので、発振子用電極パッド５４と外部電極３４とをボンディングワイヤ５２で容易に接続できる。
（第４実施形態）
次に、本発明の第４実施形態に係る半導体装置３００について説明する。なお、第１実施形態と同一の構成については、同一の符号を付し、説明を省略する。図２２、及び図２３に示すように、本実施形態に係る半導体装置３００を構成するリードフレーム３０２は、円形のダイパッド３０２Ａと、ダイパッド３０２Ａの外周側に設けられた外枠部３０２Ｂとを支持梁３０２Ｃ、及び発振子搭載梁３０２Ｄで架け渡した形状となっている。
ダイパッド３０２Ａは、リードフレーム３０２の中央部に位置しており、ダイパッド３０２Ａの裏面に搭載されたＬＳＩ３０より小さくなっている。支持梁３０２Ｃは、ダイパッド３０２Ａの上下、及び左側へ延びており、発振子搭載梁３０２Ｄは、ダイパッド３０２Ａの右側へ延びている。また、発振子搭載梁３０２Ｄは、支持梁３０２Ｃより広幅に形成されると共に、発振子搭載梁３０２Ｄの幅は、発振子２８の外部電極３４間の距離よりも狭くなるように形成されており、接着剤を介して発振子２８が搭載されている。
ダイパッド３０２Ａの第１の面に発振子２８を、第１の面とは反対側の第２の面にＬＳＩ３０を固定し、ＬＩＳ３０のＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４、およびＬＳＩ３０の電極パッド５０とリード３８とをボンディングワイヤ５２で接続して半導体装置３００とする手順は、実施形態１の半導体装置２４と同様に図６（ａ）〜（ｅ）に示すとおりである。半導体装置３００をモールド樹脂３２で封止する手順も、同様に図７（ａ）〜（ｄ）に示すとおりである。
本実施形態に係る半導体装置３００では、ダイパッド３０２Ａをできるだけ小さく形成し、ダイパッド３０２Ａの外側を打ち抜いているので、第１実施形態に係る半導体装置２４と比べて、リードフレーム３０２にかかる材料費を削減することができる。
また、ダイパッド３０２Ａを小さくしたことで、第１実施形態と比べて、モールド樹脂３２とＬＳＩ３０との接触面積が大きくなる。ここで、ＬＳＩ３０とモールド樹脂３２の接着力は、ＬＳＩ３０とダイパッド３０２Ａとの接着力より大きいため、モールド樹脂３２とＬＳＩ３０との接触面積が大きくなった分だけ、ＬＳＩ３０が剥離しにくくなる。特に、リフロー等で半導体装置３００を基板に実装する際には、半導体装置３００が加熱されるため、ダイパッド３０２Ａとモールド樹脂３２との密着力が低下する虞があるが、ダイパッド３０２Ａを小さくし、モールド樹脂３２とＬＳＩ３０との接触面積を大きくすることで、加熱時にも密着力を確保できる。
さらに、外枠部３０２Ｂの内側に、支持梁３０２Ｃ及び発振子搭載梁３０２Ｄを十字形状（格子状）に配置し、発振子２８を発振子搭載梁３０２Ｄに対して垂直に交差させて搭載しているので、支持梁３０２Ｃと発振子２８の外部電極３４とが接触して短絡するのを抑制できる。なお、ダイパッド３０２Ａを支持する支持梁３０２Ｃを除去し、片持ちとして、発振子搭載梁３０２Ｄのみで外枠部３０２Ｂとダイパッド３０２Ａとを連結してもよい。
（第５実施形態）
次に、本発明の第５実施形態に係る半導体装置４００について説明する。なお、第１実施形態と同一の構成については、同一の符号を付し、説明を省略する。図２４、及び図２５に示すように、本実施形態に係るリードフレーム４０２の中央部に位置するダイパッド４０２Ａには、段差部４０４が設けられている。段差部４０４は、ダイパッド４０２Ａの上下方向に延びており、図１４に示すように、左から右へ向かって上方に傾斜している。このため、ダイパッド４０２Ａは、段差部４０４を境にして、下方に位置する第１搭載面４０２Ｂと、上方に位置する第２搭載面４０２Ｃとに分けられている。
第１搭載面４０２Ｂ、及び第２搭載面４０２Ｃは、リードフレーム４０２の裏面に連続して設けられており、インナーリード４０８Ａと平行に形成されている。また、第１搭載面４０２Ｂには、接着剤を介してＬＳＩ３０が搭載されており、ＬＳＩ３０の下面に設けられた電極パッド５０とインナーリード４０８Ａとがボンディングワイヤ４１２により電気的に接続されている。
第２搭載面４０２Ｃには、接着剤を介して発振子２８が搭載されている。ここで、第２搭載面４０２Ｃは、集積回路３０と発振子２８との厚みの差分だけ第１搭載面４０２Ｂより上方に位置しており、ＬＳＩ３０の下面と発振子２８の下面とが同じ高さとなっている。
図２５に示すように、電極パッド５０とインナーリード４０８Ａとを接続しているボンディングワイヤ４１２は、発振子用電極パッド５４と外部電極３４とを接続しているボンディングワイヤ４１２を跨ぐようにして形成されている。すなわち、ボンディングワイヤ４１２の短絡を防止するために、発振子用電極パッド５４と外部電極３４とを接続しているボンディングワイヤ４１２の頂点は、電極パッド５０とインナーリード４０８Ａとを接続しているボンディングワイヤ４１２の頂点より低くなるように形成されている。
＜製造手順＞
以下、半導体装置４００の製造手順について説明する。
先ず、図２６（ａ）に示すように、リードフレーム４０２を、インナーリード４０８Ａが上方に、ダイパッド４０２Ａが下方に位置するように、ボンディング装置１の載置台２に載置する。なお、載置台２には、ダイパッド４０２Ａにおける第２搭載面４０２Ｃが形成された部分を保持するための段差８が形成されている。この状態において、第１搭載面４０２Ｂおよび第２搭載面４０２Ｃは何れも上方を向いている。また、発振子２８は、外部電極３４を上方に向けた状態でテープ上のパッケージ２９に封入されて搬送されてくる。なお、リードフレーム４０２には、予めプレス加工等によって段差部４０４を形成しておく。
次に、図２６（ｂ）に示すように、パッケージ２９を開封し、ピッカー４で発振子２８を取り出し、図２６（ｃ）に示すように発振子２８の外部電極３４が上方を向くようにダイパッド４０２Ａの第１搭載面４０２Ｂに発振子２８を配置し、接着剤で第１搭載面４０２Ｂに固定する。なお、発振子２８が、外部電極３４を下方に向けた状態でパッケージ２９に封入されているときは、ピッカー４として回転機構付きのものを用い、ピッカー４で発振子２８を取り出した後、回転機構で発振子２８を上下反転させ、外部電極３４を上方に向けてからダイパッド２６Ａの第１の面に載置するのが好ましい。
発振子２８を第１搭載面４０２Ｂに固定したら、図２６（ｄ）に示すように、ダイパッド４０２Ａの第２搭載面４０２Ｃに、ＬＳＩ３０を、電極パッド５０と発振子用電極パッド５４とが上方を向くように接着剤で固定する。なお、第２搭載面４０２Ｃは第１搭載面４０２Ｂと平面視で重ならないように形成されているから、ＬＳＩ３０も平面視で発振子２８に重ならないように固定される。また、ＬＳＩ３０と発振子２８とはダイパッド４０２Ａにおける同じ側の面に固定される。
ＬＳＩ３０を第２搭載面４０２Ｃに固定したら、図２６（ｅ）に示すように、ＬＳＩ３０の電極パッド５０とリードフレーム４０２のインナーリード４０８Ａとをボンディングワイヤ４１２で接続すると共に、ＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４とをボンディングワイヤ４１２で接続する。
次に、半導体装置４００をモールド樹脂３２で封止する手順について説明する。
図２７（ａ）に示すように、半導体装置４００を図２７（ｅ）に示す状態から上下反転させた状態で金型５のキャビティ６内部に固定する。このとき、半導体装置４００におけるＬＳＩ３０が搭載された側が、発振子２８が搭載された側よりも、金型５においてモールド樹脂３２を注入する注入口７の近くに位置すると共に、ダイパッド４０２ＡにおけるＬＳＩ３０が搭載された側の部分が、キャビティ６における高さ方向中心付近に位置するように、半導体装置４００を配置することが好ましい。又、半導体装置４００は、アウターリード４０８Ｂが金型５の外側に突出するように配置される。
半導体装置４００をキャビティ６内部に固定したら、図２７（ｂ）において矢印ａで示すように、注入口７からキャビティ６内部にモールド樹脂３２を注入する。
図２７（ｃ）に示すように、注入口７から注入されたモールド樹脂３２は、リードフレーム４０２（ダイパッド４０２Ａ）におけるＬＳＩ３０が固定されている部分においては、リードフレーム４０２の上方と下方とに均等に流れ込む。
しかしながら、リードフレーム４０２（ダイパッド４０２Ａ）には、板厚方向に段差４０４が形成され、ダイパッド４０２Ａにおける発振子２８が固定されている部分は、段差４０４を境としてＬＳＩ３０が固定されている部分に対して図２７（ａ）〜（ｄ）における上方に屈曲している。
したがって、図２７（ｄ）において矢印ｃに示すように、ダイパッド４０２Ａの発振子２８が固定されている部分においては、ダイパッド４０２Ａ下方の流速がダイパッド４０２Ａ上方の流速よりも低くなる。これによってダイパッド４０２Ａの前記部分においては、モールド樹脂は下方に優先的に充填されるから、リードフレーム４０２（ダイパッド４０２Ａ）は注入されたモールド樹脂３２によって下方から支持される。
リードフレーム４０２の両側がモールド樹脂３２で満たされたら、金型５を加熱してモールド樹脂３２を硬化させる。
本実施形態に係る半導体装置４００では、発振子２８とＬＳＩ３０とがリードフレーム４０２の裏面に搭載されているので、発振子２８とＬＳＩ３０とを搭載する際に、リードフレーム４０２を反転させる必要がない。これにより、第１実施形態と比べて、半導体装置４００の生産効率を向上できる。
また、ボンディングワイヤ４１２が形成された面を上面とすると、第２搭載面４０２Ｃは、第１搭載面４０２Ｂより下方に位置しているので、発振子２８を跨いでＬＳＩ３０の電極パッド５０とインナーリード４０８Ａとをボンディングワイヤ４１２で接続する際に、発振子２８がボンディングワイヤ４１２の妨げにならない。
なお、本実施形態では、第１搭載面４０２Ｂと第２搭載面４０２Ｃとは、リードフレーム４０２の裏面に設けられていたが、これに限らず、リードフレーム４０２の表面に設けてもよい。この場合においても、ボンディングワイヤ４１２が形成された面を上面として、第２搭載面４０２Ｃを第１搭載面４０２Ｂより下方に形成することで、発振子２８がボンディングワイヤ４１２の妨げとならないようにできる。
また、本実施形態では、第２搭載面４０２Ｃは、第１搭載面４０２Ｂに対して、ＬＳＩ３０と発振子２８との厚みの差分だけ上方に設けられていたが、これに限らず、ボンディングワイヤ４１２の妨げにならない程度に段差がついていればよく、発振子２８の下面がＬＳＩ３０の下面より下方へ突出していてもよい。
（第６実施形態）
次に、本発明の第６実施形態に係る半導体装置５００について説明する。なお、第１実施形態と同一の構成については、同一の符号を付し、説明を省略する。図２８、及び図２９に示すように、本実施形態に係るリードフレーム５０２の中央部に位置するダイパッド５０２Ａには、第５実施形態と同様に、段差部５０４が形成されている。図２９に示すように、段差部５０４は、左から右へ向かって上方に傾斜しており、ダイパッド５０２Ａは、段差部５０４を境にして、下方に位置する第１搭載面５０２Ｂと、上方に位置する第２搭載面５０２Ｃとに分けられている。
第１搭載面５０２Ｂ、及び第２搭載面５０２Ｃは、共にリードフレーム５０２の裏面に連続して設けられており、インナーリード５０８Ａと平行になっている。また、第１搭載面５０２Ｂには、接着剤を介してＬＳＩ３０が搭載されており、第２搭載面５０２Ｃには、接着剤を介して発振子２８が搭載されている。ここで、図２８に示すように、ＬＳＩ３０は、リードフレーム５０２の中央部に位置しており、ＬＳＩ３０の右端部は、発振子２８の一部を覆っている。すなわち、平面視にて投影したとき、発振子２８とＬＳＩ３０とが重なるように配置されている。
ダイパッド５０２Ａの第１搭載面５０２Ｂに発振子２８を、第２搭載面５０２ＣにＬＳＩ３０を固定し、ＬＩＳ３０のＬＳＩ３０の発振子用電極パッド５４と発振子２８の外部電極３４、およびＬＳＩ３０の電極パッド５０とリード３８とをボンディングワイヤ５１２で接続して半導体装置５００とする手順は、実施形態４の半導体装置４００と同様に図２６（ａ）〜（ｅ）に示すとおりである。また、半導体装置５００をモールド樹脂３２で封止する手順も、同様に図２７（ａ）〜（ｄ）に示すとおりである。
本実施形態に係る半導体装置５００では、ＬＳＩ３０がリードフレーム５０２の中央部に搭載されているので、ＬＳＩ３０の電極パッド５０とインナーリード５０８Ａとの距離をＬＳＩ３０の各辺で一定にできる。これにより、ワイヤボンディングを容易に行うことができる。その他の作用については、第５実施形態と同様である。
以上、本発明の第１〜第６実施形態について説明したが、本発明はこうした実施形態に限定されるものでなく、第１〜第６実施形態を組み合わせて用いてもよいし、本発明の要旨を逸脱しない範囲において、種々なる態様で実施し得ることは勿論である。例えば、発振子２８として、発振回路５１を内蔵した発振子を用いてもよい。また、図２の開口部２６Ｃは、スリット状の孔でもよい。
１ ボンディング装置
２ 載置台
５ 金型
６ キャビティ
１０ 積算電力量計
２２ 電力量計測回路（計測手段）
２４ 半導体装置
２６ リードフレーム
２６Ｃ 開口部
２８ 発振子
３０ ＬＳＩ（集積回路）
３４ 外部電極（発振子の端子）
５０ 電極パッド（集積回路の端子）
５１ 発振回路
５２ ボンディングワイヤ
５４ 発振子用電極パッド（集積回路の端子）
５５ デジタル回路部
５８ 温度センサ
６０ 制御部
７０ レジスタ部
８０ 基準信号発振子
８１ 測定カウンタ
８２ 基準カウンタ
８５ クロック発生回路
８６ セレクタ
２００ 半導体装置
２０２ リードフレーム
２０２Ｃ 開口部
３００ 半導体装置
３０２ リードフレーム
４００ 半導体装置
４０２ リードフレーム
４０２Ｂ 第１搭載面
４０２Ｃ 第２搭載面
４１２ ボンディングワイヤ
５００ 半導体装置
５０２ リードフレーム
５０２Ｂ 第１搭載面
５０２Ｃ 第２搭載面
５１２ ボンディングワイヤ

Claims (14)

  1. 一方の面上に第１の方向に沿って所定の距離を離して配置された複数の外部端子を備えた発振子と、
    矩形の面上の一辺に沿って、複数の第１電極パッドが形成された第１の領域と、前記第１の領域を挟んで複数の第２電極パッドが形成された第２の領域と、を備えた集積回路と、
    前記外部端子と前記第１電極パッド及び前記第２電極パッドとが略同一方向を向き、且つ、前記第１の方向と前記集積回路の一辺とが略並行となるように前記発振子及び前記集積回路が搭載されると共に、周囲に端子を備えたリードフレームと、
    前記外部端子と前記第１電極パッドとを接続する第１ボンディングワイヤと、
    前記リードフレームの端子と前記第２電極パッドとを接続する第２ボンディングワイヤと、
    前記発振子、前記集積回路、前記リードフレーム、前記第１ボンディングワイヤ、及び前記第２ボンディングワイヤを封止する封止部材と、
    を有し、
    前記第１ボンディングワイヤと前記第２ボンディングワイヤとが立体的に交差している半導体装置。
  2. 前記第１の領域の前記第１の方向における幅は、前記外部端子間の距離より狭いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の領域は、前記一辺の中央の領域を含むことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の領域と前記第２の領域との間には、前記第１ボンディングワイヤ及び第２ボンディングワイヤが接続されない第３の領域を備え、該第３の領域の前記第１の方向における幅は、隣り合う前記１電極パッド間の距離より広いことを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置。
  5. 前記第１ボンディングワイヤの頂点の高さと、前記第２ボンディングワイヤの頂点の高さとが異なることを特徴とする請求項１〜請求項４の何れか１項に記載の半導体装置。
  6. 前記第１ボンディングワイヤの頂点の高さは、前記第２ボンディングワイヤの頂点の高さよりも低くなることを特徴とする請求項１〜請求項５の何れか１項に記載の半導体装置。
  7. 前記第２ボンディングワイヤは、前記第１ボンディングワイヤの頂点を避けて前記リードフレームの前記端子と接続されていることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  8. 前記第１ボンディングワイヤは複数で構成され、長さが略等しいことを特徴とする請求項１〜請求項７の何れか１項に記載の半導体装置。
  9. 前記第１の方向における前記発振子の中心は、前記第１の方向における前記第１の領域の領域内に位置していることを特徴とする請求項１〜請求項８の何れか１項に記載の半導体装置。
  10. 前記第１ボンディングワイヤの前記外部端子との接続位置は、前記外部端子の中心より前記発振子の中央方向へずれた位置であることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１ボンディングワイヤの前記外部端子との接続位置は、前記外部端子の中心より前記集積回路とは反対側へずれた位置であることを特徴とする請求項９又は１０に記載の半導体装置。
  12. 前記集積回路には、前記発振子を発振させる発振回路が内蔵されており、
    前記発振回路は、デジタル信号を処理するデジタル回路部に囲まれて配置されている請求項１〜１１の何れか１項に記載の半導体装置。
  13. 前記リードフレームの第１面及び第２面は、前記リードフレームの端子を介して接地されていることを特徴とする請求項１〜１２の何れか１項に記載の半導体装置。
  14. 請求項１〜１３の何れか１項に記載の半導体装置と、
    前記半導体装置から出力された信号に応じて積算量を計測する計測手段と、
    を有する計測機器。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4523138B2 (ja) 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
US9230890B2 (en) * 2012-04-27 2016-01-05 Lapis Semiconductor Co., Ltd. Semiconductor device and measurement device
JP5306512B1 (ja) 2012-04-27 2013-10-02 ラピスセミコンダクタ株式会社 半導体装置、計測機器、及び補正方法
JP5952074B2 (ja) * 2012-04-27 2016-07-13 ラピスセミコンダクタ株式会社 半導体装置及び計測機器
JP6741416B2 (ja) * 2015-12-03 2020-08-19 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP6822791B2 (ja) * 2016-07-04 2021-01-27 ラピスセミコンダクタ株式会社 半導体装置および半導体チップ
JP7119399B2 (ja) * 2018-02-06 2022-08-17 株式会社デンソー 半導体装置
US11101201B2 (en) * 2019-03-01 2021-08-24 Infineon Technologies Ag Semiconductor package having leads with a negative standoff
US20210043466A1 (en) 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605756B2 (ja) 1987-11-20 1997-04-30 セイコーエプソン株式会社 圧電発振器
JPH0353561A (ja) * 1989-07-21 1991-03-07 Fujitsu Ltd 半導体集積回路装置
JPH0436814A (ja) 1990-06-01 1992-02-06 Hitachi Ltd Ｃｐｕ
JPH065771A (ja) 1992-06-17 1994-01-14 Shinko Electric Ind Co Ltd 多層リードフレーム及び半導体装置
JPH0745778A (ja) 1993-07-29 1995-02-14 Sumitomo Electric Ind Ltd リードフレーム及び半導体装置
JP3516789B2 (ja) * 1995-11-15 2004-04-05 三菱電機株式会社 半導体パワーモジュール
US6154095A (en) * 1997-02-27 2000-11-28 Seiko Epson Corporation Phase locked loop clock source provided with a plurality of frequency adjustments
JP4294135B2 (ja) * 1998-12-28 2009-07-08 京セラキンセキ株式会社 圧電発振器
JP2002313935A (ja) 2001-04-16 2002-10-25 Niigata Seimitsu Kk 半導体装置
JP2003249556A (ja) 2002-02-22 2003-09-05 Kawasaki Microelectronics Kk 半導体集積回路
JP2004047811A (ja) 2002-07-12 2004-02-12 Fujitsu Ltd 受動素子内蔵半導体装置
JP2004071801A (ja) * 2002-08-06 2004-03-04 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
JP2004071838A (ja) * 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
JP2004165429A (ja) * 2002-11-13 2004-06-10 Sony Corp 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム
JP4127084B2 (ja) * 2003-03-12 2008-07-30 株式会社デンソー センサ装置
JP3783235B2 (ja) * 2003-06-16 2006-06-07 セイコーエプソン株式会社 圧電発振器とその製造方法ならびに圧電発振器を利用した携帯電話装置および圧電発振器を利用した電子機器
JP2005085089A (ja) * 2003-09-10 2005-03-31 Renesas Technology Corp Ｉｃカードおよびその製造方法
JP2006080180A (ja) * 2004-09-08 2006-03-23 Seiko Epson Corp 電子部品、圧電発振器および電子機器
JP4589170B2 (ja) * 2005-04-28 2010-12-01 新光電気工業株式会社 半導体装置及びその製造方法
JP2007074066A (ja) 2005-09-05 2007-03-22 Seiko Epson Corp 圧電デバイス
JP4814639B2 (ja) * 2006-01-24 2011-11-16 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
JP2007234994A (ja) 2006-03-02 2007-09-13 Epson Toyocom Corp 電子部品モジュールおよびリードフレーム
TW200744183A (en) * 2006-05-16 2007-12-01 Chipmos Technologies Inc Integrated circuit package and multi-layer leadframe utilized
JP2006245618A (ja) 2006-06-14 2006-09-14 Fujitsu Ltd 受動素子内蔵半導体装置
JP2008014774A (ja) 2006-07-05 2008-01-24 Sharp Corp 温度測定装置
JP2008219348A (ja) 2007-03-02 2008-09-18 Epson Toyocom Corp 圧電デバイスの製造方法および圧電デバイス
JP2009213061A (ja) 2008-03-06 2009-09-17 Epson Toyocom Corp 発振器および電子機器
JP2010034094A (ja) 2008-07-24 2010-02-12 Denso Corp 回路装置
JP5257015B2 (ja) * 2008-11-19 2013-08-07 ミツミ電機株式会社 半導体集積回路装置
JP2010157813A (ja) * 2008-12-26 2010-07-15 Kyocera Kinseki Corp 圧電デバイスの製造方法
JP5467959B2 (ja) * 2010-07-21 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
US8749056B2 (en) * 2011-05-26 2014-06-10 Infineon Technologies Ag Module and method of manufacturing a module
JP5375891B2 (ja) 2011-08-01 2013-12-25 富士通セミコンダクター株式会社 半導体装置
JP5952074B2 (ja) * 2012-04-27 2016-07-13 ラピスセミコンダクタ株式会社 半導体装置及び計測機器

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