JP2004165429A - 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 123
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 74
- 238000009825 accumulation Methods 0.000 title abstract 2
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000004020 conductor Substances 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims description 49
- 229910052751 metal Inorganic materials 0.000 claims description 49
- 238000007747 plating Methods 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 7
- 230000008569 process Effects 0.000 abstract description 14
- 238000009434 installation Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 44
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 26
- 239000011347 resin Substances 0.000 description 16
- 229920005989 resin Polymers 0.000 description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 15
- 229910052802 copper Inorganic materials 0.000 description 15
- 239000010949 copper Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 15
- 229910052759 nickel Inorganic materials 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 11
- 239000011248 coating agent Substances 0.000 description 10
- 238000000576 coating method Methods 0.000 description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 229910052737 gold Inorganic materials 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 7
- 229910000881 Cu alloy Inorganic materials 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
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- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
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Abstract
【課題】低コストで生産効率の高い半導体装置及びその製造方法、その製造に用いて好適な受動素子及びその集積体、並びにリードフレームを提供する。
【解決手段】リードフレーム３は、通常のリードフレーム製造工程で安価に作製する。インダクタ素子２は、コスト高の導電体パターン１２形成工程で作製するが、大きさを極小化することで単価を抑える。インダクタ素子２は、導電性フレーム１１を設けることで、半導体チップと同様に扱える形状とする。半導体製造の技術と設備を用いることで、インダクタ素子２を効率よく多量に作製し、低コストで、リードフレーム３上に固定し、その電極１５と半導体チップ１の電極７及び／又はインナーリード５との間に所望の電気的接続を形成し、インダクタ内蔵半導体装置を作製する。インダクタ素子固定部６ａは、インダクタ素子２の固定に必要な部分以外を除去し、インダクタ素子２との間に生じる電気容量を極小化する。
【選択図】 図１
【解決手段】リードフレーム３は、通常のリードフレーム製造工程で安価に作製する。インダクタ素子２は、コスト高の導電体パターン１２形成工程で作製するが、大きさを極小化することで単価を抑える。インダクタ素子２は、導電性フレーム１１を設けることで、半導体チップと同様に扱える形状とする。半導体製造の技術と設備を用いることで、インダクタ素子２を効率よく多量に作製し、低コストで、リードフレーム３上に固定し、その電極１５と半導体チップ１の電極７及び／又はインナーリード５との間に所望の電気的接続を形成し、インダクタ内蔵半導体装置を作製する。インダクタ素子固定部６ａは、インダクタ素子２の固定に必要な部分以外を除去し、インダクタ素子２との間に生じる電気容量を極小化する。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレームに関するものである。
【０００２】
【従来の技術】
近年、携帯端末をはじめとする携帯用小型電子機器の普及と発展にともない、電子機器の携帯利便性や高性能化等が求められ、それらに使用される半導体装置も小型軽量化、あるいは多機能化や低コスト化が求められている。
【０００３】
このため、小型、高密度実装技術を使用したモジュール製品への要求が強くなり、各種基板材料を用い、半導体チップ及び受動素子等を混載したモジュール製品が多数開発されている。
【０００４】
これらモジュール製品に内蔵される各種受動素子は、機器の小型化の観点から、可能な限り半導体チップ回路に取り込まれることが望ましい。しかしながら、例えばインダクタの場合、半導体チップ上に形成すると、半導体チップの構成及び材質に基づく制約から、配線抵抗や寄生容量等を低減するのに限界がある。そのため、高性能なインダクタを半導体チップ上に形成することは、特に難しい。
【０００５】
このように、モノリシック化が困難なものに適用できる方法として、複数の素子を既存のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）パッケージ内に集積するＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）技術と呼ばれる新しい方法が開発されている。
【０００６】
本出願人は、ＭＣＰ技術について鋭意検討した結果、先に、インナーリードの内側に、ダイパッドにかえて配線膜を設けたリードフレームを提案した（特開２００１−１６８２５９号公報）。
【０００７】
この配線膜は、絶縁膜とそれに支持された配線パターンとからなり、少なくとも配線パターンの一部がインナーリードと接合して形成されるため、リードフレームと一体化されている。配線パターン上には、金属ワイヤのボンディングや半導体チップのダイボンディングができる領域が設けられ、半導体チップは、ワイヤボンディングやフリップチップ接合によって配線パターンと電気的に接続される。
【０００８】
以下、１例として、特開２００１−１６８２５９号公報に係る発明に基づく方法によって、２つの半導体チップ１を載置する配線膜５１を有するリードフレーム３及びそれを用いた半導体装置を作製する工程を、図８及び９を参照しながら工程順に説明する。
【０００９】
図８（ａ）〜（ｃ）は、配線パターンの形成工程を示す概略断面図である。
【００１０】
まず、図８（ａ）に示すように、最終的にはリードフレーム３に成形される金属ベース材２１を用意する。金属ベース材２１としては、例えば銅又は銅合金を用いる。金属ベース材２１の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３１を形成する。レジスト膜３１の一部をマスクして露光した後、現像することによって、所望の配線パターンに対応してパターニングされたレジスト膜３１を得る。
【００１１】
次に、図８（ｂ）に示すように、レジスト膜３１をマスクとする選択的めっき法により、配線パターンを形成する。例えば、金属ベース材２１のエッチング時にエッチングストッパ層として働き、また、超音波ボンディング時に超音波振動受け層として働くニッケル層２２をまず形成し、次に配線本体をなす銅層２３を形成する。
【００１２】
次に、図８（ｃ）に示すように、レジスト膜３１を除去する。
【００１３】
図８（ｄ）〜（ｅ）は、絶縁膜２４の作製工程を示す概略断面図である。
【００１４】
まず、金属めっき層２２及び２３も含めた金属ベース材２１の表面上に、塗布又はドライフィルムの貼り付けにより、例えばポリイミドからなる絶縁膜（厚さは、例えば２５μｍ）２４を形成する。
【００１５】
次に、絶縁膜２４上に、塗布又はドライフィルムの貼り付けによりレジスト膜３２を形成する。このレジスト膜３２の一部をマスクして露光した後、現像することによって、所望の絶縁膜２４の形状に対応してパターニングされたレジスト膜３２を得る（図８（ｄ））。
【００１６】
次に、レジスト膜３２をマスクとする選択的エッチング法により、絶縁膜２４を所望の形状にパターニングした後、レジスト膜３２を除去する（図８（ｅ））。これで、配線膜５１がほぼ形成されたことになる。
【００１７】
なお、パターニングされた絶縁膜２４は、金属めっき層２２及び２３も含めた金属ベース材２１の表面上に、印刷法等によって塗布して形成してもよい。
【００１８】
絶縁膜２４は、後述するように金属ベース材２１をエッチングして素子載置面３０を形成したとき、金属めっき層２２及び２３からなる配線パターンを安定に保持し、衝撃から保護する支持体として機能する。
【００１９】
図８（ｆ）〜図９（ｇ）は、リードフレーム３の外形を形成する工程を示す概略断面図である。
【００２０】
まず、配線膜５１を含む金属ベース材２１全体の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３３を形成する。このレジスト膜３３の一部をマスクして露光した後、現像することによって、所望のリードフレーム３の外形形状に対応してパターニングされたレジスト膜３３を得る（図８（ｆ））。
【００２１】
次に、レジスト膜３３をマスクとして金属ベース材２１を両面から選択的にエッチングして、リードフレーム３の外形、例えばスリット２８を形成する。このエッチング工程で、リード部の主たる形状が形成されるほか、リードフレーム３を正確に送るためのガイド孔等も形成される。
【００２２】
なお、リードフレーム３の外形を形成するとはいっても、リードを支持するために必要な部分は削り残されている。外部リードの完全な形状は、樹脂封止後のリードカットフォーミングにより形成される。
【００２３】
次に、図９（ｇ）に示すように、レジスト膜３３を除去する。
【００２４】
図９（ｈ）〜図９（ｋ）は、素子載置面３０を形成して配線膜５１を完成し、リードフレーム３をほぼ完成する工程を示す概略断面図である。
【００２５】
まず、図８（ｆ）と同様に、配線膜５１を含む金属ベース材２１全体の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３４を形成する。レジスト膜３４の一部をマスクして露光した後、現像することによって、素子載置面３０の形状に対応してパターニングされたレジスト膜３４を得る（図９（ｈ））。
【００２６】
次に、レジスト膜３４をマスクとして金属ベース材２１を裏面からエッチングすることにより、素子載置面３０を覆っている金属ベース材２１を選択的に除去し、素子載置面３０（ニッケル層２２及び銅層２３からなる配線パターンが形成された絶縁膜２４の裏面）を露出させる。この時、内部リードと金属めっき層２２及び２３とが接合する領域等の形状も整形する。これで、リードフレーム３が、ほぼ完成する。
【００２７】
このエッチング工程において、ニッケル層２２がエッチングストッパ層として機能し、銅層２３がエッチングされるのを防止する。
【００２８】
次に、レジスト膜３４を除去した後（図９（ｉ））、電解めっきによりニッケル層２２の上に金層２５を形成して、配線パターン及び配線膜５１を完成する（図９（ｊ））。
【００２９】
図９（ｋ）は、リードフレーム３を上下逆向きにして、素子載置面３０を上向きにした状態を示す。この後、２個の半導体チップ１を載置して、ワイヤボンディング等を施し、外部リードを除くパッケージ全体をモールド樹脂１０で樹脂封止し、リードカットフォーミングにより外部リードの形状を整えて、半導体装置を完成する（図９（ｌ））。
【００３０】
上記の方法は、マルチチップパッケージ（ＭＣＰ）を実現する優れた方法であるが、最近、この方法を応用して配線パターンの一部にインダクタ回路パターン部を形成し、このインダクタ回路パターンを高インダクタンス値、且つ高Ｑ（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）値の高性能インダクタとして活用するＭＣＰが提案され、注目されている（非特許文献１参照。）。
【００３１】
ここで、Ｑ値とは、強制振動における共鳴の鋭さを表す量で、インダクタを、純粋なインダクタンスＬに配線による内部抵抗Ｒが直列に接続され、これに寄生容量Ｃが並列に接続されている回路と等価である見なすと、インダクタのＱ値は、
Ｑ＝（Ｌ／Ｃ）１／２・（１／Ｒ）
で与えられる。Ｌが大きくＣとＲが小さいほどＱは大きくなる。
【００３２】
図１０は、非特許文献１においてデジタルテレビチューナパッケージとして提案された、高性能インダクタタ内蔵ＭＣＰの拡大写真である。このパッケージでは、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型のリードフレームの内側にインダクタンスＬが形成された配線膜が設けられ、そのダイボンドエリアにダイボンド材によってチューナ用ＩＣとコントローラ用ＩＣと可変容量ダイオードとが載置されている。
【００３３】
【非特許文献１】
西山和夫，「「システム・イン・パッケージ」の実像に挑む・・・応用事例（１）ディジタル民生機器向けシステム・イン・パッケージの取り組み」，第３２回日経マイクロデバイス・セミナーテキスト，２０００年１０月５
日
【００３４】
【発明が解決しようとする課題】
しかしながら、このインダクタ内蔵ＭＣＰには、製造コストが高く、また生産効率が低いという問題点がある。
【００３５】
図１１は、非特許文献１で提案されたインダクタタ内蔵ＭＣＰの問題点を説明するためにモデル化したＭＣＰの概略平面図（ａ）とＣ−Ｃ部概略断面図（ｂ）とその作製に用いられるリードフレーム材の平面図（ｃ）である。
【００３６】
このＭＣＰでは、インナーリード５の内側にインダクタ回路パターン部５３が形成された配線膜５１が設けられ、そのダイボンドエリア５６に接着材９によって半導体チップ１が固定され、半導体チップ１の電極７と配線パターン５２上のボンディングエリア５５とが金属ワイヤ８によりワイヤボンディングされ、外部リードを除くパッケージ全体がモールド樹脂１０によって封止されている。なお、このＭＣＰでは、チップ下にも配線パターン５７を配してある。これにより、例えば、特性維持のため接地を強化したり、熱抵抗を下げたりするために、チップ裏面を接地することができる。
【００３７】
図１１（ａ）に示した配線膜５１上の配線パターン５２をみると、大部分はダイボンドエリア５６や単なる接続回路パターン部５４で占められ、インダクタ回路パターン部５３はそのごく一部分を占めるにすぎない。それにもかかわらず、配線パターン５２全体が、高精度を要求されコスト高になるインダクタ形成用のプロセスで作られる。
【００３８】
しかも、配線膜５１がリードフレーム３と一体化しているため、図１１（ｃ）に示したリードフレーム材全体にインダクタ形成用のプロセスが適用される。
【００３９】
インダクタ回路パターン部５３を作製する側から見れば、インダクタ形成と無関係なリードフレーム材までインダクタ形成プロセスに持ち込まれることになり、その分だけ生産設備が大型化し、生産効率が低下する。即ち、単位処理面積から作製されるインダクタ回路パターン部５３の個数が少なくなる。
【００４０】
逆に、リードフレーム３を作製する側から見れば、高精度を要求されるインダクタ形成プロセスが余分に必要になるため、リードフレーム３は、通常のリードフレームに比べて非常にコスト高になる。
【００４１】
このように上記のインダクタ内蔵ＭＣＰは非常にコスト高になる。その原因は、インダクタ形成と無関係な部分、即ち、リードフレーム３、並びにダイボンドエリア５６及び接続回路パターン部５４等が、インダクタ回路パターン部５３と不用意に一体化して作製されていることにある。
【００４２】
本発明の目的は、上記のような実情に鑑み、低コストで生産効率の高い半導体装置及びその製造方法、その製造に用いて好適な受動素子及びその集積体、並びにリードフレームを提供することにある。
【００４３】
【課題を解決するための手段】
即ち、本発明は、リードフレーム上に少なくとも半導体チップと受動素子とが固定された半導体装置において、前記リードフレームとは別に作製された前記受動素子が前記リードフレーム上に固定されたことを特徴とする半導体装置に係わり、リードフレームを作製する工程と、前記リードフレームとは別に受動素子を作製する工程と、前記リードフレーム上に少なくとも半導体チップと前記受動素子とを固定する工程とを有する半導体装置の製造方法に係わるものである。
【００４４】
また、本発明は、少なくともその一部が絶縁体上に形成された通電パターンと、前記通電パターンを取り囲んで保持する導電性フレームとからなる受動素子に係わり、少なくともその一部が絶縁体上に形成された通電パターンと、前記通電パターンを取り囲んで保持する導電性フレームとからなる受動素子の複数個が、前記導電性フレームを介して連接されてなる受動素子集積体に係わり、更に、一部分が選択的に除去され、この除去部分の外側のリードフレーム部分が受動素子の固定に用いられるリードフレームに係わる。
【００４５】
本発明によれば、前記リードフレームと前記受動素子とを別個に作製するため、それぞれをそれぞれにとって最良の方法で作製することができる。このため、品質を保ちながら、両者を一体化して作製する場合に比べて、安価に半導体装置を製造することができる。
【００４６】
本発明に係わる受動素子は、前記半導体装置を製造するのに好適な部品である。前記導電性フレームによって前記受動素子を半導体チップと同様に取り扱うことが可能になるので、前記受動素子の作製と前記リードフレームへの固定を、半導体製造の技術と設備を用いて行うことが可能になり、結果として、受動素子を内蔵した前記半導体装置を低コストで効率よく製造することが可能になる。
【００４７】
また、前記導電性フレームを接地すれば、前記通電パターンが発揮する回路的機能が外部と干渉するのを抑えることができる。
【００４８】
本発明に係わる受動素子集積体は、これを前記導電性フレームの部分で切断すれば、前記受動素子を低コストで効率よく製造することを可能にする。
【００４９】
本発明に係わるリードフレームは、前記受動素子を固定して前記半導体装置を作製するのに好適な部品であり、前記受動素子との間の電気容量を最小に抑え、前記通電パターンの性能が損なわれることを防止することができる。
【００５０】
【発明の実施の形態】
本発明において、前記受動素子が前記リードフレームのアウターリード部以外に位置し、前記アウターリード部以外が封止されているのがよい。例えば、インダクタ素子が固定されているのがよい。
【００５１】
前記インダクタ素子をダイパッドの一部に固定する場合には、前記ダイパッドにおいて、前記インダクタ素子の保持に必要な部分以外を選択的に除去するのがよい。これにより、前記リードフレームと前記インダクタ素子との間に発生する電気容量をできるだけ抑制し、Ｑ値などのインダクタ特性を劣化させないようにすることができる。
【００５２】
前記インダクタ素子は、少なくともその一部が絶縁体上に形成された導電体パターンと、前記導電体パターンを取り囲んで保持する導電性フレームとからなり、更に前記導電性フレームが接地されているのがよい。前記導電性フレームを接地することで、隣り合うインダクタ間の相互インダクタンスを低減でき、他の回路素子との相互干渉を抑えることができる。
【００５３】
前記導電性フレームを接地するには、例えばワイヤボンディングによって前記リードフレームと電気的に接続するのがよい。
【００５４】
前記導電体パターンが少なくともインダクタ回路パターンを形成しているのがよい。インダクタを前記導電体パターンによって形成することで、前記インダクタ素子を効率よく、低コストで作製できる。そして、前記インダクタ回路パターンの端子電極が、例えばワイヤボンディングによって、前記リードフレーム及び／又は前記半導体チップに電気的に接続されているのがよい。
【００５５】
前記導電体パターンは、前記インダクタ回路パターンの周囲を取り囲み、前記導電性フレームに電気的に導通しているシールドパターン部を有するのがよい。これにより、前記導電性フレームを接地した場合、その効果を高めることができる。
【００５６】
また、前記導電体パターンが金属めっき層からなるのがよい。
【００５７】
前記半導体チップは、少なくとも１つの能動素子を含む、単数又は複数の半導体チップであるのがよい。
【００５８】
前記受動素子及び前記受動素子集積体の前記通電パターンが導電体パターンをなしたインダクタ素子として構成されているのがよい。また、前記通電パターンが金属めっき層からなるのがよい。
【００５９】
前記受動素子集積体は、前記導電性フレームの位置で切断して、各受動素子に分離可能となっているのがよい。これにより、一度に多数の前記受動素子を効率よく作製できる。
【００６０】
前記リードフレームの前記受動素子の固定部は、半導体チップを固定するダイパッドに連接されているのがよい。また、前記受動素子の固定部に対向してインナーリード部が配置されているのがよい。
【００６１】
次に、本発明の好ましい実施の形態を図面参照下に具体的に説明する。
【００６２】
実施の形態１
＜半導体装置＞
図１は、本発明の実施の形態１に基づく半導体装置の概略平面図（ａ）、インダクタ素子の拡大概略平面図（ｂ）及びＡ−Ａ部概略断面図である。
【００６３】
図１（ａ）の半導体装置では、能動素子として半導体チップ１がインナーリード５の内側のダイパッド６上に載置され、受動素子としてインダクタ素子２がインダクタ素子固定部６ａに載置され、それぞれ、接着材９によって固定されている。そして、半導体チップ１の電極７及びインダクタ素子２の電極１５（例えば、導電体パターン上のボンディングエリア等の電極）が、相互に又はインナーリード５に対して、金属ワイヤ８によりワイヤボンディングされた後、アウターリード４を除くパッケージ全体がモールド樹脂１０によって封止されている。
【００６４】
パッケージの大部分の面積を占めるリードフレーム３は、公知の安価なリードフレーム作製工程で、インダクタ素子２とは別個に製造され、その材料としては、例えば銅又は銅合金が用いられる。
【００６５】
インダクタ素子２は、パッケージ内に載置できるものであれば、何であってもよい。ただし、次に述べる本実施の形態に基づくインダクタ素子２を用いるのが、より好ましい。
【００６６】
また、インダクタ素子２は、パッケージ内のどこに載置しても、かまわない。図１（ａ）では、ダイパッド６に隣接する位置に載置しているが、それに限るものではなく、例えばインナーリード５上にインダクタ素子２を固定してもよい。
【００６７】
ただし、リードフレーム３とインダクタとの間に発生する電気容量をできるだけ抑制し、Ｑ値などのインダクタ特性を劣化させないようにする。具体的には、インダクタ固定部６ａは、インダクタ素子２の固定に必要な部分のみを残し、他の部分は切り欠き状または空孔状に除去する等である。
【００６８】
導電性フレーム１１及びシールドパターン部１６は接地されている。これにより、隣り合うインダクタ間の相互インダクタンスを低減でき、他の回路素子との相互干渉を抑えることができる。
【００６９】
＜インダクタ素子＞
図１（ｂ）に示すインダクタ素子２は、導電性フレーム１１、絶縁膜２４、及び絶縁膜２４に支持された導電体パターン１２からなり、導電体パターン１２のシールドパターン部１６が導電性フレーム１１と接合して形成されているため、全体が一体化されている。
【００７０】
導電体パターン１２は、例えば銅層を主たる導電層として用い、その上にニッケル層と金層を積層して、所望の位置に電極１５としてボンディング領域を形成し、例えばワイヤボンディングによって半導体チップ１及びインナーリード５と電気的に接続できるようになっている。
【００７１】
導電体パターン１２は、インダクタ回路パターン部１３及び１４とそれを取り囲むように配置されたシールドパターン部１６とからなる。インダクタ回路パターン部は、少なくとも１個のインダクタを形成し、その形状はスパイラル形１３、ミアンダ形１４などを必要に応じて選択する。
【００７２】
インダクタ素子２の構成は、インダクタを形成できる必要最小限の構成とし、インダクタ素子２のサイズを極小化して、図２に示すように、１枚の金属ベース材上にできるだけ多数のインダクタ素子２を形成できるようにする。即ち、単位処理面積から作製されるインダクタ素子２の個数を最大限に多くする。
【００７３】
このようにすることによって、インダクタ素子２の製造プロセスは非常にコスト高の工程であるにもかかわらず、素子１個あたりの製造コストを低く抑えることができる。その効果は、図２のインダクタ素子集積体を、従来例である図１１（ｃ）のリードフレーム材と比べてみれば、明らかである。
【００７４】
導電性フレーム１１の材料は、導電性材料であれば原理的には何であってもよいが、加工のしやすさ等を考えると、金属、例えば、銅又は銅合金等がよい。必要に応じて、表面に銀めっきなどを施し、ワイヤボンディング可能なようにする。インダクタ回路パターン部１３及び／又は１４の周囲のシールドパターン部１６は、導電性フレーム１１と電気的に導通している。導電性フレーム１１及びシールドパターン部１６を接地することで、隣り合うインダクタ間の相互インダクタンスを低減でき、他の回路素子との相互干渉を抑えることができる。
【００７５】
導電性フレーム１１は、また、インダクタ素子２を通常の半導体チップと同様な形態とし、半導体チップと同様にハンドリングできるようにする機能を持つ。これによって、図２のようなインダクタ素子集積体を形成し、導電性フレーム１１の部分で切断して、個片化したインダクタ素子２を大量に効率よく製造することが可能になる。
【００７６】
また、インダクタ素子２のリードフレーム３上への載置、接着材９による固定、ワイヤボンディング等による電極１５等と半導体チップ１の電極７や内部リード５との電気的接続等の組立工程を、半導体製造の技術と設備を用いて行うことが可能になる。
【００７７】
インダクタ素子２とリードフレーム３とを個別化した場合、インダクタ素子２をパッケージ内に実装するコストが別途必要になるが、本実施の形態のインダクタ素子２は、半導体製造の技術と設備を使用できるため、実装にかかるコストを最小限に抑えることができる。
【００７８】
このように、本実施の形態のインダクタ素子は、素子単価の低減と実装コストの抑制により、全体として高性能インダクタ内蔵半導体装置を安価に製造することを可能にする。
【００７９】
＜インダクタ素子の作製＞
次に、作製方法の１例として、特開２００１−１６８２５９号公報に係る発明に基づく方法を用いてインダクタ素子を作製する工程を、図３及び４を参照しながら工程順に説明する。
【００８０】
ここでは、１枚の金属ベース材２１の上に多数のインダクタ素子が形成されたインダクタ素子集積体（図２）を作製した後、これを切断して個片化したインダクタ素子２を作製するものとする。
【００８１】
図３（ａ）〜（ｃ）は、導電体パターン１２の形成工程を示す概略断面図である。
【００８２】
まず、図３（ａ）に示すように、最終的には導電性フレーム１１に成形される金属ベース材２１を用意する。金属ベース材２１としては、例えば銅又は銅合金を用いる。この金属ベース材２１の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３１を形成する。このレジスト膜３１の一部をマスクして露光した後、現像することによって、所望の導電体パターン１２に対応してパターニングされたレジスト膜３１を得る。
【００８３】
次に、図３（ｂ）に示すように、レジスト膜３１をマスクとする選択的メッキ法により、導電体パターン１２を形成する。例えば、金属ベース材２１のエッチング時にエッチングストッパ層として働き、また、超音波ボンディング時に超音波振動受け層として働くニッケル層２２をまず形成し、次に配線本体をなす銅層２３を形成する。
【００８４】
次に、図３（ｃ）に示すように、レジスト膜３１を除去する。
【００８５】
ここで用いた選択的メッキ法のかわりに、金属ベース材２１の全面にニッケル層２２及び銅層２３のめっきを行い、その後選択的にエッチングを行って、導電体パターン１２を形成してもよい。
【００８６】
図３（ｄ）〜図４（ｅ）は、絶縁膜２４の形成工程を示す概略断面図である。
【００８７】
まず、金属めっき層２２及び２３も含めた金属ベース材２１の表面上に、塗布又はドライフィルムの貼り付けにより、例えばポリイミドからなる絶縁膜（厚さは、例えば２５μｍ）２４を形成する。
【００８８】
次に、絶縁膜２４上に、塗布又はドライフィルムの貼り付けによりレジスト膜３２を形成する。このレジスト膜３２の一部をマスクして露光した後、現像することによって、所望の絶縁膜２４の形状に対応してパターニングされたレジスト膜３２を得る（図３（ｄ））。
【００８９】
次に、レジスト膜３２をマスクとする選択的エッチング法により、絶縁膜２４を所望の形状にパターニングした後、レジスト膜３２を除去する（図４（ｅ））。
【００９０】
なお、図４（ｅ）のようにパターニングされた絶縁膜２４は、図３（ｃ）に示した、ニッケル層２２及び銅層２３も含めた金属ベース材２１の表面上に印刷法等によって塗布して形成してもよい。
【００９１】
絶縁膜２４は、後述するように金属ベース材２１をエッチングして電極形成面１８及び導電性フレーム１１を形成したとき、金属めっき層２２及び２３からなる導電体パターンを安定に保持し、衝撃から保護する支持体として機能する。
【００９２】
図４（ｆ）〜図４（ｈ）は、インダクタ素子２を完成する工程を示す概略断面図である。
【００９３】
まず、金属ベース材２１全体の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３４を形成する。このレジスト膜３４の一部をマスクして露光した後、現像することによって、導電性フレーム１１の形状に対応してパターニングされたレジスト膜３４を得る（図４（ｆ））。
【００９４】
次に、レジスト膜３４をマスクとして金属ベース材２１を裏面から選択的にエッチングする。導電性フレーム１１以外の金属ベース材２１を除去し、電極形成面１８（ニッケル層２２及び銅層２３からなる導電体パターン１２が形成された絶縁膜２４の裏面）を露出させる。この時、導電体パターン１２のシールドパターン部１６と導電性フレーム１１とが接合する領域等の形状も整形する。これで、インダクタ素子２が、ほぼ完成する。
【００９５】
このエッチング工程において、ニッケル層２２がエッチングストッパ層として機能し、銅層２３がエッチングされるのを防止する。
【００９６】
次に、レジスト膜３４を除去した後（図４（ｇ））、電解めっきによりニッケル層２２の上に金層２５を形成して、導電体パターン１２を完成する（図４（ｈ））。
【００９７】
以上の工程で、作製されたインダクタ素子集積体を導電性フレーム１１の部分で切断して、個片化したインダクタ素子２を作製する。
【００９８】
１枚の金属ベース材２１の上に多数のインダクタ素子を同時に形成する上記の方法は、１枚のウェハ上に多数の半導体チップを作製する方法と類似しており、インダクタ素子２を大量に効率よく低コストで作製できるとともに、半導体製造用の設備と技術をそのまま利用できる利点がある。
【００９９】
＜半導体装置の作製＞
図５及び６は、上記のインダクタ素子２を載置した半導体装置を作製する工程を工程順に示す概略平面図である。以下、図５及び６を参照しながら、その組立工程の要点を説明する。
【０１００】
まず、図５（ａ）に示すように、公知の方法でリードフレーム３を複数集積したリードフレーム材を形成する。内部リードの内側にダイパッド６とインダクタ素子固定部６ａを設ける。インダクタ素子固定部６ａは、インダクタ素子２の固定に必要な部分のみを残し、インダクタに正対する部分等を切り欠いた形状６ｂとする。
【０１０１】
リードフレーム３の材料としては、例えば銅又は銅合金を用いる。
【０１０２】
リードフレーム３とは別に、前述した工程でインダクタ素子２を作製する。
【０１０３】
次に、図５（ｃ）に示すように、リードフレーム材の各リードフレーム３のダイパッド６上及びインダクタ素子固定部６ａ上に、半導体チップ１及びインダクタ素子２を載置し、接着材９で固定する。
【０１０４】
次に、図６（ｄ）に示すように、半導体チップ１の電極７及びインダクタ素子２の電極１５（例えば、導電体パターン上のボンディングエリア等の電極）及びインナーリード５の間にワイヤボンディング等を施し、所定の電気的接続を形成する。
【０１０５】
金属ワイヤ８としては金ワイヤを用い、電極上のボンディング性の良い金属（例えば、金層２５）と超音波ボンディング等により接合する。この時、インダクタ素子２の電極１５では、金層２５の下のニッケル層２２が超音波振動受け層として働き、接合を確実なものとする。ここで、インダクタ素子２の導電性フレーム１１は、接地端子に接続する。
【０１０６】
次に、アウターリード４を除くパッケージ全体をモールド樹脂１０によって封止する。封止後、各半導体装置を個片に切り分け、リードカットフォーミングにより外部リードの形状を整えて、半導体装置を完成する（図６（ｅ））。
【０１０７】
本実施の形態のインダクタ内蔵半導体装置は、非特許文献１で提案された比較例のインダクタ内蔵ＭＣＰと比べると、次の１〜４の特徴を有する。
【０１０８】
＜１．低コストである。＞
本実施の形態のインダクタ内蔵半導体装置では、リードフレーム３の製造工程とインダクタ素子２の製造工程とを、完全に分離する。これによって、リードフレーム３とインダクタ素子２とを、それぞれの最良の方法で製造することができる。
【０１０９】
即ち、リードフレーム３は、通常のリードフレーム製造工程で安価に作製する。一方、インダクタ素子２は、コスト高になるインダクタ回路パターン作製工程で作製するが、その大きさを極小化して単位処理面積から作製できるインダクタ素子２の個数を最大限に多くすることにより、素子１個あたりの製造コストを低く抑えることができる。
【０１１０】
本実施の形態のインダクタ素子２は、通常の半導体チップと同様にハンドリングすることができる。これによって、半導体製造の技術と設備を用いて、１枚の金属ベース材２１から、個片化したインダクタ素子２を大量に効率よく製造することができる。
【０１１１】
また、インダクタ素子２とリードフレーム３とを個別化した場合、インダクタ素子２をパッケージ内に実装する工程が別途必要になるが、本実施の形態のインダクタ素子２は、半導体製造の技術と設備を使用できるため、実装にかかるコストを最小限に抑えることができる。
【０１１２】
このように、本実施の形態のインダクタ素子２は、素子単価の低減と実装コストの抑制により、全体として高性能インダクタ内蔵半導体装置を低コストで生産効率よく製造することを可能にする。
【０１１３】
＜２．モールド樹脂成形不良を低減できる。＞
比較例のＭＣＰは、図１１（ａ）のように配線パターン５２と絶縁膜２４からなる配線膜５１によって、パッケージ内部の大部分の面積が覆われる。また、配線パターン５２があるため絶縁膜２４にスリット等の貫通穴も設けにくい。このため、トランスファー・モールド封入法等によってパッケージを樹脂封止する際、配線膜５１がモールド樹脂１０の流動性に悪影響を与え、配線膜５１を境にしてパッケージ上部と下部とでモールド樹脂１０の充填スピードが異なり、未充填やボイド等の樹脂成形不良を発生させることがあった。
【０１１４】
これに対し、本実施の形態では、図１（ａ）からわかるように、小さなインダクタ素子２がモールド樹脂１０の流動性に悪影響を与えることはなく、通常のパッケージと同様に樹脂封止することができる。
【０１１５】
＜３．はんだ耐熱性が改善できる。＞
２．と同様、比較例のＭＣＰは、配線パターン５２と絶縁膜２４からなる配線膜５１によって、パッケージ内部の大部分の面積が覆われてしまうため、はんだ時の熱で絶縁膜２４や配線パターン５２とモールド樹脂１０との界面に剥離が発生しやすく、パッケージクラックやふくれに至ることがる。
【０１１６】
特に配線パターン５２上には、半導体チップ１や金属ワイヤ８のボンディングのため、金めっき２５を施すことが多いが、この金めっき２５とモールド樹脂１０との密着性が悪いため、剥離が発生し、最悪の場合、半導体チップ１はがれ、金属ワイヤ８の断線に至る可能性がある。
【０１１７】
しかし、本実施の形態によれば、必要最小限のインダクタ素子２があるのみなので、通常のパッケージと同様なはんだ耐熱性が期待できる。
【０１１８】
＜４．半導体チップが発生する熱を外部に放出させやすい。＞
本実施の形態に基づく半導体装置では、通常のリードフレームを用いるパッケージと同様、半導体チップ１で発生した熱は、ダイパッド６を経由して外部へ逃すことができる。例えば、ダイパッド６をアウターリード３と短絡するか、または、ダイパッド６そのものをパッケージ外部へ露出させるか、すればよく、熱抵抗低減のための対策をとりやすい。
【０１１９】
しかし、比較例のＭＣＰでは、半導体チップ１は配線膜５１上に載置され、絶縁膜２４は熱抵抗が大きく、配線パターン５２を通じての熱伝達にも限界があり、半導体チップが発生する熱を外部に放出させるのが難しい。
【０１２０】
特に、インダクタ素子２とリードフレーム３とを別個に作ることによる利点は、リードフレームの形状や具体的な配線形成方法やパッケージの形態とは無関係であるから、これらは何ら制限されるものではない。従って種々の変形例が考えられるが、そのいくつかの例を下記に説明する。
【０１２１】
＜変形例１＞
変形例１は、リードフレームとしてアウターリードの無いリードフレームを用い、パッケージにおいて端子のみがモールド樹脂の中から露出している、所謂リードレス型のパッケージの例である。これは高密度実装に適したパッケージの形態である。
【０１２２】
＜変形例２＞
これまでインナーリード内部にダイパッドが存在する通常の例を考えてきたが、前述した特開２００１−１６８２５９号公報に係わる発明のように、ダイパッドにかえて、例えばポリイミド上に形成された配線膜を設けたリードフレームを用いてもよい。これは、半導体チップが複数あるマルチチップの半導体装置に適した形態である。ただし、この配線膜上に高コストになるインダクタ回路パターンは形成せず、インダクタ素子は別個に作製したものを用いる。
【０１２３】
＜変形例３＞
変形例３として、ビームリード形のインナーリード上に半導体チップをフェイスダウンで固定する例が考えられる。これはパッケージの高さを低くしたいときなどに有効な形態である。
【０１２４】
＜変形例４＞
変形例３と同様の目的で、ポリイミドテープ上に載置された半導体チップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式で取り付ける例が考えられる。
【０１２５】
＜変形例５＞
変形例５として、半導体チップをダイボンディングによりフェイスダウンで固定し、モールド樹脂を使わずに最小限の被覆を行う、所謂モールドレス型のパッケージが考えられる。これはより高密度実装を実現するパッケージの形態である。また、熱等による変形の心配のないパッケージの形態でもある。
【０１２６】
実施の形態２
図７は、本発明の実施の形態２に基づく半導体装置の概略平面図（ａ）及びＢ−Ｂ部分概略断面図である。
【０１２７】
図７（ａ）の半導体装置が、実施の形態１の図１（ａ）の半導体装置と異なる点は、パッケージ内へのインダクタ素子の実装方法の相違であり、インダクタ素子が半導体チップ上へダイボンド材を介して直接ダイボンドされている点にある。
【０１２８】
このようなスタック構造とすることで、実施の形態１のような平置き構造よりも、パッケージの実装面積を低減する効果を期待できる。ただし、このようなスタック構造では、半導体チップとインダクタ素子との電気的な干渉に十分注意する必要がある。
【０１２９】
他の点は実施の形態１とかわりはないので、実施の形態１について説明した実施の形態１の特徴を、実施の形態２も有していることは、言うまでもない。即ち、リードフレーム３とインダクタ素子２とを別個に製造するため、それぞれを最良の方法で製造することができ、製造コストを低く抑えることができる。また、インダクタ素子２は、通常の半導体チップと同様にハンドリングすることができ、半導体製造の技術と設備を用いて、作製とパッケージへの実装を行うことができる。そのため、素子単価の低減と実装コストの抑制により、全体として高性能インダクタ内蔵半導体装置を低コストで効率よく製造できる。
【０１３０】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１３１】
【発明の作用効果】
本発明によれば、リードフレームと受動素子とを別個に作製するため、それぞれをそれぞれにとって最良の方法で作製することができる。このため、品質を保ちながら、両者を一体化して作製する場合に比べて、安価に受動素子を内蔵した半導体装置を製造することができる。
【０１３２】
本発明に係わる受動素子は、半導体装置を製造するのに好適な部品である。受動素子の導電性フレームによって受動素子を半導体チップと同様に取り扱うことが可能になるので、受動素子の作製とリードフレームへの固定を、半導体製造の技術と設備を用いて行うことが可能になり、結果として、半導体装置を低コストで効率よく製造することが可能になる。
【０１３３】
本発明に係わるリードフレームは、受動素子を固定して半導体装置を作製するのに好適な部品であり、受動素子との間の電気容量を最小に抑え、通電パターンの性能が損なわれることを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に基づく半導体装置の概略平面図（ａ）、インダクタ素子の概略平面図（ｂ）及びＡ−Ａ部概略断面図（ｃ）である。
【図２】同、インダクタ素子集積体の概略平面図である。
【図３】同、インダクタ素子の作製工程を工程順に示す概略断面図である。
【図４】同、インダクタ素子の作製工程を工程順に示す概略断面図である。
【図５】同、半導体装置を作製する工程を工程順に示す概略断面図である。
【図６】同、半導体装置を作製する工程を工程順に示す概略断面図である。
【図７】本発明の実施の形態２に基づく半導体装置の概略平面図（ａ）及びＢ−Ｂ部概略断面図（ｂ）である。
【図８】特開２００１−１６８２５９号公報に係る発明に基づく方法で、リードフレームを作製する工程を工程順に示す概略断面図である。
【図９】同、リードフレームを作製する工程を工程順に示す概略断面図である。
【図１０】非特許文献１において提案された高性能インダクタ内蔵ＭＣＰの拡大写真である。
【図１１】非特許文献１において提案されたインダクタ内蔵ＭＣＰをモデル化したＭＣＰの概略平面図（ａ）とＣ−Ｃ部概略断面図（ｂ）、及びリードフレーム材の平面図（ｃ）である。
【符号の説明】
１…半導体チップ、２…インダクタ素子、３…リードフレーム、
４…アウターリード、５…インナーリード、６…ダイパッド、
６ａ…インダクタ素子固定部、７…電極、８…金属ワイヤ、９…接着材、
１０…モールド樹脂、１１…導電性フレーム、１２…導電体パターン、
１３…インダクタ回路パターン部（スパイラル形）、
１４…インダクタ回路パターン部（ミアンダ形）、１５…電極、
１６…シールドパターン部、１８…電極形成面、２１…金属ベース材、
２２…ニッケル層、２３…銅層、２４…絶縁膜、２５…金層、
２７…スリット形成部、２８…スリット、２９…素子載置面形成エッチング部、
３０…素子載置面、３１〜３４…レジスト、５１…配線膜、
５２…配線パターン、５３…インダクタ回路パターン部、
５４…接続回路パターン部、５５…ボンディングエリア、
５６…ダイボンドエリア、５７…チップ下配線パターン
【発明が属する技術分野】
本発明は、半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレームに関するものである。
【０００２】
【従来の技術】
近年、携帯端末をはじめとする携帯用小型電子機器の普及と発展にともない、電子機器の携帯利便性や高性能化等が求められ、それらに使用される半導体装置も小型軽量化、あるいは多機能化や低コスト化が求められている。
【０００３】
このため、小型、高密度実装技術を使用したモジュール製品への要求が強くなり、各種基板材料を用い、半導体チップ及び受動素子等を混載したモジュール製品が多数開発されている。
【０００４】
これらモジュール製品に内蔵される各種受動素子は、機器の小型化の観点から、可能な限り半導体チップ回路に取り込まれることが望ましい。しかしながら、例えばインダクタの場合、半導体チップ上に形成すると、半導体チップの構成及び材質に基づく制約から、配線抵抗や寄生容量等を低減するのに限界がある。そのため、高性能なインダクタを半導体チップ上に形成することは、特に難しい。
【０００５】
このように、モノリシック化が困難なものに適用できる方法として、複数の素子を既存のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）パッケージ内に集積するＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）技術と呼ばれる新しい方法が開発されている。
【０００６】
本出願人は、ＭＣＰ技術について鋭意検討した結果、先に、インナーリードの内側に、ダイパッドにかえて配線膜を設けたリードフレームを提案した（特開２００１−１６８２５９号公報）。
【０００７】
この配線膜は、絶縁膜とそれに支持された配線パターンとからなり、少なくとも配線パターンの一部がインナーリードと接合して形成されるため、リードフレームと一体化されている。配線パターン上には、金属ワイヤのボンディングや半導体チップのダイボンディングができる領域が設けられ、半導体チップは、ワイヤボンディングやフリップチップ接合によって配線パターンと電気的に接続される。
【０００８】
以下、１例として、特開２００１−１６８２５９号公報に係る発明に基づく方法によって、２つの半導体チップ１を載置する配線膜５１を有するリードフレーム３及びそれを用いた半導体装置を作製する工程を、図８及び９を参照しながら工程順に説明する。
【０００９】
図８（ａ）〜（ｃ）は、配線パターンの形成工程を示す概略断面図である。
【００１０】
まず、図８（ａ）に示すように、最終的にはリードフレーム３に成形される金属ベース材２１を用意する。金属ベース材２１としては、例えば銅又は銅合金を用いる。金属ベース材２１の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３１を形成する。レジスト膜３１の一部をマスクして露光した後、現像することによって、所望の配線パターンに対応してパターニングされたレジスト膜３１を得る。
【００１１】
次に、図８（ｂ）に示すように、レジスト膜３１をマスクとする選択的めっき法により、配線パターンを形成する。例えば、金属ベース材２１のエッチング時にエッチングストッパ層として働き、また、超音波ボンディング時に超音波振動受け層として働くニッケル層２２をまず形成し、次に配線本体をなす銅層２３を形成する。
【００１２】
次に、図８（ｃ）に示すように、レジスト膜３１を除去する。
【００１３】
図８（ｄ）〜（ｅ）は、絶縁膜２４の作製工程を示す概略断面図である。
【００１４】
まず、金属めっき層２２及び２３も含めた金属ベース材２１の表面上に、塗布又はドライフィルムの貼り付けにより、例えばポリイミドからなる絶縁膜（厚さは、例えば２５μｍ）２４を形成する。
【００１５】
次に、絶縁膜２４上に、塗布又はドライフィルムの貼り付けによりレジスト膜３２を形成する。このレジスト膜３２の一部をマスクして露光した後、現像することによって、所望の絶縁膜２４の形状に対応してパターニングされたレジスト膜３２を得る（図８（ｄ））。
【００１６】
次に、レジスト膜３２をマスクとする選択的エッチング法により、絶縁膜２４を所望の形状にパターニングした後、レジスト膜３２を除去する（図８（ｅ））。これで、配線膜５１がほぼ形成されたことになる。
【００１７】
なお、パターニングされた絶縁膜２４は、金属めっき層２２及び２３も含めた金属ベース材２１の表面上に、印刷法等によって塗布して形成してもよい。
【００１８】
絶縁膜２４は、後述するように金属ベース材２１をエッチングして素子載置面３０を形成したとき、金属めっき層２２及び２３からなる配線パターンを安定に保持し、衝撃から保護する支持体として機能する。
【００１９】
図８（ｆ）〜図９（ｇ）は、リードフレーム３の外形を形成する工程を示す概略断面図である。
【００２０】
まず、配線膜５１を含む金属ベース材２１全体の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３３を形成する。このレジスト膜３３の一部をマスクして露光した後、現像することによって、所望のリードフレーム３の外形形状に対応してパターニングされたレジスト膜３３を得る（図８（ｆ））。
【００２１】
次に、レジスト膜３３をマスクとして金属ベース材２１を両面から選択的にエッチングして、リードフレーム３の外形、例えばスリット２８を形成する。このエッチング工程で、リード部の主たる形状が形成されるほか、リードフレーム３を正確に送るためのガイド孔等も形成される。
【００２２】
なお、リードフレーム３の外形を形成するとはいっても、リードを支持するために必要な部分は削り残されている。外部リードの完全な形状は、樹脂封止後のリードカットフォーミングにより形成される。
【００２３】
次に、図９（ｇ）に示すように、レジスト膜３３を除去する。
【００２４】
図９（ｈ）〜図９（ｋ）は、素子載置面３０を形成して配線膜５１を完成し、リードフレーム３をほぼ完成する工程を示す概略断面図である。
【００２５】
まず、図８（ｆ）と同様に、配線膜５１を含む金属ベース材２１全体の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３４を形成する。レジスト膜３４の一部をマスクして露光した後、現像することによって、素子載置面３０の形状に対応してパターニングされたレジスト膜３４を得る（図９（ｈ））。
【００２６】
次に、レジスト膜３４をマスクとして金属ベース材２１を裏面からエッチングすることにより、素子載置面３０を覆っている金属ベース材２１を選択的に除去し、素子載置面３０（ニッケル層２２及び銅層２３からなる配線パターンが形成された絶縁膜２４の裏面）を露出させる。この時、内部リードと金属めっき層２２及び２３とが接合する領域等の形状も整形する。これで、リードフレーム３が、ほぼ完成する。
【００２７】
このエッチング工程において、ニッケル層２２がエッチングストッパ層として機能し、銅層２３がエッチングされるのを防止する。
【００２８】
次に、レジスト膜３４を除去した後（図９（ｉ））、電解めっきによりニッケル層２２の上に金層２５を形成して、配線パターン及び配線膜５１を完成する（図９（ｊ））。
【００２９】
図９（ｋ）は、リードフレーム３を上下逆向きにして、素子載置面３０を上向きにした状態を示す。この後、２個の半導体チップ１を載置して、ワイヤボンディング等を施し、外部リードを除くパッケージ全体をモールド樹脂１０で樹脂封止し、リードカットフォーミングにより外部リードの形状を整えて、半導体装置を完成する（図９（ｌ））。
【００３０】
上記の方法は、マルチチップパッケージ（ＭＣＰ）を実現する優れた方法であるが、最近、この方法を応用して配線パターンの一部にインダクタ回路パターン部を形成し、このインダクタ回路パターンを高インダクタンス値、且つ高Ｑ（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）値の高性能インダクタとして活用するＭＣＰが提案され、注目されている（非特許文献１参照。）。
【００３１】
ここで、Ｑ値とは、強制振動における共鳴の鋭さを表す量で、インダクタを、純粋なインダクタンスＬに配線による内部抵抗Ｒが直列に接続され、これに寄生容量Ｃが並列に接続されている回路と等価である見なすと、インダクタのＱ値は、
Ｑ＝（Ｌ／Ｃ）１／２・（１／Ｒ）
で与えられる。Ｌが大きくＣとＲが小さいほどＱは大きくなる。
【００３２】
図１０は、非特許文献１においてデジタルテレビチューナパッケージとして提案された、高性能インダクタタ内蔵ＭＣＰの拡大写真である。このパッケージでは、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型のリードフレームの内側にインダクタンスＬが形成された配線膜が設けられ、そのダイボンドエリアにダイボンド材によってチューナ用ＩＣとコントローラ用ＩＣと可変容量ダイオードとが載置されている。
【００３３】
【非特許文献１】
西山和夫，「「システム・イン・パッケージ」の実像に挑む・・・応用事例（１）ディジタル民生機器向けシステム・イン・パッケージの取り組み」，第３２回日経マイクロデバイス・セミナーテキスト，２０００年１０月５
日
【００３４】
【発明が解決しようとする課題】
しかしながら、このインダクタ内蔵ＭＣＰには、製造コストが高く、また生産効率が低いという問題点がある。
【００３５】
図１１は、非特許文献１で提案されたインダクタタ内蔵ＭＣＰの問題点を説明するためにモデル化したＭＣＰの概略平面図（ａ）とＣ−Ｃ部概略断面図（ｂ）とその作製に用いられるリードフレーム材の平面図（ｃ）である。
【００３６】
このＭＣＰでは、インナーリード５の内側にインダクタ回路パターン部５３が形成された配線膜５１が設けられ、そのダイボンドエリア５６に接着材９によって半導体チップ１が固定され、半導体チップ１の電極７と配線パターン５２上のボンディングエリア５５とが金属ワイヤ８によりワイヤボンディングされ、外部リードを除くパッケージ全体がモールド樹脂１０によって封止されている。なお、このＭＣＰでは、チップ下にも配線パターン５７を配してある。これにより、例えば、特性維持のため接地を強化したり、熱抵抗を下げたりするために、チップ裏面を接地することができる。
【００３７】
図１１（ａ）に示した配線膜５１上の配線パターン５２をみると、大部分はダイボンドエリア５６や単なる接続回路パターン部５４で占められ、インダクタ回路パターン部５３はそのごく一部分を占めるにすぎない。それにもかかわらず、配線パターン５２全体が、高精度を要求されコスト高になるインダクタ形成用のプロセスで作られる。
【００３８】
しかも、配線膜５１がリードフレーム３と一体化しているため、図１１（ｃ）に示したリードフレーム材全体にインダクタ形成用のプロセスが適用される。
【００３９】
インダクタ回路パターン部５３を作製する側から見れば、インダクタ形成と無関係なリードフレーム材までインダクタ形成プロセスに持ち込まれることになり、その分だけ生産設備が大型化し、生産効率が低下する。即ち、単位処理面積から作製されるインダクタ回路パターン部５３の個数が少なくなる。
【００４０】
逆に、リードフレーム３を作製する側から見れば、高精度を要求されるインダクタ形成プロセスが余分に必要になるため、リードフレーム３は、通常のリードフレームに比べて非常にコスト高になる。
【００４１】
このように上記のインダクタ内蔵ＭＣＰは非常にコスト高になる。その原因は、インダクタ形成と無関係な部分、即ち、リードフレーム３、並びにダイボンドエリア５６及び接続回路パターン部５４等が、インダクタ回路パターン部５３と不用意に一体化して作製されていることにある。
【００４２】
本発明の目的は、上記のような実情に鑑み、低コストで生産効率の高い半導体装置及びその製造方法、その製造に用いて好適な受動素子及びその集積体、並びにリードフレームを提供することにある。
【００４３】
【課題を解決するための手段】
即ち、本発明は、リードフレーム上に少なくとも半導体チップと受動素子とが固定された半導体装置において、前記リードフレームとは別に作製された前記受動素子が前記リードフレーム上に固定されたことを特徴とする半導体装置に係わり、リードフレームを作製する工程と、前記リードフレームとは別に受動素子を作製する工程と、前記リードフレーム上に少なくとも半導体チップと前記受動素子とを固定する工程とを有する半導体装置の製造方法に係わるものである。
【００４４】
また、本発明は、少なくともその一部が絶縁体上に形成された通電パターンと、前記通電パターンを取り囲んで保持する導電性フレームとからなる受動素子に係わり、少なくともその一部が絶縁体上に形成された通電パターンと、前記通電パターンを取り囲んで保持する導電性フレームとからなる受動素子の複数個が、前記導電性フレームを介して連接されてなる受動素子集積体に係わり、更に、一部分が選択的に除去され、この除去部分の外側のリードフレーム部分が受動素子の固定に用いられるリードフレームに係わる。
【００４５】
本発明によれば、前記リードフレームと前記受動素子とを別個に作製するため、それぞれをそれぞれにとって最良の方法で作製することができる。このため、品質を保ちながら、両者を一体化して作製する場合に比べて、安価に半導体装置を製造することができる。
【００４６】
本発明に係わる受動素子は、前記半導体装置を製造するのに好適な部品である。前記導電性フレームによって前記受動素子を半導体チップと同様に取り扱うことが可能になるので、前記受動素子の作製と前記リードフレームへの固定を、半導体製造の技術と設備を用いて行うことが可能になり、結果として、受動素子を内蔵した前記半導体装置を低コストで効率よく製造することが可能になる。
【００４７】
また、前記導電性フレームを接地すれば、前記通電パターンが発揮する回路的機能が外部と干渉するのを抑えることができる。
【００４８】
本発明に係わる受動素子集積体は、これを前記導電性フレームの部分で切断すれば、前記受動素子を低コストで効率よく製造することを可能にする。
【００４９】
本発明に係わるリードフレームは、前記受動素子を固定して前記半導体装置を作製するのに好適な部品であり、前記受動素子との間の電気容量を最小に抑え、前記通電パターンの性能が損なわれることを防止することができる。
【００５０】
【発明の実施の形態】
本発明において、前記受動素子が前記リードフレームのアウターリード部以外に位置し、前記アウターリード部以外が封止されているのがよい。例えば、インダクタ素子が固定されているのがよい。
【００５１】
前記インダクタ素子をダイパッドの一部に固定する場合には、前記ダイパッドにおいて、前記インダクタ素子の保持に必要な部分以外を選択的に除去するのがよい。これにより、前記リードフレームと前記インダクタ素子との間に発生する電気容量をできるだけ抑制し、Ｑ値などのインダクタ特性を劣化させないようにすることができる。
【００５２】
前記インダクタ素子は、少なくともその一部が絶縁体上に形成された導電体パターンと、前記導電体パターンを取り囲んで保持する導電性フレームとからなり、更に前記導電性フレームが接地されているのがよい。前記導電性フレームを接地することで、隣り合うインダクタ間の相互インダクタンスを低減でき、他の回路素子との相互干渉を抑えることができる。
【００５３】
前記導電性フレームを接地するには、例えばワイヤボンディングによって前記リードフレームと電気的に接続するのがよい。
【００５４】
前記導電体パターンが少なくともインダクタ回路パターンを形成しているのがよい。インダクタを前記導電体パターンによって形成することで、前記インダクタ素子を効率よく、低コストで作製できる。そして、前記インダクタ回路パターンの端子電極が、例えばワイヤボンディングによって、前記リードフレーム及び／又は前記半導体チップに電気的に接続されているのがよい。
【００５５】
前記導電体パターンは、前記インダクタ回路パターンの周囲を取り囲み、前記導電性フレームに電気的に導通しているシールドパターン部を有するのがよい。これにより、前記導電性フレームを接地した場合、その効果を高めることができる。
【００５６】
また、前記導電体パターンが金属めっき層からなるのがよい。
【００５７】
前記半導体チップは、少なくとも１つの能動素子を含む、単数又は複数の半導体チップであるのがよい。
【００５８】
前記受動素子及び前記受動素子集積体の前記通電パターンが導電体パターンをなしたインダクタ素子として構成されているのがよい。また、前記通電パターンが金属めっき層からなるのがよい。
【００５９】
前記受動素子集積体は、前記導電性フレームの位置で切断して、各受動素子に分離可能となっているのがよい。これにより、一度に多数の前記受動素子を効率よく作製できる。
【００６０】
前記リードフレームの前記受動素子の固定部は、半導体チップを固定するダイパッドに連接されているのがよい。また、前記受動素子の固定部に対向してインナーリード部が配置されているのがよい。
【００６１】
次に、本発明の好ましい実施の形態を図面参照下に具体的に説明する。
【００６２】
実施の形態１
＜半導体装置＞
図１は、本発明の実施の形態１に基づく半導体装置の概略平面図（ａ）、インダクタ素子の拡大概略平面図（ｂ）及びＡ−Ａ部概略断面図である。
【００６３】
図１（ａ）の半導体装置では、能動素子として半導体チップ１がインナーリード５の内側のダイパッド６上に載置され、受動素子としてインダクタ素子２がインダクタ素子固定部６ａに載置され、それぞれ、接着材９によって固定されている。そして、半導体チップ１の電極７及びインダクタ素子２の電極１５（例えば、導電体パターン上のボンディングエリア等の電極）が、相互に又はインナーリード５に対して、金属ワイヤ８によりワイヤボンディングされた後、アウターリード４を除くパッケージ全体がモールド樹脂１０によって封止されている。
【００６４】
パッケージの大部分の面積を占めるリードフレーム３は、公知の安価なリードフレーム作製工程で、インダクタ素子２とは別個に製造され、その材料としては、例えば銅又は銅合金が用いられる。
【００６５】
インダクタ素子２は、パッケージ内に載置できるものであれば、何であってもよい。ただし、次に述べる本実施の形態に基づくインダクタ素子２を用いるのが、より好ましい。
【００６６】
また、インダクタ素子２は、パッケージ内のどこに載置しても、かまわない。図１（ａ）では、ダイパッド６に隣接する位置に載置しているが、それに限るものではなく、例えばインナーリード５上にインダクタ素子２を固定してもよい。
【００６７】
ただし、リードフレーム３とインダクタとの間に発生する電気容量をできるだけ抑制し、Ｑ値などのインダクタ特性を劣化させないようにする。具体的には、インダクタ固定部６ａは、インダクタ素子２の固定に必要な部分のみを残し、他の部分は切り欠き状または空孔状に除去する等である。
【００６８】
導電性フレーム１１及びシールドパターン部１６は接地されている。これにより、隣り合うインダクタ間の相互インダクタンスを低減でき、他の回路素子との相互干渉を抑えることができる。
【００６９】
＜インダクタ素子＞
図１（ｂ）に示すインダクタ素子２は、導電性フレーム１１、絶縁膜２４、及び絶縁膜２４に支持された導電体パターン１２からなり、導電体パターン１２のシールドパターン部１６が導電性フレーム１１と接合して形成されているため、全体が一体化されている。
【００７０】
導電体パターン１２は、例えば銅層を主たる導電層として用い、その上にニッケル層と金層を積層して、所望の位置に電極１５としてボンディング領域を形成し、例えばワイヤボンディングによって半導体チップ１及びインナーリード５と電気的に接続できるようになっている。
【００７１】
導電体パターン１２は、インダクタ回路パターン部１３及び１４とそれを取り囲むように配置されたシールドパターン部１６とからなる。インダクタ回路パターン部は、少なくとも１個のインダクタを形成し、その形状はスパイラル形１３、ミアンダ形１４などを必要に応じて選択する。
【００７２】
インダクタ素子２の構成は、インダクタを形成できる必要最小限の構成とし、インダクタ素子２のサイズを極小化して、図２に示すように、１枚の金属ベース材上にできるだけ多数のインダクタ素子２を形成できるようにする。即ち、単位処理面積から作製されるインダクタ素子２の個数を最大限に多くする。
【００７３】
このようにすることによって、インダクタ素子２の製造プロセスは非常にコスト高の工程であるにもかかわらず、素子１個あたりの製造コストを低く抑えることができる。その効果は、図２のインダクタ素子集積体を、従来例である図１１（ｃ）のリードフレーム材と比べてみれば、明らかである。
【００７４】
導電性フレーム１１の材料は、導電性材料であれば原理的には何であってもよいが、加工のしやすさ等を考えると、金属、例えば、銅又は銅合金等がよい。必要に応じて、表面に銀めっきなどを施し、ワイヤボンディング可能なようにする。インダクタ回路パターン部１３及び／又は１４の周囲のシールドパターン部１６は、導電性フレーム１１と電気的に導通している。導電性フレーム１１及びシールドパターン部１６を接地することで、隣り合うインダクタ間の相互インダクタンスを低減でき、他の回路素子との相互干渉を抑えることができる。
【００７５】
導電性フレーム１１は、また、インダクタ素子２を通常の半導体チップと同様な形態とし、半導体チップと同様にハンドリングできるようにする機能を持つ。これによって、図２のようなインダクタ素子集積体を形成し、導電性フレーム１１の部分で切断して、個片化したインダクタ素子２を大量に効率よく製造することが可能になる。
【００７６】
また、インダクタ素子２のリードフレーム３上への載置、接着材９による固定、ワイヤボンディング等による電極１５等と半導体チップ１の電極７や内部リード５との電気的接続等の組立工程を、半導体製造の技術と設備を用いて行うことが可能になる。
【００７７】
インダクタ素子２とリードフレーム３とを個別化した場合、インダクタ素子２をパッケージ内に実装するコストが別途必要になるが、本実施の形態のインダクタ素子２は、半導体製造の技術と設備を使用できるため、実装にかかるコストを最小限に抑えることができる。
【００７８】
このように、本実施の形態のインダクタ素子は、素子単価の低減と実装コストの抑制により、全体として高性能インダクタ内蔵半導体装置を安価に製造することを可能にする。
【００７９】
＜インダクタ素子の作製＞
次に、作製方法の１例として、特開２００１−１６８２５９号公報に係る発明に基づく方法を用いてインダクタ素子を作製する工程を、図３及び４を参照しながら工程順に説明する。
【００８０】
ここでは、１枚の金属ベース材２１の上に多数のインダクタ素子が形成されたインダクタ素子集積体（図２）を作製した後、これを切断して個片化したインダクタ素子２を作製するものとする。
【００８１】
図３（ａ）〜（ｃ）は、導電体パターン１２の形成工程を示す概略断面図である。
【００８２】
まず、図３（ａ）に示すように、最終的には導電性フレーム１１に成形される金属ベース材２１を用意する。金属ベース材２１としては、例えば銅又は銅合金を用いる。この金属ベース材２１の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３１を形成する。このレジスト膜３１の一部をマスクして露光した後、現像することによって、所望の導電体パターン１２に対応してパターニングされたレジスト膜３１を得る。
【００８３】
次に、図３（ｂ）に示すように、レジスト膜３１をマスクとする選択的メッキ法により、導電体パターン１２を形成する。例えば、金属ベース材２１のエッチング時にエッチングストッパ層として働き、また、超音波ボンディング時に超音波振動受け層として働くニッケル層２２をまず形成し、次に配線本体をなす銅層２３を形成する。
【００８４】
次に、図３（ｃ）に示すように、レジスト膜３１を除去する。
【００８５】
ここで用いた選択的メッキ法のかわりに、金属ベース材２１の全面にニッケル層２２及び銅層２３のめっきを行い、その後選択的にエッチングを行って、導電体パターン１２を形成してもよい。
【００８６】
図３（ｄ）〜図４（ｅ）は、絶縁膜２４の形成工程を示す概略断面図である。
【００８７】
まず、金属めっき層２２及び２３も含めた金属ベース材２１の表面上に、塗布又はドライフィルムの貼り付けにより、例えばポリイミドからなる絶縁膜（厚さは、例えば２５μｍ）２４を形成する。
【００８８】
次に、絶縁膜２４上に、塗布又はドライフィルムの貼り付けによりレジスト膜３２を形成する。このレジスト膜３２の一部をマスクして露光した後、現像することによって、所望の絶縁膜２４の形状に対応してパターニングされたレジスト膜３２を得る（図３（ｄ））。
【００８９】
次に、レジスト膜３２をマスクとする選択的エッチング法により、絶縁膜２４を所望の形状にパターニングした後、レジスト膜３２を除去する（図４（ｅ））。
【００９０】
なお、図４（ｅ）のようにパターニングされた絶縁膜２４は、図３（ｃ）に示した、ニッケル層２２及び銅層２３も含めた金属ベース材２１の表面上に印刷法等によって塗布して形成してもよい。
【００９１】
絶縁膜２４は、後述するように金属ベース材２１をエッチングして電極形成面１８及び導電性フレーム１１を形成したとき、金属めっき層２２及び２３からなる導電体パターンを安定に保持し、衝撃から保護する支持体として機能する。
【００９２】
図４（ｆ）〜図４（ｈ）は、インダクタ素子２を完成する工程を示す概略断面図である。
【００９３】
まず、金属ベース材２１全体の表面上に、塗布又はドライフィルムの貼り付けにより、レジスト膜３４を形成する。このレジスト膜３４の一部をマスクして露光した後、現像することによって、導電性フレーム１１の形状に対応してパターニングされたレジスト膜３４を得る（図４（ｆ））。
【００９４】
次に、レジスト膜３４をマスクとして金属ベース材２１を裏面から選択的にエッチングする。導電性フレーム１１以外の金属ベース材２１を除去し、電極形成面１８（ニッケル層２２及び銅層２３からなる導電体パターン１２が形成された絶縁膜２４の裏面）を露出させる。この時、導電体パターン１２のシールドパターン部１６と導電性フレーム１１とが接合する領域等の形状も整形する。これで、インダクタ素子２が、ほぼ完成する。
【００９５】
このエッチング工程において、ニッケル層２２がエッチングストッパ層として機能し、銅層２３がエッチングされるのを防止する。
【００９６】
次に、レジスト膜３４を除去した後（図４（ｇ））、電解めっきによりニッケル層２２の上に金層２５を形成して、導電体パターン１２を完成する（図４（ｈ））。
【００９７】
以上の工程で、作製されたインダクタ素子集積体を導電性フレーム１１の部分で切断して、個片化したインダクタ素子２を作製する。
【００９８】
１枚の金属ベース材２１の上に多数のインダクタ素子を同時に形成する上記の方法は、１枚のウェハ上に多数の半導体チップを作製する方法と類似しており、インダクタ素子２を大量に効率よく低コストで作製できるとともに、半導体製造用の設備と技術をそのまま利用できる利点がある。
【００９９】
＜半導体装置の作製＞
図５及び６は、上記のインダクタ素子２を載置した半導体装置を作製する工程を工程順に示す概略平面図である。以下、図５及び６を参照しながら、その組立工程の要点を説明する。
【０１００】
まず、図５（ａ）に示すように、公知の方法でリードフレーム３を複数集積したリードフレーム材を形成する。内部リードの内側にダイパッド６とインダクタ素子固定部６ａを設ける。インダクタ素子固定部６ａは、インダクタ素子２の固定に必要な部分のみを残し、インダクタに正対する部分等を切り欠いた形状６ｂとする。
【０１０１】
リードフレーム３の材料としては、例えば銅又は銅合金を用いる。
【０１０２】
リードフレーム３とは別に、前述した工程でインダクタ素子２を作製する。
【０１０３】
次に、図５（ｃ）に示すように、リードフレーム材の各リードフレーム３のダイパッド６上及びインダクタ素子固定部６ａ上に、半導体チップ１及びインダクタ素子２を載置し、接着材９で固定する。
【０１０４】
次に、図６（ｄ）に示すように、半導体チップ１の電極７及びインダクタ素子２の電極１５（例えば、導電体パターン上のボンディングエリア等の電極）及びインナーリード５の間にワイヤボンディング等を施し、所定の電気的接続を形成する。
【０１０５】
金属ワイヤ８としては金ワイヤを用い、電極上のボンディング性の良い金属（例えば、金層２５）と超音波ボンディング等により接合する。この時、インダクタ素子２の電極１５では、金層２５の下のニッケル層２２が超音波振動受け層として働き、接合を確実なものとする。ここで、インダクタ素子２の導電性フレーム１１は、接地端子に接続する。
【０１０６】
次に、アウターリード４を除くパッケージ全体をモールド樹脂１０によって封止する。封止後、各半導体装置を個片に切り分け、リードカットフォーミングにより外部リードの形状を整えて、半導体装置を完成する（図６（ｅ））。
【０１０７】
本実施の形態のインダクタ内蔵半導体装置は、非特許文献１で提案された比較例のインダクタ内蔵ＭＣＰと比べると、次の１〜４の特徴を有する。
【０１０８】
＜１．低コストである。＞
本実施の形態のインダクタ内蔵半導体装置では、リードフレーム３の製造工程とインダクタ素子２の製造工程とを、完全に分離する。これによって、リードフレーム３とインダクタ素子２とを、それぞれの最良の方法で製造することができる。
【０１０９】
即ち、リードフレーム３は、通常のリードフレーム製造工程で安価に作製する。一方、インダクタ素子２は、コスト高になるインダクタ回路パターン作製工程で作製するが、その大きさを極小化して単位処理面積から作製できるインダクタ素子２の個数を最大限に多くすることにより、素子１個あたりの製造コストを低く抑えることができる。
【０１１０】
本実施の形態のインダクタ素子２は、通常の半導体チップと同様にハンドリングすることができる。これによって、半導体製造の技術と設備を用いて、１枚の金属ベース材２１から、個片化したインダクタ素子２を大量に効率よく製造することができる。
【０１１１】
また、インダクタ素子２とリードフレーム３とを個別化した場合、インダクタ素子２をパッケージ内に実装する工程が別途必要になるが、本実施の形態のインダクタ素子２は、半導体製造の技術と設備を使用できるため、実装にかかるコストを最小限に抑えることができる。
【０１１２】
このように、本実施の形態のインダクタ素子２は、素子単価の低減と実装コストの抑制により、全体として高性能インダクタ内蔵半導体装置を低コストで生産効率よく製造することを可能にする。
【０１１３】
＜２．モールド樹脂成形不良を低減できる。＞
比較例のＭＣＰは、図１１（ａ）のように配線パターン５２と絶縁膜２４からなる配線膜５１によって、パッケージ内部の大部分の面積が覆われる。また、配線パターン５２があるため絶縁膜２４にスリット等の貫通穴も設けにくい。このため、トランスファー・モールド封入法等によってパッケージを樹脂封止する際、配線膜５１がモールド樹脂１０の流動性に悪影響を与え、配線膜５１を境にしてパッケージ上部と下部とでモールド樹脂１０の充填スピードが異なり、未充填やボイド等の樹脂成形不良を発生させることがあった。
【０１１４】
これに対し、本実施の形態では、図１（ａ）からわかるように、小さなインダクタ素子２がモールド樹脂１０の流動性に悪影響を与えることはなく、通常のパッケージと同様に樹脂封止することができる。
【０１１５】
＜３．はんだ耐熱性が改善できる。＞
２．と同様、比較例のＭＣＰは、配線パターン５２と絶縁膜２４からなる配線膜５１によって、パッケージ内部の大部分の面積が覆われてしまうため、はんだ時の熱で絶縁膜２４や配線パターン５２とモールド樹脂１０との界面に剥離が発生しやすく、パッケージクラックやふくれに至ることがる。
【０１１６】
特に配線パターン５２上には、半導体チップ１や金属ワイヤ８のボンディングのため、金めっき２５を施すことが多いが、この金めっき２５とモールド樹脂１０との密着性が悪いため、剥離が発生し、最悪の場合、半導体チップ１はがれ、金属ワイヤ８の断線に至る可能性がある。
【０１１７】
しかし、本実施の形態によれば、必要最小限のインダクタ素子２があるのみなので、通常のパッケージと同様なはんだ耐熱性が期待できる。
【０１１８】
＜４．半導体チップが発生する熱を外部に放出させやすい。＞
本実施の形態に基づく半導体装置では、通常のリードフレームを用いるパッケージと同様、半導体チップ１で発生した熱は、ダイパッド６を経由して外部へ逃すことができる。例えば、ダイパッド６をアウターリード３と短絡するか、または、ダイパッド６そのものをパッケージ外部へ露出させるか、すればよく、熱抵抗低減のための対策をとりやすい。
【０１１９】
しかし、比較例のＭＣＰでは、半導体チップ１は配線膜５１上に載置され、絶縁膜２４は熱抵抗が大きく、配線パターン５２を通じての熱伝達にも限界があり、半導体チップが発生する熱を外部に放出させるのが難しい。
【０１２０】
特に、インダクタ素子２とリードフレーム３とを別個に作ることによる利点は、リードフレームの形状や具体的な配線形成方法やパッケージの形態とは無関係であるから、これらは何ら制限されるものではない。従って種々の変形例が考えられるが、そのいくつかの例を下記に説明する。
【０１２１】
＜変形例１＞
変形例１は、リードフレームとしてアウターリードの無いリードフレームを用い、パッケージにおいて端子のみがモールド樹脂の中から露出している、所謂リードレス型のパッケージの例である。これは高密度実装に適したパッケージの形態である。
【０１２２】
＜変形例２＞
これまでインナーリード内部にダイパッドが存在する通常の例を考えてきたが、前述した特開２００１−１６８２５９号公報に係わる発明のように、ダイパッドにかえて、例えばポリイミド上に形成された配線膜を設けたリードフレームを用いてもよい。これは、半導体チップが複数あるマルチチップの半導体装置に適した形態である。ただし、この配線膜上に高コストになるインダクタ回路パターンは形成せず、インダクタ素子は別個に作製したものを用いる。
【０１２３】
＜変形例３＞
変形例３として、ビームリード形のインナーリード上に半導体チップをフェイスダウンで固定する例が考えられる。これはパッケージの高さを低くしたいときなどに有効な形態である。
【０１２４】
＜変形例４＞
変形例３と同様の目的で、ポリイミドテープ上に載置された半導体チップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式で取り付ける例が考えられる。
【０１２５】
＜変形例５＞
変形例５として、半導体チップをダイボンディングによりフェイスダウンで固定し、モールド樹脂を使わずに最小限の被覆を行う、所謂モールドレス型のパッケージが考えられる。これはより高密度実装を実現するパッケージの形態である。また、熱等による変形の心配のないパッケージの形態でもある。
【０１２６】
実施の形態２
図７は、本発明の実施の形態２に基づく半導体装置の概略平面図（ａ）及びＢ−Ｂ部分概略断面図である。
【０１２７】
図７（ａ）の半導体装置が、実施の形態１の図１（ａ）の半導体装置と異なる点は、パッケージ内へのインダクタ素子の実装方法の相違であり、インダクタ素子が半導体チップ上へダイボンド材を介して直接ダイボンドされている点にある。
【０１２８】
このようなスタック構造とすることで、実施の形態１のような平置き構造よりも、パッケージの実装面積を低減する効果を期待できる。ただし、このようなスタック構造では、半導体チップとインダクタ素子との電気的な干渉に十分注意する必要がある。
【０１２９】
他の点は実施の形態１とかわりはないので、実施の形態１について説明した実施の形態１の特徴を、実施の形態２も有していることは、言うまでもない。即ち、リードフレーム３とインダクタ素子２とを別個に製造するため、それぞれを最良の方法で製造することができ、製造コストを低く抑えることができる。また、インダクタ素子２は、通常の半導体チップと同様にハンドリングすることができ、半導体製造の技術と設備を用いて、作製とパッケージへの実装を行うことができる。そのため、素子単価の低減と実装コストの抑制により、全体として高性能インダクタ内蔵半導体装置を低コストで効率よく製造できる。
【０１３０】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１３１】
【発明の作用効果】
本発明によれば、リードフレームと受動素子とを別個に作製するため、それぞれをそれぞれにとって最良の方法で作製することができる。このため、品質を保ちながら、両者を一体化して作製する場合に比べて、安価に受動素子を内蔵した半導体装置を製造することができる。
【０１３２】
本発明に係わる受動素子は、半導体装置を製造するのに好適な部品である。受動素子の導電性フレームによって受動素子を半導体チップと同様に取り扱うことが可能になるので、受動素子の作製とリードフレームへの固定を、半導体製造の技術と設備を用いて行うことが可能になり、結果として、半導体装置を低コストで効率よく製造することが可能になる。
【０１３３】
本発明に係わるリードフレームは、受動素子を固定して半導体装置を作製するのに好適な部品であり、受動素子との間の電気容量を最小に抑え、通電パターンの性能が損なわれることを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に基づく半導体装置の概略平面図（ａ）、インダクタ素子の概略平面図（ｂ）及びＡ−Ａ部概略断面図（ｃ）である。
【図２】同、インダクタ素子集積体の概略平面図である。
【図３】同、インダクタ素子の作製工程を工程順に示す概略断面図である。
【図４】同、インダクタ素子の作製工程を工程順に示す概略断面図である。
【図５】同、半導体装置を作製する工程を工程順に示す概略断面図である。
【図６】同、半導体装置を作製する工程を工程順に示す概略断面図である。
【図７】本発明の実施の形態２に基づく半導体装置の概略平面図（ａ）及びＢ−Ｂ部概略断面図（ｂ）である。
【図８】特開２００１−１６８２５９号公報に係る発明に基づく方法で、リードフレームを作製する工程を工程順に示す概略断面図である。
【図９】同、リードフレームを作製する工程を工程順に示す概略断面図である。
【図１０】非特許文献１において提案された高性能インダクタ内蔵ＭＣＰの拡大写真である。
【図１１】非特許文献１において提案されたインダクタ内蔵ＭＣＰをモデル化したＭＣＰの概略平面図（ａ）とＣ−Ｃ部概略断面図（ｂ）、及びリードフレーム材の平面図（ｃ）である。
【符号の説明】
１…半導体チップ、２…インダクタ素子、３…リードフレーム、
４…アウターリード、５…インナーリード、６…ダイパッド、
６ａ…インダクタ素子固定部、７…電極、８…金属ワイヤ、９…接着材、
１０…モールド樹脂、１１…導電性フレーム、１２…導電体パターン、
１３…インダクタ回路パターン部（スパイラル形）、
１４…インダクタ回路パターン部（ミアンダ形）、１５…電極、
１６…シールドパターン部、１８…電極形成面、２１…金属ベース材、
２２…ニッケル層、２３…銅層、２４…絶縁膜、２５…金層、
２７…スリット形成部、２８…スリット、２９…素子載置面形成エッチング部、
３０…素子載置面、３１〜３４…レジスト、５１…配線膜、
５２…配線パターン、５３…インダクタ回路パターン部、
５４…接続回路パターン部、５５…ボンディングエリア、
５６…ダイボンドエリア、５７…チップ下配線パターン
Claims (36)
- リードフレーム上に少なくとも半導体チップと受動素子とが固定された半導体装置において、前記リードフレームとは別に作製された前記受動素子が前記リードフレーム上に固定されたことを特徴とする、半導体装置。
- 前記受動素子が前記リードフレームのアウターリード部以外に位置し、前記リードフレームの前記アウターリード部以外が封止されている、請求項１に記載した半導体装置。
- 前記リードフレームのアウターリード部以外にインダクタ素子が固定されている、請求項２に記載した半導体装置。
- 前記半導体チップを固定するダイパッドにおいて、前記インダクタ素子の固定部分以外が選択的に除去されている、請求項３に記載した半導体装置。
- 前記インダクタ素子は、少なくともその一部が絶縁体上に形成された導電体パターンと、前記導電体パターンを取り囲んで保持する導電性フレームとからなる、請求項３に記載した半導体装置。
- 前記導電性フレームが接地されている、請求項５に記載した半導体装置。
- 前記導電性フレームが前記リードフレームとワイヤボンディングによって電気的に接続されている、請求項６に記載した半導体装置。
- 前記導電体パターンが少なくともインダクタ回路パターンを形成している、請求項５に記載した半導体装置。
- 前記インダクタ回路パターンの端子電極がワイヤボンディングによって前記リードフレーム及び／又は前記半導体チップに電気的に接続されている、請求項８に記載した半導体装置。
- 前記導電体パターンは、前記インダクタ回路パターンの周囲を取り囲み、前記導電性フレームに電気的に導通したシールドパターン部を有する、請求項８に記載した半導体装置。
- 前記導電体パターンが金属めっき層からなる、請求項５に記載した半導体装置。
- 前記半導体チップは、少なくとも１つの能動素子を含む、単数又は複数の半導体チップである、請求項１に記載した半導体装置。
- リードフレームを作製する工程と、前記リードフレームとは別に受動素子を作製する工程と、前記リードフレーム上に少なくとも半導体チップと前記受動素子とを固定する工程とを有する、半導体装置の製造方法。
- 前記受動素子を前記リードフレームのアウターリード部以外に位置させ、そのアウターリード部以外を封止する、請求項１３に記載した半導体装置。
- 前記リードフレームのアウターリード部以外にインダクタ素子を固定する、請求項１４に記載した半導体装置の製造方法。
- 前記半導体チップを固定するダイパッドにおいて、前記インダクタ素子の固定部分以外を選択的に除去する、請求項１５に記載した半導体装置の製造方法。
- 絶縁体上に少なくともその一部が形成されるように導電体パターンを形成し、前記導電体パターンを取り囲んで保持する導電性フレームを形成して、前記インダクタ素子を作製する、請求項１５に記載した半導体装置の製造方法。
- 前記導電性フレームを接地する、請求項１７に記載した半導体装置の製造方法。
- 前記導電性フレームを前記リードフレームとワイヤボンディングによって電気的に接続する、請求項１８に記載した半導体装置の製造方法。
- 前記導電体パターンによって少なくともインダクタ回路パターンを形成する、請求項１７に記載した半導体装置の製造方法。
- 前記インダクタ回路パターンの端子電極をワイヤボンディングによって前記リードフレーム及び／又は前記半導体チップに電気的に接続する、請求項２０に記載した半導体装置の製造方法。
- 前記インダクタ回路パターンの周囲を取り囲むように前記導電体パターンを形成し、前記導電性フレームに電気的に導通するシールドパターン部を形成する、請求項２０に記載した半導体装置の製造方法。
- 前記導電体パターンを金属めっき層によって形成する、請求項１７に記載した半導体装置の製造方法。
- 前記半導体チップとして、少なくとも１つの能動素子を含む、単数又は複数の半導体チップを用いる、請求項１３に記載した半導体装置の製造方法。
- 少なくともその一部が絶縁体上に形成された通電パターンと、前記通電パターンを取り囲んで保持する導電性フレームとからなる受動素子。
- 前記通電パターンが導電体パターンをなしたインダクタ素子として構成されている、請求項２５に記載した受動素子。
- 前記導電体パターンは、前記インダクタ回路パターンの周囲を取り囲み、前記導電性フレームに電気的に導通したシールドパターン部を有する、請求項２６に記載した受動素子。
- 前記通電パターンが金属めっき層からなる、請求項２５に記載した受動素子。
- 少なくともその一部が絶縁体上に形成された通電パターンと、前記通電パターンを取り囲んで保持する導電性フレームとからなる受動素子の複数個が、前記導電性フレームを介して連接されてなる、受動素子集積体。
- 前記導電性フレームの位置で切断して、各受動素子に分離可能となっている、請求項２９に記載した受動素子集積体。
- 前記通電パターンが導電体パターンをなしたインダクタ素子として構成されている、請求項２９に記載した受動素子集積体。
- 前記導電体パターンは、前記インダクタ回路パターンの周囲を取り囲み、前記導電性フレームに電気的に導通したシールドパターン部を有する、請求項３１に記載した受動素子集積体。
- 前記通電パターンが金属めっき層からなる、請求項２９に記載した受動素子集積体。
- 一部分が選択的に除去され、この除去部分の外側のリードフレーム部分が受動素子の固定に用いられる、リードフレーム。
- 前記受動素子の固定は、半導体チップを固定するダイパッドに連接されている、請求項３４に記載したリードフレーム。
- 前記受動素子の固定部に対向してインナーリード部が配置されている、請求項３４に記載したリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002329510A JP2004165429A (ja) | 2002-11-13 | 2002-11-13 | 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002329510A JP2004165429A (ja) | 2002-11-13 | 2002-11-13 | 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004165429A true JP2004165429A (ja) | 2004-06-10 |
Family
ID=32807485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002329510A Abandoned JP2004165429A (ja) | 2002-11-13 | 2002-11-13 | 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004165429A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013232551A (ja) * | 2012-04-27 | 2013-11-14 | Lapis Semiconductor Co Ltd | 半導体装置及び計測機器 |
| JP2013232550A (ja) * | 2012-04-27 | 2013-11-14 | Lapis Semiconductor Co Ltd | 半導体装置及び計測機器 |
| US9230890B2 (en) | 2012-04-27 | 2016-01-05 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| JP2016157988A (ja) * | 2016-06-09 | 2016-09-01 | ラピスセミコンダクタ株式会社 | 半導体装置及び計測機器 |
| JP2017143317A (ja) * | 2017-05-25 | 2017-08-17 | ラピスセミコンダクタ株式会社 | 半導体装置及び計測機器 |
| US10497618B2 (en) | 2016-07-04 | 2019-12-03 | Lapis Semiconductor Co., Ltd. | Semiconductor device and semiconductor chip |
-
2002
- 2002-11-13 JP JP2002329510A patent/JP2004165429A/ja not_active Abandoned
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10243515B2 (en) | 2012-04-27 | 2019-03-26 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| US10615108B2 (en) | 2012-04-27 | 2020-04-07 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| US8921987B2 (en) | 2012-04-27 | 2014-12-30 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device having an oscillator |
| US9230890B2 (en) | 2012-04-27 | 2016-01-05 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| US9257377B2 (en) | 2012-04-27 | 2016-02-09 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device having an oscillator |
| US12347757B2 (en) | 2012-04-27 | 2025-07-01 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| JP2013232550A (ja) * | 2012-04-27 | 2013-11-14 | Lapis Semiconductor Co Ltd | 半導体装置及び計測機器 |
| US11854952B2 (en) | 2012-04-27 | 2023-12-26 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| JP2013232551A (ja) * | 2012-04-27 | 2013-11-14 | Lapis Semiconductor Co Ltd | 半導体装置及び計測機器 |
| US9787250B2 (en) | 2012-04-27 | 2017-10-10 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| US11309234B2 (en) | 2012-04-27 | 2022-04-19 | Lapis Semiconductor Co., Ltd. | Semiconductor device having an oscillator and an associated integrated circuit |
| US10622944B2 (en) | 2012-04-27 | 2020-04-14 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| US20200235046A1 (en) * | 2012-04-27 | 2020-07-23 | Lapis Semiconductor Co., Ltd. | Semiconductor device and measurement device |
| JP2016157988A (ja) * | 2016-06-09 | 2016-09-01 | ラピスセミコンダクタ株式会社 | 半導体装置及び計測機器 |
| US10497618B2 (en) | 2016-07-04 | 2019-12-03 | Lapis Semiconductor Co., Ltd. | Semiconductor device and semiconductor chip |
| JP2017143317A (ja) * | 2017-05-25 | 2017-08-17 | ラピスセミコンダクタ株式会社 | 半導体装置及び計測機器 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20050930 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| RD13 | Notification of appointment of power of sub attorney |
Effective date: 20070125 Free format text: JAPANESE INTERMEDIATE CODE: A7433 |
|
| A977 | Report on retrieval |
Effective date: 20070531 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A762 | Written abandonment of application |
Effective date: 20080225 Free format text: JAPANESE INTERMEDIATE CODE: A762 |