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JP5898589B2 - Ｄｃ−ｄｃコンバータの制御回路およびｄｃ−ｄｃコンバータ - Google Patents

Ｄｃ−ｄｃコンバータの制御回路およびｄｃ−ｄｃコンバータ Download PDF

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Description

本実施形態は、ＤＣ−ＤＣコンバータに関する。
一般に、ＤＣ−ＤＣコンバータの内部基準電圧発生回路が生成する内部基準電圧は、電源電圧との電位差がそれほど大きくないため、回路構成が簡易でノイズも少ないシリーズレギュレータを用いて構成することが多い。
ＤＣ−ＤＣコンバータの出力回路はスイッチング動作を行うため、スイッチングを行うたびに、内部基準電圧発生回路の出力線に流れる電流が急峻に変化する。このような電流の急峻な変化に対応できるようにするには、内部基準電圧発生回路の出力回路方式をソースフォロワまたはエミッタフォロワにすることが考えられる。
ところが、ソースフォロワまたはエミッタフォロワでは、ソース（エミッタ）−ゲート間電圧ＶgsまたはＶbeの電圧降下があるために、その分、内部基準電圧発生回路の動作電圧範囲が狭くなる。広い動作電圧範囲を確保するには、内部基準電圧発生回路の出力線に大きな容量を付加した低ドロップアウトレギュレータ（ＬＤＯ：Low Drop Out Regulator）を用いるのが有効である。大きな容量を付加するのは、従来のＬＤＯは、周波数応答特性が遅いためである。ＬＤＯは、入出力電圧の電位差が０．１Ｖ程度でも動作が可能なシリーズレギュレータである。
特開２０１２−１６１２３号公報
本実施形態は、広い電源電圧範囲で動作可能なＤＣ−ＤＣコンバータを提供するものである。
上記の課題を解決するために、本発明の一態様では、第１電源電圧および第１内部基準電圧を用いて、出力コンデンサに接続されるインダクタに第１方向の電流を流すハイサイド回路と、
前記第１電源電圧および第２電源電圧を用いて前記第１内部基準電圧を生成する第１レギュレータと、
前記第１電源電圧および前記第２電源電圧を用いて第２内部基準電圧を生成する第２レギュレータと、
前記第２内部基準電圧を用いて、前記出力コンデンサと前記インダクタとの接続ノードから出力される出力電圧と所定の基準電圧との差分電圧が小さくなるように前記ハイサイド・プリドライバを制御する信号処理部と、を備え、
前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
所定の基準電圧と該レギュレータから出力される内部基準電圧に相関する制御電圧との電圧差に応じた比較信号を生成する差動回路と、
前記比較信号に基づいて前記内部基準電圧を生成する第１トランジスタと、
該レギュレータの出力電圧の電圧変動に応じて、前記比較信号の信号振幅が小さくなるように前記制御電圧を制御する電圧変動抑制回路と、を有することを特徴とするＤＣ−ＤＣコンバータが提供される。
本発明の一実施形態に係るＤＣ−ＤＣコンバータ３０の回路図。 ハイサイド側だけ帰還制御を行う一変形例に係るＤＣ−ＤＣコンバータ３０の回路図。 第１ＬＤＯレギュレータＬＤＯ１の第１例の内部構成を示す回路図。 図３の差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力トランジスタ５と、電圧分圧回路６との内部構成を具体化した一例を示す回路図。 第２ＬＤＯレギュレータＬＤＯ２の第１例の内部構成を示す回路図。 図３の差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力トランジスタ５と、電圧分圧回路６との内部構成を具体化した一例を示す回路図。 第１ＬＤＯレギュレータＬＤＯ１の第２例の内部構成を示す回路図。 第２ＬＤＯレギュレータＬＤＯ２の第２例の内部構成を示す回路図。 第１ＬＤＯレギュレータＬＤＯ１の第３例の内部構成を示す回路図。 第２ＬＤＯレギュレータＬＤＯ２の第３例の内部構成を示す回路図。 第１ＬＤＯレギュレータＬＤＯ１の第４例の内部構成を示す回路図。 第２ＬＤＯレギュレータＬＤＯ２の第４例の内部構成を示す回路図。 第１ＬＤＯレギュレータＬＤＯ１の第５例の内部構成を示す回路図。 図１３の変形例を示す回路図。 図１３の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。 図１４の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。 第１ＬＤＯレギュレータＬＤＯ１の第６例の内部構成を示す回路図。 図１７の変形例を示す回路図。 図１７の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。 図１８の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。 第１ＬＤＯレギュレータＬＤＯ１の第８例の回路図。 図２１の変形例を示す回路図。 図２１の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。 図２２の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。 第１ＬＤＯレギュレータＬＤＯ１の第９例の回路図。 図６の変形例を示す回路図。 図８の変形例を示す回路図。 図２５の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。 図２６の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。 図２７の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路図。
以下、本発明の一実施形態について、詳細に説明する。
図１は本発明の一実施形態に係るＤＣ−ＤＣコンバータ３０の回路図である。図１のＤＣ−ＤＣコンバータ３０は、集積回路として半導体チップに内蔵可能であり、ハイサイドドライバ３１と、ハイサイドスイッチ４３と、ローサイドドライバ３２と、ローサイドスイッチ５３と、第１レギュレータとしての第１低ドロップアウト（第１ＬＤＯ）レギュレータＬＤＯ１と、第２レギュレータとしての第２低ドロップアウト（第２ＬＤＯ）レギュレータＬＤＯ２と、誤差電圧検出部３３とを備えている。ハイサイドドライバ３１とハイサイドスイッチ４３がハイサイド回路であり、ローサイドドライバ３２とローサイドスイッチ５３がローサイド回路である。また、第１ＬＤＯレギュレータＬＤＯ１がハイサイド回路用の内部基準電圧発生回路であり、第２ＬＤＯレギュレータＬＤＯ２がローサイド回路用の内部基準電圧発生回路である。
以下では、図１のＤＣ−ＤＣコンバータ３０を半導体チップ内に集積化する例を説明する。
ハイサイドスイッチ４３の出力線とローサイドスイッチ５３の出力線はともに出力ピンＬＸに接続されている。この出力ピンＬＸには、外付けされるインダクタＬ１の一端が接続され、このインダクタＬ１の他端には、同様に外付けされる出力コンデンサＣoutの一端が接続される。この出力コンデンサＣoutの他端は接地され、この出力コンデンサＣoutに並列に負荷抵抗ＲLoadが接続される。インダクタＬ１の他端と出力コンデンサＣoutの一端との接続ノードから最終的な出力電圧Ｖoutが出力される。
図１のＤＣ−ＤＣコンバータ３０は、直流の入力電圧Ｖinを降圧した出力電圧Ｖoutを生成する。この出力電圧は、上述したインダクタＬ１の他端から出力される。
第１ＬＤＯレギュレータＬＤＯ１は、入力電圧Ｖinと接地電圧Ｖssを用いて、入力電圧Ｖinから約５Ｖ低い第１内部基準電圧Ｖref1を生成して、ハイサイドドライバ３１に供給する。後述するように、第１ＬＤＯレギュレータＬＤＯ１の出力段には、図１では不図示のｎ型ＭＯＳトランジスタが設けられている。
第２ＬＤＯレギュレータＬＤＯ２は、入力電圧Ｖinと接地電圧を用いて、接地電圧から約５Ｖ高い第２内部基準電圧Ｖref2を生成して、ローサイドドライバ３２に供給する。後述するように、第２ＬＤＯレギュレータＬＤＯ２の出力段には、図１では不図示のｐ型ＭＯＳトランジスタが設けられている。
ハイサイドドライバ３１は、レベルシフト回路４１と、インバータ４２とを有し、インバータ４２の出力信号によりハイサイドスイッチ４３はオンまたはオフ制御される。インバータ４２は５Ｖ電源を必要とするロジックレベルで動作することから、ハイサイドドライバ３１は入力電圧Ｖinと第１内部基準電圧Ｖref1とを用いてロジックレベルを生成する。ハイサイドスイッチ４３は、例えばｐ型ＬＤＭＯＳトランジスタである。
ローサイドドライバ３２は、信号処理部５１と、インバータ５２とを有し、インバータ５２の出力信号によりローサイドスイッチ５３はオンまたはオフ制御される。ローサイドスイッチ５３は、例えばｎ型ＬＤＭＯＳトランジスタである。
誤差電圧検出部３３は、出力電圧Ｖoutと内部の基準電圧との差分電圧を検出して、信号処理部５１に送る。信号処理部５１は、上述した差分電圧が所定電圧（例えば０．８Ｖ）になるように、ハイサイドスイッチ４３とローサイドスイッチ５３を切替制御するためのＰＷＭ信号を生成する。
ローサイドドライバ３２内の信号処理部５１とインバータ５２は、５Ｖ電源を必要とするロジックレベルで動作することから、ローサイドドライバ３２は接地電圧と第２内部基準電圧Ｖref2とを用いてロジックレベルを生成する。
次に、図１のＤＣ−ＤＣコンバータ３０の動作を説明する。ハイサイドドライバ３１とローサイドドライバ３２は交互にオンまたはオフする周期的な動作を行う。ハイサイドドライバ３１のハイサイドスイッチ４３がオンになると、入力電圧Ｖinを発生する直流電圧源３４からハイサイドスイッチ４３のソース−ドレイン間を通ってインダクタＬ１に電流が流れ込み、インダクタＬ１にエネルギーが蓄積される。このときは、ローサイドスイッチ５３はオフである。
次のサイクルでは、ハイサイドスイッチ４３はオフしてローサイドスイッチ５３がオンする。これにより、インダクタＬ１からの電流がローサイドスイッチ５３のドレイン−ソース間を通って接地端子まで流れる。
以上の動作が周期的に繰り返される。インダクタＬ１の他端には出力コンデンサＣoutが接続されているため、インダクタＬ１の他端側の電圧振幅はほぼ一定となり、インダクタＬ１の他端から出力される出力電圧Ｖoutは直流電圧となる。
誤差電圧検出部３３は、出力電圧Ｖoutと所定の基準電圧との差分電圧を誤差電圧として信号処理部５１に送り、信号処理部５１は、誤差電圧が小さくなるように、誤差電圧に応じたＰＷＭ信号を生成する。このＰＷＭ信号は、インバータ５２を介してローサイドスイッチ５３のゲートに供給されるとともに、レベルシフト回路４１で電圧レベルが変換された後にインバータ４２を介してハイサイドスイッチ４３のゲートに供給される。このように、誤差電圧検出部３３と信号処理部５１は、出力電圧Ｖoutが所望の電圧レベルになるように、出力電圧Ｖoutを帰還制御する。
図１のＤＣ−ＤＣコンバータ３０は、信号処理部５１の出力信号に基づいて、ハイサイド側とローサイド側の双方の帰還制御を行う同期整流・降圧ＤＣ−ＤＣコンバータであるが、ハイサイド側だけ帰還制御を行う非同期整流・降圧ＤＣ−ＤＣコンバータを採用してもよい。例えば、図２はハイサイド側だけ帰還制御を行う一例に係る非同期整流・降圧ＤＣ−ＤＣコンバータ３０ａの回路図である。図２のＤＣ−ＤＣコンバータ３０ａは、信号処理を行う信号処理部５１を有する低電圧部３５と、整流ダイオードＤ１とを有する点で図１と異なっている。整流ダイオードＤ１のアノードは接地電圧に設定され、カソードはインダクタＬ１の一端ＬＸに接続されている。
図２のＤＣ−ＤＣコンバータ３０ａは、ローサイド側の電流の帰還制御は行われないが、ローサイドスイッチ５３とインバータが不要になるため、図１よりも回路構成を簡略化できる。
図１と図２における第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２は、従来のＬＤＯレギュレータではなく、後述する回路構成により高速化したＬＤＯレギュレータである。従来のＬＤＯレギュレータは、ＬＤＯレギュレータの出力容量の変動に迅速に応答できないため、ＬＤＯレギュレータの出力線を流れる電流が急峻に変化すると、ＬＤＯレギュレータの出力電圧が一時的に大きく変動して、ＬＤＯレギュレータを内蔵するＤＣ−ＤＣコンバータが誤動作を起こすおそれがある。このため、従来のＬＤＯを用いる場合は、ＬＤＯレギュレータの出力線に外付けの大容量のバイパスコンデンサが必須となる。これに対して、本実施形態の第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２は、それぞれの出力容量の変動に即応可能な高速性を備えており、外付けの大容量のバイパスコンデンサは不要となる。
第１ＬＤＯレギュレータＬＤＯ１がその出力容量の変動に即応可能な高速性を備えている理由は、後に詳細に説明するが、第１ＬＤＯレギュレータＬＤＯ１の出力電圧である第１内部基準電圧Ｖref１の電圧変動に応じて、この第１内部基準電圧Ｖref1に相関する制御電圧と所定の基準電圧との電圧差が小さくなるようにトランジスタを用いたアクティブ制御により制御電圧を制御し、これにより第１内部基準電圧Ｖref1の変動を迅速に抑制するようにしたためである。第２ＬＤＯレギュレータＬＤＯ２の出力電圧である第２ＬＤＯレギュレータＬＤＯ２についても同様である。
このように、本実施形態に係るＤＣ−ＤＣコンバータ３０、３０ａは、ハイサイドドライバ３１用の第１内部基準電圧Ｖref1を生成する第１ＬＤＯレギュレータＬＤＯ１と、ローサイドドライバ３２用の第２内部基準電圧Ｖref2を生成する第２ＬＤＯレギュレータＬＤＯ２とを、負荷変動に対する応答性のよい広帯域かつ高速のＬＤＯレギュレータで構成するため、外付けのバイパスコンデンサを接続する必要がなくなり、ＤＣ−ＤＣコンバータ３０、３０ａを内蔵する半導体チップにバイパスコンデンサ接続用の出力ピンを設けなくて済む。
なお、本実施形態の第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２は、その出力線にバイパスコンデンサを接続する必要がまったくなくなるというわけではなく、必要に応じてバイパスコンデンサを接続することもありうるが、必要となるバイパスコンデンサの容量は、半導体チップ内に実装可能な程度の容量（例えば１０００ｐＦ以下）に留まる。したがって、本実施形態の第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２を用いる場合は、半導体チップに、バイパスコンデンサを外付けするための出力ピンを設けなくて済み、ピン数の少ない半導体パッケージを利用可能となり、チップの製造原価を下げることができる。
次に、第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２の具体的な回路構成について説明する。第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２の回路構成には複数通りが考えられるが、いずれも急峻な出力容量の変動に対する応答性がよく、周波数帯域が広いという共通の特徴を持っている。
（高速ＬＤＯの第１例）
図３は第１ＬＤＯレギュレータＬＤＯ１の第１例の内部構成を示す回路図である。図１の第１ＬＤＯレギュレータＬＤＯ１は、差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力トランジスタ（第１トランジスタ）５と、電圧分圧回路６と、トランジスタ（第２トランジスタ）７と、位相補償コンデンサ（第１コンデンサ）Ｃi1と、第１および第２電流源８，９とを備えている。
差動回路２は、所定の基準電圧Ｖrefと第１内部基準電圧Ｖref1に相関する制御電圧との電圧差に応じた比較信号を生成する。出力トランジスタ５は、この比較信号に基づいて第１内部基準電圧Ｖref1を生成する。例えば電圧分圧回路６とトランジスタ７とからなる電圧変動抑制回路は、第１内部基準電圧Ｖref1の電圧変動に即応して、比較信号の信号振幅が小さくなるように制御電圧を制御する。
図４は図３の差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力トランジスタ５と、電圧分圧回路６との内部構成を具体化した一例を示す回路図である。図４は一例であり、これら回路の内部構成の具体的な回路は図４に示したものに限定されない。
図４に示すように、電圧分圧回路６は、入力電圧ＶINを供給する入力電圧ＶIN線（第１電源電圧線）ＶINと第１内部基準電圧Ｖref1を出力する第１内部基準電圧Ｖref1線との間に直列接続された複数の抵抗Ｒ１，Ｒ２を有し、これら抵抗Ｒ１，Ｒ２の間から第１内部基準電圧Ｖref1を分圧した分圧電圧Ｖdivを出力する。抵抗Ｒ２の両端には、コンデンサＣｓが接続されている。
入力電圧ＶIN線と第１内部基準電圧Ｖref1線との間には、出力コンデンサＣrefが接続されている。従来の第１ＬＤＯレギュレータＬＤＯ１は、位相補償のために、出力コンデンサＣrefの具体的種類として、誘電体や電極の損失抵抗成分（ＥＳＲ：Equivalent Series Resistance）が大きいコンデンサ（例えば、タンタルコンデンサや電解コンデンサ）を用いるか、コンデンサとは別個に、ＥＳＲをコンデンサに直列接続することが多かった。ところが、本実施形態では、後述するように、出力コンデンサＣrefで位相補償を行う必要がないため、セラミックコンデンサを用いることができる。セラミックコンデンサは、その内部に設けられるＥＳＲの抵抗値が小さいことで知られているが、本実施形態によれば、セラミックコンデンサ単体でも広帯域化を実現でき、セラミックコンデンサにＥＳＲを外付けする必要もない。
タンタルコンデンサや電解コンデンサは、発火のおそれがあることが知られており、発火のおそれのないセラミックコンデンサを使用できることは、ＬＤＯレギュレータの信頼性向上につながる。
第１ＬＤＯレギュレータＬＤＯ１で直接負荷を駆動する場合には、出力コンデンサＣrefに並列に負荷抵抗が接続されることになる。この負荷抵抗の抵抗値は、負荷の動作に応じて変動する。例えば、負荷としてＣＰＵを接続すると、ＣＰＵの動作モードによって負荷電流が大きく変動するため、それに応じて負荷抵抗も変化する。後述するように、第１ＬＤＯレギュレータＬＤＯ１は、負荷抵抗が変化しても、迅速に第１内部基準電圧Ｖref1の変動を抑制できることを特徴とする。
差動回路２は、基準電圧Ｖrefと分圧電圧Ｖdivとの電圧差に応じた比較信号を生成する。差動回路２は、ソースが共通に接続された一対のＰＭＯＳトランジスタＭ１，Ｍ２を有し、ＰＭＯＳトランジスタＭ１のゲートには基準電圧Ｖrefが入力され、ＰＭＯＳトランジスタＭ２のゲートには分圧電圧Ｖdivが入力される。また、ＰＭＯＳトランジスタＭ１，Ｍ２のドレインには第１カレントミラー回路３が接続されている。本明細書では、一対のＰＭＯＳトランジスタＭ１，Ｍ２のドレインと第１カレントミラー回路３を接続する信号経路を一対の差動出力線１０と呼ぶ。ＰＭＯＳトランジスタＭ１，Ｍ２のソースと入力電圧ＶIN線との間には、第１電流源８が接続されている。
ＰＭＯＳトランジスタＭ１のゲートは差動回路２の反転入力端子であり、ＰＭＯＳトランジスタＭ２のゲートは差動回路２の非反転入力端子である。本実施形態では、差動回路２の非反転入力端子に入力された分圧電圧Ｖdivを、反転入力端子に入力された基準電圧Ｖrefと比較して、両者の電圧差に応じた比較信号を出力トランジスタ５のゲートに入力し、第１内部基準電圧Ｖref1を帰還制御する。
一対の差動出力線１０の一方と入力電圧ＶIN線との間には、トランジスタ７と第２電流源９とが直列接続されている。より具体的には、トランジスタ７のドレインは差動出力線の一方に接続され、ソースは第２電流源９の一端に接続されている。この第２電流源９に並列に位相補償コンデンサＣi1が接続されている。また、トランジスタ７のゲートには、分圧電圧Ｖdivが入力される。これにより、トランジスタ７は、第１内部基準電圧Ｖref1に重畳された高周波信号を増幅して、一対の差動出力線１０の一方に供給する。第２電流源９はトランジスタ７のソースと入力電圧ＶIN線の間に接続されている。
位相補償コンデンサＣi1は、第１内部基準電圧Ｖref1に重畳された高周波信号に応じた電荷を充放電するとともに、充放電される電荷量に応じてトランジスタ７を介して一対の差動出力線１０の一方に流れる電流を制御する。
一対の差動出力線１０の他方は、出力トランジスタ５のゲートに接続されている。出力トランジスタ５のソースには接地線ＶSSが接続され、ドレインは第１内部基準電圧Ｖref1線に接続されている。また、出力トランジスタ５のソースとゲートの間には位相補償回路４が接続されている。この位相補償回路４は必須ではなく、省略してもよい。この位相補償回路４は、直列接続されたコンデンサＣi2および抵抗Ｒ３を有する。
次に、図４の第１ＬＤＯレギュレータＬＤＯ１の動作を説明する。まず、第１ＬＤＯレギュレータＬＤＯ１の直流的な動作を説明する。差動回路２は、基準電圧Ｖrefと第１内部基準電圧Ｖref1の分圧電圧Ｖdivとの電圧差に応じた比較信号を生成する。この比較信号は、出力トランジスタ５のゲートに入力される。入力電圧ＶIN線と接地線ＶSSとの間には、電圧分圧回路６と出力トランジスタ５のドレイン−ソース間が接続され、そのドレインからは第１内部基準電圧Ｖref1が出力される。比較信号によって、出力トランジスタ５のドレイン−ソース間の抵抗を変化させることができるため、入力電圧ＶINにて第１内部基準電圧Ｖref1の電圧レベルを制御することができる。
例えば、第１内部基準電圧Ｖref1の分圧電圧Ｖdivが基準電圧Ｖrefよりも高くなったとすると、出力トランジスタ５のゲート電圧が高くなり、ＮＭＯＳトランジスタである出力トランジスタ５のソース−ドレイン間抵抗は低くなって、第１内部基準電圧Ｖref1は低くなる。これにより、第１内部基準電圧Ｖref1の分圧電圧Ｖdivも低くなる。
次に、第１ＬＤＯレギュレータＬＤＯ１の交流的な動作を説明する。ＤＣ−ＤＣコンバータ３０，３０ａの負荷変動により第１内部基準電圧Ｖref1に高周波信号が重畳された場合は、電圧分圧回路６内の抵抗Ｒ２に並列にコンデンサＣsが接続されているために、電圧分圧回路６で生成された分圧電圧Ｖdivの電圧も瞬時に高周波信号の影響を受けて変化する。したがって、トランジスタ７は、重畳された高周波信号の周波数で、オンおよびオフ動作を繰り返し、位相補償コンデンサＣi1への充放電が行われて、トランジスタ７のドレイン電流が変化する。トランジスタ７のドレインとトランジスタＭ２のドレインとは接続されており、トランジスタＭ２とトランジスタＭ１は差動回路２を構成しているため、トランジスタ７のドレイン電流が変化すると、トランジスタＭ１のドレイン電流も変化し、これにより、トランジスタ５のゲート電圧も高周波信号の周波数で変化することになる。したがって、トランジスタ５のドレインに接続された第１内部基準電圧Ｖref1は、高周波信号の周波数で電圧レベルが変化し、高周波信号のゲインが増大することになる。
このように、図２の第１ＬＤＯレギュレータＬＤＯ１は、第１内部基準電圧Ｖref1に高周波信号が重畳された場合は、その高周波信号のゲインを増大するような制御を行う。この制御は、きわめて迅速に行われ、これにより、広帯域化が実現できる。
なお、図２の第１ＬＤＯレギュレータＬＤＯ１では、差動回路２内の一対のトランジスタＭ１，Ｍ２のうち、反転入力側の一方のトランジスタＭ２側のみに、トランジスタ７、第１電流源８および位相補償コンデンサＣi1を接続しており、差動回路２が非対称の回路構成になっている。このため、一対のトランジスタＭ１，Ｍ２を同じサイズにすると、第１内部基準電圧Ｖref1に大きなオフセット電圧が発生してしまう。
したがって、オフセット調整のために、トランジスタＭ１，Ｍ２のサイズ比を変更するか、あるいは、第１カレントミラー回路３内の一対のトランジスタＭ３，Ｍ４のサイズ比を変更するのが望ましい。
図２の第１ＬＤＯレギュレータＬＤＯ１では、位相補償コンデンサＣi1の一端を入力電圧ＶIN線に接続しているが、必ずしも入力電圧ＶIN線に接続する必要はなく、インピーダンスが低い安定した電圧経路に接続すればよい。
次に、第２ＬＤＯレギュレータＬＤＯ２の第１例について説明する。第２ＬＤＯレギュレータＬＤＯ２は、図３および図４に示した第１ＬＤＯレギュレータＬＤＯ１の入力電圧ＶIN線と接地線Ｖssの間の各構成部品の接続関係を逆にした構成になっており、トランジスタの導電型が異なる他は、使用する構成部品の種類も基本的には同じである。以下では、使用する構成部品が同じ場合には、同じ参照符号を付して説明する。
図５は第２ＬＤＯレギュレータＬＤＯ２の第１例の内部構成を示す回路図である。図５の第１ＬＤＯレギュレータＬＤＯ１は、差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力トランジスタ（第１トランジスタ）５と、電圧分圧回路６と、トランジスタ（第２トランジスタ）７と、位相補償コンデンサ（第１コンデンサ）Ｃi1と、第１および第２電流源８，９とを備えている。
第１電流源８、第２電流源９および位相補償コンデンサＣi1の各一端は接地線ＶSSに接続され、第１カウントミラー回路３、位相補償回路４および出力トランジスタ５の各一端は入力電圧ＶIN線に接続されている。
第２ＬＤＯレギュレータＬＤＯ２内の差動回路２は、所定の基準電圧Ｖrefと第２内部基準電圧Ｖref2に相関する制御電圧との電圧差に応じた比較信号を生成する。出力トランジスタ５は、この比較信号に基づいて第２内部基準電圧Ｖref2を生成する。例えば電圧分圧回路６とトランジスタ７とからなる電圧変動抑制回路は、第２内部基準電圧Ｖref2の電圧変動に応じて、比較信号の信号振幅が小さくなるように制御電圧を制御する。
図６は図３の差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力トランジスタ５と、電圧分圧回路６との内部構成を具体化した一例を示す回路図である。図６は一例であり、これら回路の内部構成の具体的な回路は図２に示したものに限定されない。
図６に示すように、電圧分圧回路６は、第２内部基準電圧Ｖref2を出力する第２内部基準電圧線Ｖref2と接地線Ｖssとの間に直列接続された複数の抵抗Ｒ１，Ｒ２を有し、これら抵抗Ｒ１，Ｒ２の間から第２内部基準電圧Ｖref2を分圧した分圧電圧Ｖdivを出力する。抵抗Ｒ１の両端には、コンデンサＣｓが接続されている。
図５および図６に示す第２ＬＤＯレギュレータＬＤＯ２の回路動作は、第１ＬＤＯレギュレータＬＤＯ１の回路動作と共通するため、説明を省略する。
このように、高速ＬＤＯの第１例では、第１ＬＤＯレギュレータＬＤＯ１および第２ＬＤＯレギュレータＬＤＯ２内の差動回路２の非反転入力側に、トランジスタ７、位相補償コンデンサＣi1および第１電流源８を設けるため、第１内部基準電圧Ｖref1および第２内部基準電圧Ｖref2に重畳される高周波信号を瞬時に出力トランジスタ５のゲートに帰還させて増幅することができ、第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２の広帯域化を実現できる。
また、高速ＬＤＯの第１例では、トランジスタ７、位相補償コンデンサＣi1および第１電流源８の各素子パラメータを調整することで、位相補償回路４を別個に設けなくても発振のおそれがなくなり、位相補償回路４が不要になるとともに、出力コンデンサＣrefとしてセラミックコンデンサを用いることができるようになる。セラミックコンデンサは、位相補償に効果のあるＥＳＲが小さいという問題があるが、上述したように、本実施形態では出力コンデンサＣrefで位相補償を行う必要がなく、また、セラミックコンデンサは、タンタルコンデンサや電解コンデンサのように発火のおそれがなく、リップル成分も少ないため、信頼性および電気的特性が向上する。また、上述したように、位相補償回路４の省略により、回路構成を簡略化でき、部品コストも削減できる。
（高速ＬＤＯの第２例）
以下に説明する第２例は、トランジスタ７のゲートの接続先が第１例と異なることを特徴とする。
図７は第１ＬＤＯレギュレータＬＤＯ１の第２例の内部構成を示す回路図である。図７では、図４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図７の第１ＬＤＯレギュレータＬＤＯ１内のトランジスタ７のゲートは第１内部基準電圧Ｖref1に設定されている。
図４と図７を比べると、図４の方が、第２電流源９とトランジスタ７のソース間の電圧と、第１電流源８と差動回路２との間の電圧との相対精度を上げることができるという効果が得られる。その一方で、図７の方が、第１内部基準電圧Ｖref1に重畳された高周波信号を直接的にトランジスタ７のゲートに伝達できるという効果が得られる。このように、図４も図７も、それぞれに一長一短の特徴を有する。
図７の第１ＬＤＯレギュレータＬＤＯ１の場合も、図４と同様に、オフセット調整のために、トランジスタＭ１，Ｍ２のサイズ比を変更するか、あるいは、第１カレントミラー回路３内の一対のトランジスタＭ３，Ｍ４のサイズ比を変更するのが望ましい。
また、図７の第１ＬＤＯレギュレータＬＤＯ１においても、出力コンデンサＣrefと位相補償コンデンサＣi1の各一端を入力電圧ＶIN線に接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図８は第２ＬＤＯレギュレータＬＤＯ２の第２例の内部構成を示す回路図である。図８の第２ＬＤＯレギュレータＬＤＯ２は、図７の第１ＬＤＯレギュレータＬＤＯ１の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を基本的に逆にしたものであり、回路動作も共通するため、図８の第２ＬＤＯレギュレータＬＤＯ２の詳細な説明は省略する。
（高速ＬＤＯの第３例）
以下に説明する第３例は、差動回路２の反転入力側と非反転入力側を対称構成にすることを特徴とする。
図９は第１ＬＤＯレギュレータＬＤＯ１の第３例の内部構成を示す回路図である。図９では、図４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図９の第１ＬＤＯレギュレータＬＤＯ１は、差動回路２内のＰＭＯＳトランジスタＭ１のドレインと入力電圧ＶIN線との間に接続される第３電流源１１を備えている。
第３電流源１１は、対称性を持たせるために、第２電流源９と同じ電気的特性にするのが望ましい。これにより、第３電流源１１とＰＭＯＳトランジスタＭ１のドレインとの間の経路の電圧と、第２電流源９とトランジスタ７のソースとの間の経路の電圧と、第１電流源８とＰＭＯＳトランジスタＭ１，Ｍ２のソースとの間の経路の電圧とを揃えることができ、第１〜第３電流源８，９，１１の相対精度が高くなる。また、差動回路２の対称性が向上したことで、第１内部基準電圧Ｖref1のオフセット電圧を低減できる。
また、図９の第１ＬＤＯレギュレータＬＤＯ１においても、出力コンデンサＣrefと位相補償コンデンサＣi1の各一端を入力電圧ＶIN線に接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図９では、図４の第１ＬＤＯレギュレータＬＤＯ１に第３電流源１１を追加したが、図７の第１ＬＤＯレギュレータＬＤＯ１に第３電流源１１を追加して対称構成にしてもよい。
図１０は第２ＬＤＯレギュレータＬＤＯ２の第３例の内部構成を示す回路図である。図１０の第２ＬＤＯレギュレータＬＤＯ２は、図９の第１ＬＤＯレギュレータＬＤＯ１の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を基本的に逆にしたものであり、回路動作も共通するため、図１０の第２ＬＤＯレギュレータＬＤＯ２の詳細な説明は省略する。
（高速ＬＤＯの第４例）
以下に説明する第４例は、差動回路２の反転入力側にもトランジスタ７と同様のトランジスタを設けて、第１内部基準電圧Ｖref1のオフセット電圧を低減するものである。
図１１は第１ＬＤＯレギュレータＬＤＯ１の第４例の内部構成を示す回路図である。図１１の第１ＬＤＯレギュレータＬＤＯ１は、図９の構成に加えて、第３電流源１１とＰＭＯＳトランジスタＭ１のドレインとの間に接続されるＮＭＯＳトランジスタ１２を備えている。このＮＭＯＳトランジスタ１２のドレインはＰＭＯＳトランジスタＭ１のドレインに接続され、ＮＭＯＳトランジスタ１２のソースは第３電流源１１に接続され、ＮＭＯＳトランジスタ１２のゲートは基準電圧Ｖrefに設定され、ＰＭＯＳトランジスタＭ１のゲートにも接続されている。
ＮＭＯＳトランジスタ１２のゲート電圧は基準電圧Ｖrefであるため、ソース電圧も基準電圧Ｖrefに応じた電圧になり、第３電流源１１とＮＭＯＳトランジスタ１２との接続経路の電圧を定電圧化することができる。これにより、差動回路２の対称性が向上し、第１内部基準電圧Ｖref1のオフセット電圧を低減できる。
図１１の第１ＬＤＯレギュレータＬＤＯ１では、第２電流源９と第３電流源１１の電気特性を同じにし、かつトランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。
また、図１１の第１ＬＤＯレギュレータＬＤＯ１においても、出力コンデンサＣrefと位相補償コンデンサＣi1の各一端を入力電圧ＶIN線に接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図１１では、図９の第１ＬＤＯレギュレータＬＤＯ１にＮＭＯＳトランジスタ１２を追加したが、図７の第１ＬＤＯレギュレータＬＤＯ１に第３電流源１１とＮＭＯＳトランジスタ１２を追加して対称構成にしてもよい。
図１２は第２ＬＤＯレギュレータＬＤＯ２の第４例の内部構成を示す回路図である。図１２の第２ＬＤＯレギュレータＬＤＯ２は、図１１の第１ＬＤＯレギュレータＬＤＯ１の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を基本的に逆にしたものであり、回路動作も共通するため、図１２の第２ＬＤＯレギュレータＬＤＯ２の詳細な説明は省略する。
（高速ＬＤＯの第５例）
以下に説明する第５例は、位相余裕の微調整を行うものである。
図１３は第１ＬＤＯレギュレータＬＤＯ１の第５例の内部構成を示す回路図である。図１３では、図１１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１３の第１ＬＤＯレギュレータＬＤＯ１は、図１１の構成に加えて、トランジスタ７のゲートとＮＭＯＳトランジスタ１２のソースとの間に接続される位相補償コンデンサ（第３コンデンサ）Ｃi3を備えている。このコンデンサＣi3の容量は、位相補償コンデンサＣi1の容量よりもはるかに小さい値であり、例えば２桁以上小さい容量値に設定される。このコンデンサＣi3を設けることで、位相余裕をわずかに微調整することができる。
図１４は図１３の変形例を示す回路図であり、位相補償コンデンサＣi3の一端を、ＮＭＯＳトランジスタ１２のソースではなく、ドレインに接続したものである。図１４の場合も、図１３と同様に、位相補償コンデンサＣi3を設けることで、位相余裕の微調整を行うことができる。
図１３および図１４の第１ＬＤＯレギュレータＬＤＯ１においても、第２電流源９と第３電流源１１の電気特性を同じにし、かつトランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣrefと位相補償コンデンサＣi1の各一端を入力電圧ＶINに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図１３および図１４では、図５の第１ＬＤＯレギュレータＬＤＯ１に位相補償コンデンサＣi3を追加したが、第３電流源１１を有する上述したすべての第１ＬＤＯレギュレータＬＤＯ１に、位相余裕の微調整用の位相補償コンデンサＣi3を追加してもよい。
図１５および図１６は第２ＬＤＯレギュレータＬＤＯ２の第５例の内部構成を示す回路図であり、図１５は図１３の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路、図１６は図１４の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路である。図１５および図１６の第２ＬＤＯレギュレータＬＤＯ２の回路動作は、図１３および図１４の第１ＬＤＯレギュレータＬＤＯ１の回路動作と共通するため、詳細な説明は省略する。
（高速ＬＤＯの第６例）
以下に説明する第６例は、差動回路２をフォールデッド・カスコード型の構成にするものである。
上述した各例の第１ＬＤＯレギュレータＬＤＯ１では、差動回路２を一対のＰＭＯＳトランジスタＭ１，Ｍ２で構成する例を示した。ところが、入力電圧ＶINが１．５Ｖ以下の低電圧になると、基準電圧Ｖrefも低くなり、差動回路２にＮＭＯＳトランジスタを用いることはできなくなる。このような場合、差動回路２をフォールデッド・カスコード型の構成にして、一対のＰＭＯＳトランジスタＭ１，Ｍ２を設けることが考えられる。
図１７は第１ＬＤＯレギュレータＬＤＯ１の第６例の内部構成を示す回路図である。図１７では、図７と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１７の第１ＬＤＯレギュレータＬＤＯ１内の差動回路２は、フォールデッド・カスコード型の構成であり、一対のＮＭＯＳトランジスタＭ１，Ｍ２を有する。この差動回路２と、一対のＮＭＯＳトランジスタＭ３，Ｍ４からなる第１カレントミラー回路３との間には、一対のＰＭＯＳトランジスタＭ５，Ｍ６からなる第２カレントミラー回路２１が接続されている。この第２カレントミラー回路２１の一対の差動出力線１０には、第４および第５電流源２２，２３が接続されている。
第１および第２カレントミラー回路３，２１間の一対の差動出力線１０の一方と入力電圧ＶIN線との間には、トランジスタ７と第２電流源９が直列接続され、第２電流源９には位相補償コンデンサＣi1が並列接続されている。
一対の差動出力線１０の他方と接地線Ｖssとの間には、ＮＭＯＳトランジスタ１２と第３電流源１１が直列接続されている。ＮＭＯＳトランジスタ１２のドレインと第１内部基準電圧Ｖref1線との間には、位相余裕の微調整用の位相補償コンデンサＣi3が接続されている。
差動回路２内に一対のＮＭＯＳトランジスタＭ１，Ｍ２を設けているため、基準電圧Ｖrefが１．２Ｖ程度の定電圧であっても、問題なく比較動作を行うことができ、低電圧の第１内部基準電圧Ｖref1を生成できる。
第２〜第５電流源９，１１，２２，２３の各一端、位相補償コンデンサＣi1の一端、電圧分圧回路６の一端、出力コンデンサＣrefの一端はいずれも入力電圧ＶIN線に接続されている。また、第１電流源８の一端、第１カレントミラー回路３の一端、位相補償回路４の一端、および出力トランジスタ５のソースはいずれも接地線ＶSSに接続されている。
図１８は図１７の変形例を示す回路図である。図１８の第１ＬＤＯレギュレータＬＤＯ１は、位相余裕の微調整用の位相補償コンデンサＣi3の一端を、ＮＭＯＳトランジスタ１２のドレインではなく、ソースに接続したことを特徴としている。
図１８の第１ＬＤＯレギュレータＬＤＯ１も、図１７と同様に、フォールデッド・カスコード型の構成であるため、入力電圧ＶINが低電圧であっても、安定に動作させることができる。
図１７および図１８の第１ＬＤＯレギュレータＬＤＯ１において、第２電流源９と第３電流源１１の電気特性を同じにし、かつ第４電流源２２と第５電流源２３の電気特性を同じにし、かつトランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣrefと位相補償コンデンサＣi1の各一端を入力電圧ＶIN線に接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図１７および図１８の第１ＬＤＯレギュレータＬＤＯ１は、位相余裕の微調整用の位相補償コンデンサＣi3を備えているが、これは省略してもよい。
図１９および図２０は第２ＬＤＯレギュレータＬＤＯ２の第６例の内部構成を示す回路図であり、図１９は図１７の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路、図２０は図１８の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路である。図１９および図２０の第２ＬＤＯレギュレータＬＤＯ２の回路動作は、図１７および図１８の第１ＬＤＯレギュレータＬＤＯ１の回路動作と共通するため、詳細な説明は省略する。
（高速ＬＤＯの第７例）
以下に説明する第７例は、第１ＬＤＯレギュレータＬＤＯ１の低電圧側の基準電圧を負電圧にするものである。
図２１は第１ＬＤＯレギュレータＬＤＯ１の第７例の回路図である。図２１の第１ＬＤＯレギュレータＬＤＯ１は、図２の回路構成に類似しているが、低電圧側の基準電圧が接地電圧ではなく、負電圧（＝−ＶIN1）である。
図２１の第１ＬＤＯレギュレータＬＤＯ１には２種類の入力電圧ＶIN1，ＶIN2が入力され、そのうちの一方は高電圧側の入力電圧ＶIN2線となり、他方は低電圧側の入力電圧線（＝−ＶIN1）となる。
一対のＰＭＯＳトランジスタＭ１，Ｍ２からなる差動回路２と正側入力電圧ＶIN2線との間には第１電流源８が接続され、ＰＭＯＳトランジスタＭ２のドレインと正側入力電圧ＶIN2線との間には、トランジスタ７と第２電流源９が直列接続されている。また、第１内部基準電圧Ｖref1線と正側入力電圧ＶIN2線との間には電圧分圧回路６が接続されている。さらに、トランジスタ７のソースとＰＭＯＳトランジスタＭ１のゲートの間には位相補償コンデンサＣi1が接続されている。
図２２は図２１の変形例を示す回路図である。図２２の第１ＬＤＯレギュレータＬＤＯ１は、位相補償コンデンサＣi1の一端を、トランジスタ６のゲートではなく、負側入力電圧線（＝−ＶIN1）に接続するとともに、この負側入力電圧線を接地電圧レベルにした点で、図２１とは異なっている。
図２２の第１ＬＤＯレギュレータＬＤＯ１の負側入力電圧線の電圧レベルは、−（ＶIN1＋ＶIN2）であり、図２１よりもさらに低電圧で動作することになる。
図２１と図２２の第１ＬＤＯレギュレータＬＤＯ１は、負側入力電圧線の電圧レベルを接地電圧よりも低い負電圧にした点を除けば、図２の第１ＬＤＯレギュレータＬＤＯ１と同様に動作し、同様の効果が得られる。
図２１と図２２の第１ＬＤＯレギュレータＬＤＯ１において、出力コンデンサＣrefと位相補償コンデンサＣi1の負側電極の電圧は、図２１および図２２に図示された電圧に設定する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図２１および図２２において、トランジスタ７のゲートは第１内部基準電圧Ｖref1線に接続してもよい。また、図２１および図２２において、図９と同様に第３電流源１１を追加して対称構成にしてもよい。さらに、より対称化を高めるために、図１１と同様にＮＭＯＳトランジスタ１２を追加してもよい。また、図２１および図２２において、図１３や図１４のような位相補償コンデンサＣi3を追加してもよい。
図２３および図２４は第２ＬＤＯレギュレータＬＤＯ２の第７例の内部構成を示す回路図であり、図２３は図２１の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路、図２４は図２２の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路である。図２３および図２４の第２ＬＤＯレギュレータＬＤＯ２の回路動作は、図２１および図２２の第１ＬＤＯレギュレータＬＤＯ１の回路動作と共通するため、詳細な説明は省略する。
（高速ＬＤＯの第８例）
以下に説明する第９例は、第１例におけるトランジスタ７の導電型を逆にしたものである。
図２５は第１ＬＤＯレギュレータＬＤＯ１の第９例の回路図である。図２５の第１ＬＤＯレギュレータＬＤＯ１は、図２の第１ＬＤＯレギュレータＬＤＯ１と比べて、トランジスタ７、第２電流源９および位相補償コンデンサＣi1の接続形態が異なっている。図２５のトランジスタ７はＮＭＯＳトランジスタであり、そのソースと接地線ＶSSとの間に第２電流源９が接続され、そのゲートと接地線Ｖssとの間に位相補償コンデンサＣi1が接続されている。
このように、トランジスタ７をＮＭＯＳトランジスタで構成した場合でも、図４と同様に広帯域化を実現できる。
図２５の第１ＬＤＯレギュレータＬＤＯ１の場合も、図４と同様に、オフセット調整のために、トランジスタＭ１，Ｍ２のサイズ比を変更するか、あるいは、カレントミラー回路３内の一対のトランジスタＭ３，Ｍ４のサイズ比を変更するのが望ましい。
また、図２５の第１ＬＤＯレギュレータＬＤＯ１において、出力コンデンサＣrefの一端を入力電圧ＶIN線に接続して位相補償コンデンサＣi1の一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
同様にして、上述した各実施形態で説明したＮＭＯＳトランジスタからなるトランジスタ６をＰＭＯＳトランジスタに置換することも可能である。
図２６は図６の変形例を示す回路図である。図２６の第１ＬＤＯレギュレータＬＤＯ１は、接地線ＶSSとＰＭＯＳトランジスタＭ２のドレインとの間に直列接続される第２電流源９およびトランジスタ７と、接地線ＶSSとＰＭＯＳトランジスタＭ１のゲートとの間に直列接続される第３電流源１１およびＰＭＯＳトランジスタ１２と、ＰＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ２のゲートとの間に接続される位相補償コンデンサＣi3とを備えている。トランジスタ７のゲートはＰＭＯＳトランジスタＭ２のゲートに接続され、ＰＭＯＳトランジスタ１２のゲートはＰＭＯＳトランジスタＭ１のゲートに接続されている。
図２６の第１ＬＤＯレギュレータＬＤＯ１においても、第２電流源９と第３電流源１１の電気特性を同じにし、かつトランジスタ７とＰＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣrefと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図２５および図２６において、トランジスタ７のゲートは第１内部基準電圧Ｖref1線に接続してもよい。また、図２６において、ＰＭＯＳトランジスタ１２を省略してもよい。また、図２６において、位相補償コンデンサＣi3の接続箇所は図示されたものに限定されないし、図２５に位相補償コンデンサＣi3を追加してもよい。
図２７は図８の変形例を示す回路図である。図２７の第１ＬＤＯレギュレータＬＤＯ１は、フォールデッド・カスコード型の構成である。入力電圧ＶIN線とＰＭＯＳトランジスタＭ４のドレインとの間には、第２電流源９とトランジスタ７が直列接続され、接地線ＶSSとＰＭＯＳトランジスタＭ３のドレインとの間には、第３電流源１１とＰＭＯＳトランジスタ１２が直列接続され、トランジスタ７のソースと接地線Ｖssとの間には位相補償コンデンサＣi1が接続され、ＰＭＯＳトランジスタＭ３のドレインとトランジスタ７のゲートとの間にはコンデンサＣi3が接続されている。
図２７の第１ＬＤＯレギュレータＬＤＯ１において、第２電流源９と第３電流源１１の電気特性を同じにし、かつ第４電流源２２と第５電流源２３の電気特性を同じにし、かつトランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、位相補償コンデンサＣi1の一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図２８〜図３０は第２ＬＤＯレギュレータＬＤＯ２の第７例の内部構成を示す回路図であり、図２８は図２５の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路、図２９は図２６の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路、図３０は図２７の入力電圧ＶIN線と接地線ＶSSの間の各構成部品の接続関係を逆にした回路である。図２８〜図３０の第２ＬＤＯレギュレータＬＤＯ２の回路動作は、図２５〜図２７の第１ＬＤＯレギュレータＬＤＯ１の回路動作と共通するため、詳細な説明は省略する。
図２９の第２ＬＤＯレギュレータＬＤＯ２においても、第２電流源９と第３電流源１１の電気特性を同じにし、かつトランジスタ７とＰＭＯＳトランジスタの電気特性も同じにするのが望ましい。また、出力コンデンサＣrefと位相補償コンデンサＣi1の各一端を入力電圧ＶIN線または接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図３０の第２ＬＤＯレギュレータＬＤＯ２は、第２カレントミラー回路２１内のＮＭＯＳトランジスタＭ４のドレインと入力電圧ＶIN線との間に直列接続されるトランジスタ７および第２電流源９と、この第２電流源９に並列接続される位相補償コンデンサＣi1と、ＮＭＯＳトランジスタＭ３のドレインと入力電圧ＶIN線との間に直列接続されるＮＭＯＳトランジスタ１２および第３電流源１１と、ＮＭＯＳトランジスタ１２のドレインとトランジスタ７のゲートとの間に接続されるコンデンサＣi3とを備えている。
図３０の第２ＬＤＯレギュレータＬＤＯ２において、第２電流源９と第３電流源１１の電気特性を同じにし、かつ第４電流源２２と第５電流源２３の電気特性を同じにし、かつトランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣrefと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
図２９において、ＰＭＯＳトランジスタ１２を省略してもよいし、さらに第３電流源１１も省略してもよい。また、図２９において、トランジスタ７のゲートは第１内部基準電圧Ｖref1線に接続してもよい。さらに、図２７〜図３０において、位相補償コンデンサＣi3は省略してもよいし、位相補償コンデンサＣi3の接続箇所は図示されたものに限定されない。
上述した第２〜第９例においても、第１例と同様に、トランジスタ７、第２電流源９および位相補償コンデンサＣi1を備えているため、第１内部基準電圧Ｖref1に重畳された高周波信号を瞬時に増幅することが可能となり、広帯域化を実現でき、出力コンデンサＣrefにはセラミックコンデンサを使用可能となる。
上述した各例の第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２では、チップ化することを前提として、すべてのトランジスタをＭＯＳトランジスタで構成する例を説明したが、各実施形態とも、バイポーラトランジスタで構成することも可能である。
上述した各例の第１ＬＤＯレギュレータＬＤＯ１と第２ＬＤＯレギュレータＬＤＯ２では、第１内部基準電圧Ｖref1を電圧分圧回路６で分圧した分圧電圧Ｖdivを差動回路２に帰還させているが、電圧分圧回路６は必須の構成ではなく、第１内部基準電圧Ｖref1を直接差動回路２に帰還させてもよい。この場合、差動回路２内のトランジスタＭ２とトランジスタ７の各ゲートには第１内部基準電圧Ｖref1が入力されることになる。すなわち、差動回路２内のトランジスタＭ２とトランジスタ７の各ゲートには、第１内部基準電圧Ｖref1に相関する電圧を印加すればよい。
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１ ＬＤＯレギュレータ、２ 差動回路、３ 第１カレントミラー回路、４ 位相補償回路、５ 出力トランジスタ、６ 電圧分圧回路、７ トランジスタ、８ 第１電流源、９ 第２電流源、１０ 差動出力線、１１第３電流源、Ｃi1 位相補償コンデンサ、Ｃout 出力コンデンサ、３０、３０ａ ＤＣ−ＤＣコンバータ、３１ ハイサイドドライバ、３２ ローサイドドライバ、３３ 誤差電圧検出部、４１ レベルシフト回路、４２，５２ インバータ、４３ ハイサイドスイッチ、５３ ローサイドスイッチ

Claims (14)

  1. 第１電源電圧および第１内部基準電圧を用いて、出力端子に第１方向の電流を流すハイサイド回路と、
    前記第１電源電圧および第２電源電圧を用いて前記第１内部基準電圧を生成する第１レギュレータと、
    前記第１電源電圧および前記第２電源電圧を用いて第２内部基準電圧を生成する第２レギュレータと、
    前記第２内部基準電圧を用いて、前記出力端子から出力される出力電圧を帰還制御する信号処理部と、を備え、
    前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
    所定の基準電圧と該レギュレータから出力される前記第１内部基準電圧または前記第２内部基準電圧に相関する制御電圧との電圧差に応じた比較信号を生成する差動回路と、
    前記差動回路に電流を供給する第１電流源と、
    前記比較信号に基づいて、該レギュレータから出力される前記第１内部基準電圧または前記第２内部基準電圧を生成する第１トランジスタと、
    前記差動回路の一対の差動出力線に接続される第１カレントミラー回路と、
    並列接続される第１コンデンサおよび第２電流源と、
    ゲートに入力される前記制御電圧に基づいて、前記第１コンデンサの充放電を制御して、前記一対の差動出力線の一方に流れる電流と、前記第１トランジスタのゲート電圧と、を制御する第２トランジスタと、を有することを特徴とするＤＣ−ＤＣコンバータの制御回路。
  2. 前記信号処理部を内蔵し、前記第２電源電圧および第２内部基準電圧を用いて前記出力端子に第２方向の電流を流すローサイド回路を備え、
    前記信号処理部は、前記出力電圧と前記所定の基準電圧との差分電圧が小さくなるように前記ハイサイド回路および前記ローサイド回路を制御することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
  3. 前記第１トランジスタは、前記差動回路の差動出力線の他方の電圧に応じて、前記第１内部基準電圧または前記第２内部基準電圧を制御することを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータの制御回路。
  4. 前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
    該レギュレータから出力される内部基準電圧の分圧電圧を生成する電圧分圧回路を有し、
    前記第２トランジスタのゲートまたはベースには前記分圧電圧または前記内部基準電圧が入力されることを特徴とする請求項１乃至３のいずれかに記載のＤＣ−ＤＣコンバータの制御回路。
  5. 前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
    前記一対の差動出力線の他方に電流を供給する第３電流源を有することを特徴とする請求項１乃至４のいずれかに記載のＤＣ−ＤＣコンバータの制御回路。
  6. 前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
    前記一対の差動出力線の他方と前記第３電流源の一端との間に接続され、ゲートまたはベースには基準電圧が入力され前記第３電流源の一端の電圧を定電圧にする第３トランジスタを有することを特徴とする請求項５に記載のＤＣ−ＤＣコンバータの制御回路。
  7. 前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
    一端が前記第３電流源の一端または前記一対の差動出力線の他方に接続され、他端が前記第２トランジスタのゲートまたはベースに接続される第３コンデンサを有することを特徴とする請求項６に記載のＤＣ−ＤＣコンバータの制御回路。
  8. 前記第３コンデンサの容量は、前記第１コンデンサの容量よりも２桁以上小さいことを特徴とする請求項７に記載のＤＣ−ＤＣコンバータの制御回路。
  9. 前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
    前記内部基準電圧を出力する内部基準電圧線に接続される第２コンデンサを有し、
    前記第２コンデンサは、セラミックコンデンサであることを特徴とする請求項１乃至８のいずれかに記載のＤＣ−ＤＣコンバータの制御回路。
  10. 前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
    前記差動回路と前記第１カレントミラー回路との間の前記一対の差動出力線上に挿入される第２カレントミラー回路を有し、
    前記第２トランジスタおよび前記第２電流源は、前記第１カレントミラー回路と前記第２カレントミラー回路との間の一対の差動出力線の一方と、前記第１電源電圧または前記第２電源電圧を供給する電源電圧線との間に直列接続されることを特徴とする請求項１乃至９のいずれかに記載のＤＣ−ＤＣコンバータの制御回路。
  11. 前記第１レギュレータおよび前記第２レギュレータのそれぞれは、
    前記第１電源電圧または前記第２電源電圧を供給する電源電圧線と前記第１トランジスタのゲートまたはベースとの間に接続される位相補償回路を有することを特徴とする請求項１乃至１０のいずれかに記載のＤＣ−ＤＣコンバータの制御回路。
  12. 前記第１レギュレータは、
    前記第１トランジスタおよび前記第１カレントミラー回路の各一端を前記第１電源電圧を供給する第１電源電圧線に接続し、かつ
    前記第１および第２電流源、および前記内部基準電圧を出力する内部基準電圧線に接続される第２コンデンサの各一端を、前記第２電源電圧を供給する第２電源電圧線に接続することを特徴とする請求項１乃至１１のいずれかに記載のＤＣ−ＤＣコンバータの制御回路。
  13. 前記第２レギュレータは、
    前記第１および第２電流源、および前記内部基準電圧を出力する内部基準電圧線に接続される第２コンデンサの各一端を、前記第１電源電圧を供給する第１電源電圧線に接続し、かつ
    前記第１トランジスタおよび前記第１カレントミラー回路の各一端を前記第２電源電圧を供給する第２電源電圧線に接続することを特徴とする請求項１乃至１１のいずれかに記載のＤＣ−ＤＣコンバータの制御回路。
  14. 請求項１に記載のＤＣ−ＤＣコンバータの制御回路と、
    前記制御回路の出力端子に一端が接続されたインダクタと、
    前記インダクタの他端に接続された出力コンデンサと、を備えるＤＣ−ＤＣコンバータ。
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