JP5862653B2 - スイッチング回路および高周波モジュール - Google Patents

Description

本発明は、スイッチング回路および、そのスイッチング回路を備えた高周波モジュールに関する。

高周波スイッチは、高周波信号の伝送経路を切り替えるためのスイッチである。たとえば、携帯電話あるいは無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などといった無線通信機器において、高周波スイッチは、各周波数帯（Ｂａｎｄ）を切り替えるため、あるいは送信信号の伝送経路と受信信号の伝送経路とを相互に切り替えるために使用される。

たとえば特開平９−１０７２０３号公報（特許文献１）は、ＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチング回路を開示する。このスイッチング回路は、所望の周波数での高いアイソレーションを得ることを目的とするものである。スイッチング回路は、入出力端子から受信端子に信号を伝送する第１伝送経路と、送信端子から入出力端子に信号を伝送する第２伝送経路とを切り替える。スイッチング回路は、送信端子と受信端子との間に設けられたインダクタを備える。

特開平９−１０７２０３号公報

上記文献によれば、ＦＥＴ（電界効果トランジスタ）が有する寄生容量と、インダクタとによって共振回路が構成される。共振回路の共振周波数が使用周波数に設定される。これにより、その使用周波数において、高いアイソレーションが達成されることを期待できる。

しかしながら、スイッチング回路のアイソレーションが高くなるほど、その使用周波数を含む所定の周波数帯において、アイソレーションの偏差が大きくなる。インダクタンス値のばらつき、あるいはＦＥＴの寄生容量のばらつきといった要因によって共振周波数は変動する。したがって、アイソレーションの偏差が大きいと、共振周波数の変動のために、同一の構成を有する複数のスイッチング回路の間でアイソレーション特性が大きくばらつくといった課題が発生する可能性がある。

したがって、本発明の目的は、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できるスイッチング回路およびそのスイッチング回路を備える高周波モジュールを提供することである。

本発明のある局面に係るスイッチング回路は、第１の入出力端子と、第２の入出力端子と、第３の入出力端子と、ソース端およびドレイン端のうちの一方が第１の入出力端子に電気的に接続され、ソース端およびドレイン端のうちの他方が第２の入出力端子に電気的に接続された第１のＦＥＴと、ソース端およびドレイン端のうちの一方が第１の入出力端子に電気的に接続され、ソース端およびドレイン端のうちの他方が第３の入出力端子に電気的に接続された第２のＦＥＴと、第２の入出力端子と第３の入出力端子との間に電気的に直列に接続されたインダクタおよび抵抗とを備える。

好ましくは、第１のＦＥＴおよび第２のＦＥＴのうちの少なくとも一方は、第１の入出力端子と、第２および第３の入出力端子のうちの対応する入出力端子との間に直列に接続された複数のＦＥＴ素子を含む。複数のＦＥＴ素子の各々の制御端子は、共通のバイアス電圧を受けるように構成されている。

好ましくは、スイッチング回路の全ての構成要素は、半導体基板に集積化されている。
好ましくは、インダクタは、半導体基板の表面に巻かれた導線により形成されたスパイラルインダクタを含む。

好ましくは、抵抗は、スパイラルインダクタの抵抗成分を含む。
好ましくは、導線の線幅は、５μｍ以下である。

好ましくは、導線の厚みは、２μｍ以下である。
本発明の他の局面に係る高周波モジュールは、上記のスイッチング回路と、第２の入出力端子に接続された入力端を有する低ノイズアンプとを備える。

好ましくは、高周波モジュールは、第３の入出力端子に接続された出力端を有するパワーアンプをさらに備える。

好ましくは、高周波モジュールは、スイッチ素子をさらに備える。スイッチ素子は、低ノイズアンプの入力端と、低ノイズアンプの出力端との間に配置されて、低ノイズアンプの入力端を低ノイズアンプの出力端と短絡するか否かを切り換える。

本発明によれば、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制可能なスイッチング回路、およびそのスイッチング回路を備える高周波モジュールを提供することができる。

本発明の実施の形態に係るスイッチング回路の基本的構成を示した回路図である。 第１の伝送経路が形成されるときのスイッチング回路１０を示した等価回路図である。 本発明の実施の形態に係るスイッチング回路のアイソレーション特性と、チップインダクタを使用した従来技術のスイッチング回路のアイソレーション特性とを対比して示した図である。 本発明の実施の形態に係るスイッチング回路において、インダクタンス値が１０ｎＨ（センター）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 本発明の実施の形態に係るスイッチング回路において、インダクタンス値が９ｎＨ（−１０％）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 本発明の実施の形態に係るスイッチング回路において、インダクタンス値が１１ｎＨ（＋１０％）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 チップインダクタを使用した従来技術のスイッチング回路において、インダクタンス値が５．６ｎＨ（センター）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 チップインダクタを使用した従来技術のスイッチング回路において、インダクタンス値が５．１ｎＨ（−１０％）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 チップインダクタを使用した従来技術のスイッチング回路において、インダクタンス値が６．２ｎＨ（＋１０％）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 本発明の実施の形態に係るスイッチング回路において抵抗値が５０Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 本発明の実施の形態に係るスイッチング回路において抵抗値が１００Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 本発明の実施の形態に係るスイッチング回路において抵抗値が１５０Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 本発明の実施の形態に係るスイッチング回路において抵抗値が２００Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 本発明の実施の形態に係るスイッチング回路において抵抗値が２５０Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。 本発明の実施の形態に係るスイッチング回路１０の好ましい構成の第１の例を示した図である。 本発明の実施の形態に係るスイッチング回路１０のより好ましい構成の第２の例を示した図である。 本発明の実施の形態に係るスイッチング回路１０のより好ましい構成の第３の例を示した図である。 本発明の実施の形態に係るスイッチング回路１０の１つの実現例を示した図である。 図１８に示したインダクタ１４の寸法を説明するための図である。 インダクタ１４を模式的に示した第１の平面図である。 インダクタ１４を模式的に示した第２の平面図である。 本発明の実施形態に係るスイッチング回路１０を備える高周波モジュール１００の一構成例を示した図である。 図２２に示される高周波モジュール１００から信号を送信する際の動作を説明するための図である。 図２２に示した高周波モジュール１００が信号を受信する際の動作を説明するための図である。 図２２に示した高周波モジュール１００を含む高周波回路２００の構成を示した模式図である。

以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。

本明細書において「電気的に接続される」とは、２つの要素が直接的に接続される場合、および、２つの要素が別の要素を介して接続される場合の両方を含む。「要素」とは、受動素子、能動素子、端子、および線路等を含むがこれらに限定されるものではない。

（スイッチング回路）
図１は、本発明の実施の形態に係るスイッチング回路の基本的構成を示した回路図である。図１を参照して、本発明の実施の形態に係るスイッチング回路１０は、第１の入出力端子Ｔ１と、第２の入出力端子Ｔ２と、第３の入出力端子Ｔ３と、第１のトランジスタ１１と、第２のトランジスタ１２と、インダクタ１４と、抵抗１６とを備える。本明細書では、「入出力端子」とは、入力端子および出力端子のどちらにも利用可能な端子を意味する。したがって、その端子から信号の入力および信号の出力の両方が行なわれるものと限定されない。

第１のトランジスタ１１は、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間に電気的に接続される。第１のトランジスタ１１は、第１端１ａと、第２端１ｂと、制御端子１ｃとを有する。第１のトランジスタ１１の第１端１ａは、第１の入出力端子Ｔ１に電気的に接続される。第１のトランジスタ１１の第２端１ｂは、第２の入出力端子Ｔ２に電気的に接続される。第１のトランジスタ１１は、制御端子１ｃに印加される制御電圧Ｖ１によって、そのオン状態およびオフ状態が制御される。

第２のトランジスタ１２は、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間に電気的に接続される。第２のトランジスタ１２は、第１端２ａと、第２端２ｂと、制御端子２ｃとを有する。第２のトランジスタ１２の第１端２ａは、第１の入出力端子Ｔ１に電気的に接続される。第２のトランジスタ１２の第２端２ｂは、第３の入出力端子Ｔ３に電気的に接続される。第２のトランジスタ１２は、制御端子２ｃに印加される制御電圧Ｖ２によって、そのオン状態およびオフ状態が制御される。

具体的には、第１のトランジスタ１１および第２のトランジスタ１２の各々はＦＥＴである。第１のトランジスタ１１の第１端１ａは、ＦＥＴのソース端であり、第１のトランジスタ１１の第２端１ｂは、ＦＥＴのドレイン端である。同様に、第２のトランジスタ１２の第１端２ａは、ＦＥＴのソース端であり、第２のトランジスタ１２の第２端２ｂは、ＦＥＴのドレイン端である。ただし、ＦＥＴの第１端（１ａ，２ａ）が、そのＦＥＴのドレイン端であり、ＦＥＴの第２端（１ｂ，２ｂ）がそのＦＥＴのソース端であってもよい。

上記「第１端」および「第２端」は、それぞれ「第１の入出力電極」および「第２の入出力電極」と言い換えてもよい。また「ドレイン端」および「ソース端」は、それぞれ「ドレイン電極」および「ソース電極」と言い換えてもよい。

インダクタ１４および抵抗１６は、第２の入出力端子Ｔ２と第３の入出力端子Ｔ３との間に電気的に直列に接続される。したがってインダクタ１４の一方端は、第２の入出力端子Ｔ２および第１のトランジスタ１１の第２端１ｂに電気的に接続される。インダクタ１４の他方端は、抵抗１６の一方端に接続される。抵抗１６の他方端は、第３の入出力端子Ｔ３および第２のトランジスタ１２の第２端２ｂに電気的に接続される。

図１に示されるスイッチング回路１０は、ＳＰＤＴスイッチとして機能することができる。この場合、第１のトランジスタ１１と第２のトランジスタ１２とは相補的にオンオフされる。

より具体的には、第１のトランジスタ１１をオン状態にし、第２のトランジスタ１２をオフ状態にする。この場合、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間に第１の伝送経路が形成される。一方、第１のトランジスタ１１をオフ状態にし、第２のトランジスタ１２をオン状態にする。この場合、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間に第２の伝送経路が形成される。

図２は、第１の伝送経路が形成されるときのスイッチング回路１０を示した等価回路図である。図２を参照して、第１の伝送経路は、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２とを繋ぐ線路として等価的に示されている。一方、第２の伝送経路が遮断されているため、第２のトランジスタ１２は、容量Ｃｏｆｆとして等価的に表現されている。

インダクタ１４と、容量Ｃｏｆｆとは並列共振回路を構成する。なお、抵抗１６の役割については後で説明する。並列共振回路の共振周波数において、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間のアイソレーションを高くすることができる。

この並列共振回路の共振周波数は、インダクタ１４のインダクタンス値と、容量Ｃｏｆｆの容量値とによって決定される。具体的には、共振周波数は、スイッチング回路１０の動作周波数帯域内の所望の周波数（たとえば中心周波数）に設定される。したがってスイッチング回路１０は、動作周波数帯域において高いアイソレーションを達成することができる。

なお、第２の伝送経路が形成されるときのスイッチング回路１０の等価回路は、図２の等価回路図において第２の入出力端子Ｔ２と第３の入出力端子Ｔ３とを入れ替えた回路と同じである。したがって、第２の伝送経路が形成されている場合には、共振回路の共振周波数において、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間のアイソレーションを高くすることができる。

インダクタ１４および容量Ｃｏｆｆから構成される並列共振回路のＱ値は、ω₀／（ω₂−ω₁）と表わすことができる。ω₀は並列共振回路の共振周波数である。ω₁は、共振周波数ω₀よりも低周波数側において、振動エネルギーがピーク値の半分となる周波数である。また、ω_２は、共振周波数よりも高周波数側において、振動エネルギーがピーク値の半分となる周波数である。（ω₂−ω₁）は、半値幅と呼ばれる。

図２に示される並列共振回路において抵抗１６が省略されたと仮定する。この場合、並列共振回路のＱが高くなる。Ｑ値が高いほど、共振周波数において高いアイソレーションを達成することができる。

しかしながら、並列共振回路のＱ値を高くすると、半値幅が小さくなる。したがって、その共振周波数を含む所定の周波数帯域内でのアイソレーションの偏差が大きくなる。ここでアイソレーションの偏差とは、ある周波数帯における、アイソレーションの最大値と最小値との間の差と定義することができる。

インダクタ１４のインダクタンス値のばらつき、あるいは容量Ｃｏｆｆの容量値のばらつきといった要因によって並列共振回路の共振周波数ω₀は変動する。したがって、アイソレーションの偏差が大きい場合、共振周波数の変動のために、同一の構成を有する複数のスイッチング回路の間でアイソレーション特性が大きくばらつく。

本発明の実施の形態では、スイッチング回路１０は、インダクタ１４に直列に接続された抵抗１６を備える。抵抗１６によって、共振回路のＱ値は低下する一方で、半値幅を広げることができる。これにより、広い周波数帯域にわたり、アイソレーションの偏差を小さくすることができる。この結果、インダクタ１４のインダクタンス値のばらつき、あるいは容量Ｃｏｆｆの容量値のばらつきに対して、アイソレーション偏差のばらつきの小さいスイッチング回路を実現することができる。

図３は、本発明の実施の形態に係るスイッチング回路のアイソレーション特性と、チップインダクタを使用した従来技術のスイッチング回路のアイソレーション特性とを対比して示した図である。図３を参照して、曲線Ａ１は、本発明の実施の形態に係るスイッチング回路により得られる、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間のアイソレーションの周波数特性を示す。曲線Ａ２は、チップインダクタを使用した従来技術のスイッチング回路により得られる、第１の入出力端子Ｔ１と第３の入出力端子Ｔ３との間のアイソレーションの周波数特性を示す。曲線Ａ３は、第１の伝送経路を第１の入出力端子Ｔ１から第２の入出力端子Ｔ２へと信号が伝送される場合における、挿入損失の周波数特性を示す。

なお、曲線Ａ１におけるインダクタ１４のインダクタンス値は１０ｎＨであり、抵抗１６の抵抗値は１００Ωである。また、曲線Ａ２におけるチップインダクタのインダクタンス値は５．６ｎＨである。なお、チップインダクタは、抵抗を省略した従来技術の構成において用いられる。５.５ＧＨｚ付近で、本発明の実施の形態に係るスイッチング回路および従来技術のスイッチング回路を共振させるときの曲線Ａ１と曲線Ａ２との間のインダクタンス値の違いは、本発明の実施形態におけるスパイラルインダクタと、ヘリカル構造からなるチップインダクタとが持つ寄生容量の違いに起因する。

容量Ｃｏｆｆの容量値は、たとえば０．０８３５ｐＦである。ただし、これらの数値は、本発明の１つの実施の形態を説明するためのものである。また、図３に示される周波数も、本発明の１つの実施の形態を説明するためのものである。

「ｍ１」と示されたマーカは、周波数５ＧＨｚにおける、第２の伝送経路の挿入損失を示す。「ｍ２」と示されたマーカは、周波数６ＧＨｚにおける、第２の伝送経路の挿入損失を示す。「ｍ３」と示されたマーカは、周波数５ＧＨｚにおける、第１の伝送経路のアイソレーションを示す。「ｍ４」と示されたマーカは、共振周波数における第１の伝送経路のアイソレーションを示す。「ｍ５」と示されたマーカは、周波数６ＧＨｚにおける第１の伝送経路のアイソレーションを示す。曲線Ａ１〜Ａ３およびマーカｍ１〜ｍ５の定義は、後で説明する図においても同様であるので、以後の説明は繰り返さない。

グラフの横軸は周波数を示し、グラフの縦軸は、アイソレーションおよび挿入損失を示す。縦軸の数値（負の値）は、その絶対値が大きいほど、アイソレーションが高いことを表している。

チップインダクタを使用した従来技術のスイッチング回路の場合、曲線Ａ２に示されるように、共振周波数（５．４５ＧＨｚ付近）においてアイソレーションが高くなる。しかしながら、５ＧＨｚ〜６ＧＨｚの周波数の範囲内において、アイソレーションの偏差が大きい。これに対して、本発明の実施の形態では、曲線Ａ１に示されるように、５ＧＨｚ〜６ＧＨｚの周波数の範囲内においてアイソレーションの偏差は小さく、２ｄＢ程度である。すなわち本発明の実施の形態によれば、広い周波数帯域にわたるアイソレーション偏差を小さくすることができる。また、本発明の実施の形態によれば、５ＧＨｚ〜６ＧＨｚの周波数の範囲内において、第２の伝送経路の挿入損失はほとんど変化しない。

上述のように、本発明の実施の形態によれば、たとえばインダクタのインダクタンス値が変動した場合にも、共振周波数の影響を受けにくく、かつアイソレーション特性の変動を抑制できる。この点について、具体的な例を示して詳細に説明する。

図４〜図６は、本発明の実施の形態に係るスイッチング回路に含まれるインダクタのインダクタンス値を変更した場合における、アイソレーションおよび挿入損失の周波数特性を示した図である。図４は、本発明の実施の形態に係るスイッチング回路において、インダクタンス値が１０ｎＨ（センター）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。図５は、本発明の実施の形態に係るスイッチング回路において、インダクタンス値が９ｎＨ（−１０％）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。図６は、本発明の実施の形態に係るスイッチング回路において、インダクタンス値が１１ｎＨ（＋１０％）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。

図４〜図６を参照して、５ＧＨｚ〜６ＧＨｚの周波数帯域におけるアイソレーション偏差は、インダクタンス値が１０ｎＨの場合には、約２．０１７ｄＢであり、インダクタンス値が９ｎＨの場合には、約３．０３ｄＢであり、インダクタンス値が１１ｎＨの場合には、約３．８９５ｄＢである。

図７〜図９は、チップインダクタを使用した従来技術のスイッチング回路において、インダクタのインダクタンス値を変更した場合における、アイソレーションおよび挿入損失の周波数特性を示した図である。図７は、チップインダクタを使用した従来技術のスイッチング回路において、インダクタンス値が５．６ｎＨ（センター）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。図８は、チップインダクタを使用した従来技術のスイッチング回路において、インダクタンス値が５．１ｎＨ（−１０％）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。図９は、チップインダクタを使用した従来技術のスイッチング回路において、インダクタンス値が６．２ｎＨ（＋１０％）の場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。

なお、インダクタは、チップインダクタを用いた。チップインダクタの容量が大きく、かつ、共振周波数の範囲を５ＧＨｚ〜６ＧＨｚとするために、インダクタンス値は、図４〜図６の場合と比べて小さい。図７〜図９に示すインダクタンス値が図４〜図６の場合と比べて小さいのは、本発明の実施形態におけるスパイラルインダクタと、ヘリカル構造からなるチップインダクタが持つ寄生容量の違いに起因する。

図７〜図９を参照して、曲線Ａ２は、第２の伝送経路のアイソレーションの周波数特性を示し、曲線Ａ４は、第１の伝送経路の挿入損失の周波数特性を示す。５ＧＨｚ〜６ＧＨｚの周波数帯域におけるアイソレーション偏差は、インダクタンス値が５．６ｎＨの場合には、約２８．３２２ｄＢであり、インダクタンス値が５．１ｎＨの場合には、約２７．７８５ｄＢであり、インダクタンス値が６．２ｎＨの場合には、約４０．１３４ｄＢである。

図４〜図９に示されるように、本発明の実施の形態によれば、抵抗１６によって、インダクタンス値が変動した場合にもアイソレーション偏差を小さくすることができる。

図１０〜図１４は、本発明の実施の形態に係るスイッチング回路において抵抗１６の抵抗値を変化させたときの、アイソレーションおよび挿入損失の周波数特性を示した図である。図１０は、本発明の実施の形態に係るスイッチング回路において抵抗値が５０Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。図１１は、本発明の実施の形態に係るスイッチング回路において抵抗値が１００Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。図１２は、本発明の実施の形態に係るスイッチング回路において抵抗値が１５０Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。図１３は、本発明の実施の形態に係るスイッチング回路において抵抗値が２００Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。図１４は、本発明の実施の形態に係るスイッチング回路において抵抗値が２５０Ωの場合におけるアイソレーションおよび挿入損失の周波数特性を示した図である。

図１０〜図１４を参照して、抵抗値が大きいほどアイソレーションが低下するとともにアイソレーション偏差が小さくなる。その一方で、抵抗値が変化した場合にも、周波数５ＧＨｚでの挿入損失と周波数６ＧＨｚでの挿入損失との差は、大きく変化しない。したがって、図１０〜図１４に示されるように、抵抗１６の抵抗値は、スイッチング回路１０に必要とされるアイソレーション、およびアイソレーション偏差に応じて適切に設定することができる。

図１に示される回路においては、第１のトランジスタ１１および第２のトランジスタ１２は、ともに単一のトランジスタにより構成されている。しかしながら、本発明の実施の形態に係るスイッチング回路１０の構成はこのように限定されるものではない。たとえば以下に説明されるように、第１のトランジスタ１１および第２のトランジスタ１２のうちの少なくとも一方が、多段接続された複数のトランジスタ素子を含んでもよい。

複数のトランジスタ素子は、第１の入出力端子Ｔ１と、第２の入出力端子Ｔ２および第３の入出力端子Ｔ３のうちの対応する端子との間に直列に電気的に接続される。さらに、多段接続される複数のトランジスタ素子の各々は、共通の制御電圧を制御端子に受けるように構成される。多段接続された複数のトランジスタ素子によって、スイッチング回路の耐電力性を向上させることができる。なお、多段接続される複数のトランジスタ素子の個数は２以上であれば特に限定されない。

図１５は、本発明の実施の形態に係るスイッチング回路１０の好ましい構成の第１の例を示した図である。図１５を参照して、第１のトランジスタ１１は、直列に接続されたトランジスタ素子１１ａ，１１ｂを含む。トランジスタ素子１１ａ，１１ｂは、ともにＦＥＴである。トランジスタ素子１１ａの制御端子とトランジスタ素子１１ｂの制御端子とが互いに接続されて制御端子１ｃを構成する。したがってトランジスタ素子１１ａ，１１ｂの各々は、その制御端子（ゲート）に、共通の制御電圧Ｖ１を受ける。

図１６は、本発明の実施の形態に係るスイッチング回路１０のより好ましい構成の第２の例を示した図である。図１６を参照して、第２のトランジスタ１２は、直列に接続されたトランジスタ素子１２ａ，１２ｂを含む。トランジスタ素子１２ａ，１２ｂは、ともにＦＥＴである。トランジスタ素子１２ａの制御端子とトランジスタ素子１２ｂの制御端子とが互いに接続されて制御端子２ｃを構成する。したがってトランジスタ素子１２ａ，１２ｂの各々は、その制御端子（ゲート電極）に共通の制御電圧Ｖ２を受ける。

図１７は、本発明の実施の形態に係るスイッチング回路１０のより好ましい構成の第３の例を示した図である。図１７を参照して、第１のトランジスタ１１は、直列に接続されたトランジスタ素子１１ａ，１１ｂを含む。さらに、第２のトランジスタ１２は、直列に接続されたトランジスタ素子１２ａ，１２ｂを含む。第１のトランジスタ１１の構成および第２のトランジスタ１２の構成は、それぞれ図１５に示される構成および図１６に示される構成と同様であるので以後の説明は繰り返さない。

図１８は、本発明の実施の形態に係るスイッチング回路１０の１つの実現例を示した図である。図１８を参照して、スイッチング回路１０の全ての要素は、半導体基板８に集積化される。具体的には、半導体基板８は、第１のトランジスタ１１および第２のトランジスタ１２が形成されたトランジスタ領域５を有する。第１の入出力端子Ｔ１、第２の入出力端子Ｔ２および第３の入出力端子Ｔ３は、たとえば半導体基板８の表面に形成されたパッドによって実現される。

インダクタ１４は、半導体基板８の表面に導線（線路）を渦巻状に配置することで形成されたスパイラルインダクタである。第１のトランジスタ１１、第２のトランジスタ１２およびインダクタ１４を半導体基板８に集積化することによって、配線長を短くすることにより、スイッチング回路１０の伝送経路に生じる位相差を小さくすることができる。さらに、一般的には、スパイラルインダクタはチップインダクタのヘリカル構造と比較して寄生容量が小さい傾向がある。第１のトランジスタ１１、第２のトランジスタ１２およびインダクタ１４を半導体基板８に集積化することによって、スイッチング回路を小型化できる。

１つの実施形態によれば、半導体基板８は、化合物半導体（たとえばガリウム砒素（ＧａＡｓ）あるいはシリコンゲルマニウム（ＳｉＧｅ））基板である。ただし、半導体基板８は、シリコン（Ｓｉ）基板であってもよい。また、図１８は、スイッチング回路１０の構成要素を分かりやすく示した図である。したがってスイッチング回路１０の構成要素の配置は図１８に示されるように限定されるものではない。

図１９は、図１８に示したインダクタ１４の寸法を説明するための図である。図１９を参照して、インダクタ１４は、導電性材料（たとえば金（Ａｕ））からなる線路１４ａによって形成される。この実施の形態では、線路１４ａ（導線）の線幅Ｗは、５μｍ以下であり、線路１４ａの厚みＴｈは、２μｍ以下である。

線路１４ａの線幅Ｗを５μｍ以下とすることにより、インダクタ１４の小型化を実現することができる。さらに、線路１４ａの厚みＴｈを２μｍ以下とすることにより、インダクタ１４の線路１４ａ間に生じる容量を低減することができる。

インダクタ１４はスパイラルインダクタであるので、線路１４ａの内周側の部分と、線路１４ａの外周側の部分とが対向する。この対向する２つの部分によって寄生容量が形成される。配線の厚みを小さくするほど、対向する部分の面積を小さくすることができる。これによりインダクタ１４（スパイラルインダクタ）の寄生容量を小さくすることができる。したがってスパイラルインダクタの巻線において生じる容量性結合を小さくすることができる。

図２０は、インダクタ１４を模式的に示した第１の平面図である。図２０を参照して、インダクタ１４の内周側の端部を、たとえば第２の入出力端子Ｔ２（図１８を参照）に接続するために、ジャンパ１９が配置される。インダクタ１４の外周側の端部は、たとえば第３の入出力端子Ｔ３（図１８を参照）に接続される。この構成によれば、インダクタ１４の抵抗成分によって、抵抗１６を実現することができる。したがって平面レイアウトをコンパクトにすることができるのでスイッチング回路１０のサイズを小さくすることができる。なお、インダクタ１４を分かりやすく説明するために、図２０では、トランジスタ領域５は示されていない（図２１も同様）。

図２１は、インダクタ１４を模式的に示した第２の平面図である。図２１に示されるように、所望の抵抗値を得るために、インダクタ１４の抵抗成分だけでなく、インダクタ１４に接続される抵抗によって抵抗１６が実現されてもよい。抵抗１６は、たとえば半導体基板８に形成されてもよく、半導体基板８の表面に形成されてもよい。また、インダクタ１４の内周側の端部を第２の入出力端子Ｔ２に接続するためのジャンパ（引き出し線）を抵抗１６として用いてもよい。

（高周波モジュール）
図２２は、本発明の実施形態に係るスイッチング回路１０を備える高周波モジュール１００の一構成例を示した図である。図２２を参照して、高周波モジュール１００は、無線通信のためのフロントエンド回路として実現される。図２２に示されるように、たとえば高周波モジュール１００は、デジタルプリディストーション（Ｄｉｇｉｔａｌ Ｐｒｅ−Ｄｉｓｔｏｒｔｉｏｎ；以下「ＤＰＤ」とも呼ぶ）と呼ばれる技術に適合された構成を有する。

具体的には、高周波モジュール１００は、スイッチング回路１０と、低ノイズアンプ（ＬＮＡ）２０と、スイッチ素子３０と、パワーアンプ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ；ＰＡ）４０とを備える。スイッチング回路１０の第１の入出力端子Ｔ１は、アンテナ９０に接続される。スイッチング回路１０の第２の入出力端子Ｔ２は、ＰＡ４０の出力端に接続される。スイッチング回路１０の第３の入出力端子Ｔ３は、ＬＮＡ２０の入力端に接続される。

スイッチ素子３０は、ＬＮＡ２０の入力端をＬＮＡ２０の出力端と短絡するか否かを切り替える。言い換えると、スイッチ素子３０は、第３の入出力端子Ｔ３からの信号がＬＮＡ２０をバイパスするための経路を形成する。

スイッチング回路１０に加えて、ＬＮＡ２０と、スイッチ素子３０と、ＰＡ４０とが同一の半導体基板に集積化されてもよい。あるいは複数の半導体チップによって、高周波モジュール１００が実現されてもよい。この構成によれば、スイッチング回路１０とＬＮＡ２０とが一体的に形成される。これにより、スイッチング回路１０とＬＮＡ２０との接続部分により生じる寄生成分（容量成分あるいは抵抗成分）を低減することができる。したがって、損失を低減することが可能になる。

さらに、スイッチング回路１０とＰＡ４０とが一体的に形成される。これにより、スイッチング回路１０とＰＡ４０との接続部分により生じる寄生成分（容量成分あるいは抵抗成分）を低減することができる。したがって、損失を低減することが可能になる。

ＬＮＡ２０の出力端は逆歪み推定回路１０１に接続される。ＰＡ４０の入力端は、プリディストータ１０２に接続される。

図２３は、図２２に示される高周波モジュール１００から信号を送信する際の動作を説明するための図である。図２２を参照して、スイッチング回路１０は、第１の入出力端子Ｔ１と第２の入出力端子Ｔ２との間の伝送経路が形成されるように動作する。

ＰＡ４０は、入力信号を増幅して、その増幅された信号を出力する。ＰＡ４０から出力された信号は、スイッチング回路１０の第２の入出力端子Ｔ２から第１の伝送経路を経由して、スイッチング回路１０の第１の入出力端子Ｔ１に伝達される。アンテナ９０は、スイッチング回路１０の第１の入出力端子Ｔ１に伝達された信号を電波の形態で出力する。

一般にパワーアンプには高い電力効率と高い線形性が求められる。一方で、電力効率とパワーアンプの線形性との間にはトレードオフの関係がある。したがって、省電力化のために線形性の低いパワーアンプを使用して信号を増幅した場合、パワーアンプの非線形歪みによって、通信品質の低下、あるいは他の通信システムへの妨害が生じる可能性がある。

このような問題を解決する高効率化技術の１つが、上述のＤＰＤである。スイッチング回路１０のアイソレーションには限界があるため、ＰＡ４０からスイッチング回路１０に送られた信号の一部は、第２の伝送経路に漏洩する。この漏洩信号が、逆歪みを推定するためのフィードバック信号として用いられる。

スイッチ素子３０がオンされることにより、第２の伝送経路に漏洩した信号は、ＬＮＡ２０を迂回する。さらに、バイパススイッチ１０３がオフしているので、ＬＮＡ２０を迂回した信号は、逆歪み推定回路１０１に入力される。逆歪み推定回路１０１は、入力された信号に生じた歪みと逆方向に歪ませた信号を生成する。プリディストータ１０２は、入力信号と、逆歪み推定回路１０１により生成された信号とを合成して、合成された信号をＰＡ４０に出力する。ＤＰＤを用いることで消費電力の増加を抑えつつ、歪みが低減された送信信号を得ることができる。

ＤＰＤを実現するためには、スイッチング回路１０において、適切な大きさの信号が第２の伝送経路に漏洩する必要がある。つまり、スイッチング回路１０は適切なアイソレーション特性を有する必要がある。図３の曲線Ａ２に示されるアイソレーション特性の場合、周波数帯域（たとえば５ＧＨｚ〜６ＧＨｚ）内でのアイソレーション偏差が大きい。したがって、パワーアンプから出力される信号の周波数が変化すると、第２の伝送経路に漏洩する信号の大きさが大きく変化する可能性がある。

これに対して本発明の実施の形態によれば、スイッチング回路１０は、広い周波数帯域にわたり、アイソレーション偏差を小さくすることができる。これにより、逆歪み推定回路１０１に入力される漏洩信号の強度を、その周波数帯域にわたり安定させることができる。逆歪み推定回路１０１に入力される信号の強度が安定していることは、逆歪みの推定にとって有利である。したがって本発明の実施の形態によればＤＰＤによって好適な高周波回路を提供することができる。

図２４は、図２２に示した高周波モジュール１００が信号を受信する際の動作を説明するための図である。図２４を参照して、高周波モジュール１００の受信動作について説明する。スイッチング回路１０は、第１の入出力端子Ｔ１が第３の入出力端子Ｔ３との間に第２の伝送経路が形成されるように切り替えられる。アンテナ９０が信号を受信すると、その信号が第１の入出力端子Ｔ１から、第２の伝送経路を伝達して第３の入出力端子Ｔ３に送られる。

アンテナ９０で受信された信号の強度が小さい場合、ＬＮＡ２０によって受信信号が増幅される。この場合、スイッチ素子３０はオフされる。一方、アンテナ９０で受信された信号の強度が高い場合、ＬＮＡ２０がオフされるとともに、スイッチ素子３０がオンされる。したがって、信号はＬＮＡ２０を迂回する。なお、高周波モジュール１００が信号を受信する際には、バイパススイッチ１０３がオンされる。これにより、高周波モジュール１００で受信された信号は、逆歪み推定回路１０１を迂回するので、逆歪み推定回路１０１を通らない。

図２５は、図２２に示した高周波モジュール１００を含む高周波回路２００の構成を示した模式図である。図２５を参照して、高周波回路２００は、高周波モジュール１００と、ＲＦＩＣ（Radio Frequency Integrated Circuit）１５０と、基板１６０とを備える。高周波モジュール１００と、ＲＦＩＣ１５０とは、基板１６０に実装される。

高周波モジュール１００は、スイッチング回路（ＳＷ）１０と、ＬＮＡ２０と、スイッチ素子３０（図２５には示さず）と、ＰＡ４０とを含む。ＲＦＩＣ１５０は、高周波モジュール１００を制御する。ＲＦＩＣ１５０は、逆歪み推定回路１０１、プリディストータ１０２およびバイパススイッチ１０３（図２２を参照）を含んでもよい。この構成によれば、ＤＰＤに好適な高周波回路を提供することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ａ，２ａ 第１端（トランジスタ）、１ｂ，２ｂ 第２端（トランジスタ）、１ｃ，２ｃ 制御端子（トランジスタ）、５ トランジスタ領域、８ 半導体基板、１０ スイッチング回路、１１ 第１のトランジスタ、１１ａ，１１ｂ，１２ａ，１２ｂ トランジスタ素子、１２ 第２のトランジスタ、１４ インダクタ、１４ａ 線路、１６ 抵抗、１９ ジャンパ、２０ 低ノイズアンプ（ＬＮＡ）、３０ スイッチ素子、４０ パワーアンプ、９０ アンテナ、１００ 高周波モジュール、１０１ 逆歪み推定回路、１０２ プリディストータ、１０３ バイパススイッチ、１５０ ＲＦＩＣ、１６０ 基板、２００ 高周波回路、Ａ１〜Ａ４ 曲線、Ｔ１ 第１の入出力端子、Ｔ２ 第２の入出力端子、Ｔ３ 第３の入出力端子、Ｔｈ 厚み（線路）、Ｖ１，Ｖ２ 制御電圧、Ｗ 線幅（線路）、ｍ１〜ｍ５ マーカ。

Claims (10)

1. 第１の入出力端子と、
   第２の入出力端子と、
   第３の入出力端子と、
   ソース端およびドレイン端のうちの一方が前記第１の入出力端子に電気的に接続され、前記ソース端および前記ドレイン端のうちの他方が前記第２の入出力端子に電気的に接続された第１のＦＥＴと、
   ソース端およびドレイン端のうちの一方が前記第１の入出力端子に電気的に接続され、前記ソース端および前記ドレイン端のうちの他方が前記第３の入出力端子に電気的に接続された第２のＦＥＴと、
   前記第２の入出力端子と前記第３の入出力端子との間に電気的に直列に接続されたインダクタおよび抵抗とを備える、スイッチング回路。
2. 前記第１のＦＥＴおよび前記第２のＦＥＴのうちの少なくとも一方は、前記第１の入出力端子と、前記第２および第３の入出力端子のうちの対応する入出力端子との間に直列に接続された複数のＦＥＴ素子を含み、
   前記複数のＦＥＴ素子の各々の制御端子は、共通のバイアス電圧を受けるように構成されている、請求項１に記載のスイッチング回路。
3. 前記スイッチング回路の全ての構成要素は、半導体基板に集積化されている、請求項１または２に記載のスイッチング回路。
4. 前記インダクタは、前記半導体基板の表面に巻かれた導線により形成されたスパイラルインダクタを含む、請求項３に記載のスイッチング回路。
5. 前記抵抗は、前記スパイラルインダクタの抵抗成分を含む、請求項４に記載のスイッチング回路。
6. 前記導線の線幅は、５μｍ以下である、請求項４または５に記載のスイッチング回路。
7. 前記導線の厚みは、２μｍ以下である、請求項４から６のいずれか１項に記載のスイッチング回路。
8. 請求項１から７のいずれか１項に記載のスイッチング回路と、
   前記第２の入出力端子に接続された入力端を有する低ノイズアンプとを備える、高周波モジュール。
9. 前記第３の入出力端子に接続された出力端を有するパワーアンプをさらに備える、請求項８に記載の高周波モジュール。
10. 前記低ノイズアンプの前記入力端と、前記低ノイズアンプの出力端との間に配置されて、前記低ノイズアンプの前記入力端を前記低ノイズアンプの前記出力端と短絡するか否かを切り換えるスイッチ素子をさらに備える、請求項８または９に記載の高周波モジュール。

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