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JP5813678B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、多層グラフェン配線を用いた半導体装置に関する。
近年、金属配線に替わるものとして、グラフェンを用いたグラフェン配線が注目されている。グラフェンは、グラファイトを極めて薄くした新規炭素材料であり、カーボンナノチューブと同様に量子化伝導特性（バリステック伝導特性）を有し量子化伝導をするので、長距離配線の電気伝導により有利である。さらに、グラフェンの構造自体が極薄膜であり、ＣＶＤ法にて成膜することが可能であることから、デバイス配線形成プロセスに対して優れた整合性を有している。
ＬＳＩ配線構造にグラフェンを適用する際に、グラフェン層を多層に積層した多層グラフェン構造として用いる。この多層グラフェン構造の更なる低抵抗化の方法として、グラフェン層間中への他元素添加技術が有力である。グラフェン層間に例えばＢｒなどの元素を添加することにより、グラフェンシート中のキャリア（電子又は正孔）の移動度を上昇させて、より低抵抗化をはかることができる。
しかしながら、添加元素の有力候補であるＢｒ等は、ＬＳＩ配線のビア材料として代表されるＷやＴｉの金属材料と反応し、金属材料をエッチング・腐食する可能性がある。特に、多層グラフェン配線に直接コンタクトされる、グラフェン配線の上層側コンタクトで問題が顕在となる。
特開２０１２−６４７８４号公報 特開２０１２−５４３０３号公報
発明が解決しようとする課題は、金属材料のエッチングや腐食を招くことなく、グラフェン配線の低抵抗化をはかることができ、素子特性の向上に寄与し得る半導体装置を提供することである。
実施形態の半導体装置は、半導体素子が形成された基板と、前記基板の上方に形成され、所定の不純物がドーピングされた多層グラフェン層を含む第１の多層グラフェン配線と、前記基板の上方に前記第１の多層グラフェン配線と同一レイヤーに形成され、前記不純物がドーピングされていない多層グラフェン層を含む第２の多層グラフェン配線と、前記第１の多層グラフェン配線の下面に接続された下層コンタクトと、前記第２の多層グラフェン配線の上面に接続された上層コンタクトと、を具備した。
第１の実施形態に係わる半導体装置の概略構造を示す断面図。 第２の実施形態に係わる半導体装置の製造工程の前半を示す断面図。 第２の実施形態に係わる半導体装置の製造工程の後半を示す断面図。 第３の実施形態に係わる半導体装置の概略構造を示す断面図。 図４の半導体装置の製造工程を示す断面図。 第４の実施形態に係わる半導体装置の製造工程を説明するための断面図。
以下、実施形態の半導体装置を、図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、この図では特に、半導体記憶装置におけるメモリセル領域の配線部分と周辺回路領域の配線部分を示している。
トランジスタやキャパシタ等の半導体素子が形成された基板１０上に、層間絶縁膜１４及びコンタクトビア（下層コンタクト）１５が形成されている。基板１０は、例えばＳｉ基板１１内にメモリ素子や各種回路素子等の半導体素子が形成され、更にＳｉ基板１１上に層間絶縁膜１２及び配線層１３が形成されたものとする。そして、下層コンタクト１５は、配線層１３にコンタクトされ、配線層１３を介してＳｉ基板１１内の半導体素子に電気的に接続されている。
なお、基板１０は、Ｓｉ基板１１上に、磁気変態型のメモリ素子やイオン変化型のメモリ素子等の半導体素子を形成したものであっても良い。この場合、図１中の配線層１３の代わりにメモリ素子が設けられ、このメモリ素子が下層コンタクト１５に接続されることになる。
層間絶縁膜１４及び下層コンタクト１５上に複数の多層グラフェン配線が形成され、多層グラフェン配線の一部は下層コンタクト１５に接続されている。即ち、メモリセル領域１００上の第１の多層グラフェン配線２０ａは下層コンタクト１５に接続され、周辺回路領域２００上の第２の多層グラフェン配線２０ｂは下層コンタクト１５とは接続されてない状態となっている。
多層グラフェン配線２０ａ，２０ｂは、グラフェン層の成長を促進するための触媒下地層２１と、グラフェン成長のための触媒金属層２２と、電気伝導を担う多層グラフェン層２３（２３ａ，２３ｂ）からなる。グラフェン下地層２１は、多層グラフェン層２３の均一成長を促進するための層であり、グラフェン層成長の助触媒としての機能も有する。
代表的な触媒下地層材料として、Ｔｉ，Ｔａ，Ｒｕ，Ｗ，及びこれらの窒化物がある。或いはこれら金属の酸化物でも良い。さらに、これらの膜を積層して用いることも可能である。触媒金属材料には、Ｃｏ，Ｎｉ，Ｆｅ、Ｒｕ、Ｃｕなどの単体金属、又は少なくともこれらの何れかを含む合金、或いはこれらの炭化物等が好ましい。
触媒金属層２２は、連続膜であることが望ましく、連続膜となるために少なくとも０．５ｎｍ以上の膜厚が必要である。触媒金属層２２が分散して微粒子化した状態では、グラフェン自体がうまく成長できない、或いはグラフェン層が不連続となって形成される可能性がある。このため、均一な連続したグラフェン層を形成するためには、触媒金属層２２が連続膜となるような膜厚に成膜することが必要である。
触媒金属層２２の上方には、多層グラフェン層２３が形成されている。多層グラフェン層２３は、グラファイト膜が１層から数１０層程度積層された極薄膜の構造である。多層グラフェン層２３の形成は、４５０℃以上のプラズマＣＶＤ法或いは熱ＣＶＤ法により行われ、ＣＶＤのソースガスには例えばメタノールやエタノール、アセチレンなどが用いられる。グラフェンの成長温度は高温であるほど、グラフェンシート中に含まれる欠陥密度が低減されるので、高温成膜が好ましい。
但し、通常７００℃以上の高温成膜で行う場合には、下層の触媒金属層２２である例えばＣｏやＮｉの金属層は、グラフェン成膜の熱工程によって表面凝集を生じる場合がある。表面凝集が大きいと、触媒金属層２２が不連続となり、それに伴い、触媒金属層２２上に形成される多層グラフェン層２３も不連続となることがある。これを防ぐ目的でグラフェンを例えば８００℃以上の高温において成長させる場合には、触媒金属層２２中に高融点金属、例えばＷやＭｏやＩｒを添加した合金触媒層であっても良い。また、触媒金属層２２を例えば窒化処理して金属化合物として供給する方法も有効である。
多層グラフェン配線２０ａ，２０ｂの上には、該配線を被覆するように表面保護層３１が形成されている。表面保護層３１は、例えばＳｉＮやＳｉＯ2 膜であり、ＣＶＤ法などによって形成される。表面保護層３１は、多層グラフェン層２３及び触媒金属層２２、触媒下地膜２１を加工するための加工ハードマスクとして用いられる他に、多層グラフェンを含む配線層材料の酸化を防止する役割と、配線構造の上層にコンタクト層が形成される場合は、上層配線との層間絶縁膜或いは層間絶縁膜の一部として使用されても良い。
周辺回路領域２００上では、表面保護層３１内にコンタクトビア（上層コンタクト）３３が設けられている。そして、表面保護層３１上に、コンタクトビア３３に接続されるように配線層３４が設けられている。
触媒下地層２１並びに触媒金属層２２を介して下層コンタクト１５に接続されるメモリセル領域１００側の多層グラフェン層２３ａには、ハロゲン系元素として例えばＢｒが添加されている。ここで、添加元素は必ずしもＢｒに限らず、Ｉ，Ｆ，Ｃｌなどを用いることも可能である。ＦはＦ5Ａｓの形で添加すればよい。これらの添加元素はグラフェンと超格子構造を形成していても良く、超格子構造を有する場合には更にグラフェンシートのキャリア移動度が上昇する。ＮＡＮＤフラッシュメモリに代表させるメモリ構造では、素子領域に用いられる素子部配線は、デバイス高集積化のため特に微細に作製され、下層のメモリ素子を駆動するため、配線には下層コンタクトが形成される。この素子領域にドーピンググラフェン配線を用いることにより、特に微細に形成させる素子部配線の配線抵抗を低減することができる。
これに対し、上層コンタクト３３に直接接続される周辺回路領域２００側の多層グラフェン層２３ｂには、上記Ｂｒ等の添加元素のドーピングを行わない。即ち、上層コンタクト３３が形成される配線にはドーピングを行わず、ドーピング領域を切り分ける。これにより、上層コンタクト側では、コンタクト金属を形成する際に、添加元素がないので、コンタクト金属と反応したり、腐食することがなく、グラフェン層とコンタクト金属が直接接する構造が形成されるので、良好な配線−コンタクト特性が確保される。
ＮＡＮＤフラッシュメモリに代表されるメモリ構造では、メモリ素子を制御する周辺回路部に用いられる周辺回路配線に、上層側からコンタクトが取られる。上層コンタクトが形成される周辺回路配線にはドーピングを行わない。周辺回路配線は素子部配線より通常幅広く形成されるので、ドーピングを行わなくても低い配線抵抗を確保できる。
なお、図１にも示すように、ドーピングを行った多層グラフェン配線２０ｂでは、その高さ方向に高さが増加している。
このように本実施形態によれば、メモリセル領域１００の第１の多層グラフェン配線２０ａの多層グラフェン層２３ａにＢｒをドープすることにより、配線２０ａの低抵抗化をはかることができる。そして、周辺回路領域２００の第２の多層グラフェン配線２０ｂの多層グラフェン層２３ｂにはＢｒをドープしないため、周辺部の配線２０ｂに上層コンタクト３３を接続しても、コンタクト３３のエッチングや腐食を防止することができる。従って、金属材料のエッチングや腐食を招くことなく、グラフェン配線構造の低抵抗化をはかることができ、素子特性の向上に寄与することが可能となる。
（第２の実施形態）
次に、第１の実施形態の前記図１の構造を実現するための製造方法を、図２及び図３を参照して説明する。
まず、図２（ａ）に示すように、所望の半導体素子が形成された基板１０上に層間絶縁膜１４を形成し、この層間絶縁膜１４内の一部にコンタクトビア（下層コンタクト）１５を形成する。基板１０は、例えばＳｉ基板１１内にメモリ素子や各種回路素子等の半導体素子を形成し、これらの上に層間絶縁膜１２及び配線１３を形成したものである。下層コンタクト１５は、配線層１３に接続され、配線層１３を介してＳｉ基板１１内の半導体素子に電気的に接続されている。
次いで、図２（ｂ）に示すように、層間絶縁膜１４上及びコンタクトビア１５上に、触媒下地層２１，触媒金属層２２，及び多層グラフェン層２３からなるグラフェン配線構造２０を形成し、さらにその上に保護絶縁膜３１を形成する。
具体的には、まず層間絶縁膜１４上及びコンタクトビア１５上に、例えばＴｉからなる触媒下地層２１を成膜し、その上に、例えばＣｏからなる０．５ｎｍ以上の触媒金属層２２を成膜する。続いて、触媒金属層２２上に、４５０℃以上のプラズマＣＶＤ法で、極薄のグラファイト膜を複数層積層した多層グラフェン層２３を成膜する。そして、多層グラフェン層２３の上に、例えばＳｉＯ2 からなる保護絶縁膜３１を形成する。
次いで、図２（ｃ）に示すように、グラフェン保護層３１、多層グラフェン層２３、触媒金属層２２、触媒下地層２１をリソグラフィ、ＲＩＥ加工、Ｗｅｔ処理により、所望の配線形状に形成する。このときのＲＩＥ加工では、グラフェンと反応せずグラフェンにドープされないガス、例えばＣｏ，Ｈ2 等を用いる。メモリセル領域１００では下層コンタクト１５に接続された第１の多層グラフェン配線２０ａを形成し、周辺回路領域２００では下層コンタクト１５に接続されない第２の多層グラフェン配線２０ｂを形成する。
次いで、図３（ｄ）に示すように、ドーピングを行わない上層コンタクトが形成される多層グラフェン配線２０ｂ上に、例えばフォトレジスト３２によるパターニングを行い、マスクを形成して、ドーピングを行う配線領域と、行わない配線領域の切り分けを行う。
次いで、図３（ｅ）に示すように、添加元素として例えばＢｒをガスフローする。温度を高くすると添加元素が触媒金属と反応し、触媒金属をエッチングする可能性があるので、ガスフローは室温で行う方が好ましい。さらに、バイアスも掛けない方が望ましい。室温で行うことにより触媒金属をエッチングすることなく、グラフェン層中にドーピングが行える。レジスト３２でマスクされた第２の多層グラフェン配線２０ｂ側には添加は行われない。最後にレジスト３２を除去することにより、ドーピンググラフェン配線とドーピングを行わないグラフェン配線をＬＳＩの同一層に形成することが可能となる。上層配線と接続される上層コンタクトを有する多層グラフェン配線２０ｂにはその後、上層コンタクト３３ならびに上層配線３４が形成される。
（第３の実施形態）
第２の実施形態ではマスクパターンを用いて不純物ドーピングの切り分けを行ったが、図４に示すように、ドーピングの濃度プロファイルをコントロールすることにより、切り分けを行っても良い。即ち、下層コンタクト１５と接続されるメモリセル領域１００の多層グラフェン配線２０ａには配線幅方向に全域にドーピングが行き渡るように行い、上層コンタクト３３と接続される周辺回路領域２００の配線２０ｂにはコンタクト３３と接する領域には添加元素が届かないように、エッジ領域のみにドーピングする。
上記のようなドーピング濃度差を形成するためには、添加元素Ｂｒのガスフローの流量や時間を制御することで実現される。具体的には、前記図２（ｃ）と同様にして図５（ａ）に示すように、配線パターンに加工した後に、ガスフローにより多層グラフェン層２３に不純物をドーピングする。このとき、第２の多層グラフェン配線２０ｂの幅が第１の多層グラフェン配線２０ａよりも広いため、ガスフローの流量や時間を制御することにより、図５（ｂ）に示すように、第１の多層グラフェン配線２０ａでは全体がドーピングされ、第２の多層グラフェン配線２０ｂではエッジ近傍のみがドーピングされた状態となる。
ここで、ドーピングをさせた部分のグラフェン層間の物理距離が広がるので、図４のようにエッジ側が膨らんだ構造になる。また、拡散現象であるため、ドーピング濃度は中心に向かって薄くなり、層間距離も中心に行くに従い減少するので、グラフェン層２３ｂの一部が傾斜することになる。
このように本実施形態では、第１の多層グラフェン配線２０ａは、第１の実施形態と同様に多層グラフェン層２３ａ全体がドーピング層となっており、配線抵抗の低抵抗化をはかることができる。第２の多層グラフェン配線２０ｂは、多層グラフェン層２３ｂのエッジのみがドーピング層となっているが、中央部はノンドープとなっているため、上層コンタクト３３のエッチングや腐食を防止することができる。従って、先の第１の実施形態と同様の効果が得られる。
また、第２の多層グラフェン配線２０ｂはエッジ部にＢｒがドーピングされているため、全体がノンドープよりも配線抵抗を低減できる利点もある。さらに、フォトレジスト等のマスクを用いることなくドーピングを行うことができるため、プロセスが簡略化される利点もある。
（第４の実施形態）
本実施形態は、多層配線構造を配線パターンにパターニングした後に不純物をドーピングするのではなく、パターニングと同時にドーピングを行う方法である。
前記図２（ｃ）に示すエッチングの工程で、ＲＩＥのエッチングガスとしてＢｒ，Ｆ5Ａｓ，Ｉ，Ｃｌ等のハロゲン元素を添加剤として含むものを用いる。このようなエッチングガスを用いることにより、図６に示すように、多層グラフェン配線構造２０の配線加工と多層グラフェン層２３へのドーピングを一括で行うことができる。
具体的には、メモリセル領域１００と周辺回路領域２００とに分けてパターニングし、メモリセル領域１００のパターニング時に上記のハロゲン元素を添加剤として含むガスでＲＩＥを行い、周辺回路領域２００のパターニング時はＣｏ，Ｈ2 等を添加剤として含むガスでＲＩＥを行えばよい。
また、ＲＩＥ時におけるドーピング速度を制御することにより、メモリセル領域１００と周辺回路領域２００とを同時にパターニングし、第３の実施形態と同様に、第１の多層グラフェン配線２０ａでは全体にドーピングし、第２の多層グラフェン配線２０ｂではエッジ部のみにドーピングを行うようにしても良い。
このように本実施形態では、ドーピングを行った第１の多層グラフェン配線２０ａと、ドーピングを行わない（又はエッジ部のみにドーピングを行った）第２の多層グラフェン配線２０ｂとを実現することができ、第１の実施形態と同様の効果が得られる。しかも、ＲＩＥのガスの選択により、多層配線構造のパターニング時にドーピングを行うことができるため、工程が簡略化され、プロセス製造の低コスト化をはかることができる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、ハロゲン系の元素としてＢｒを用いたが、これに限らずＩ，Ｆ，Ｃｌを用いることも可能である。
また、下層コンタクトに接続される多層グラフェン配線の全てをドーピング、上層コンタクトに接続される多層グラフェン配線の全てをノンドーピングとするのではなく、メモリセル領域ではドーピング、周辺回路領域ではノンドーピングとしても良い。即ち、下層コンタクトに接続されるか上層コンタクトに接続されるかでドーピングを切り分けるのではなく、メモリセル領域か周辺回路領域かでドーピングを切り分けるようにしても良い。メモリセル領域では下層コンタクトに接続される配線が多く、周辺回路領域では上層コンタクトに接続される配線が多いために、上記のように領域毎に切り分けることは有効となる。
また、触媒下地層、触媒金属層、及びグラフェン層の材料等は、仕様に応じて適宜変更可能である。さらに、触媒金属層のみでグラフェン層が均一に成長する場合には、触媒下地層は省略することも可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
（付記）
（図２，３のプロセス）
半導体素子が形成された基板上に層間絶縁膜及び下層コンタクトを形成する工程と、
前記層間絶縁膜上及び前記下層コンタクト上に、多層グラフェン層を有する多層グラフェン配線構造を形成する工程と、
前記多層グラフェン配線構造を配線パターンに加工し、前記下層コンタクトに接続される第１の多層グラフェン配線及び前記下層コンタクトに接続されない第２の多層グラフェン配線を形成する工程と、
前記第２の多層グラフェン配線をマスクした後に、前記第１の多層グラフェン配線にハロゲン系の元素をドーピングする工程と、
前記第２の多層グラフェン配線に接続される上層コンタクトを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（図５のプロセス）
半導体素子が形成された基板上に層間絶縁膜及び下層コンタクトを形成する工程と、
前記層間絶縁膜上及び前記下層コンタクト上に、多層グラフェン層を有する多層グラフェン配線構造を形成する工程と、
前記多層グラフェン配線構造を配線パターンに加工し、前記下層コンタクトに接続される第１の多層グラフェン配線及び前記下層コンタクトに接続されない前記第１の多層グラフェン配線よりも幅広の第２の多層グラフェン配線を形成する工程と、
前記第１及び第２の多層グラフェン配線の側面からハロゲン系の元素をドーピングすることにより、前記第１の多層グラフェン配線の前記多層グラフェン層の全体をドーピングし、且つ前記第２の多層グラフェン配線の前記多層グラフェン層のエッジ部を選択的にドーピングする工程と、
前記第２の多層グラフェン配線に接続される上層コンタクトを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（図６のプロセス）
半導体素子が形成された基板上に層間絶縁膜及び下層コンタクトを形成する工程と、
前記層間絶縁膜上及び前記下層コンタクト上に、多層グラフェン層を有する多層グラフェン配線構造を形成する工程と、
前記多層グラフェン配線構造を、ハロゲン系のガスを用いたＲＩＥにより配線パターンに加工し、前記下層コンタクトに接続される第１の多層グラフェン配線及び前記下層コンタクトに接続されない前記第１の多層グラフェン配線よりも幅広の第２の多層グラフェン配線を形成する工程と、
前記第２の多層グラフェン配線に接続される上層コンタクトを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
１０…基板
１１…Ｓｉ基板
１２…層間絶縁膜
１３…配線層
１４…層間絶縁膜
１５…コンタクトビア（下層コンタクト）
２０…多層グラフェン配線構造
２０ａ…第１の多層グラフェン配線
２０ｂ…第２の多層グラフェン配線
２１…触媒下地層
２２…触媒金属層
２３…多層グラフェン層
３１…表面保護層
３２…フォトレジスト
３３…コンタクトビア（上層コンタクト）
３４…配線層
１００…メモリセル領域
２００…周辺回路領域

Claims (6)

  1. 半導体記憶装置のメモリセル領域及び周辺回路領域を有する基板と、
    前記メモリセル領域上に下層側から順に、触媒下地層、触媒金属層、及びＢｒ，Ｉ，Ｆ，若しくはＣｌの不純物がドーピングされた多層グラフェン層を積層して形成された第１の多層グラフェン配線と、
    前記周辺回路領域上に下層から順に、触媒下地層、触媒金属層、及び前記不純物がドーピングされていない多層グラフェン層を積層して形成され、前記第１の多層グラフェン配線と同一レイヤーに形成された第２の多層グラフェン配線と、
    前記第１の多層グラフェン配線の下面に接続された下層コンタクトと、
    前記第２の多層グラフェン配線の上面に接続された上層コンタクトと、
    を具備したことを特徴とする半導体装置。
  2. 半導体素子が形成された基板と、
    前記基板の上方に下層側から順に、触媒下地層、触媒金属層、及び所定の不純物がドーピングされた多層グラフェン層を積層して形成された第１の多層グラフェン配線と、
    前記基板の上方に前記第１の多層グラフェン配線と同一レイヤーに形成され、下層から順に、触媒下地層、触媒金属層、及び前記不純物がドーピングされていない多層グラフェン層を積層して形成された第２の多層グラフェン配線と、
    前記第１の多層グラフェン配線の下面に接続された下層コンタクトと、
    前記第２の多層グラフェン配線の上面に接続された上層コンタクトと、
    を具備したことを特徴とする半導体装置。
  3. 半導体素子が形成された基板と、
    前記基板の上方に下層側から順に、触媒下地層、触媒金属層、及び所定の不純物がドーピングされた多層グラフェン層を積層して形成された第１の多層グラフェン配線と、
    前記基板の上方に前記第１の多層グラフェン配線と同一レイヤーに前記第１の多層グラフェン配線よりも幅広に形成され、下層側から順に、触媒下地層、触媒金属層、及びエッジ部分に選択的に前記不純物がドーピングされた多層グラフェン層を積層して形成された第２の多層グラフェン配線と、
    前記第１の多層グラフェン配線の下面に接続された下層コンタクトと、
    前記第２の多層グラフェン配線の上面に接続された上層コンタクトと、
    を具備したことを特徴とする半導体装置。
  4. 前記不純物は、Ｂｒ，Ｉ，Ｆ，又はＣｌであることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記下層コンタクトは、前記第１の多層グラフェン配線よりも下層側の配線を介して前記半導体素子に接続され、前記上層コンタクトは前記第２の多層グラフェン配線よりも上層側の配線に接続されていることを特徴とする請求項２〜４の何れかに記載の半導体装置。
  6. 前記第１の多層グラフェン配線はメモリセル領域に配置され、前記第２の多層グラフェン配線は周辺回路領域に配置されていることを特徴とする請求項２〜５の何れかに記載の半導体装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150014853A1 (en) * 2013-07-09 2015-01-15 Harper Laboratories, LLC Semiconductor devices comprising edge doped graphene and methods of making the same
JP6162555B2 (ja) 2013-09-18 2017-07-12 株式会社東芝 半導体装置、超伝導装置およびその製造方法
WO2015126139A1 (en) * 2014-02-19 2015-08-27 Samsung Electronics Co., Ltd. Wiring structure and electronic device employing the same
JP2016063096A (ja) 2014-09-18 2016-04-25 株式会社東芝 グラフェン配線とその製造方法
JP2016063095A (ja) 2014-09-18 2016-04-25 株式会社東芝 配線及びその製造方法
US20160104670A1 (en) * 2014-10-10 2016-04-14 Globalfoundries Inc. Interlayer ballistic conductor signal lines
CN105702630B (zh) * 2014-11-26 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6542072B2 (ja) 2015-08-26 2019-07-10 株式会社東芝 半導体装置およびその製造方法
JP6077076B1 (ja) * 2015-09-11 2017-02-08 株式会社東芝 グラフェン配線構造及びグラフェン配線構造の作製方法
KR102446411B1 (ko) * 2015-12-16 2022-09-22 삼성전자주식회사 멀티층 그래핀 및 그 형성방법과 멀티층 그래핀을 포함하는 소자 및 그 제조방법
JP6542144B2 (ja) * 2016-03-14 2019-07-10 株式会社東芝 半導体装置およびその製造方法
US20180330842A1 (en) * 2017-05-15 2018-11-15 The Trustees Of Columbia University In The City Of New York Layered metal-graphene-metal laminate structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071258B1 (en) * 2002-10-21 2006-07-04 Nanotek Instruments, Inc. Nano-scaled graphene plates
EP1636829B1 (en) * 2003-06-12 2016-11-23 Georgia Tech Research Corporation Patterned thin film graphite devices
JP5025948B2 (ja) * 2004-12-06 2012-09-12 株式会社半導体エネルギー研究所 有機電界効果トランジスタ及び半導体装置
US7728405B2 (en) * 2007-03-08 2010-06-01 Qimonda Ag Carbon memory
KR101443222B1 (ko) * 2007-09-18 2014-09-19 삼성전자주식회사 그라펜 패턴 및 그의 형성방법
WO2009129194A2 (en) * 2008-04-14 2009-10-22 Massachusetts Institute Of Technology Large-area single- and few-layer graphene on arbitrary substrates
JP5395542B2 (ja) * 2009-07-13 2014-01-22 株式会社東芝 半導体装置
JP5242643B2 (ja) 2010-08-31 2013-07-24 株式会社東芝 半導体装置
JP5150690B2 (ja) 2010-09-16 2013-02-20 株式会社東芝 半導体装置及び半導体装置の製造方法
JP5550515B2 (ja) 2010-10-05 2014-07-16 株式会社東芝 グラフェン配線およびその製造方法
JP5637795B2 (ja) * 2010-10-05 2014-12-10 株式会社東芝 装置
JP2012080005A (ja) 2010-10-05 2012-04-19 Toshiba Corp グラフェン配線およびその製造方法
US8889298B2 (en) * 2011-08-30 2014-11-18 Nanotek Instruments, Inc. Surface-mediated lithium ion-exchanging energy storage device
JP2012199520A (ja) 2011-03-10 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
JP2014141379A (ja) * 2013-01-24 2014-08-07 Shibaura Institute Of Technology グラフェン膜製造方法、グラフェン膜製造装置

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