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JP5754239B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、より詳細には、半導体装置の製造途中で半導体部材の電気的性能評価を行う半導体装置に関する。
従来、例えば、半導体装置の小型化及び高機能化を図るために、複数の半導体部材（配線基板）を積層して半導体装置を構成する。このような半導体装置では、各半導体部材間の電気的接続を得るため、各半導体部材のシリコン基板に、その厚さ方向に沿って延在した縦孔状の配線部（以下、ＴＳＶ（Through Silicon Via）ともいう）を形成する。具体的には、まず、シリコン基板の厚さ方向に沿って延在した縦孔を形成し、次いで、その縦孔を画成するシリコン基板の壁面上に例えばＣｕ等の金属材料からなる電極膜を形成する。
上述のようなＴＳＶを有する半導体装置では、一般に、その製造途中において、ＴＳＶを形成する前に、半導体部材の電気的性能評価（以下、プローバーテストという）を行う。プローバーテストでは、通常、電極配線の一部（パッド部）を露出させ、そのパッド部にプローブを接触させて、半導体部材の電気的性能の評価を行う。
それゆえ、プローバーテストを行った際には、電極配線のパッド部にプローブの痕跡（以下、プローブ痕という）が残る。この場合、例えば、プローバーテスト後に行うＴＳＶの形成工程で用いる薬液（例えばメッキ液等）が、プローブ痕に浸透して、パッド部にダメージを与えることがある。また、パッド部を露出するための開口部が設けられるので、パッド部において十分な強度が得られず、例えば、ＴＳＶの形成工程時にパッド部が変形したり、パッド部が剥離したりする場合もある。すなわち、プローバーテストの影響により、半導体装置の例えば歩留まり、信頼性等が低下することがある。
そこで、従来、上述したプローバーテストの影響を軽減するための様々な技術が提案されている（例えば、特許文献１参照）。図２３（ａ）及び（ｂ）に、特許文献１で提案されている配線基板の概略構成断面図を示す。なお、図２３（ａ）に示す例は、特許文献１で提案されている配線基板の第１の構成例であり、図２３（ｂ）に示す例は、特許文献１で提案されている配線基板の第２の構成例である。
特許文献１の第１の構成例では、図２３（ａ）に示すように、配線基板４００は、基材４０１、及び、基材４０１の一方の面上に形成された第１絶縁部４０２を含む基体４１０を備える。そして、基体４１０内部には、その厚さ方向に延在した貫通孔４０３が形成される。また、配線基板４００は、貫通孔４０３の一方に開口部を塞ぐように、第１絶縁部４０２の内部に形成された第１導電層４１１と、第１絶縁部４０２の表面に形成された第２導電層４１２とを備える。さらに、配線基板４００は、第１導電層４１１と第２導電層４１２とを繋ぐ島状の中間層４１３を備える。
また、配線基板４００は、第２導電層４１２上に形成された第２絶縁部４１４を備える。そして、貫通孔４０３の直上に位置する第２絶縁部４１４の領域に、プローブの接触領域となる開口部４１４ａを形成する。上述のように、特許文献１の第１の構成例では、プローブの接触領域となる第２絶縁部４１４の開口部４１４ａの導電部を多層構造にし、これにより、上述したプローブ痕の影響を低減する。
一方、特許文献１の第２の構成例では、図２３（ｂ）に示すように、配線基板４２０は、基材４２１、及び、基材４２１の一方の面上に形成された第１絶縁部４２２を含む基体４３０を備える。そして、基体４３０内部には、その厚さ方向に延在した貫通孔４２３が形成される。さらに、配線基板４２０は、貫通孔４２３の一方に開口部を塞ぐように、第１絶縁部４２２上に形成された導電部４３１と、導電部４３１の表面に形成された第２絶縁部４３２とを備える。
そして、特許文献１の第２の構成例では、配線基板４２０の面内において、貫通孔４２３の開口領域と重ならない第２絶縁部４３２の領域に開口部４３２ａが形成される。すなわち、特許文献１の第２の構成例では、配線基板４２０の面内において、プローブの接触領域となる導電部４３１の領域を、貫通孔４２３の開口領域と重ならない領域に配置することにより上述したプローバーテストの影響を低減する。
特開２００７−２８８１５０号公報
上述のように、従来、ＴＳＶを有する半導体装置においては、その製造途中で行うプローバーテストの製品への影響を軽減するための技術が種々提案されている。しかしながら、このようなＴＳＶを有する半導体装置では、上述したプローバーテストの製品への影響をさらに軽減して、例えば半導体装置の歩留まり、信頼性等をより一層向上させる技術の開発が望まれている。
本開示は、上記要望に応えるためになされたものであり、本開示の目的は、プローバーテストの製品への影響をさらに軽減して、例えば歩留まり、信頼性等をより一層向上させることのできる半導体装置を提供することである。
上記課題を解決するために、本開示の半導体装置は、基材部と、縦孔配線部と、金属膜と、導電性保護膜とを備える構成とし、各部の構成を次のようにする。基材部は、半導体基板、及び、半導体基板の一方の面上に形成された絶縁膜を有し、内部に半導体基板の厚さ方向に沿って縦孔が形成される。縦孔配線部は、縦孔を画成する基材部の側壁上に形成された縦孔電極を有する。金属膜は、絶縁膜内に形成され、縦孔配線部と電気的に接続される。導電性保護膜は、絶縁膜内において金属膜に接して形成され、かつ、金属膜の膜面において製造途中で行うプローバーテスト時のプローブの接触領域を含む領域に形成されプローブパッドとして用いる。そして、金属膜が導電性保護膜の半導体基板の側に設けられており、絶縁膜のプローブの接触側の表面に、導電性保護膜が形成されたプローブの接触領域を含む領域より小さな開口面積の開口部が形成されている構成とする。
上述のように、本開示の半導体装置では、プローバーテスト時のプローブの接触領域を含む所定の領域に、金属膜に接して導電性保護膜を形成する。それゆえ、本開示によれば、上述したプローバーテストの製品への影響をさらに軽減することができ、半導体装置の例えば歩留まり、信頼性等をより一層向上させることができる。
本開示の第１の実施形態に係る半導体装置の概略構成断面図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 第１の実施形態に係る半導体装置の製造工程を説明するための図である。 本開示の第２の実施形態に係る半導体装置の概略構成断面図である。 第２の実施形態に係る半導体装置の製造工程を説明するための図である。 第２の実施形態に係る半導体装置の製造工程を説明するための図である。 第２の実施形態に係る半導体装置の製造工程を説明するための図である。 第２の実施形態に係る半導体装置の製造工程を説明するための図である。 変形例１（変形例１−１）の半導体装置の概略構成断面図である。 変形例１（変形例１−２）の半導体装置の概略構成断面図である。 変形例２の半導体装置の製造手法を説明するための図である。 変形例２の半導体装置の製造手法を説明するための図である。 変形例３の半導体装置の概略構成断面図である。 変形例４の半導体装置の概略構成図である。 本開示に係る半導体装置を適用したカメラの概略構成図である。 ＴＳＶを有する従来の配線基板の概略構成断面図である。
以下に、本開示の実施形態に係る半導体装置、及び、その製造手法の例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。
１．第１の実施形態
２．第２の実施形態
３．各種変形例及び応用例
＜１．第１の実施形態＞
［半導体装置の全体構成］
図１に、第１の実施形態に係る半導体装置の概略構成断面図を示す。なお、本実施形態では、半導体装置として、固体撮像素子（イメージセンサ）を例に挙げ説明する。また、図１には、説明を簡略化するために、センサ部及びＴＳＶ付近の構成のみを示す。
半導体装置１００は、装置本体部１と、ガラス基板２と、ガラスシール材３と、メッキ膜４と、ソルダーマスク５と、ソルダーボール６とを備える。装置本体部１の構成については、後で詳述する。
ガラス基板２は、装置本体部１の一方の面（図１の例では上面）上に、ガラスシール材３を介して設けられる。なお、ガラスシール材３は、装置本体部１とガラス基板２とを貼り合わせるためのシール部材である。
メッキ膜４は、装置本体部１の他方の面（図１の例では下面）上の一部に設けられる。具体的には、装置本体部１の後述するＴＳＶ３０（縦孔配線部）を構成するメタルシード層１４を覆うように設けられる。なお、メッキ膜４は、ＴＳＶ３０を構成するメタルシード層１４をエッチングしてパターニングする際のマスクとしても利用される。
ソルダーマスク５は、装置本体部１の下面、及び、メッキ膜４を覆うように設けられる。また、ソルダーマスク５には、メッキ膜４を露出するための開口部５ａが設けられ、その開口部５ａに、ソルダーボール６が設けられる。これにより、ソルダーボール６は、メッキ膜４を介してＴＳＶ３０と電気的に接続される。なお、ソルダーボール６は、ＴＳＶ３０を介して出力された信号を外部の配線に出力するための接続端子である。また、ソルダーマスク５は、外部の配線をソルダーボール６に半田付けして接続する際に、半田が不要な部分に付着しないようにするためのマスクとして作用する。
［装置本体部の構成］
装置本体部１は、Ｓｉ基材部１０（基材部）と、メタルパッド１１（金属膜）と、導電性保護膜１２と、絶縁層１３と、メタルシード層１４（縦孔電極）とを備える。また、装置本体部１は、外部から受光した光を電荷信号に変換する複数のフォトダイオード１５と、該複数のフォトダイオード１５のそれぞれ直上に設けられ、対応するフォトダイオード１５に光をそれぞれ集光する複数のオンチップマイクロレンズ１６とを備える。
Ｓｉ基材部１０は、例えばシリコン基板等で構成されたＳｉ層１０ａ（半導体基板）と、該Ｓｉ層１０ａの一方の表面（図１の例では上面）に形成された酸化層１０ｂ（絶縁膜）とを有する。なお、酸化層１０ｂは、ＳｉＯ２膜で構成され、酸化層１０ｂには、メタルパッド１１を露出させる開口部１０ｃが設けられる。また、Ｓｉ基材部１０の内部には、その厚さ方向に沿って延在した縦孔１０ｄが形成される。なお、縦孔１０ｄは、Ｓｉ層１０ａの他方の表面（図１の例では下面）からメタルパッド１１の下面まで延在して形成される。
また、本実施形態では、Ｓｉ基材部１０の酸化層１０ｂの表面に、複数のオンチップマイクロレンズ１６を配列して設け、酸化層１０ｂ内に複数のオンチップマイクロレンズ１６に対応する複数のフォトダイオード１５をそれぞれ形成する。これにより、被写体からの光を検出するセンサ部２０が構成される。なお、図１には示さないが、センサ部２０は、例えば、カラーフィルタ、各種トランジスタ、フローティングディフュージョンなども備える。
メタルパッド１１は、酸化層１０ｂ内に設けられる。この際、Ｓｉ基材部１０の縦孔１０ｄのガラス基板２側の開口を塞ぐように、メタルパッド１１が設けられる。なお、メタルパッド１１は、例えば、Ａｌ、Ｃｕ、Ｗ、Ｎｉ、Ｔａ等の導電性材料で形成することができる。また、メタルパッド１１の厚さは、例えば、約１μｍ以下程度に設定することができる。
メタルパッド１１は、例えば、センサ部２０から出力される信号を外部に出力するための出力電極、センサ部２０に電圧を印加するための入力電極、グランド電極等の電極配線として用いられる。より具体的には、メタルパッド１１は、例えば、センサ部２０内に設けられた画素（不図示）を構成する選択トランジスタ（不図示）に接続される信号線の端部（ＢＥＯＬ：Back End Of the Line）として用いられる。
導電性保護膜１２は、酸化層１０ｂの開口部１０ｃに露出したメタルパッド１１上（第１の領域）に形成される。なお、本実施形態では、導電性保護膜１２を、半導体装置１００の製造途中でプローバーテストを行う際にプローブを接触させる領域に設ける。すなわち、本実施形態では、導電性保護膜１２をプローブパッドとして用いる。それゆえ、本実施形態では、プローバーテスト時にメタルパッド１１を保護するため、導電性保護膜１２を厚膜の金属膜で構成する。なお、導電性保護膜１２の厚さは、例えば、プローブの接触圧等の条件を考慮して適宜設定されるが、できる限り厚くすることが好ましい。例えば、数μｍ〜数十μｍの範囲で、導電性保護膜１２の厚さを設定することができる。
また、導電性保護膜１２の形成材料としては、厚膜の金属膜を形成可能な導電性材料であれば、任意の材料を用いることができる。例えば、Ｎｉ、Ｃｕ、Ａｕ、Ａｇ等の金属材料で導電性保護膜１２を形成することができる。なお、本実施形態では、導電性保護膜１２を一つの金属膜で構成する例を説明するが、本開示はこれに限定されず、導電性保護膜１２の構成を複数の金属膜を積層した多層構造にしてもよい。
また、本実施形態では、Ｓｉ基材部１０の縦孔１０ｄを画成するＳｉ基材部１０の側壁上に、絶縁層１３（ＳｉＯ２層）及びメタルシード層１４がこの順で積層される。なお、この際、メタルシード層１４とメタルパッド１１の下面とが直接接するように、絶縁層１３及びメタルシード層１４を形成する。本実施形態では、このように、Ｓｉ基材部１０の縦孔１０ｄを画成するＳｉ基材部１０の側壁上に、絶縁層１３及びメタルシード層１４を設けることによりＴＳＶ３０を構成する。
ＴＳＶ３０は、センサ部２０からメタルパッド１１を介して出力される信号を、メタルシード層１４、メッキ膜４及びソルダーボール６を介して、外部の配線に出力する。すなわち、本実施形態の半導体装置１００では、センサ部２０で検出した信号を、装置本体部１のソルダーマスク５の側から取り出す。
［半導体装置の製造手法］
次に、本実施形態の半導体装置１００の作製手法の一例を、図２〜１０を参照しながら説明する。なお、図２〜１０は、各工程で作製される半導体部材の概略断面図である。また、ここでは、説明を簡略化するため、装置本体部１のＴＳＶ３０付近の構成の作製工程について説明する。それ以外の構成部は、例えば従来の固体撮像素子の作製手法と同様にして作製することができる。
本実施形態では、まず、図２に示すように、Ｓｉ基材部１０の酸化層１０ｂ内に、メタルパッド１１を形成する。なお、このメタルパッド１１は、例えば従来の固体撮像素子におけるメタルパッドの作製手法と同様にして作製することができる。
例えば、まず、Ｓｉ層１０ａ上に酸化膜（ＳｉＯ２膜）を、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法等の手法を用いて形成する。次いで、その酸化膜上にメタルパッド１１の形成材料からなる金属膜を例えばスパッタリング法等の手法を用いて形成する。その後、金属膜をパターニングしてメタルパッド１１を形成する。なお、この際、メタルパッド１１上に形成する酸化層１０ｂの後述の開口部１０ｃのプロセスマージンを考慮して、特性上必要とされるサイズより少し大きなサイズのメタルパッド１１を形成する。そして、メタルパッド１１上に、例えばプラズマＣＶＤ法等の手法を用いて酸化膜を形成する。本実施形態では、このようにしてメタルパッド１１を酸化層１０ｂ内に形成することができる。
次いで、メタルパッド１１上の酸化層１０ｂの一部の領域、具体的には、導電性保護膜１２の形成領域（プローブの接触領域を含む領域）をエッチングして除去する。これにより、図３に示すように、酸化層１０ｂの導電性保護膜１２の形成領域に、開口部１０ｃが形成され、メタルパッド１１が開口部１０ｃに露出する。なお、本実施形態では、上述のように、開口部１０ｃのプロセスマージンを考慮して、特性上必要とされるサイズより少し大きなサイズのメタルパッド１１を形成する。それゆえ、開口部１０ｃの開口面積はメタルパッド１１の面積より小さくなり、メタルパッド１１の外周端部付近の領域は、酸化層１０ｂで被覆された状態になる。
次いで、例えば、無電解メッキ法、スクリーン印刷法、スプレーコート法、スタッドバンプ形成法等の手法を用いて、図４に示すように、酸化層１０ｂの開口部１０ｃに露出したメタルパッド１１上に、導電性保護膜１２を形成する。なお、この際、本実施形態では、導電性保護膜１２の表面と酸化層１０ｂの表面とが面一となるように、導電性保護膜１２を形成する。
より具体的に説明すると、例えば、導電性保護膜１２の形成手法としてスクリーン印刷法を用いた場合には、まず、導電性ペーストの充填用の孔が形成されたスクリーンを開口部１０ｃ上に配置する。次いで、導電性ペーストをスクリーン上に載せる。次いで、スキージを用いて導電性ペーストをスクリーン上で引き延ばす。これにより、スクリーンからスクリーンの孔を介して開口部１０ｃに導電性のペーストが充填され、導電性保護膜１２が形成される。
また、例えば、導電性保護膜１２の形成手法としてスプレーコート法を用いた場合には、ノズルから開口部１０ｃに、導電性ペーストを微量のレートで吐出する。これにより、開口部１０ｃに導電性ペーストが充填され、導電性保護膜１２が形成される。
次いで、導電性保護膜１２が形成された半導体部材に対してプローバーテストを行う。具体的には、図５に示すように、プローブ５０を導電性保護膜１２に接触させて、半導体部材の電気的性能を評価する。なお、この際、導電性保護膜１２にプローブ痕が発生するが、その下部に形成されたメタルパッド１１は導電性保護膜１２により保護されるので、メタルパッド１１にはダメージは生じない。
上述したプローバーテストが終了した後、図６に示すように、Ｓｉ基材部１０の酸化層１０ｂ、及び、導電性保護膜１２上にガラスシール材３を形成する。なお、図６には示さないが、この工程では、センサ部２０上にもガラスシール材３が形成される。
次いで、図７に示すように、ガラスシール材３上にガラス基板２を載置し、ガラス基板２と、Ｓｉ基材部１０とをガラスシール材３を介して貼り合わせる。なお、本実施形態では、図７には示さないが、この工程において、Ｓｉ層１０ａの酸化層１０ｂの側とは反対側の表面（図７では下面）を研削（ＢＧＲ：Back Grind）して、Ｓｉ基材部１０の厚さを薄くする。
次いで、図８に示すように、ドライエッチング法により、Ｓｉ層１０ａの下面の所定領域をエッチングして、メタルパッド１１の下部（Ｓｉ層１０ａ側）に縦孔１０ｄを形成する。この際、Ｓｉ層１０ａの下面からメタルパッド１１の下面まで延在する縦孔１０ｄを形成し、縦孔１０ｄの開口部にメタルパッド１１の下面の一部を露出させる。なお、酸化層１０ｂのエッチングレートとメタルパッド１１のエッチングレートとの比（選択比）は高いので、メタルパッド１１の下面でエッチング処理を停止させることは容易である。
次いで、図９に示すように、Ｓｉ層１０ａの下面上、縦孔１０ｄを画成するＳｉ基材部１０の側壁上、及び、縦孔１０ｄに露出したメタルパッド１１の下面上に、例えばプラズマＣＶＤ法等の手法により、絶縁層１３（ＳｉＯ２層）を形成する。
次いで、メタルパッド１１の下面上に形成された絶縁層１３の一部を除去して、縦孔１０ｄにメタルパッド１１の一部を露出させる。その後、図１０に示すように、絶縁層１３上、及び、露出したメタルパッド１１の下面上に、例えばスパッタリング法等の手法により、メタルシード層１４を形成する。これにより、メタルパッド１１とメタルシード層１４とが電気的に接続される。
その後、従来の固体撮像素子の作製手法と同様にして、メッキ膜４、ソルダーマスク５、及び、ソルダーボール６を形成する。本実施形態では、このようにして、半導体装置１００を作製する。
上述のように、本実施形態の半導体装置１００の製造手法では、メタルパッド１１上に厚膜の導電性保護膜１２を設け、その導電性保護膜１２をプローブパッドとして用いる。それゆえ、本実施形態では、プローバーテスト時に発生するプローブ痕による、メタルパッド１１のダメージを軽減することができる。すなわち、ＴＳＶ３０の形成工程で用いる薬液（例えばメッキ液等）のプローブ痕への浸透により、メタルパッド１１がダメージを受けることを防止することができる。
さらに、本実施形態は、例えば図２３（ａ）及び（ｂ）で説明した特許文献１で提案されている技術に対して、次のような利点が得られる。
図２３（ａ）及び（ｂ）で説明した従来の配線基板では、プローブを接触させる第２導電層４１２又は導電部４３１の下部に絶縁膜（酸化膜）が設けられるので、プローバーテスト時のプローブの接触により、絶縁膜にダメージが発生する可能性がある。このように、絶縁膜にダメージが生じた場合にも、製品の例えば歩留まり、信頼性等が低下する。それに対して、本実施形態の半導体装置１００では、メタルパッド１１上に直接、導電性保護膜１２を設けているので、プローブ５０を導電性保護膜１２に接触させた際に、Ｓｉ基材部１０の酸化層１０ｂにダメージを与えない。
また、上記特許文献１で提案されている第１の構成例（図２３（ａ）参照）では、第１導電層４１１のプローブが接触する領域には、島状の中間層４１３が第１導電層４１１に接して設けられている。それに対して、本実施形態の半導体装置１００では、プローブの接触領域を含む領域全面に渡って導電性保護膜１２がメタルパッド１１に接して設けられる。
すなわち、本実施形態では、プローブの接触領域を含む領域において、メタルパッド１１が導電性保護膜１２に裏打ちされた構成であり、メタルパッド１１及び導電性保護膜１２間の接触面積は、特許文献１の第１の構成例のそれに比べて大きくなる。それゆえ、本実施形態では、上記特許文献１の第１の構成例に比べてメタルパッド１１の強度を増大させることができる。この場合、導電性保護膜１２を形成した後の各種工程（ＴＳＶ３０の形成工程も含む）において、メタルパッド１１の変形や剥離を抑制することができる。
以上のことから、本実施形態では、プローバーテストの影響をさらに軽減することができ、半導体装置１００の例えば歩留まり、信頼性等をより一層向上させることができる。
＜２．第２の実施形態＞
上記第１の実施形態では、メタルパッド１１（メタル配線）上に、厚膜の導電性保護膜１２（金属膜）を形成する例を説明したが、本開示はこれに限定されない。例えば、メタル配線を複数のメタル層からなる多層膜で構成し、その多層膜の一方の最表面側に位置するメタル層を導電性保護膜として用いてもよい。第２の実施形態では、その一例を説明する。
［半導体装置の構成］
図１１に、第２の実施形態に係る半導体装置の概略構成断面図を示す。なお、本実施形態では、上記第１の実施形態と同様に、半導体装置として、固体撮像素子（イメージセンサ）を例に挙げ説明する。また、図１１には、説明を簡略化するため、本実施形態の半導体装置のＴＳＶ付近の構成のみを示す。さらに、図１１に示す本実施形態の半導体装置２００において、図１に示す第１の実施形態の半導体装置１００と同様の構成には、同じ符号を付して示す。
本実施形態の半導体装置２００は、装置本体部２０１と、ガラス基板２と、ガラスシール材３とを備える。なお、図１１には示さないが、半導体装置２００は、上記第１の実施形態と同様に、メッキ膜、ソルダーマスク、及び、ソルダーボールを備える。また、本実施形態の半導体装置２００におけるガラス基板２、及び、ガラスシール材３は、上記第１の実施形態のそれらと同様の構成である。すなわち、本実施形態において、装置本体部２０１以外の構成は、上記第１の実施形態の対応する構成と同様であるので、ここでは、装置本体部２０１の構成についてのみ説明する。
［装置本体部の全体構成］
装置本体部２０１は、Ｓｉ基材部１０（基材部）と、メタルパッド１１（金属膜）と、導電性保護膜２０２と、絶縁層１３と、メタルシード層１４（縦孔電極）とを備える。また、図１１には示さないが、装置本体部２０１は、第１の実施形態と同様に、フォトダイオード及びオンチップマイクロレンズを含むセンサ部を備える。
本実施形態の半導体装置２００では、図１１に示すように、ＴＳＶ３０（縦孔配線部）の上部（ガラス基板２側）に、メタルパッド１１を形成し、さらに、メタルパッド１１上に薄膜の導電性保護膜２０２を積層する。すなわち、本実施形態では、メタル配線をメタルパッド１１及び導電性保護膜２０２の２層構造とする。
そして、本実施形態では、Ｓｉ基材部１０の酸化層１０ｂ（絶縁膜）に開口部２０３を設け、導電性保護膜２０２をその開口部２０３に露出させる。本実施形態では、この開口部２０３に露出した導電性保護膜２０２にプローブを接触させてプローバーテストを行う。
なお、導電性保護膜２０２は、メタルパッド１１の形成工程に続いて形成されるので、メタルパッド１１と同様の形成手法（例えばスパッタリン法）で形成される。それゆえ、第１の実施形態のように、厚膜（数十μｍ程度）の導電性保護膜２０２を形成することが難しい。そこで、本実施形態では、導電性保護膜２０２にプローブを接触させた際に、メタルパッド１１にダメージが生じないようにするために、比較的硬度の高い導電性材料で導電性保護膜２０２を形成する。例えば、Ｗ、Ｔｉ、Ｔａ等の材料で導電性保護膜２０２を形成することができる。
また、図１１に示す例では、導電性保護膜２０２を一層で構成する例を説明するが、本開示はこれに限定されない。例えば、導電性保護膜２０２を多層構造としてもよい。より具体的には、導電性保護膜２０２を、例えば、ＴｉＮ膜／Ｔｉ膜、ＴａＮ膜／Ｔａ膜等の積層膜で構成することができる。
本実施形態において、上述のようにメタル配線を多層構造にしたこと以外の構成は、上記第１の実施形態の対応する構成と同様である。
［半導体装置の製造手法］
次に、本実施形態の半導体装置２００の作製手法の一例を、図１２〜１５を参照しながら説明する。なお、本実施形態の半導体装置２００の作製手法では、プローバーテストまでの工程が上記第１の実施形態の半導体装置１００のそれと異なるので、図１２〜１５には、プローバーテストまでの各工程で作製される半導体部材の概略断面図を示す。また、ここでは、説明を簡略化するため、装置本体部２０１のＴＳＶ３０付近の構成の作製工程について説明する。それ以外の構成部は、例えば従来の固体撮像素子の作製手法と同様にして作製することができる。
本実施形態では、まず、Ｓｉ層１０ａ上に、例えばプラズマＣＶＤ法等の手法を用いて、酸化膜２０４を形成する。次いで、図１２に示すように、その酸化膜２０４上にメタルパッド１１及び導電性保護膜２０２をこの順で形成する。
なお、メタルパッド１１及び導電性保護膜２０２の形成手法は任意であるが、例えば、次のようにしてメタルパッド１１及び導電性保護膜２０２を形成することができる。まず、メタルパッド１１の形成材料からなる第１の金属膜、及び、導電性保護膜２０２の形成材料からなる第２の金属膜を、例えばスパッタリング法等の手法を用いて酸化膜２０４上に形成する。次いで、第１の金属膜及び第２の金属膜からなる積層膜をパターニングしてメタルパッド１１及び導電性保護膜２０２を形成する。
ただし、上記メタルパッド１１及び導電性保護膜２０２の形成工程では、導電性保護膜２０２上に形成する後述の開口部２０３のプロセスマージンを考慮して、特性上必要とされるサイズより少し大きなサイズのメタルパッド１１及び導電性保護膜２０２を形成する。
次いで、図１３に示すように、導電性保護膜２０２上に、例えばプラズマＣＶＤ法等の手法を用いて、酸化膜を形成してＳｉ基材部１０の酸化層１０ｂを作製する。
次いで、導電性保護膜２０２上の酸化層１０ｂの一部の領域、具体的には、プローブの接触領域を含む領域をエッチングして除去する。これにより、図１４に示すように、酸化層１０ｂのプローブの接触領域を含む領域に開口部２０３が形成され、その開口部２０３に導電性保護膜２０２が露出する。なお、本実施形態では、上述のように、開口部２０３のプロセスマージンを考慮して、特性上必要とされるサイズより少し大きなサイズの導電性保護膜２０２を形成する。それゆえ、開口部２０３の開口面積は導電性保護膜２０２の面積より小さくなり、導電性保護膜２０２の外周端部付近の領域は、酸化層１０ｂで被覆された状態になる。
次いで、上記工程で作製された半導体部材に対してプローバーテストを行う。具体的には、図１５に示すように、プローブ５０を、導電性保護膜２０２を介してメタルパッド１１に接触させて半導体部材の電気的性能を評価する。なお、この際、メタルパッド１１は硬度の高い導電性保護膜２０２により保護されているので、メタルパッド１１へのダメージを軽減することができる。
上述したプローバーテストが終了した後、上記第１の実施形態と同様（図６〜１０で説明した作製工程）にして半導体装置２００を作製する。
上述のように、本実施形態の半導体装置２００では、プローバーテスト時にメタルパッド１１が硬度の高い導電性保護膜２０２で保護され、かつ、プローブの接触領域を含む領域において、メタルパッド１１が導電性保護膜２０２で裏打ちされた構成となる。それゆえ、本実施形態では、上記第１の実施形態と同様の効果が得られる。
また、本実施形態では、メタルパッド１１と同様のプロセスで導電性保護膜２０２を形成することができるので、工程数を少なくすることができ、より簡易に半導体装置２００を作製することができる。なお、本実施形態では、上述のように、導電性保護膜２０２の膜厚を厚くすることは難しいので、厚膜の導電性保護膜を必要とする用途では、本実施形態より上記第１の実施形態の構成の方が優位である。
＜３．各種変形例及び応用例＞
次に、上記第１及び第２の実施形態の半導体装置の各種変形例、並びに、適用例（応用例）について説明する。
［変形例１］
上記第１及び第２の実施形態では、メタルパッド１１（メタル配線）のプローブ接触側の表面に導電性保護膜を形成する例を示したが、本開示はこれに限定されず、導電性保護膜をメタルパッド１１のプローブ接触側とは反対側の表面に形成してもよい。変形例１では、その構成例を説明する。
図１６及び１７に、変形例１の半導体装置の概略構成を示す。図１６は、第１の実施形態の半導体装置１００に変形例１の構成を適用した場合の半導体装置１１０（変形例１−１）の概略断面構成図である。また、図１７は、第２の実施形態の半導体装置２００に変形例１の構成を適用した場合の半導体装置２１０（変形例１−２）の概略断面構成図である。
なお、図１６及び１７には、説明を簡略化するため、半導体装置のＴＳＶ３０付近の構成のみを示す。また、図１６に示す変形例１−１の半導体装置１１０において、図１に示す第１の実施形態の半導体装置１００と同様の構成には、同じ符号を付して示す。さらに、図１７に示す変形例１−２の半導体装置２１０において、図１１に示す第２の実施形態の半導体装置２００と同様の構成には、同じ符号を付して示す。
図１６と図１との比較から明らかなように、変形例１−１の半導体装置１１０は、第１の実施形態の半導体装置１００において、メタルパッド１１と導電性保護膜１２との配置を逆にした構成である。また、変形例１−１の半導体装置１１０では、メタルパッド１１上のプローブの接触領域を含む酸化層１０ｂの領域に、開口部１１１が設けられる。変形例１−１の半導体装置１１０において、上記構成以外の構成は、第１の実施形態の半導体装置１００の対応する構成と同様である。
また、図１７と図１１との比較から明らかなように、変形例１−２の半導体装置２１０は、第２の実施形態の半導体装置２００において、メタルパッド１１と導電性保護膜２０２との配置を逆にした構成である。そして、変形例１−２の半導体装置２１０におけるその他の構成は、第２の実施形態の半導体装置２００の対応する構成と同様である。
この例の半導体装置では、プローバーテスト時に、メタルパッド１１に直接、プローブを接触させるので、メタルパッド１１にダメージが発生する。しかしながら、この例では、メタルパッド１１の下部に導電性保護膜が接して設けられているので、メタル配線の導電性が維持され、メタルパッド１１のダメージの影響を軽減することができる。また、この例では、メタルパッド１１の下部に導電性保護膜が接して設けられているので、プローブをメタルパッド１１に接触させた際に、Ｓｉ基材部１０の酸化層１０ｂにダメージを与えない。さらに、この例においても、メタルパッド１１が導電性保護膜で裏打ちされた構成であるので、メタルパッド１１の強度を増大させることができる。すなわち、この例においても、上記第１及び第２の実施形態と同様の効果が得られる。
［変形例２］
上記第１の実施形態では、導電性保護膜１２をメタルパッド１１上に形成した（図４の工程）後、プローバーテスト（図５の工程）を行う例を説明したが、本開示はこれに限定されない。例えば、導電性保護膜１２をメタルパッド１１上に形成する前に、プローバーテストを行ってもよい。その半導体装置の作製手法の一例（変形例２）を、図１８及び１９を参照しながら説明する。なお、図１８及び１９は、それぞれプローバーテスト時及び導電性保護膜形成時の工程の様子を示す図である。
この例では、まず、第１の実施形態と同様にして、メタルパッド１１上に酸化層１０ｂの開口部１０ｃを形成して、メタルパッド１１を露出させる（図２及び３の工程）。次いで、図１８に示すように、開口部１０ｃに露出したメタルパッド１１にプローブ５０を接触させてプローバーテストを行う。
次いで、プローバーテスト後、例えば、無電解メッキ法、スクリーン印刷法、スプレーコート法、スタッドバンプ形成法等の手法を用いて、図１９に示すように、酸化層１０ｂの開口部１０ｃに露出したメタルパッド１１上に、導電性保護膜１２を形成する。その後は、上記第１の実施形態と同様（図６〜１０の工程）にして半導体装置を作製する。
この例では、メタルパッド１１に直接、プローブを接触させてプローバーテストを行うので、メタルパッド１１にダメージ（プローブ痕）が発生する。しかしながら、この例では、プローバーテスト後、メタルパッド１１（プローブ痕）を覆うように、導電性保護膜１２をメタルパッド１１に接して設ける。すなわち、プローブ痕が残るメタルパッド１１の表面を導電性保護膜１２で保護する。この場合、メタル配線の導電性が維持されるとともに、ＴＳＶ３０の形成工程で用いる薬液（例えばメッキ液等）のプローブ痕への浸透を防止することができ、メタルパッド１１のダメージの影響を軽減することができる。
さらに、この例においても、メタルパッド１１が導電性保護膜１２で裏打ちされた構成であるので、メタルパッド１１の強度を増大させることができる。すなわち、この例においても、上記第１の実施形態と同様に、プローバーテストの影響をさらに軽減することができ、半導体装置の例えば歩留まり、信頼性等をより一層向上させることができる。
［変形例３］
上記第１の実施形態では、ＴＳＶ３０の上部に、導電性保護膜１２（プローブ接触領域を含む領域）を設ける例、すなわち、導電性保護膜１２が、縦孔１０ｄの開口部と対向する位置に配置される例を説明した。しかしながら、本開示はこれに限定されない。半導体装置のＳｉ基材部１０の面内において、ＴＳＶ３０の形成領域と導電性保護膜１２の形成領域とが重ならないように、両領域を配置してもよい。変形例３では、その一構成例を説明する。
図２０に、変形例３の半導体装置１２０の概略構成を示す。図２０は、第１の実施形態の半導体装置１００に変形例３の構成を適用した場合の半導体装置１２０の概略断面構成図であり、ここでは説明を簡略化するため、半導体装置１２０のＴＳＶ３０付近の構成のみを示す。また、図２０に示す変形例３の半導体装置１２０において、図１に示す第１の実施形態の半導体装置１００と同様の構成には、同じ符号を付して示す。
図２０と図１との比較から明らかなように、この例の半導体装置１２０では、Ｓｉ基材部１０の面内において、ＴＳＶ３０の形成領域と導電性保護膜１２の形成領域とが重ならないように、両領域を配置する。そして、この例では、Ｓｉ基材部１０の面内において、ＴＳＶ３０の形成領域から導電性保護膜１２の形成領域に渡る領域にメタルパッド１２１を形成する。この例の半導体装置１２０において、上記構成以外の構成は、第１の実施形態の半導体装置１００の対応する構成と同様である。
上述のように、この例の構成においても、プローブの接触領域には、導電性保護膜１２がメタルパッド１２１に接して形成され、メタルパッド１２１が導電性保護膜１２で裏打ちされた構成となる。それゆえ、この例の半導体装置１２０においても、上記第１の実施形態と同様の効果が得られる。
なお、図２０に示す例では、第１の実施形態の半導体装置１００に変形例３の構成を適用した例を説明したが、本開示はこれに限定されず、例えば、第２の実施形態の半導体装置２００に変形例３の構成を適用してもよい。すなわち、第２の実施形態の半導体装置２００のＳｉ基材部１０の面内において、ＴＳＶ３０の形成領域と導電性保護膜２０２の形成領域とが重ならないように、両領域を配置してもよい。
ただし、この例では、Ｓｉ基材部１０の面内において、ＴＳＶ３０の形成領域と導電性保護膜の形成領域とを互いに別の領域に形成するので、半導体装置のチップサイズが、上記第１及び第２の実施形態の半導体装置のそれに比べて大きくなる場合がある。したがって、半導体装置の小型化の観点では、上記第１及び第２の実施形態の半導体装置の方がこの例の半導体装置より優位である。
［変形例４］
上記第２の実施形態では、例えば、Ｗ、Ｔｉ、Ｔａ等の材料からなる比較的硬度の高い導電性保護膜２０２をメタルパッド１１上に形成するが、このような材料で形成された導電性保護膜２０２の応力は大きい。それゆえ、メタルパッド１１上の導電性保護膜２０２の形成領域が大きいと、その膜の応力により、導電性保護膜２０２の膜剥がれが発生する可能性がある。それゆえ、メタルパッド１１上の導電性保護膜２０２の形成領域はできる限り小さい方が好ましい。変形例４では、その一例を説明する。
図２１（ａ）及び（ｂ）に、変形例４の半導体装置におけるメタルパッド１１及び導電性保護膜２２２の概略構成を示す。なお、図２１（ａ）は、変形例４の半導体装置のメタルパッド１１及び導電性保護膜２２２の概略上面図であり、図２１（ｂ）は、図２１（ａ）中のＡ−Ａ断面図である。また、図２１（ａ）及び（ｂ）に示す変形例４の半導体装置において、図１１に示す第２の実施形態の半導体装置２００と同様の構成には、同じ符号を付して示す。さらに、ここでは、説明を簡略化するため、図２１（ａ）及び（ｂ）には、導電性保護膜２２２の形成工程後の半導体部材の概略構成を示す。
この例の半導体装置では、導電性保護膜２２２の形成領域を、図１１に示す上記第２の実施形態の導電性保護膜２０２の形成領域より小さくする。例えば、導電性保護膜２２２の形成領域のサイズを、プローバーテスト時に必要とするプローブパッドの最小サイズに設定する。なお、図２１（ａ）及び（ｂ）には示さないが、この例の半導体装置において、導電性保護膜２２２以外の構成は、上記第２の実施形態の対応する構成と同様である。
上述のように、この例の構成においても、プローブの接触領域を含む領域では、導電性保護膜２２２がメタルパッド１１に接して形成され、メタルパッド１１が導電性保護膜２２２で裏打ちされた構成となる。それゆえ、この例の半導体装置においても、上記第２の実施形態と同様の効果が得られる。さらに、この例では、比較的硬度の高い導電性保護膜２２２の形成領域をより小さくすることができるので、上述した導電性保護膜２２２の膜剥がれの発生を抑制することができる。
［変形例５］
上記変形例４では、導電性保護膜２２２の膜剥がれを抑制するために、導電性保護膜２２２の形成領域を小さくする例を説明したが、導電性保護膜２２２の膜剥がれの発生を抑制する手法は、この手法に限定されない。
例えば、導電性保護膜２２２を、Ｗ、Ｔｉ、Ｔａ等の材料からなる導電性保護膜本体と、その導電性保護膜本体のメタルパッド１１側の表面に設けられた密着層とで構成してもよい。この場合には、Ｗ、Ｔｉ、Ｔａ等の材料からなる導電性保護膜本体とメタルパッド１１との間に、密着層が形成されるので、導電性保護膜２２２の膜剥がれの発生を抑制することができる。
［変形例６］
上記各種実施形態では、ＴＳＶ３０の縦孔１０ｄがメタルパッド１１を貫通しない構成例を説明したが、本開示はこれに限定されず、縦孔１０ｄがメタルパッド１１を貫通していてもよい。このような構成は、例えば、レーザーを用いて縦孔１０ｄを形成することにより実現することができる。
［応用例］
上記各種実施形態及び各種変形例の半導体装置は、各種電子機器に適用可能である。例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器などの電子機器に、上記各種実施形態及び各種変形例を適用することができる。また、上記各種実施形態及び各種変形例で説明した本開示の技術は、ＭＥＭＳ（Micro Electro Mechanical Systems）にも適用可能である。
ここでは、上記各種実施形態及び各種変形例の半導体装置を適用した電子機器として、カメラを例（応用例）に挙げ説明する。図２２に、応用例に係るカメラの概略構成を示す。なお、図２２には、静止画像又は動画を撮影することのできるビデオカメラの構成例を示す。
この例のカメラ３００は、固体撮像素子３０１と、固体撮像素子３０１の受光センサ（不図示）に入射光を導く光学系３０２と、固体撮像素子３０１及び光学系３０２間に設けられたシャッタ装置３０３と、固体撮像素子３０１を駆動する駆動回路３０４とを備える。さらに、カメラ３００は、固体撮像素子３０１の出力信号を処理する信号処理回路３０５を備える。
固体撮像素子３０１は、上述した各種実施形態及び各種変形例のいずれかの半導体装置で構成される。その他の各部の構成及び機能は、次の通りである。
光学系（光学レンズ）３０２は、被写体からの像光（入射光）を固体撮像素子３０１の撮像面（不図示）上に結像させる。これにより、固体撮像素子３０１内に、一定期間、信号電荷が蓄積される。なお、光学系３０２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置３０３は、入射光の固体撮像素子３０１への光照射期間及び遮光期間を制御する。
駆動回路３０４は、固体撮像素子３０１及びシャッタ装置３０３に駆動信号を供給する。そして、駆動回路３０４は、供給した駆動信号により、固体撮像素子３０１の信号処理回路３０５への信号出力動作、及び、シャッタ装置３０３のシャッタ動作を制御する。すなわち、この例では、駆動回路３０４から供給される駆動信号（タイミング信号）により、固体撮像素子３０１から信号処理回路３０５への信号転送動作を行う。
信号処理回路３０５は、固体撮像素子３０１から転送された信号に対して、各種の信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリなどの記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
なお、本開示は、以下のような構成を取ることもできる。
（１）
半導体基板、及び、該半導体基板の一方の面上に形成された絶縁膜を有し、内部に該半導体基板の厚さ方向に沿って縦孔が形成された基材部と、
前記縦孔を画成する前記基材部の側壁上に形成された縦孔電極を有する縦孔配線部と、
前記絶縁膜内に形成され、前記縦孔配線部と電気的に接続された金属膜と、
前記絶縁膜内において前記金属膜に接して形成され、かつ、前記金属膜の膜面において製造途中で行うプローバーテスト時のプローブの接触領域を含む領域に形成された導電性保護膜と
を備える半導体装置。
（２）
前記金属膜が、前記導電性保護膜の前記半導体基板の側に設けられている
（１）に記載の半導体装置。
（３）
前記導電性保護膜が、前記金属膜の前記半導体基板の側に設けられている
（１）に記載の半導体装置。
（４）
前記導電性保護膜が、前記縦孔の開口部と対向する位置に配置されている
（１）〜（３）のいずれか一項に記載の半導体装置。
（５）
前記絶縁膜の前記プローブの接触側の表面に、前記導電性保護膜が形成された前記プローブの接触領域を含む領域より小さな開口面積の開口部が形成されている
（１）〜（４）のいずれか一項に記載の半導体装置。
（６）
前記導電性保護膜が、Ａｕ膜、Ｎｉ膜、及び、Ｃｕ膜のいずれかである
（１）〜（５）のいずれか一項に記載の半導体装置。
（７）
前記導電性保護膜が、Ｗ膜、Ｔｉ膜、ＴｉＮ膜及びＴｉ膜の積層膜、並びに、ＴａＮ膜及びＴａ膜の積層膜のいずれかである
（１）〜（５）のいずれか一項に記載の半導体装置。
（８）
半導体基板、及び、該半導体基板の一方の面上に形成された絶縁膜を有する基材部の該絶縁膜内に金属膜を形成するステップと、
前記絶縁膜内で、かつ、前記金属膜の膜面内の所定領域に、前記金属膜に接して導電性保護膜を形成するステップと、
前記絶縁膜の前記半導体基板の側とは反対側の表面に露出した前記金属膜及び前記導電性保護膜の一方にプローブを接触させてプローバーテストを行うステップと、
前記プローバーテスト後に、前記半導体基板の厚さ方向に沿って、前記基材部に縦孔を形成するステップと
を含む半導体装置の製造方法。
１，２０１…装置本体部、２…ガラス基板、３…ガラスシール材、４…メッキ膜、５…ソルダーマスク、６…ソルダーボール、１０…Ｓｉ基材部、１０ａ…Ｓｉ層、１０ｂ…酸化層、１０ｃ，２０３…開口部、１０ｄ…縦孔、１１…メタルパッド、１２，２０２…導電性保護膜、１３…絶縁層、１４…メタルシード層、１５…フォトダイオード、１６…オンチップマイクロレンズ、２０…センサ部、３０…ＴＳＶ、５０…プローブ、１００，２００…半導体装置

Claims (4)

  1. 半導体基板、及び、該半導体基板の一方の面上に形成された絶縁膜を有し、内部に該半導体基板の厚さ方向に沿って縦孔が形成された基材部と、
    前記縦孔を画成する前記基材部の側壁上に形成された縦孔電極を有する縦孔配線部と、
    前記絶縁膜内に形成され、前記縦孔配線部と電気的に接続された金属膜と、
    前記絶縁膜内において前記金属膜に接して形成され、かつ、前記金属膜の膜面において製造途中で行うプローバーテスト時のプローブの接触領域を含む領域に形成されプローブパッドとして用いる導電性保護膜と
    を備え、
    前記金属膜が、前記導電性保護膜の前記半導体基板の側に設けられており、
    前記絶縁膜の前記プローブの接触側の表面に、前記導電性保護膜が形成された前記プローブの接触領域を含む領域より小さな開口面積の開口部が形成されている
    半導体装置。
  2. 前記導電性保護膜が、前記縦孔の開口部と対向する位置に配置されている
    請求項１に記載の半導体装置。
  3. 前記導電性保護膜が、Ａｕ膜、Ｎｉ膜、及び、Ｃｕ膜のいずれかである
    請求項１又は請求項２に記載の半導体装置。
  4. 前記導電性保護膜が、Ｗ膜、Ｔｉ膜、ＴｉＮ膜及びＴｉ膜の積層膜、並びに、ＴａＮ膜及びＴａ膜の積層膜のいずれかである
    請求項１又は請求項２に記載の半導体装置。
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US14/673,248 US9252084B2 (en) 2011-05-24 2015-03-30 Semiconductor device and method of manufacturing semiconductor device
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
JP5754239B2 (ja) * 2011-05-24 2015-07-29 ソニー株式会社 半導体装置
KR20140065282A (ko) * 2012-11-21 2014-05-29 삼성전자주식회사 Ｔｓｖ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지
CN103915454B (zh) * 2012-12-31 2017-02-08 意法半导体研发(深圳)有限公司 具有对齐的ir滤光片和电介质层的图像传感器设备和相关方法
TWI633640B (zh) 2013-12-16 2018-08-21 新力股份有限公司 Semiconductor element, method of manufacturing semiconductor element, and electronic device
US20150197063A1 (en) * 2014-01-12 2015-07-16 Zohar SHINAR Device, method, and system of three-dimensional printing
US9776858B2 (en) * 2014-02-26 2017-10-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and formation thereof
JP2016039512A (ja) 2014-08-08 2016-03-22 キヤノン株式会社 電極が貫通配線と繋がったデバイス、及びその製造方法
KR102268385B1 (ko) * 2014-08-14 2021-06-23 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
TWI585870B (zh) * 2015-05-20 2017-06-01 精材科技股份有限公司 晶片封裝體及其製造方法
CN105405853B (zh) * 2015-08-20 2018-10-09 苏州科阳光电科技有限公司 用于图像传感器件的制造工艺
CN105355636B (zh) * 2015-08-20 2018-10-09 苏州科阳光电科技有限公司 半导体图像传感器件的制造方法
CN108140649B (zh) * 2015-10-01 2022-05-06 奥林巴斯株式会社 摄像元件、内窥镜以及内窥镜系统
CN105390517B (zh) * 2015-11-17 2023-10-27 格科微电子（上海）有限公司 摄像头模组的测试方法及测试装置
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
CN106876351B (zh) * 2017-03-01 2019-04-23 西安电子科技大学 一种射频功率半导体器件的金属互联结构及制作方法
US10544040B2 (en) * 2017-05-05 2020-01-28 Dunan Microstaq, Inc. Method and structure for preventing solder flow into a MEMS pressure port during MEMS die attachment
EP3460835B1 (en) * 2017-09-20 2020-04-01 ams AG Method for manufacturing a semiconductor device and semiconductor device
KR102005351B1 (ko) * 2017-12-07 2019-07-31 삼성전자주식회사 팬-아웃 센서 패키지
CN108172589B (zh) * 2017-12-27 2020-07-31 豪威科技(上海)有限公司 逻辑晶圆、cmos图像传感器及其制造方法
US10269711B1 (en) * 2018-03-16 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
CN110197835A (zh) * 2019-07-05 2019-09-03 中国电子科技集团公司第五十八研究所 一种光电器件封装方法及封装结构
JP7303698B2 (ja) 2019-08-08 2023-07-05 キヤノン株式会社 半導体装置および機器
CN110634900A (zh) * 2019-09-27 2019-12-31 华天科技（昆山）电子有限公司 Fsi结构的图像传感器的晶圆级封装方法及封装结构
CN115244693A (zh) * 2020-03-31 2022-10-25 索尼半导体解决方案公司 摄像元件和摄像元件的制造方法
WO2021199695A1 (ja) * 2020-03-31 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像素子の製造方法
CN114624557A (zh) * 2020-12-11 2022-06-14 高端电子有限公司 半导体组件的测试方法
WO2024071309A1 (ja) * 2022-09-30 2024-04-04 ソニーセミコンダクタソリューションズ株式会社 撮像素子、電子機器
KR20240049147A (ko) 2022-10-07 2024-04-16 주식회사 필드큐어 전극 어레이에서의 온도 측정 장치
KR20240058029A (ko) 2022-10-25 2024-05-03 주식회사 필드큐어 전기장 전달 시스템 및 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296643A (ja) * 2003-03-26 2004-10-21 Toshiba Corp 半導体装置の製造方法および半導体装置
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP5036127B2 (ja) * 2004-10-26 2012-09-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2007194498A (ja) * 2006-01-20 2007-08-02 Fujifilm Corp 固体撮像装置およびその製造方法
JP5242063B2 (ja) 2006-03-22 2013-07-24 株式会社フジクラ 配線基板の製造方法
JP5050384B2 (ja) * 2006-03-31 2012-10-17 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5238206B2 (ja) * 2006-09-26 2013-07-17 株式会社フジクラ 配線基板、電子部品およびその製造方法
JP5295102B2 (ja) * 2007-04-20 2013-09-18 ナノテック株式会社 導電性保護膜及びその製造方法
CN102282656B (zh) * 2009-11-12 2014-10-08 松下电器产业株式会社 半导体装置及半导体装置的制造方法
US8742564B2 (en) * 2011-01-17 2014-06-03 Bai-Yao Lou Chip package and method for forming the same
JP5754239B2 (ja) * 2011-05-24 2015-07-29 ソニー株式会社 半導体装置

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