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CN106876351B - 一种射频功率半导体器件的金属互联结构及制作方法 - Google Patents

一种射频功率半导体器件的金属互联结构及制作方法 Download PDF

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CN106876351B CN201710116002.0A CN201710116002A CN106876351B CN 106876351 B CN106876351 B CN 106876351B CN 201710116002 A CN201710116002 A CN 201710116002A CN 106876351 B CN106876351 B CN 106876351B
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Abstract

本发明公开了一种射频功率半导体器件的金属互联结构及制作方法，主要改善现有同类器件金属互联中存在成本高的问题。其制作过程为：在已做好源、栅、漏电极的待加工器件上生长介质；在介质层上光刻并刻蚀掉互联开孔区；在金属互联开孔区的电极和未开孔刻蚀的介质层上光刻金属互联区域，并依次淀积Ti界面、Cu导电层和W保护层，剥离后形成Ti/Cu/W三层金属堆栈结构的金属互联层；在金属互联层和介质层上生长钝化层；在钝化层上光刻并刻蚀出引线区域，完成制作。本发明降低了金属互联的制作成本，可用于制作高频大功率器件。

Description

一种射频功率半导体器件的金属互联结构及制作方法
技术领域
本发明属于射频功率半导体器件制造领域，具体涉及一种射频功率半导体器件的金属互联结构制作方法，可用于制作高频大功率器件。
背景技术
近年来，无线通信技术在人类生产和生活中有广泛应用，人类社会进入信息化和数字化时代。射频微波技术在无线通信技术中占据重要位置，高频的电磁波如毫米波、微波有更大的信息容量和更好的穿透性，在航天应用上有着低频不可比拟的优势。射频微波技术推动了射频功率半导体器件的发展，从上世纪中旬，硅双极型晶体管开始将功率放大器应用于微波射频系统，到现在的GaAs、GaN高电子迁移率晶体管HEMT，射频功率半导体器件在军用和民用领域有着广阔的应用前景。随着无线通讯、雷达等应用对高频率、大功率的要求不断提高，对射频功率器件的研究具有现实意义。
射频功率器件的电极面积比较小，在制作过程中，为了引线或测试需要，会在电极上制作金属互联。金属互联结构对器件性能有直接影响，互联金属的电阻影响着电极的导电性，进而影响器件的微波特性，互联金属的稳定性决定了器件长期工作的可靠性。当前，射频功率半导体器件主要采用Ti/Au互联结构，Ti粘附性好，Au电阻率低，化学性能稳定，适合作顶层金属。然而，为了增强导电性以实现良好的微波特性，Au需要淀积几百纳米，其昂贵的价格无疑增加了制作成本。
发明内容
本发明的目的在于解决目前射频功率半导体器件金属互联结构的不足，提供一种射频功率半导体器件的金属互联结构及制作方法，以降低制作成本，增强互联金属的导电性，提高器件的可靠性。
本发明的技术关键是在Ti界面层上引入Cu导电层，同时在制作完W保护层后又对器件进行了钝化，使钝化层将W保护层、Cu导电层和Ti界面层的侧壁也包覆住，更全面地防止了互联金属表面氧化，提高了器件可靠性，其实现方案如下：
1.一种射频功率半导体器件的金属互联结构，是半导体基片1上设置电极2，电极2的中间设有金属互联层4，半导体基片1之上及电极2和金属互联层4以外的区域设有介质层3，介质层3之上及金属互联层4的边缘和侧壁设有钝化层5，其特征在于：
金属互联层4，采用由Ti界面层41、Cu导电层42和W保护层43组成的叠层结构。
作为优选，所述Ti界面层41的厚度为10nm～20nm。
作为优选，所述Cu导电层42的厚度为100nm～200nm。
作为优选，所述W保护层43的厚度为10nm～30nm。
2.一种制作射频功率半导体器件的金属互联结构的方法，包括如下步骤：
1)在已做好源、栅、漏电极的待加工器件上，利用等离子体增强化学气相沉积PECVD工艺生长200～300nm的SiN或SiO2介质层；
2)在介质层上光刻金属互联开孔区，并利用感应耦合等离子体ICP工艺刻蚀掉互联开孔区的介质层；
3)在金属互联开孔区的电极和未开孔刻蚀的介质层上对金属互联区域进行光刻；
4)在金属互连区域外的光刻胶上以及金属互连区域内的电极和介质层上利用磁控溅射工艺依次淀积10～20nm的Ti界面层、100～200nm的Cu导电层和10～30nm的W保护层；
5)对完成金属淀积的样品进行剥离，以移除金属互联层区域外的互联金属、光刻胶和剥离胶；
6)在金属互联层和介质层上，利用等离子增强化学气相沉积PECVD工艺生长100～200nmSiN或SiO2钝化层；
7)在钝化层上光刻引线区域，利用感应耦合等离子体ICP工艺对该区域内的钝化层进行刻蚀，刻蚀深度至W保护层，完成制作。
本发明与现有技术相比具有如下优点：
1.本发明由于采用价格低廉且电阻率低的Cu材料作为导电层，不仅降低了制作成本，而且提高了互联层的导电性；
2.本发明在制作完W保护层后又对器件进行了钝化，使钝化层将W保护层、Cu导电层和Ti界面层的侧壁也包覆住，更全面地防止了互联金属表面氧化，提高了器件可靠性。
附图说明
图1是本发明的结构示意图；
图2是本发明制作射频功率半导体器件的金属互联结构的工艺流程图。
具体实施方式
参照图1，本发明是在半导体基片1上设置电极2，在电极2上再设置金属互联结构形成金属互联层4。半导体基片1之上及电极2和金属互联层4以外的区域设有介质层3，介质层3之上及金属互联层4的边缘和侧壁设有钝化层5。其中：
介质层3，采用SiN或SiO2介质层，其厚度为200nm～300nm。
金属互联层4，采用由Ti界面层41、Cu导电层42和W保护层43形成的金属叠层结构。Ti界面层41的厚度为10nm～20nm，Cu导电层42的厚度为100nm～200nm，W保护层43的厚度为10nm～30nm。
钝化层5，采用SiN或SiO2介质层，其厚度为100nm～200nm。
本发明制作射频功率半导体器件的金属互联结构的初始材料，选择已做好源、栅和漏电极的待加工器件，即在半导体基片上制作金属互联结构。
参照图2，本发明制作射频功率半导体器件的金属互联结构的方法，按照不同的介质层材料和厚度、不同的互联金属层厚度和不同的钝化层材料和厚度给出如下三种实施例：
实施例一，在待加工器件上制作互联金属层Ti/Cu/W厚度依次为10nm、100nm、30nm的金属互联结构。
步骤1，在做好源、漏和栅电极的待加工器件上，利用等离子体增强化学气相沉积PECVD工艺生长200nm厚的SiN介质层。
1a)对做好源、漏和栅电极的待加工样品进行表面清洗：
首先，将样品放入丙酮溶液中超声清洗3mim，其超声强度为3.0；
然后，将样品放入温度为60℃的剥离液中水浴加热5min；
接着，将样品依次放入丙酮溶液和乙醇溶液中超声清洗3min，其超声强度为3.0；
最后，用超纯水冲洗样品并用氮气吹干；
1b)在完成表面清洗的样品上，利用等离子体增强化学气相沉积PECVD工艺生长厚度为200nm的SiN介质层，其生长的工艺条件为：采用NH3和SiH4作为反应气体，衬底温度为250℃，反应腔室压力为600mTorr，射频功率为22W。
步骤2，在SiN介质层上光刻金属互联开孔区，并利用感应耦合等离子体ICP工艺刻蚀掉互联开孔区的介质层。
2a)在SiN保护层上光刻金属互联层开孔区：
首先，将样品放在200℃的热板上烘烤5min；
然后，进行光刻胶的涂胶和甩胶，其甩胶转速为3500转/mim，并将样品放在90℃的热板上烘烤1min；
接着，将样品放入光刻机中对金属互联层开孔区域内的光刻胶进行曝光；
最后，将完成曝光后的样品放入显影液中以移除互联开孔区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干；
2b)利用感应耦合等离子体ICP刻蚀工艺在反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W的条件下，移除互联开孔区域内的200nm厚的SiN介质层。
步骤3，在金属互联开孔区的电极以及未开孔刻蚀的介质层上对金属互联区域进行光刻。
首先，将完成金属互联层开孔刻蚀的样品放在200℃的热板上烘烤5min；
然后，在金属互联层开孔区的源电极和漏电极以及未开孔刻蚀的SiN介质层上进行剥离胶的涂胶和甩胶，其甩胶厚度为0.35μm，并将样品放在200℃的热板上烘烤5min；
接着，在剥离胶上进行光刻胶的涂胶和甩胶，其甩胶厚度为0.77μm，并将样品放在90℃的热板上烘烤1min；
之后，将完成涂胶和甩胶的样品放入光刻机中对金属互连区域内的光刻胶进行曝光；
最后，将完成曝光的样品放入显影液中移除金属互联层区域内的光刻胶和剥离胶，并对其进行超纯水冲洗和氮气吹干。
步骤4，在金属互连区域外的光刻胶上以及金属互连区域内的电极和SiN介质层上依次淀积10nm的Ti界面层、100nm的Cu导电层和30nm的W保护层。
首先，将有金属互连光刻图形的样品放入等离子去胶机中进行底膜处理，其处理的时间为5min；
然后，将底膜处理后的样品放入磁控溅射仪中，待反应腔室真空度达到2×10- 6Torr之后在互连金属区域内的电极和SiN介质层以及金属互连区域外的光刻胶上利用磁控溅射工艺依次淀积10nm的Ti界面层、100nm的Cu导电层和30nm的W保护层，形成由下向上依次由Ti、Cu和W三层金属组成的金属堆栈结构。
步骤5，对完成互联金属溅射的样品进行剥离，以移除金属互联层区域外的互联金属、光刻胶和剥离胶；再用超纯水冲洗样品并用氮气吹干。
步骤6，在金属互联层和介质层上，利用等离子增强化学气相沉积PECVD工艺生长100nm厚的SiN钝化层；
在完成互联金属制作的样品上，利用等离子体增强化学气相沉积PECVD工艺生长厚度为100nm的SiN介质层，其生长的工艺条件为：采用NH3和SiH4作为反应气体，衬底温度为250℃，反应腔室压力为600mTorr，射频功率为22W。
步骤7，在SiN钝化层上光刻引线区域，利用感应耦合等离子体ICP工艺对该区域内的SiN钝化层进行刻蚀，刻蚀深度至W保护层。
7a)在SiN保护层上光刻引线区域：
首先，将样品放在200℃的热板上烘烤5min；
然后，进行光刻胶的涂胶和甩胶，其甩胶转速为3500转/mim，并将样品放在90℃的热板上烘烤1min；
接着，将样品放入光刻机中对金属互联层开孔区域内的光刻胶进行曝光；
最后，将完成曝光后的样品放入显影液中以移除互联开孔区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干；
7b)利用感应耦合等离子体ICP刻蚀工艺在反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W的条件下，移除引线区域内的100nm厚的SiN钝化层。
实施例二，在待加工器件上制作互联金属层Ti/Cu/W厚度依次为20nm、200nm、10nm的金属互联结构。
步骤一，在做好源、漏和栅电极的待加工器件上，利用等离子体增强化学气相沉积PECVD工艺生长250nm厚的SiN介质层。
1.1)对做好源、漏和栅电极的待加工样品进行表面清洗：
本步骤的具体实现与实施例一中的步骤1a)相同；
1.2)在完成表面清洗的样品上，利用等离子体增强化学气相沉积PECVD工艺生长厚度为250nm的SiN介质层，其生长的工艺条件为：采用NH3和SiH4作为反应气体，衬底温度为250℃，反应腔室压力为600mTorr，射频功率为22W。
步骤二，在SiN介质层上光刻金属互联开孔区，并利用感应耦合等离子体ICP工艺刻蚀掉互联开孔区的介质层。
2.1)在SiN保护层上光刻金属互联层开孔区：
本步骤的具体实现与实施例一中的步骤2a)相同；
2.2)利用感应耦合等离子体ICP刻蚀工艺在反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W的条件下，移除互联开孔区域内的250nm厚的SiN介质层。
步骤三，在金属互联开孔区和未开孔刻蚀的介质层上对金属互联区域进行光刻。
本步骤的具体实现与实施例一中的步骤3相同。
步骤四，在金属互连区域外的光刻胶上以及金属互连区域内的电极和SiN介质层上依次淀积20nm的Ti界面层、200nm的Cu导电层和10nm的W保护层。
4.1)将有金属互连光刻图形的样品放入等离子去胶机中进行底膜处理，其处理的时间为5min；
4.2)将底膜处理后的样品放入磁控溅射仪中，待反应腔室真空度达到2×10-6Torr之后在互连金属区域内的电极和SiN介质层以及金属互连区域外的光刻胶上利用磁控溅射工艺依次淀积20nm的Ti界面层、200nm的Cu导电层和10nm的W保护层，形成由下向上依次由Ti界面层、Cu导电层和W保护层三层金属组成的金属堆栈结构。
步骤五，对完成互联金属溅射的样品进行剥离，以移除金属互联层区域外的互联金属、光刻胶和剥离胶；再用超纯水冲洗样品并用氮气吹干。
步骤六，在金属互联层和介质层上，利用等离子增强化学气相沉积PECVD工艺生长150nm厚的SiO2钝化层。
在完成互联金属制作的样品上，利用等离子体增强化学气相沉积PECVD工艺生长厚度为150nm的SiO2介质层，其生长的工艺条件为：采用NH3和SiH4作为反应气体，衬底温度为250℃，反应腔室压力为600mTorr，射频功率为22W。
步骤七，在SiO2钝化层上光刻引线区域，利用感应耦合等离子体ICP工艺对该区域内的SiO2钝化层进行刻蚀，刻蚀深度至W保护层。
7.1)在SiN保护层上光刻引线区域：
本步骤的具体实现与实施例一中的步骤7a)相同；
7.2)利用感应耦合等离子体ICP刻蚀工艺在反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W的条件下，移除引线区域内的150nm厚的SiO2钝化层。
实施例三，在待加工器件上制作互联金属层Ti/Cu/W厚度依次为15nm、150nm、20nm的金属互联结构。
步骤A，在做好源、漏和栅电极的待加工器件上，利用等离子体增强化学气相沉积PECVD工艺生长300nm厚的SiO2介质层。
A1)对做好源、漏和栅电极的待加工样品进行表面清洗：
本步骤的具体实现与实施例一中的步骤1a)相同；
A2)在完成表面清洗的样品上，利用等离子体增强化学气相沉积PECVD工艺生长厚度为300nm的SiO2介质层，其生长的工艺条件为：采用NH3和SiH4作为反应气体，衬底温度为250℃，反应腔室压力为600mTorr，射频功率为22W。
步骤B，在SiO2介质层上光刻金属互联开孔区，并利用感应耦合等离子体ICP工艺刻蚀掉互联开孔区的介质层。
B1)在SiO2介质层上光刻金属互联开孔区：
本步骤的具体实现与实施例一中的步骤2a)相同；
B2)利用感应耦合等离子体ICP刻蚀工艺在反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W的条件下，移除互联开孔区域内的300nm厚的SiO2介质层。
步骤C，在金属互联开孔区和未开孔刻蚀的介质层上对金属互联区域进行光刻。
本步骤的具体实现与实施例一中的步骤3相同。
步骤D，在金属互连区域外的光刻胶上以及金属互连区域内的电极和SiN介质层上依次淀积15nm的Ti界面层、150nm的Cu导电层和20nm的W保护层。
D1)将有金属互连光刻图形的样品放入等离子去胶机中进行底膜处理，其处理的时间为5min；
D2)将底膜处理后的样品放入磁控溅射仪中，待反应腔室真空度达到2×10-6Torr之后在互连金属区域内的电极和SiO2介质层以及金属互连区域外的光刻胶上利用磁控溅射工艺依次淀积15nm的Ti界面层、150nm的Cu导电层和20nm的W保护层，形成由下向上依次由Ti、Cu、W三层金属组成的金属堆栈结构。
步骤E，对完成互联金属溅射的样品进行剥离，以移除金属互联层区域外的互联金属、光刻胶和剥离胶；再用超纯水冲洗样品并用氮气吹干。
步骤F，在金属互联层和介质层上，利用等离子增强化学气相沉积PECVD工艺生长200nm厚的SiN钝化层。
在完成互联金属制作的样品上，利用等离子体增强化学气相沉积PECVD工艺生长厚度为200nm的SiN介质层，其生长的工艺条件为：采用NH3和SiH4作为反应气体，衬底温度为250℃，反应腔室压力为600mTorr，射频功率为22W。
步骤G，在SiN钝化层上光刻引线区域，利用感应耦合等离子体ICP工艺对该区域内的SiN钝化层进行刻蚀，刻蚀深度至W保护层。
G1)在SiN保护层上光刻引线区域：
本步骤的具体实现与实施例一中的步骤7a)相同；
G2)利用感应耦合等离子体ICP刻蚀工艺在反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W的条件下，移除引线区域内的200nm厚的SiN介质层。

Claims (9)

1.一种射频功率半导体器件的金属互联结构，是在半导体基片(1)上设置电极(2)，电极(2)的中间设有金属互联层(4)，半导体基片(1)之上及电极(2)和金属互联层(4)以外的区域设有介质层(3)，介质层(3)之上和金属互联层(4)的边缘及侧壁设有钝化层(5)，其特征在于：
金属互联层(4)，采用由下向上依次由Ti界面层(41)、Cu导电层(42)和W保护层(43)组成的金属堆栈结构。
2.根据权利要求1所述的结构，其特征在于Ti界面层(41)的厚度为10nm～20nm。
3.根据权利要求1所述的结构，其特征在于Cu导电层(42)的厚度为100nm～200nm。
4.根据权利要求1所述的结构，其特征在于W保护层(43)的厚度为10nm～30nm。
5.根据权利要求1所述的结构，其特征在于介质层(3)采用SiN或SiO2介质层，其厚度为200nm～300nm。
6.根据权利要求1所述的结构，其特征在于钝化层(5)采用SiN或SiO2钝化层，其厚度为100nm～200nm。
7.一种射频功率半导体器件的金属互联结构的制作方法，包括如下步骤：
1)在已做好源、栅、漏电极的待加工器件上，利用等离子体增强化学气相沉积PECVD工艺生长200～300nm的SiN或SiO2介质层；
2)在介质层上光刻金属互联开孔区，并利用感应耦合等离子体ICP工艺刻蚀掉互联开孔区的介质层；
3)在金属互联开孔区的电极和未开孔刻蚀的介质层上对金属互联区域进行光刻；
4)在金属互连区域外的光刻胶上以及金属互连区域内的电极和介质层上利用磁控溅射工艺依次淀积10～20nm的Ti界面层、100～200nm的Cu导电层和10～30nm的W保护层；
5)对完成金属淀积的样品进行剥离，以移除金属互联层区域外的互联金属、光刻胶和剥离胶；
6)在金属互联层和介质层上，利用等离子增强化学气相沉积PECVD工艺生长100nm～200nm的SiN或SiO2钝化层；
7)在钝化层上光刻引线区域，利用感应耦合等离子体ICP工艺对该区域内的SiN钝化层进行刻蚀，刻蚀深度至W保护层，完成制作。
8.根据权利要求7所述的方法，其中步骤1)和步骤6)中的等离子体增强化学气相沉积PECVD方法，其工艺条件如下：
反应气体为NH3和SiH4，
衬底温度为250℃，
反应腔室压力为600mTorr，
RF功率为22W。
9.根据权利要求7所述的方法，其中步骤2)中利用感应耦合等离子体ICP工艺刻蚀互联开孔区的介质层和步骤7)中利用感应耦合等离子体ICP工艺 刻蚀引线区的钝化层，其工艺条件如下：
反应气体为CF4和O2，
反应腔室压力为10mTorr，
上电极和下电极的射频功率分别为100W和10W。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108448217A (zh) * 2018-03-01 2018-08-24 西南科技大学 Ti/Ni/Ag材料体系的射频微带结构
CN110414163B (zh) * 2019-08-01 2020-11-24 西安电子科技大学 基于传输线间转换互联结构的信号传输性能补偿方法
CN113808963A (zh) * 2021-08-25 2021-12-17 西安电子科技大学 一种无金互联氮化镓cmos的制作方法及器件
CN114373722B (zh) * 2022-01-07 2024-12-24 上海华虹宏力半导体制造有限公司 晶圆级封装结构及其封装方法
CN115386854B (zh) * 2022-07-11 2024-01-16 南方科技大学 一种区域选择性沉积的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276763A (zh) * 2007-03-26 2008-10-01 国家半导体公司 具有集成热沉的集成电路装置
CN101515573A (zh) * 2008-02-22 2009-08-26 南茂科技股份有限公司 用于一半导体集成电路的导电结构
CN201758121U (zh) * 2010-03-15 2011-03-09 江阴长电先进封装有限公司 低凸点芯片尺寸封装结构
CN106373884A (zh) * 2016-09-08 2017-02-01 西安电子科技大学 复合栅介质GaN基绝缘栅高电子迁移率晶体管的制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419924B (zh) * 2007-10-25 2010-08-11 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
JP5754239B2 (ja) * 2011-05-24 2015-07-29 ソニー株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276763A (zh) * 2007-03-26 2008-10-01 国家半导体公司 具有集成热沉的集成电路装置
CN101515573A (zh) * 2008-02-22 2009-08-26 南茂科技股份有限公司 用于一半导体集成电路的导电结构
CN201758121U (zh) * 2010-03-15 2011-03-09 江阴长电先进封装有限公司 低凸点芯片尺寸封装结构
CN106373884A (zh) * 2016-09-08 2017-02-01 西安电子科技大学 复合栅介质GaN基绝缘栅高电子迁移率晶体管的制作方法

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