JP5700145B2 - 絶縁ゲート型デバイスの駆動回路 - Google Patents

Description

本発明は、絶縁ゲート型デバイスの駆動回路に関し、特に当該デバイスの誤オンを防止すると共に、ターンオフ動作を高速にて行う絶縁ゲート型デバイスの駆動回路に関する。

図１１は、従来の絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。
この図１１に示すように、抵抗負荷や誘導負荷等である負荷１０２の一端を電源１０１に接続し、負荷１０２の他端を負荷駆動制御素子（高機能ＭＯＳＦＥＴ）１０３に接続している。負荷駆動制御素子１０３は、ドレイン端子１０４、ゲート端子１０５、ソース端子１０６の３端子で構成する。ドレイン端子１０４は負荷１０２の他端に接続し、ソース端子１０６はグランドに接続している。また、ゲート端子１０５には、外部からゲート信号が入力される。負荷駆動制御素子１０３は、駆動回路部１１７と、パワー部１１８とで構成されており、駆動回路部１１７とパワー部１１８とは１つの半導体チップ内に形成する。

パワー部１１８は、駆動回路部１１７によってオンオフ制御される絶縁ゲート型デバイスであるパワーＭＯＳＦＥＴ１０８からなる。
負荷駆動制御素子１０３のゲート端子１０５およびパワーＭＯＳＦＥＴ１０８のゲート電位１２３とグランド電位（ソース電位）１２４との間には、温度を検出する温度検出センサ１１１と、温度検出センサ１１１の信号処理及び負荷駆動制御素子３の閾値電圧を決定する論理回路１１２と、論理回路１１２の信号を受けてゲート電位１２３のシャットダウンを制御するゲート電圧制御用ＭＯＳＦＥＴ１１４とをそれぞれ設ける。

また、ドレイン電位１２２とグランド電位（ソース電位）１２４との間には、電流検出センサ１１０を設けており、ゲート電位１２３とグランド電位（ソース電位）１２４との間には、電流検出センサ１１０の信号を受けてゲート電位１２３の電圧レベルを制御するゲート電圧制御回路１１５も設ける。
その他にゲート電位１２３とグランド電位（ソース電位）１２４との間には、パワーＭＯＳＦＥＴ１０８のゲートの保護素子としてダイオード１０９及び抵抗１１３があり、ダイオード１０９と抵抗１１３の接続点はゲート端子１０５に接続されている。さらに、ゲート端子１０５にノイズが来てもパワーＭＯＳＦＥＴ１０８がオンしないようにゲート電位１２３をプルダウンするための定電流源１１６がある。

負荷駆動制御素子１０３は、負荷１０２を駆動するためのスイッチング素子として機能する。また、この負荷駆動制御素子１０３は、上記スイッチング機能以外に、負荷１０２が短絡したとき等に負荷駆動制御素子１０３に流れる大電流により負荷駆動制御素子１０３自体が破壊するのを防止するための過電流検出機能、その大電流による発熱で負荷駆動制御素子１０３自体が破壊するのを防止するための過熱検出機能、およびスイッチング素子のゲート保護機能を有する。過熱検出機能及び過電流検出機能は、ゲート電圧を電源として動作する。

過熱検出機能は以下のように動作する。すなわち、温度上昇に伴い温度検出センサ１１１の出力（論理回路１１２の入力）１２１の電圧が所定の電圧に達したとき、論理回路１１２は、ゲート電圧制御用ＭＯＳＦＥＴ１１４のゲート１１９に電圧制御用ＭＯＳＦＥＴ１１４をオン状態とする電圧を印加する。これにより、ゲート電位１２３をパワーＭＯＳＦＥＴ１０８の閾値電圧より低くしてパワーＭＯＳＦＥＴ１０８をオフし、負荷駆動制御素子１０３をオフする。

また、過電流検出機能は以下のように動作する。すなわち、ドレイン端子１０４とグランド端子（ソース端子）１０６との間に流れる電流の増大に伴い、電流検出センサ１１０からゲート電圧制御回路１１５への入力１２０が所定の電圧に達したとき、ゲート電圧制御回路１１５は、ゲート電位１２３を小さくすることにより、ドレイン端子１０４とグランド端子（ソース端子）１０６との間に流れる電流を制限する。
また、論理回路１１２及びゲート電圧制御用ＭＯＳＦＥＴ１１４は、ゲート端子１０５に負荷駆動制御素子１０３の閾値電圧が印加されるまでは、パワーＭＯＳＦＥＴ１０８のゲート電位１２３をパワーＭＯＳＦＥＴ１０８の閾値電圧より低くして、パワーＭＯＳＦＥＴ１０８をオンしないようにする、閾値決定機能も有している。

図１２は、閾値決定機能を示すタイミングチャートである。ここでは、ゲート端子１０５に三角波が入力された場合のゲート端子１０５の電圧Ｖｉｎ、パワーＭＯＳＦＥＴ１０８のゲート電圧Ｖｇ（ゲート電位１２３）、ドレイン電圧Ｖｄ（ドレイン電位１２２）、ゲート電圧制御用ＭＯＳＦＥＴ１１４のゲート電圧Ｖａを示している。図１２に示すように、ゲート電圧制御用ＭＯＳＦＥＴ１１４をオンオフ制御することで、ゲート端子１０５の電圧Ｖｉｎが負荷駆動制御素子１０３の閾値ＶＩＮ（ｔｈ）に達するまで、パワーＭＯＳＦＥＴ１０８のゲート電圧ＶｇをパワーＭＯＳＦＥＴ１０８の閾値Ｖｇ（ｔｈ）より低くする。製造バラツキを含めて、ゲート電圧制御用ＭＯＳＦＥＴ１１４の閾値Ｖａ（ｔｈ）＜パワーＭＯＳＦＥＴ１０８の閾値Ｖｇ（ｔｈ）とすることにより、このように駆動回路部１１７でパワーＭＯＳＦＥＴ１０８のゲート電圧Ｖｇを制御でき、負荷駆動制御素子１０３の閾値ＶＩＮ（ｔｈ）を決定することが可能である。

ところで、パワーＭＯＳＦＥＴ１０８のゲート−ドレイン間には、比較的大きな寄生容量Ｃｇｄが形成されている。
そのため、パワーＭＯＳＦＥＴ１０８をオン状態からオフ状態へ切り替える際に、寄生容量Ｃｇｄの充電電流によりゲート電圧Ｖｇが持上げられる。このとき、オフ時のゲート端子１０５の電圧Ｖｉｎがゲート電圧制御用ＭＯＳＦＥＴ１１４の閾値より低い状態では、ゲート電圧制御用ＭＯＳＦＥＴ１１４による上記充電電流の引き抜きが行われないため、ターンオフ時間が長くなるといった問題がある。

そこで、この充電電流を素早く引き抜くために、パワーＭＯＳＦＥＴ１０８のゲートとグランド１２４との間や、ゲート端子１０５とグランド１２４との間に抵抗や定電流源を配置することで、パワーＭＯＳＦＥＴ１０８のゲートとグランド１２４との間のインピーダンスを小さくするといった対策が一般的に行われている。
また、パワーＭＯＳＦＥＴがターンオフする際に発生するサージ電圧とターンオフ損失とを効果的に低減するものとして、特許文献１に記載の技術がある。この技術は、パワーＭＯＳＦＥＴの主端子に流れる電流をターンオフする際にゲート容量を放電させる電流源回路と、この電流源回路を介してゲート容量を放電する電流値を調整する電流調整回路とを備えるものである。

この特許文献１に記載の技術では、ゲート信号によりパワーＭＯＳＦＥＴがターンオフするときに電流源回路を接続し、パワーＭＯＳＦＥＴがターンオンしているときは電流源回路を切り離すようにしている。また、ここでは、電流源回路の出力電流を可変とし、電流調整回路により、パワーＭＯＳＦＥＴの主端子両端の電圧が上昇をはじめるまでは電流源回路の出力電流を一定値とし、上記主端子両端の電圧の上昇に伴って電流源回路の出力電流を徐々に低下させている。

特開２００８−６７５９３号公報

上述したように、パワーＭＯＳＦＥＴ１０８のゲート−ドレイン間には、比較的大きな寄生容量Ｃｇｄが形成されている。そのため、パワーＭＯＳＦＥＴ１０８がオフ状態のときに電源１０１が急激に上昇した場合、寄生容量Ｃｇｄを充電する電流Ｉｄｇが流れ、この電流が定電流源１１６やゲート抵抗１１３を介して、グランド１０７に流れる。電流Ｉｄｇが定電流源１１６やゲート抵抗１１３を流れると、ゲート電圧１２３が持ち上げられ、この電位がパワーＭＯＳＦＥＴ１０８の閾値を越えると、パワーＭＯＳＦＥＴ１０８がオフ状態からオン状態に切り替わってしまう。このような現象は、特に、ゲート端子１０５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１１４の閾値より低い状態のとき、ゲート電圧制御用ＭＯＳＦＥＴ１１４による電流の引き抜きが行われないことに起因して顕著に発生する。

しかしながら、上記特許文献１に記載の技術では、パワーＭＯＳＦＥＴがオフ状態のときに電源が急激に上昇した場合の対策が講じられていないため、このような状況下では、オフ状態であるパワーＭＯＳＦＥＴが誤オンしてしまう。この問題に対処するためには、パワーＭＯＳＦＥＴがターンオフしているときに電流源回路の出力電流を常に一定以上の電流値にしておく必要がある。

ところが、この場合、ゲート端子に印加された電圧をプルダウンしてしまうため、通常オン時のパワーＭＯＳＦＥＴのゲート電圧の低下によるパワーＭＯＳＦＥＴの通電能力の低下（Ｒｏｎの増大）や、消費電流の増大といった問題が生じる。
そこで、本発明は、通常動作への影響（消費電流やＲｏｎ）を低減しつつ、デバイスの誤オンの防止と高速ターンオフとを実現することができる絶縁ゲート型デバイスの駆動回路を提供することを課題としている。

上記目的を解決するために、請求項１に係る絶縁ゲート型デバイスの駆動回路は、外部から入力されるゲート信号に基づいて絶縁ゲート半導体素子を駆動する絶縁ゲート型デバイスの駆動回路であって、前記ゲート信号が入力されるゲート端子と前記絶縁ゲート半導体素子のゲートとの間に接続されたゲート抵抗と、前記絶縁ゲート半導体素子のゲート及び前記ゲート抵抗間の第１の接続点とソースとの間に接続されたゲート電圧制御用半導体素子と、前記ゲート電圧制御用半導体素子のゲートと前記絶縁ゲート半導体素子のゲート及び前記ゲート抵抗間の第２の接続点との間に接続されたプルアップ素子と、前記ゲート端子及び前記ゲート抵抗間の接続点からゲート信号が入力され、前記ゲート電圧制御用半導体素子を、前記ゲート信号の電圧値が前記絶縁ゲート半導体素子の閾値電圧よりも高い所定の基準電圧以上であるときにオフ状態とし、前記ゲート信号の電圧値が前記基準電圧を下回っているときだけ、オン状態に駆動制御可能とする閾値制御回路と、を備え、前記ゲート電圧制御用半導体素子は、前記ゲート信号の電圧値が前記基準電圧を下回っているときに、前記絶縁ゲート半導体素子のゲート・ドレイン間に形成された寄生容量の充電電流によって前記プルアップ素子を介してオン駆動されることを特徴としている。

これにより、絶縁ゲート半導体素子がオフ状態であるときに電源電圧が急激に上昇した場合に、絶縁ゲート半導体素子のゲート・ドレイン間の寄生容量を充電する電流が流れることに起因して、絶縁ゲート半導体素子のゲート電圧が持ち上げられた場合であっても、ゲート電圧制御用半導体素子によって上記充電電流を引き抜くことができる。そのため、絶縁ゲート半導体素子のゲート電圧を下げることができ、絶縁ゲート半導体素子の誤オンを防止することができる。

また、ターンオフ動作時にも、ゲート電圧制御用半導体素子によって上記充電電流を引き抜くことができるので、高速ターンオフが可能となる。
このように、絶縁ゲート半導体素子のゲート・ドレイン間に形成された寄生容量の充電電流を電源としてゲート電圧制御用半導体素子を駆動するので、ゲート信号を印加する外部入力回路の出力インピーダンスや、ゲート信号の電圧レベルに依存せずに、絶縁ゲート半導体素子の誤オンの防止と高速ターンオフとを実現することができる。

さらに、ゲート信号の電圧値が基準電圧を下回っているときだけゲート電圧制御用半導体素子をオン状態に駆動制御可能とするので、ゲート信号の電圧値が基準電圧に達している場合にゲート電圧制御用半導体素子がオンするのを防止することができる。したがって、通常動作への影響（絶縁ゲート半導体素子の誤オフ、消費電流やＲｏｎの増大など）を抑制することができる。

また、請求項２に係る絶縁ゲート型デバイスの駆動回路は、請求項１に係る発明において、前記プルアップ素子は、デプレッション型のＭＯＳＦＥＴであることを特徴としている。
これにより、プルアップ素子を定電流源素子とすることができる。

さらに、請求項３に係る絶縁ゲート型デバイスの駆動回路は、請求項１又は２に係る発明において、前記ゲート電圧制御用半導体素子のゲート閾値電圧が前記絶縁ゲート半導体素子のゲート閾値電圧未満に設定され、前記閾値制御回路は、前記ゲート信号が前記基準電圧未満であるときに、ゲート信号を前記ゲート電圧制御用半導体素子のゲートに供給し、前記ゲート信号が前記基準電圧以上となったときに前記ゲート電圧制御用半導体素子のゲートにオフ信号を供給する構成を有し、前記プルアップ素子を通じて流れる電流が前記ゲート端子及び前記ゲート抵抗間の前記接続点へ流れることを防止するダイオードを備えることを特徴としている。

本発明によれば、絶縁ゲート半導体素子のゲート−ドレイン間の寄生容量の充電電流を電源としてゲート電圧制御用半導体素子をオンさせる構成とするので、ゲート端子に電圧を印加する入力回路の出力インピーダンスや、ゲート端子に印加される信号のオフ時の電圧レベルに依存することなく、ゲート電圧制御用半導体素子によって上記充電電流を素早く引き抜くことができる。したがって、絶縁ゲート半導体素子の誤オンの防止と、高速ターンオフとを実現することができる。
また、ゲート信号の電圧値が基準電圧を下回っているときだけゲート電圧制御用半導体素子をオン状態に駆動制御可能とするので、ゲート信号の電圧値が基準電圧に達している場合にゲート電圧制御用半導体素子がオンするのを防止することができる。したがって、通常動作への影響（絶縁ゲート半導体素子の誤オフ、消費電流やＲｏｎの増大など）を抑制することができる。

さらに、ゲート電圧制御用半導体素子をオンさせて上記充電電流を引き抜くため、チップサイズを小さく抑えることができると共に、通常動作への影響（消費電流やＲｏｎ）を低減することができる。

本発明に係る絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。 電流検出センサの構成を示す回路図である。 温度検出センサの構成を示す回路図である。 論理回路の構成を示す回路図である。 ゲート電圧制御回路の構成を示す回路図である。 パワーＭＯＳＦＥＴの素子構造である。 パワーＭＯＳＦＥＴを単純化モデルで示した回路図である。 従来のパワーＭＯＳＦＥＴの誤オンについて説明するための図である。 入力回路の構成を示す回路図である。 従来のパワーＭＯＳＦＥＴのターンオフ動作について説明するための図である。 従来の絶縁ゲート型デバイスの駆動回路の構成を示す回路図である。 閾値決定機能を示すタイミングチャートである。

以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
（構成）
図１は、本発明に係る絶縁ゲート型デバイスの駆動回路を適用した半導体集積回路装置の構成を示す回路図である。
この図１に示すように、抵抗負荷や誘導負荷等の負荷２の一端を電源１に接続し、負荷２の他端を半導体集積回路装置である負荷駆動制御素子３に接続している。
負荷駆動制御素子３は、ドレイン端子４、ゲート端子５、ソース端子６の３端子で構成する。ドレイン端子４は負荷２の他端に接続し、ソース端子６はグランドに接続する。また、ゲート端子５には、外部からゲート信号が入力される。負荷駆動制御素子３は、駆動回路部１７とパワー部１８とで構成されており、これらは１つの半導体チップ内に形成されている。パワー部１８は、駆動回路部１７によってオンオフ制御されるパワーＭＯＳＦＥＴ（絶縁ゲート半導体素子）８からなる。

負荷駆動制御素子３のゲート端子５とグランド電位（ソース電位）２４との間には、ツェナーダイオード９を接続する。
また、ドレイン電位２２とグランド電位２４との間には、電流検出センサ１０を接続する。電流検出センサ１０としては、例えば、図２（ａ）に示すように、抵抗１０ａ及び１０ｂの抵抗分圧を用いたものや、図２（ｂ），（ｃ）に示すように、電流検出ＭＯＳＦＥＴ１０ｃ，１０ｄを用いたものがある。

さらに、ゲート端子５とグランド電位２４との間には、温度検出センサ１１を接続する。温度検出センサ１１としては、例えば、図３に示すダイオード１１ａのＶＦ特性の温度特性を利用したセンサを用いることができる。
また、ゲート端子５とグランド電位２４との間には、論理回路（閾値制御回路）１２を接続する。論理回路１２としては、例えば、図４に示すように、Ｎ型デプレッションＭＯＳＦＥＴ１２ａと、ダイオード１２ｂと、Ｎ型エンハンスメントＭＯＳＦＥＴ１２ｃとから構成される回路を用いることができる。ここで、ダイオード１２ｂは、後述するＮ型デプレッションＭＯＳＦＥＴ２５を流れる電流が、Ｎ型デプレッションＭＯＳＦＥＴ１２ａを介して論理回路（閾値制御回路）１２の高電位側電源であるゲート端子５に流れないようにするために設けている。

また、パワーＭＯＳＦＥＴ８のゲートとゲート端子５の間には、ゲート抵抗１３が接続されている。
さらに、パワーＭＯＳＦＥＴ（絶縁ゲート半導体素子）８のゲート電位２３とグランド電位２４との間には、ゲート電圧制御用ＭＯＳＦＥＴ（ゲート電圧制御用半導体素子）１４が接続されており、このゲート電圧制御用ＭＯＳＦＥＴ１４のドレイン−ゲート間には、プルアップ素子としてＮ型デプレッションＭＯＳＦＥＴ２５が接続されている。

また、ゲート電位２３とグランド電位２４との間には、ゲート電圧制御回路１５が接続されている。このゲート電圧制御回路１５の入力端は、電流検出センサ１０の出力端に接続している。ゲート電圧制御回路１５としては、図５（ａ）〜（ｃ）に示すような構成のものを用いることができる。
さらに、ゲート電位２３とグランド電位２４との間には、定電流源１６が接続されている。この定電流源１６は、ゲート端子５にノイズが来てもパワーＭＯＳＦＥＴ８がオンしないようにゲート電位２３をプルダウンするためのものである。なお、定電流源１６の出力電流値は、図１１に示す従来の定電流源１１６に要求される電流値より小さく設定されたものを用いることができる。

この負荷駆動制御素子３は、負荷２を駆動するためのスイッチング素子としての機能の他に、負荷２が短絡したとき等に負荷駆動制御素子３に流れる大電流により負荷駆動制御素子３自体が破壊するのを防止するための過電流検出・保護機能と、その大電流による発熱で負荷駆動制御素子３自体が破壊するのを防止するための過熱検出・保護機能とを有する。

過電流検出・保護機能は、電流検出センサ１０およびゲート電圧制御回路１５で実現する。以下、過電流検出・保護機能について具体的に説明する。
ドレイン端子４とグランド端子６との間に過電流が流れると、電流検出センサ１０の出力、すなわちゲート電圧制御回路１５の入力２０の電圧は大きくなる。ゲート電圧制御回路１５の入力２０の電圧が所定電圧以上となると、図５に示すゲート電圧制御回路１５のＮ型エンハンスメントＭＯＳＦＥＴ１５ａがオンする。これにより、ゲート電位２３を小さくし、ドレイン端子４とグランド端子６との間に流れる電流を制限する。

過熱検出・保護機能は、温度検出センサ１１、論理回路１２およびゲート電圧制御用ＭＯＳＦＥＴ１４で実現する。以下、過熱検出・保護機能について具体的に説明する。
温度上昇に伴い、温度検出センサ１１の出力、すなわち論理回路１２の入力２１の電圧は小さくなる。論理回路１２の入力２１の電圧が所定電圧以下となると、論理回路１２からゲート電圧制御用ＭＯＳＦＥＴ１４のゲート１９に電圧Ｖｉｎを印加する。これにより、ゲート電圧制御用ＭＯＳＦＥＴ１４がオンし、ゲート電位２３がパワーＭＯＳＦＥＴ８の閾値電圧より低くなる。このようにして負荷駆動制御素子３をオフする。

過電流検出・保護機能および過熱検出・保護機能は、外部電源を必要とせず、ゲート端子５の電圧を電源として動作する。これにより、本実施形態における負荷駆動制御素子３は、単体ＭＯＳＦＥＴ同様、３端子で動作することができる。また、ゲート保護回路は外付けで構成されるのが一般的であるが、これを負荷駆動制御素子３内に形成することで、外付け素子が不要となる。その結果、コストダウン、占有面積の縮小化が可能となる。さらに、各検出回路及びゲート保護回路を１チップに搭載することによるチップコストの低減、組立工程の簡略化が可能になる。

また、論理回路１２及びゲート電圧制御用ＭＯＳＦＥＴ１４で、負荷駆動制御素子３の閾値電圧（基準電圧）ＶＩＮ（ｔｈ）を決定する閾値決定機能を実現する。この機能は、ゲート端子５に閾値ＶＩＮ（ｔｈ）の電圧が印加されるまでは、パワーＭＯＳＦＥＴ８のゲート電位２３をパワーＭＯＳＦＥＴ８の閾値電圧より低くして、パワーＭＯＳＦＥＴ８をオンしないようにするものである。

ゲート端子５にゲート信号として三角波が入力された場合、閾値決定機能を示すタイミングチャートは図１２に示すようになる。すなわち、時刻ｔ１で、ゲート端子５の電圧Ｖｉｎが上昇し始めると、ゲート端子５の電圧Ｖｉｎの上昇に伴って論理回路１２の出力電圧（ゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧）Ｖａが上昇する。論理回路１２は、電源電圧としてゲート信号の電圧を利用しているため、ゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧Ｖａはゲート端子５の電圧Ｖｉｎと同じになる。時刻ｔ２に達するまではゲート電圧制御用ＭＯＳＦＥＴ１４がオフしているので、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）はゲート端子５の電圧Ｖｉｎに等しい（Ｖｇ＝Ｖｉｎ）。

その後、時刻ｔ２で、ゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧Ｖａがゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）に達すると、ゲート電圧制御用ＭＯＳＦＥＴ１４がオンする。したがって、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）は接地電圧（０［Ｖ］）となる。
そして、時刻ｔ３で、ゲート端子５の電圧Ｖｉｎが負荷駆動制御素子３の閾値ＶＩＮ（ｔｈ）に達すると、論理回路１２がオフ信号（Ｖａ＝Ｖｉｎ）を出力することによりゲート電圧制御用ＭＯＳＦＥＴ１４がオフする。これにより、パワーＭＯＳＦＥＴ８のゲートにゲート端子５の電圧Ｖｉｎが印加される。このように、ゲート電圧制御用ＭＯＳＦＥＴ１４は、ゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）を下回っているときだけオン状態に制御可能とする。

この時刻ｔ３では、パワーＭＯＳＦＥＴ８のゲート電位２３（Ｖｇ）がパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）を超えているため、この時点でパワーＭＯＳＦＥＴ８がオフ状態からオン状態に切り替わり、負荷駆動制御素子３がオン状態となる。
このように、Ｖａ（ｔｈ）＜Ｖｇ（ｔｈ）とすることにより、パワーＭＯＳＦＥＴ８のゲート電位２３を制御することができ、負荷駆動制御素子３の閾値ＶＩＮ（ｔｈ）を決定することが可能である。
本実施形態では、通常動作時において、Ｎ型デプレッションＭＯＳＦＥＴ２５の電流が論理回路１２のＮ型エンハンスメントＭＯＳＦＥＴ１２ｃを流れる。そのため、この電流を考慮し、所望の特性が得られるよう論理回路１２のＮ型デプレッションＭＯＳＦＥＴ１２ａとＮ型エンハンスメントＭＯＳＦＥＴ１２ｃのサイズを設定する。

（動作）
次に、本実施形態の動作について説明する。
今、負荷駆動制御素子３をオン状態とするべく、外部から負荷駆動制御素子３のゲート端子５にゲート信号を入力したものとする。このとき、図１２に示すように、ゲート信号として三角波を入力したものとすると、上述した閾値決定機能により、時刻ｔ３でゲート端子５の電圧が負荷駆動制御素子３の閾値ＶＩＮ（ｔｈ）に達するまで、ゲート電位２３（Ｖｇ）はパワーＭＯＳＦＥＴ８の閾値電圧より低くなる。そのため、パワーＭＯＳＦＥＴ８は、時刻ｔ３までオフ状態を維持する。その後、時刻ｔ３で、ゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）に達すると、ゲート電圧制御用ＭＯＳＦＥＴ１４がオフし、パワーＭＯＳＦＥＴ８のゲートにその時点でのゲート端子５の電圧Ｖｉｎが印加される。これにより、パワーＭＯＳＦＥＴ８がオンし、負荷駆動制御素子３がオン状態となる。

負荷駆動制御素子３をオン状態からオフ状態へ切り替える場合には、負荷駆動制御素子３のゲート端子５にオフ信号を入力する。すなわち、図１２の時刻ｔ４以降、ゲート端子５の電圧Ｖｉｎは低下する。すると、これに伴いパワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが低下する。そして、時刻ｔ５でゲート端子５の電圧Ｖｉｎが閾値ＶＩＮ（ｔｈ）を下回ると、ゲート電圧制御用ＭＯＳＦＥＴ１４のゲートに、その時点でのゲート端子５の電圧Ｖｉｎが印加される。このときゲート端子５の電圧Ｖｉｎは、ゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）以上となっているため、この時刻ｔ５でゲート電圧制御用ＭＯＳＦＥＴ１４がオンする。これにより、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが接地電圧となってパワーＭＯＳＦＥＴ８が速やかにオフし、負荷駆動制御素子３がオフ状態となる。

その後、時刻ｔ６でゲート端子５の電圧Ｖｉｎがゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回ると、ゲート電圧制御用ＭＯＳＦＥＴ１４がオフし、パワーＭＯＳＦＥＴ８のゲートにゲート端子５の電圧Ｖｉｎが印加される。このとき、パワーＭＯＳＦＥＴ５のゲート電圧ＶｇはパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）を下回っていることから、パワーＭＯＳＦＥＴ８はオフ状態を維持する。そして、時刻ｔ６以降は、ゲート端子５の電圧Ｖｉｎの低下に伴って、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇも低下していく。

次に、このゲート端子５の電圧Ｖｉｎがゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）より低い状態であり、パワーＭＯＳＦＥＴ８がオフ状態であるときに、電源１の電圧が急激に上昇した場合について説明する。ここで、電源１の電圧が急激に上昇する状況としては、負荷２の上流回路の切り替わりやサージ、電源１の立ち上がりなどが挙げられる。

先ず、パワーＭＯＳＦＥＴ８の素子構造について説明する。
図６は、パワーＭＯＳＦＥＴ８の素子構造を示す図である。ドレイン端子，ソース端子，ゲート端子をそれぞれＤ，Ｓ，Ｇで示している。
この図６に示すように、パワーＭＯＳＦＥＴ８は、ｎ⁺基板の上に形成されたｎ^-エピタキシャル層表面側に低濃度のｐ型層（ｐウェル）と高濃度のｎ型層とを二重拡散で形成した構造となっている。パワーＭＯＳＦＥＴ８のゲート−ドレイン間には、比較的大きな寄生容量Ｃｇｄが形成されている。

図７は、パワーＭＯＳＦＥＴ８を単純化モデルで示した回路図である。ゲート端子５の電圧Ｖｉｎは接地電圧（０［Ｖ］）としている。
パワーＭＯＳＦＥＴ８のゲート−ドレイン間には寄生容量Ｃｇｄ、ドレイン−ソース間には寄生容量Ｃｄｓ、ゲート−ソース間には寄生容量Ｃｇｓが形成されている。
パワーＭＯＳＦＥＴ８に負荷２（インダクタＬ）を介して電源１から電源電圧ＶＢを印加すると、容量Ｃｄｓを充電する電流Ｉｄｓと、容量Ｃｇｄを充電する電流Ｉｇｄとが流れる。電流Ｉｇｄの一部は電流Ｉｇｓとなって容量Ｃｇｓを充電し、残りの電流Ｉｒはゲート抵抗１３（放電抵抗Ｒ）を介して放電される。このとき、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇは、電流Ｉｇｓによる容量Ｃｇｓの充電電圧に等しく、また放電抵抗Ｒによる電圧降下Ｉｒ・Ｒに等しい。
したがって、パワーＭＯＳＦＥＴ８がオフ状態であるときに電源電圧ＶＢが急激に上昇すると、容量Ｃｇｄを充電する電流Ｉｇｄが流れ、この電流Ｉｇｄの一部が電流Ｉｒとして放電抵抗Ｒを流れることにより、パワーＭＯＳＦＥＴ８のゲート電圧Ｖｇが急激に持ち上げられる。

このとき、図１１に示す一般的な負荷駆動制御素子３のように、ゲート電圧制御用ＭＯＳＦＥＴ１４がゲート端子５の電圧のみに基づき駆動される、すなわちゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧がゲート端子５の電圧のみに基づき決定されるものであるとすると、ゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回っている状態であるときに電源電圧ＶＢが急激に上昇し、パワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）以上に持ち上げられると、ゲート電圧制御用ＭＯＳＦＥＴ１４による電流Ｉｒの引き抜きが行われないことから、パワーＭＯＳＦＥＴ８が一時的にオフ状態からオン状態に切り替わってしまう。

図８は、パワーＭＯＳＦＥＴ８の誤オン時の状態を示すタイミングチャートである。
電源電圧ＶＢが急激に上昇し、時刻ｔ１１でパワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値Ｖｇ（ｔｈ）以上に持ち上げられたものとする。すると、この時刻ｔ１１で、パワーＭＯＳＦＥＴ８がオフ状態からオン状態へ切り替わる。
このとき、容量Ｃｇｄには一定電流が流れるため、容量Ｃｇｄの両端電圧は直線的に上昇する。また、ゲート電圧ＶｇはパワーＭＯＳＦＥＴ８の閾値電圧Ｖｇ（ｔｈ）でほぼ一定となるため、容量Ｃｇｄの両端電圧の上昇に伴い、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄも直線的に上昇する（ドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＋容量Ｃｇｄの両端電圧）。

時刻ｔ１１から時刻ｔ１２の期間では、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄは電源電圧ＶＢより低く、このＶｄ＜ＶＢである期間ではｄ（Ｉｄ）／ｄｔ＝（ＶＢ−Ｖｄ）／Ｌ＞０となって電流Ｉｄが増加する（インダクタＬのインダクタンスもＬで表した。）。そして、時刻ｔ１２でＶｄ＝ＶＢとなるとｄ（Ｉｄ）／ｄｔ＝０となり、その後はＶｄ＞ＶＢとなるため、ｄ（Ｉｄ）／ｄｔ＜０となって電流Ｉｄは減少していく。時刻ｔ１３でＩｄ＝０となると、Ｖｄ＝ＶＢとなる。このとき、Ｉｄｇ＝０となるため、ゲート電圧Ｖｇは急速に低下し、パワーＭＯＳＦＥＴ８はオフ状態に戻る。

このように、ゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値電圧を下回っている状態であるときに電源電圧ＶＢが急激に上昇すると、パワーＭＯＳＦＥＴ８が一時的にオフ状態からオン状態に切り替わってしまう。
なお、ここでは、ゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値より低い状態である場合について説明したが、ゲート端子５がハイインピーダンス素子にてグランド７に接続された状態や、ゲート端子５が図９に示すような入力回路に接続された状態でも同様の現象が生じる。

また、ターンオフ動作においても、パワーＭＯＳＦＥＴ８がオン状態からオフ状態へ移行する際には、比較的大きな寄生容量Ｃｇｄの充電により電流Ｉｒが流れ、図１０に示すように、時刻ｔ２１から時刻ｔ２２の期間でゲート電圧Ｖｇが持ち上げられる。そのため、オフ時のゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値Ｖａ（ｔｈ）を下回っている状態では、ターンオフ時間が長くなってしまう。なお、図１０において、ゲート端子５の電圧Ｖｉｎとゲート電圧Ｖｇの基準電位（０［Ｖ］）の位置は異なっている（電圧Ｖｉｎの方が若干上側に表示されている。）。

これに対して、本実施形態では、ゲート電圧制御用ＭＯＳＦＥＴ１４を、パワーＭＯＳＦＥＴ８のドレイン電圧Ｖｄがローレベルからハイレベルへ移行する際の寄生容量Ｃｇｄにより発生する電流Ｉｒによって駆動する、すなわちゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧が電流Ｉｒによっても決定されるように構成する。そのため、ゲート端子５の電圧がゲート電圧制御用ＭＯＳＦＥＴ１４の閾値電圧を下回っている状態であるときに電源電圧ＶＢが急激に上昇し、パワーＭＯＳＦＥＴ８のゲート電圧ＶｇがパワーＭＯＳＦＥＴ８の閾値電圧以上に持ち上げられると、それに応じてゲート電圧制御用ＭＯＳＦＥＴ１４がオン状態に切り替わる。

例えば、ゲート電圧制御用ＭＯＳＦＥＴ１４の閾値電圧が０．６Ｖ、パワーＭＯＳＦＥＴ８の閾値電圧が１．２Ｖであるものとする。このとき、図８の時刻ｔ１１の状態のように、電源電圧ＶＢの急激な上昇によってゲート電位２３が０．６Ｖ以上となると、Ｎ型デプレッションＭＯＳＦＥＴ２５を介してゲート電圧制御用ＭＯＳＦＥＴ１４のゲート電圧が０．６Ｖ以上に持ち上げられる。そのため、ゲート電圧制御用ＭＯＳＦＥＴ１４がオン状態となり、容量Ｃｇｄによる電流Ｉｒを素早く引き抜くことができる。その結果、ゲート電位２３をパワーＭＯＳＦＥＴ８の閾値電圧１．２Ｖより低く抑え、パワーＭＯＳＦＥＴ８の誤オンを防止することができる。
また、ターンオフ動作においても、ターンオフ時の寄生容量Ｃｇｄによる電流Ｉｒを上記同様素早く引き抜くことができる。そのため、高速にターンオフ動作を行うことができる。

（効果）
上記実施形態では、パワーＭＯＳＦＥＴのゲート−ソース間にゲート電圧制御用ＭＯＳＦＥＴを設け、ゲート電圧制御用ＭＯＳＦＥＴのゲート−ドレイン間にプルアップ素子としてＮ型デプレッションＭＯＳＦＥＴを設ける。そして、ゲート電圧制御用ＭＯＳＦＥＴを、パワーＭＯＳＦＥＴのゲート−ドレイン間の寄生容量を充電する電流Ｉｒにより駆動する構成とする。

したがって、ゲート端子の電圧がゲート電圧制御用ＭＯＳＦＥＴの閾値電圧を下回っているとき、すなわちゲート電圧制御用ＭＯＳＦＥＴがオフ状態であるときに、電源電圧が急激に上昇しパワーＭＯＳＦＥＴのゲート電圧が持ち上げられた場合であっても、パワーＭＯＳＦＥＴのドレイン電圧がローレベルからハイレベルに移行する際に発生する電流Ｉｒによりゲート電圧制御用ＭＯＳＦＥＴをオン状態へ切り替えることができる。その結果、パワーＭＯＳＦＥＴのゲート電圧を低下させてパワーＭＯＳＦＥＴをオフ状態に維持することができる。このように、パワーＭＯＳＦＥＴの誤オンを防止することができる。

また、ターンオフ動作時においても、上記同様、ゲート電圧制御用ＭＯＳＦＥＴによって電流Ｉｒを引き抜くことができるので、高速にパワーＭＯＳＦＥＴをターンオフすることが可能となる。
このように、ゲート端子に印加されるゲート信号の電圧レベルや、ゲート端子に電圧を印加する外部入力回路の出力インピーダンス等に依存せず、電源電圧が急激に上昇した際のパワーＭＯＳＦＥＴの誤オンを防止することができると共に、高速でパワーＭＯＳＦＥＴをターンオフさせることができる。
さらに、ゲート電圧制御用ＭＯＳＦＥＴをオンさせることで電流Ｉｒを引き抜くため、チップサイズが小さくてすむと共に、消費電流の増加やパワーＭＯＳＦＥＴの通電能力の低下（Ｒｏｎの増大）などの通常動作への影響を抑えることができる。

（変形例）
なお、上記実施形態においては、絶縁ゲート半導体素子としてパワーＭＯＳＦＥＴ８を用いる場合について説明したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を用いることもできる。
また、上記実施形態においては、プルアップ素子としてＮ型デプレッションＭＯＳＦＥＴ１２ａ及び２５を用いる場合について説明したが、これに代えて抵抗を用いることもできる。図１に示すように、プルアップ素子としてデプレッションＭＯＳＦＥＴを用いると、定電流源素子とすることができ、抵抗を用いる場合と比較して電源電圧が高くなっても電流値の増加を僅かにすることができるが、製造工程は増加する。プルアップ素子として抵抗を用いることで、製造工程を簡易化することができる。
さらに、上記実施形態においては、定電流源１６を省略することも可能である。

１…電源、２…負荷、３…負荷駆動制御素子、４…ドレイン端子、５…ゲート端子、６…グランド端子（ソース端子）、７…グランド、８…パワーＭＯＳＦＥＴ、９…ツェナーダイオード、１０…電流検出センサ、１１…温度検出センサ、１２…論理回路、１３…ゲート抵抗、１４…ゲート電圧制御用ＭＯＳＦＥＴ、１５…ゲート電圧制御回路、１６…定電流源、１７…駆動回路部、１８…パワー部、１９…ゲート電圧制御用ＭＯＳＦＥＴゲート、２０…ゲート電圧制御回路入力、２１…論理回路入力、２２…ドレイン電位、２３…ゲート電位、２４…グランド電位、２５…Ｎ型デプレッションＭＯＳＦＥＴ

Claims (3)

1. 外部から入力されるゲート信号に基づいて絶縁ゲート半導体素子を駆動する絶縁ゲート型デバイスの駆動回路であって、
   前記ゲート信号が入力されるゲート端子と前記絶縁ゲート半導体素子のゲートとの間に接続されたゲート抵抗と、
   前記絶縁ゲート半導体素子のゲート及び前記ゲート抵抗間の第１の接続点とソースとの間に接続されたゲート電圧制御用半導体素子と、
   前記ゲート電圧制御用半導体素子のゲートと前記絶縁ゲート半導体素子のゲート及び前記ゲート抵抗間の第２の接続点との間に接続されたプルアップ素子と、
   前記ゲート端子及び前記ゲート抵抗間の接続点からゲート信号が入力され、前記ゲート電圧制御用半導体素子を、前記ゲート信号の電圧値が前記絶縁ゲート半導体素子の閾値電圧よりも高い所定の基準電圧以上であるときにオフ状態とし、前記ゲート信号の電圧値が前記基準電圧を下回っているときだけ、オン状態に駆動制御可能とする閾値制御回路と、を備え、
   前記ゲート電圧制御用半導体素子は、前記ゲート信号の電圧値が前記基準電圧を下回っているときに、前記絶縁ゲート半導体素子のゲート・ドレイン間に形成された寄生容量の充電電流によって前記プルアップ素子を介してオン駆動されることを特徴とする絶縁ゲート型デバイスの駆動回路。
2. 前記プルアップ素子は、デプレッション型のＭＯＳＦＥＴであることを特徴とする請求項１に記載の絶縁ゲート型デバイスの駆動回路。
3. 前記ゲート電圧制御用半導体素子のゲート閾値電圧が前記絶縁ゲート半導体素子のゲート閾値電圧未満に設定され、
   前記閾値制御回路は、前記ゲート信号が前記基準電圧未満であるときに、ゲート信号を前記ゲート電圧制御用半導体素子のゲートに供給し、前記ゲート信号が前記基準電圧以上となったときに前記ゲート電圧制御用半導体素子のゲートにオフ信号を供給する構成を有し、前記プルアップ素子を通じて流れる電流が前記ゲート端子及び前記ゲート抵抗間の前記接続点へ流れることを防止するダイオードを備えることを特徴とする請求項１又は２に記載の絶縁ゲート型デバイスの駆動回路。

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