JP5034919B2 - 温度センサ回路 - Google Patents

Description

この発明は、デプレッションＭＯＳを有する温度センサ回路に関する。

図７は、従来の温度センサ回路の回路図である。電源１に第一のバイポーラＴｒ３のコレクタを接続し、第一のバイポーラＴｒ３のエミッタを、ゲートとソースを短絡したデプレッションＮＭＯＳ４のドレインに接続し、デプレッションＮＭＯＳ４のソースをグランド２に接続する。第一のバイポーラＴｒ３のベースは、電源１にコレクタを接続した第二のバイポーラＴｒ５のエミッタに接続し、この第二のバイポーラＴｒ５のベースは、電源１にカソードを接続したダイオード６のアノードに接続し、デプレッションＮＭＯＳ４のドレインの電圧を出力端子７に接続すれば、従来の温度センサ回路となる。
この温度センサ回路４００は、出力電流が温度に対して正特性を示す第一の電流源回路を、第一のバイポーラＴｒ３と第二のバイポーラＴｒ５のダーリントントランジスタ９０とダイオード６（ツェナーダイオードで温度検出部となる）で構成し、その出力電流を第二の電流源回路であるデプレッションＮＭＯＳ４に注入することで、出力端子７の電圧が正特性を示すように設計している。
さらに詳細に説明する。負荷７０に供給する電力を制御するパワースイッチング素子（パワーＮＭＯＳ６０）が形成されている半導体基板５００に温度センサ回路４００を構成する第一の電流源回路と第二の電流源回路も形成されている。パワースイッチング素子の動作で、この半導体基板５００の温度が上昇すると、第一の電流源回路を構成する温度検出部であるダイオード６は大きな漏れ電流を流す状態になり、ダーリントントランジスタ９０としてはインピーダンスが小さい状態になる。

この状態で電源１を投入すると、第一の電流源回路を構成するダーリントントランジスタ９０の前段の第一のバイポーラＴｒ３にゲート電流（漏れ電流）が流れ、その電流がダーリントントランジスタ９０の第二のバイポーラＴｒ５で増幅され大きなコレクタ電流が流れる。この電流は第二の電流源回路を構成するデプレッションＮＭＯＳ４（デプレッション型ｎチャネルＭＯＳＦＥＴで定電流回路の働きをする）に流れ込む。
デプレッションＮＭＯＳ４のゲートはグランド２電位に固定されているので、この電流は、ゲートがグランド２電位に固定されているときの電流までほぼ瞬間的に増大し、飽和領域に突入して図８に示すように一定電流となる。尚、図８は、ゲート電圧をグランド電位に固定したときのデプレッションＮＭＯＳ４のドレイン電圧−ドレイン電流の関係を示す図である。
出力端子７は図示しない信号処理回路のＭＯＳＦＥＴのゲートに接続しているおり、出力端子７には電流は流れない。この様な状態では、デプレッションＮＭＯＳ４のインピーダンスとダイーリントントランジスタ９０のインピーダンスとの割合で出力端子７の電圧が決まる。半導体基板５００の温度が低いときは、ダイオード６の漏れ電流が小さく、従って第一のバイポーラＴｒ３のゲート電流が小さいので、デプレッションＮＭＯＳ４のインピーダンスに比べて、ダーリントントランジスタ９０のインピーダンスは大きくなり、デプレッションＮＭＯＳ４のドレイン電圧と等しい出力端子７の電圧は低い状態となる。

一方、半導体基板５００の温度が高いときは、ダイオード６の漏れ電流が大きくなるので、第一のバイポーラＴｒ３のゲート電流が大きくなり、ダーリントントランジスタ９０のインピーダンスは低くなる。そうすると、デプレッションＮＭＯＳ４のドレイン電圧と等しい出力端子７の電圧は高くなる。
図９は、電源を投入したときの電源電圧、半導体基板の温度および出力端子の電圧の各波形を示した図である。図中の実線は半導体基板５００の温度が低い場合で、点線は温度が高い場合である。また、図１０は図９のＢ期間を拡大した図であり、図中のＴｏ、αおよびＴ１は後述する図３の説明で使用する。
半導体基板５００の温度が低い状態のときに電源１が投入されると、半導体基板５００に形成されたパワーＮＭＯＳ６０が動作して半導体基板５００の温度を上昇させ、やがて一定温度となる。この一定温度が、パワーＮＭＯＳ６０が定常動作時の半導体基板５００の温度となる。温度が上昇している期間は、出力端子の電圧も上昇する。この電圧は電源投入時にはオーバーシュートは殆どない。
また、半導体基板５００の温度が、負荷７０に接続するパワーＮＭＯＳ６０を破壊するまでに高い状態になったとき（図９のＡライン）、出力端子７の電圧は所定の電圧Ｅの高さに達する。そうすると、パワーＮＭＯＳ６０に遮断信号が送られてパワーＮＭＯＳ６０はオフしてパワーＮＭＯＳ６０の破壊を防止する。

また、特許文献１には、ダーリントントランジスタに定電流回路を接続した温度センサ回路が開示されている。
特開昭６１−２３３３３０号公報（第１頁右欄下から２行目〜２頁左上欄大８行、図７）

図９において、点線で示すように半導体基板５００の温度が高い状態で、電源１を投入すると、ダーリントントランジスタ９０を通してデプレッションＮＭＯＳ４に大きなインラッシュ電流が瞬間的に流れる。そうすると、図８で示すようにデプレッションＮＭＯＳ４のドレイン電圧は瞬間的に飽和電圧以上となりオーバーシュートする。
このオーバーシュート電圧が前記の所定の電圧Ｅに達すると、パワーＮＭＯＳ６０のゲートに遮断信号が送られ、パワーＮＭＯＳ６０が遮断して負荷７０に電力が供給できなくなる。
図１０は、図９のＢ期間を拡大した図である。図１０に示すように、出力端子７の電圧は投入時点で大きくオーバーシュートしている。半導体基板５００の温度において実線が温度が高い状態のとき、点線が温度が低い状態のときを示す。
前記したように、オーバーシュート電圧が所定の電圧Ｅに達した時点で、パワーＮＭＯＳ６０が遮断し負荷７０に電力が供給されなくなる。つまり、電源１を投入しても、負荷７０に電力が供給されないことになる。
また、特許文献１では、電源投入時に出力端子に発生するオーバーシュット電圧を抑制することは記載されておらず、また定電流回路にデプレッションＮＭＯＳを使用することも記載されていない。

この発明の目的は、前記の課題を解決して、電源投入時に出力端子に過大なオーバーシュート電圧が発生するのを防止できる温度センサ回路を提供することにある。

前記の目的を達成するために、電源にコレクタが接続する第１スイッチング素子と、該第１スイッチング素子のベースにアノードが接続し前記コレクタにカソードが接続するダイオードと、前記スイッチング素子のエミッタとドレインが接続しグランドとソースが接続しグランド電位にゲートが固定されたデプレッション型ｎチャネルＭＯＳＦＥＴ（デプレッションＮＭＯＳ）と、前記デプレッション型ｎチャネルＭＯＳＦＥＴのドレインと接続する出力端子とを有する温度センサ回路において、前記出力端子と前記グランドに接続する短絡手段と、前記電源を投入する時点から所定の期間前記短絡手段を動作させる信号を出力する遅延手段とを有する構成とする。
遅延手段で決まる一定期間、短絡手段でデプレッションＮＭＯＳを短絡することで、電源投入時に発生する出力端子の電圧のオーバーシュートを防止できる。
また、前記第１スイッチング素子が、ダーリントントランジスタであるとよい。ダーリントントランジスタを用いることで、ダイオードで発生する漏れ電流を大きく増幅できて、半導体基板の温度範囲に対して出力端子の電圧範囲を大きくとれるメリットがある。
また、前記短絡手段が、第２スイッチング素子で、具体的には、エンハンスメント型ｎチャネルＭＯＳＦＥＴであるとよい。

また、前記遅延手段が、偶数個のインバータ回路を直列接続した遅延回路であるとよい。
前記遅延回路を構成するインバータ回路の内、前段のインバータ回路の出力点に一端を接続した抵抗と、該抵抗の他端および後段のインバータ回路の入力点に一端を接続し他端をグランドに接続したコンデンサとを有する回路とすることで遅延時間を長くすることができる。
また、前記遅延回路を構成する前記インバータ回路の内、前段のインバータ回路の出力点に一端を接続し他端を後段のインバータ回路の入力点に接続した抵抗を有する回路とすることで遅延時間を長くすることができる。
また、前記遅延回路の前記インバータ回路の内、前段のインバータ回路の出力点に一端を接続し他端をグランドに接続したコンデンサを有する回路とすることで遅延時間を長くすることができる。

この発明によれば、出力端子とグランドの間に短絡手段であるＮＭＯＳを設け、このＮＭＯＳを電源投入時から遅延回路を用いて所定の期間オンさせる。そうすることで、出力端子７とグランド２の間のインピーダンスを小さくし、電源１から流入するインラッシュ電流をＮＭＯＳへ分流させる。インラッシュ電流をＮＭＯＳに分流させることで、出力端子７で発生するオーバーシュート電圧を大幅に低減することができる。
オーバーシュート電圧が大幅に低減されることで、電源投入時にも負荷へ電力を安定して供給することができる。

図１は、発明の実施の形態を説明するための回路図である。本発明の温度センサ回路３００は、従来の温度センサ回路４００のデプレションＮＭＯＳ４に併設され、デプレッションＮＭＯＳ４のドレインとソース間を短絡する短絡手段１００と、電源投入時から所定の時間短絡するための信号を短絡手段１００に伝送する遅延手段２００とを有している。デプレッションＮＭＯＳ４を電源投入時に短絡することで温度センサ回路の出力端子７の電圧がオーバーシュートすることを防止している。
発明の実施の形態を以下の実施例で具体的に説明する。従来と同一の部位には同一の符号を付した。

図２は、この発明の第１実施例の温度センサ回路の回路図で、同図（ａ）は遅延回路をインバータ回路で示した回路図、同図（ｂ）は同図（ａ）の遅延回路の詳細図である。
従来の温度センサ回路４００との違うのは、４個のインバータ回路２３〜２６で構成される遅延回路２０とデプレッションＮＭＯＳのソースＳとドレインＤを短絡するＮＭＯＳ１０（ｎチャネルＭＯＳＦＥＴ）とが追加されている点である。この遅延回路２０は遅延部２１と、この遅延部２１からの出力信号を波形整形するバッファ部２２で構成される。また、半導体基板５００に形成される図７のパワーＮＭＯＳ６０はここでは示されていない。
電源１に第一のバイポーラＴｒ３のコレクタを接続し、第一のバイポーラＴｒ３のエミッタを、ゲートとソースを短絡したデプレッションＮＭＯＳ４（デプレッション型ｎチャネルＭＯＳＦＥＴ）のドレインに接続し、デプレッションＮＭＯＳ４のソースをグランド２に接続する。
第一のバイポーラＴｒ３のベースは、電源１にコレクタを接続した第二のバイポーラＴｒ５のエミッタに接続し、この第二のバイポーラＴｒ５のベースは、電源１にカソードを接続したダイオード６（例えば、ツェナーダイオードなどであり温度検出部となる）のアノードに接続し、デプレッションＮＭＯＳ４のドレインの電圧を出力端子７に接続する。この従来の温度センサ回路３００に、遅延回路２０とＮＭＯＳ１０を追加して本発明の温度センサ回路３００となる。

同図（ａ）において、遅延回路２０は、電源１とグランド２の間に接続され、２個のインバータ回路２３、２４と抵抗２７およびコンデンサ２８で構成される遅延部２１と２個インバータ回路２５、２６で構成されるバッファ部２２を有する。この抵抗２７とコンデンサ２８は半導体基板５００上に半導体プロセスを用いて形成される。
遅延部２１を構成する第一のインバータ回路２３の入力（同図（ｂ）のＮＭＯＳ３２のゲート）をグランド２に接続し、第一のインバータ回路２３の出力を抵抗２７およびコンデンサ２８を介して第二のインバータ回路２４の入力（同図（ｂ）のＮＭＯＳ３４のゲート）に接続する。第二のインバータ回路２４の出力をバッファ部２２を構成する第三のインバータ回路２５の入力（同図（ｂ）のＮＭＯＳ３６のゲート）に接続し、第三のインバータ回路２５の出力を第四のインバータ回路２６の入力（同図（ｂ）のＮＭＯＳ３８のゲート）に接続する。第四のインバータ回路２６の出力が遅延回路２０の出力端子と接続する。この出力端子７は、本発明の温度センサ回路３００の出力端子７とグランド２の間に設けられたＮＭＯＳ１０のゲートに接続する。この抵抗２７の値の大きさとコンデンサ２８の容量値の大きさで遅延時間が決まり、デプレッションＮＭＯＳ４を短絡する所定の時間Ｔｏを設定できる。

同図（ｂ）において、遅延回路２０を構成するインバータ回路２３〜２６はデプレッションＮＭＯＳ３１、３３、３５、３７とエンハンスメントＮＭＯＳ（単にＮＭＯＳ３２、３４、３６、３８と称す）を有している。デプレッションＮＭＯＳ３１、３３、３５、３７のゲートはグランド２に接続している。
電源投入時、第一のインバータ回路２３を構成するデプレッションＮＭＯＳ３１から抵抗２７を介してコンデンサ２８を充電し、コンデンサ２８の電圧が第二のインバータ回路２４を構成するＮＭＯＳ３４のゲートしきい値を超えると、ＮＭＯＳ３４がオンして第三のインバータ回路２５を構成するＮＭＯＳ３６をオンからオフにし、第四のインバータ回路２６を構成するＮＭＯＳ３８をオフからオンとする。
ＮＭＯＳ３８がオフの間、デプレッションＮＭＯＳ４を短絡するＮＭＯＳ１０はオン状態となる。このＮＭＯＳ１０がオンすることで、ダーリンドントランジスタ９０の電流を分流して、出力端子７がオーバーシュートすることを防止する。ＮＭＯＳ３８がオンした時点でＮＭＯＳ１０がオフして、本発明の温度センサ回路３００の動作は定常状態に移行する。
尚、図２では、遅延部２１のインバータ回路２３〜２６をデプレッションＮＭＯＳ３１、３３、３５、３７とＮＭＯＳ３２、３４、３６、３８で構成した。この構成ではインバータ回路の段数を増やして各インバータ回路の出力に抵抗とコンデンサを接続しても、第一のインバータ回路２３と第二のインバータ回路２４の間に接続した抵抗２７とコンデンサ２８で遅延時間が決まる。

一方、図示しないが、遅延部２をエンハンスメントＰＭＯＳとエンハンスメントＮＭＯＳからなるＣＭＯＳ（相補型ＭＯＳ）でインバータ回路を複数個直列接続する。そして前段のインバータ回路の出力を後段のインバータ回路の入力に接続し、各インバータ回路の出力と後段のインバータの入力の間に図２（ｂ）のように抵抗とコンデンサを接続して、インバータ回路の段数を増やすと、数を増やした分遅延時間を長くすることができる。
図３は、図２の温度センサ回路３００の電源電圧、遅延回路の出力電圧（ＮＭＯＳ３８のドレイン電圧）および出力端子７の電圧の各波形を示す図である。
図２の回路構成において、図９および図１０で示したオーバーシュート電圧（跳ね上がり電圧）が、負荷７０に電力を供給するパワーＮＭＯＳ４（パワーｎチャネルＭＯＳＦＥＴ）が遮断するレベルの出力端子７の電圧（所定の電圧Ｅ）に減衰するまでの期間をＴｏとする。このＴｏの期間、ＮＭＯＳ１０をオンさせ、ダーリントントランジスタ９０に流れるコレクタ電流をこのＮＭＯＳ１０に流し、ＮＭＯＳ１０のインピーダンスをダーリントントランジスタ９０のインピーダンスより大幅に低下させる。
こうすることで、デプレッションＮＭＯＳ４のドレイン電圧が過大に上昇するのを抑えて、出力端子７の電圧が所定の電圧Ｅ以下になるようにできる。

しかし、実際は確実にオーバーシュート電圧を所定の電圧Ｅ以下とするために、図３に示すように、Ｔｏの期間に余裕分αを加算して所定の期間Ｔ１＝Ｔｏ＋αとして、この所定の期間Ｔ１、ＮＭＯＳ１０をオンさせてデプレッションＮＭＯＳ４のドレインとソース間を短絡する。
つまり、オーバーシュート電圧が所定の電圧Ｅ以下となる期間Ｔｏを、例えば、Ｔｏ＝１００μｓ程度であるとすれば、ＮＭＯＳ１０をオンさせる所定の期間Ｔ１は余裕をもってＴｏ＋αとして、例えば、２００μｓ程度とする。
尚、短絡手段１００にＮＭＯＳ１０を用いた例で説明したが、ＮＭＯＳ１０に限らず、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタなどのスイッチング素子を適用してもよい。しかし、その場合は適用するスイッチング素子のゲートを駆動できる遅延回路とする必要となる。

図４は、この発明の第２実施例の温度センサ回路の回路図である。図２との違いは、遅延回路２０を構成する遅延部２１のコンデンサ２８を図２（ｂ）で示したＮＭＯＳ３４のゲート容量３９で代替した点である。この場合、図２（ｂ）の点線で示したＮＭＯＳ３４のゲート容量３９を大きくする必要がある。

図５は、この発明の第３実施例の温度センサ回路の回路図である。図２との違いは、遅延回路２０を構成する遅延部２１の抵抗２７を図２（ｂ）で示したデプレッションＮＭＯＳ３１の抵抗で代替した点である。この場合、図２（ｂ）で示したデプレッションＮＭＯＳ３１の内部抵抗を大きくする必要がある。

図６は、この発明の第４実施例の温度センサ回路の要部回路図である。図２との違いは、遅延部２１の抵抗２７とコンデンサ２８を図２（ｂ）で示したデプレッションＮＭＯＳ３１の内部抵抗とＮＭＯＳ３４のゲート容量で代替した点である。この場合、図２（ｂ）で示したデプレッションＮＭＯＳ３１の内部抵抗とＮＭＯＳ３４のゲート容量を大きくする必要がある。

発明の実施の形態を説明するための回路図 この発明の第１実施例の温度センサ回路の回路図で、（ａ）は遅延回路をインバータ回路で示した回路図、（ｂ）は（ａ）の遅延回路の詳細図 図２の温度センサ回路３００の電源電圧、遅延回路の出力電圧（ＮＭＯＳ３８のドレイン電圧）および出力端子７の電圧の各波形を示す図 この発明の第２実施例の温度センサ回路の回路図 この発明の第３実施例の温度センサ回路の回路図 この発明の第４実施例の温度センサ回路の要部回路図 従来の温度センサ回路の回路図 ゲート電圧をグランド電位に固定したときのデプレッションＮＭＯＳ４のドレイン電圧−ドレイン電流の関係を示す図 電源を投入したときの電源電圧、半導体基板の温度および出力端子の電圧の各波形を示した図 図９のＢ期間を拡大した図

符号の説明

１ 電源
２ グランド
３ 第一のバイポーラＴｒ
４ デプレションＮＭＯＳ
５ 第二のバイポーラＴｒ
６ ダイオード
７ 出力端子
１０ ＮＭＯＳ
２０ 遅延回路
２１ 遅延部
２２ バッファ部
２３〜２６ インバータ回路
２７ 抵抗
２８ コンデンサ
３１、３３、３５、３７ デプレッションＮＭＯＳ
３２、３４、３６、３８ ＮＭＯＳ（エンハンスメント）
３９ ゲート容量
６０ パワーＮＭＯＳ
７０ 負荷
９０ ダーリントントランジスタ
１００ 短絡手段
２００ 遅延手段
３００ 本発明の温度センサ回路
４００ 従来の温度センサ回路
５００ 半導体基板

Claims (8)

1. 電源にコレクタが接続する第１スイッチング素子と、該第１スイッチング素子のベースにアノードが接続し前記コレクタにカソードが接続するダイオードと、前記スイッチング素子のエミッタとドレインが接続しグランドとソースが接続しグランド電位にゲートが固定されたデプレッション型ｎチャネルＭＯＳＦＥＴと、前記デプレッション型ｎチャネルＭＯＳＦＥＴのドレインと接続する出力端子とを有する温度センサ回路において、
   前記出力端子と前記グランドに接続する短絡手段と、前記電源を投入する時点から所定の期間前記短絡手段を動作させる信号を出力する遅延手段とを有することを特徴とする温度センサ回路。
2. 前記第１スイッチング素子が、ダーリントントランジスタであることを特徴とする請求項１に記載の温度センサ回路。
3. 前記短絡手段が、第２スイッチング素子であることを特徴とする請求項１に記載の温度センサ回路。
4. 前記第２スイッチング素子が、エンハンスメント型ｎチャネルＭＯＳＦＥＴであることを特徴とする請求項３に記載の温度センサ回路。
5. 前記遅延手段が、偶数個のインバータを直列接続した遅延回路であることを特徴とする請求項１に記載の温度センサ回路。
6. 前記インバータ回路の内、前段のインバータ回路の出力点に一端を接続した抵抗と、該抵抗の他端および後段のインバータ回路の入力点に一端を接続し他端をグランドに接続したコンデンサとを有することを特徴にとする請求項５に記載の温度センサ回路。
7. 前記インバータ回路の内、前段のインバータ回路の出力点に一端を接続し他端を後段のインバータ回路の入力点に接続した抵抗を有することを特徴にとする請求項５に記載の温度センサ回路。
8. 前記インバータ回路の内、前段のインバータ回路の出力点に一端を接続し他端をグランドに接続したコンデンサを有することを特徴にとする請求項５に記載の温度センサ回路。
   

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