JP5680819B2 - センスアンプ回路及び半導体記憶装置 - Google Patents

Description

本発明は、メモリセルから読み出されてビット線を介して伝送される信号を増幅するシングルエンド型のセンスアンプ回路とそれを備えた半導体記憶装置に関するものである。

近年、ＤＲＡＭ等の半導体記憶装置の微細化に伴い、各々のメモリセルの小型化を図るべく、メモリセルを構成するキャパシタの十分な容量を確保することが困難になっている。従来から、メモリセルから読み出した微小な信号電圧を増幅するために適したセンスアンプ回路として、電荷転送型のセンスアンプ回路が知られている。例えば、以下の特許文献１〜４においては、多様な電荷転送型センスアンプの構成が開示されている。

図２３は、従来の典型的な電荷転送型のセンスアンプ回路の構成例を示している。図２３においては、Ｎ型の選択トランジスタＱ０及びキャパシタＣｓからなるメモリセルＭＣと、２つのＮ型のＭＯＳトランジスタＱｇ、Ｑｐと、ラッチ型差動アンプ１００が示されている。選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続される。キャパシタＣｓは、選択トランジスタＱ０のドレインとグランド電位の間に接続される。ＭＯＳトランジスタＱｇは、ゲートに印加された制御電圧Ｖｇに応じて、ビット線ＢＬとセンスノードＮｓとの間の接続を制御する。ＭＯＳトランジスタＱｐは、ゲートに印加された制御信号ＳＥＴに応じて、電源電圧ＶＤＤとセンスノードＮｓとの間の接続を制御する。ラッチ型差動アンプ１００は、センスノードＮｓの信号電圧と、参照電位Ｖｒとをそれぞれ入力し、差動増幅してラッチする。なお、参照電位Ｖｒは、メモリセルＭＣからハイ情報とロー情報をそれぞれ読み出したときのセンスノードＮｓにおける各電位の概ね中間電位に設定される。

図２３において、ビット線ＢＬにはビット線容量Ｃｂが形成され、センスノードＮｓには容量Ｃａが形成される。発明者らの検討により、センスアンプ回路において想定される動作モードは、キャパシタの容量Ｃｓ、ビット線ＢＬの電位とビット線容量Ｃｂ、センスノードＮｓの電位と容量Ｃａ（図１及びその説明を参照）などのパラメータに依存して定まり、後述の（式１）〜（式３）に従って動作することが見出された。図２３に示す従来の電荷転送型のセンスアンプ回路については、前述の動作モードのうち、電荷転送モードが支配的になることが確認されている。
特開２０００−１９５２６８号公報 特開２００２−１５７８８５号公報 特開平１１−１６３８４号公報 特開２００７−７３１２１号公報

しかしながら、図２３の電荷転送型のセンスアンプ回路を用いる場合は、比較的回路規模が大きいラッチ型差動アンプ１００を採用しているため、センスノードＮｓの容量Ｃａの増大が避けられない。例えば、１本のビット線ＢＬに５１２個のメモリセルＭＣを設ける構成において、ビット線容量Ｃｂ＝５０ｆＦ程度に対し、センスノードＮｓの容量Ｃａ＝１０ｆＦ程度になることが想定される。そして、かかる条件に基づき発明者らが検討を行った結果、電源電圧ＶＤＤが比較的高い場合（例えば、３Ｖや２Ｖ）、センスアンプ回路の増幅動作に支障はないものの、特に電源電圧ＶＤＤの低電圧化を図って、例えばＶＤＤ＝１Ｖで動作させる場合、増幅動作に支障を来たすことが判明した（図５及び図６とその説明参照）。このような条件下では、メモリセルＭＣのハイ情報とロー情報をそれぞれ読み出したときにセンスノードＮｓにおける電圧差が小さくなり、動作マージンが十分確保できなくなる。また、このような傾向は、メモリセルＭＣを小型化して容量が小さいキャパシタＣｓを用いる場合には、一層顕著になることがわかった。以上のように、従来の電荷転送型センスアンプ回路は、低容量のメモリセルＭＣを用いて低電圧動作を図る構成に対して適用することが困難であるという問題がある。

そこで、本発明はこれらの問題を解決するためになされたものであり、キャパシタの容量が小さいメモリセルを採用した半導体記憶装置において低電圧動作を図る場合、電荷転送モードと電荷分配モードの増幅動作を適切に制御することにより、読み出し動作時に十分な動作マージンを確保することが可能なセンスアンプ回路を提供することを目的とする。

上記課題を解決するために、本発明のセンスアンプ回路は、メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタとを備えて構成され、前記メモリセルの読み出し動作に先立って前記所定電位が前記ビット線に供給されるとともに、当該所定電位は、前記メモリセルの読み出し電圧の範囲内において電荷転送モードと電荷分配モードとが切り換わる変化点の近傍で、前記メモリセルのハイ情報とロー情報をそれぞれ読み出した際に前記センスノードにおける所要の電圧差を確保可能な値に設定されることを特徴とする。

本発明のセンスアンプ回路によれば、メモリセルの読み出し動作に際し、第１のＭＯＳトランジスタが制御電圧に応じた所定電位をビット線に供給した状態で、第１のＭＯＳトランジスタが電荷転送ゲートとして機能し、電荷転送モードあるいは電荷分配モードに基づき、センスノードに接続される第２のＭＯＳトランジスタによって信号電圧が増幅される。このとき、メモリセルのハイ情報とロー情報を読み出す場合、両者の電圧差が十分確保されるように電位関係が設定されるとともに、シングルエンド型を採用したためにセンスノードの容量を小さくできるので、低容量のメモリセルを採用した場合であっても、特に低電圧動作時の動作マージンの向上に有効な構成を実現することができる。

本発明のセンスアンプ回路は、特に階層化されたメモリセルアレイに適用する場合に有効である。すなわち、所定数のローカルビット線がローカルセンスアンプを介してグローバルビット線と選択的に接続される構成において、差動構成を採用することなくシングルエンド型のローカルセンスアンプを用いて回路規模の小型化を図りつつ、センスアンプ回路の動作マージンを十分に確保することができる。

また、本発明のセンスアンプ回路は、特に、第１のＭＯＳトランジスタ又は第２のＭＯＳトランジスタの閾値電圧の変動が補償された補償電圧を発生する補償電圧発生回路と組み合わせて用いることが有効である。このような補償電圧をセンスアンプ回路に供給することにより、上述の動作マージンをより一層向上させることが可能となる。

以上述べたように本発明によれば、シングルエンド型のセンスアンプを採用し、電荷転送モードと電荷分配モードに基いて増幅動作を制御する場合、センスノードの容量を小さく設定できるので、１Ｖ程度の低電圧動作における動作マージンを十分に確保することができる。特に、５ｆＦ以下のように小さい容量のメモリセルを用いる場合に有利な構成を実現できる。

また、ビット線構成とセンスアンプ回路が階層化された半導体記憶装置において、特にローカルビット線の容量を小さく設定できるので、大容量の半導体記憶装置において良好な動作マージンを実現可能となる。

さらに、補償電圧発生回路を用いることで、ＭＯＳトランジスタの閾値電圧の製造プロセスや温度による変動を適切に補償することができ、センス時の動作マージンを一層向上させ、センスアンプ回路の動作の信頼性を高めることができる。あるいは、チップ内のばらつき許容範囲を拡大することができるので、小さい容量のメモリセルを用いる大容量のＤＲＡＭに多数のセンスアンプ回路を組み込む場合、製造歩留まりの向上と製造コストの低減が可能となる。

本発明の実施形態について図面を参照しながら説明する。以下では、センスアンプ回路を備えた半導体記憶装置に対して本発明を適用した３つの実施形態について説明する。

[基本原理]
まず、本実施形態のセンスアンプ回路に関し、基本的な動作原理について図１を参照して説明する。以下では、センスアンプ回路の動作モードとして、主に電荷転送モード（チャージトランスファモード）と電荷分配モード（チャージシェアモード）を想定する。図１は、電荷転送モード及び電荷分配モードで動作するセンスアンプ回路の入力側の構成を模式的に示す図である。図１においては、Ｎ型の選択トランジスタＱ０及びキャパシタＣｓからなるメモリセルＭＣと、２つのＮ型のＭＯＳトランジスタＱｇ、Ｑｐからなるセンスアンプ回路が示されている。

選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続される。また、選択トランジスタＱ０のドレインとグランド電位の間にキャパシタＣｓが接続される。電荷転送ゲートとして機能するＭＯＳトランジスタＱｇは、ビット線ＢＬとセンスノードＮｓとの間に接続されている。ビット線電位供給用のＭＯＳトランジスタＱｐは、電源電圧ＶＤＤとセンスノードＮｓとの間に接続されている。ＭＯＳトランジスタＱｇのゲートには制御電圧Ｖｇが印加され、ＭＯＳトランジスタＱｐのゲートには制御信号ＳＥＴが印加されている。図１には、ビット線ＢＬに形成されるビット線容量Ｃｂと、センスノードＮｓに形成される容量Ｃａと、ビット線ＢＬの電位Ｖｂと、センスノードＮｓの電位Ｖａをそれぞれ示している。このうち、ビット線容量Ｃｂ及びセンスノードＮｓの容量Ｃａは、配線の寄生容量、トランジスタ等の入力容量、メモリセルＭＣの接続数などに依存して定まる。

メモリセルＭＣの読み出し動作に先立って、ビット線電位供給用のＭＯＳトランジスタＱｐの動作により、センスノードＮｓが電源電圧ＶＤＤに設定される。このとき、ビット線ＢＬは、ＭＯＳトランジスタＱｇを介して、制御電圧ＶｇとＭＯＳトランジスタＱｇの閾値電圧Ｖｔ１に基づき、Ｖｂ＝Ｖｇ−Ｖｔ１となる電位Ｖｂ（本発明の所定電位）が供給される。

その後、ＭＯＳトランジスタＱｐがオフし、続いてワード線ＷＬが駆動されて選択トランジスタＱ０がオンする。これにより、センスアンプ回路によるセンス動作が開始される。このときのメモリセルＭＣの電荷蓄積ノードＮ０の電圧をＶｓとすると、Ｖｓ、Ｖｂ、ＶＤＤの各値の関係に応じて、次の３つの動作に分けることができる。
（１）ＭＯＳトランジスタＱｇがオフを保持
（２）ＭＯＳトランジスタＱｇを通して上述の電荷転送モードで電荷が移動
（３）ＭＯＳトランジスタＱｇを通して上述の電荷分配モードで電荷が移動

ここで、上記の動作（２）と動作（３）の境界（変化点）となる電位ＶｂをＶｃと定義する。この電圧Ｖｃを用いると、上記動作を完了した後のセンスノードＮｓの電位Ｖａは、動作（１）、（２）、（３）に対応して、それぞれ以下の（式１）、(式２）、（式３）のように表現される。
（式１）Ｖｂ≦Ｖｓ ： Ｖａ＝ＶＤＤ
（式２）Ｖｓ＜Ｖｂ≦Ｖｃ ： Ｖａ＝ＶＤＤ＋（Ｃｓ／Ｃａ）Ｖｓ
−（Ｃｓ／Ｃａ）Ｖｂ
（式３）Ｖｃ＜Ｖｂ ： Ｖａ＝（ＣｓＶｓ＋ＣａＶＤＤ）／（Ｃｓ＋Ｃｂ＋Ｃａ）
＋（Ｃｂ／（Ｃｓ＋Ｃｂ＋Ｃａ））Ｖｂ

ただし、電圧Ｖｃは次式で算出される。
Ｖｃ＝（（Ｃｓ＋Ｃｂ）ＣａＶＤＤ）＋（Ｃｓ＋Ｃｂ）ＣｓＶｓ）
／（Ｃｓ（Ｃｓ＋Ｃｂ＋Ｃａ）＋ＣｂＣａ）

例えば、図２３に示す従来のセンスアンプは、主に上記式（２）の電荷転送モードにより動作させるものであるが（電荷転送型センスアンプ）、本実施形態のセンスアンプ回路は、電荷転送モードと電荷分配モードとを制御しつつ動作させることが特徴である。

［第１実施形態］
以下、本発明の第１実施形態について説明する。第１実施形態では、電荷転送・電荷分配制御型のシングルエンドセンスアンプ回路を採用した点が特徴である。図２は、第１実施形態のＤＲＡＭのうちセンス系の回路構成の一例を示す図であり、メモリセルＭＣと、上述のセンスアンプ回路の基本動作を担うプリアンプ１０（本発明の第１のセンスアンプ）と、プリアンプ１０の後段のセンスラッチ回路１１（本発明の第２のセンスアンプ）が示されている。

メモリセルＭＣは、ＮＭＯＳ型の選択トランジスタＱ０と、情報を電荷として保持するキャパシタＣｓとから構成される１Ｔ１Ｃ型のＤＲＡＭメモリセルである。選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。キャパシタＣｓは、選択トランジスタＱ０のドレインとセルプレート電位ＶＰＬＴとの間に接続されている。図２では、１つのメモリセルＭＣを示しているが、実際には複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された多数のメモリセルＭＣが設けられている。第１実施形態では、例えば、１本のビット線ＢＬに５１２個のメモリセルＭＣが接続されることを想定する。この場合、１本のビット線ＢＬに形成されるビット線容量Ｃｂは、全体として例えば５０ｆＦとなる。

プリアンプ１０は、５つのＮ型のＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から構成されている。電荷転送ゲートとして機能するＭＯＳトランジスタＱ１（本発明の第１のＭＯＳトランジスタ）は、ビット線ＢＬとプリアンプ１０側のセンスノードＮｓの間に接続され、ゲートに制御電圧Ｖｇが印加されている。増幅素子として機能するＭＯＳトランジスタＱ２（本発明の第２のＭＯＳトランジスタ）は、ゲートがセンスノードＮｓに接続され、ビット線ＢＬからＭＯＳトランジスタＱ１を介して伝送された信号をセンス・増幅してドレイン電流に変換する。このドレイン電流は、プリアンプ１０の側の入出力ノードＮ１からＭＯＳトランジスタＱ４、Ｑ２を通ってグランドに流れる。

ビット線ＢＬのプリチャージ用トランジスタとして機能するＭＯＳトランジスタＱ３は、ゲートにプリチャージ信号ＰＣが印加され、プリチャージ信号ＰＣがハイのときにセンスノードＮｓをグランド電位にプリチャージする。センスノードＮｓがプリチャージされると、ＭＯＳトランジスタＱ１を介してビット線ＢＬがグランド電位にプリチャージされる。読み出し制御用のＭＯＳトランジスタＱ４は、ゲートに印加される制御信号ＲＴに応じて、入出力ノードＮ１とＭＯＳトランジスタＱ２との間の接続を制御する。書き込み制御用のＭＯＳトランジスタＱ５は、ゲートに印加される制御信号ＷＴに応じて、入出力ノードＮ１とセンスノードＮｓとの間の接続を制御する。

図２においては、プリアンプ１０がＭＯＳトランジスタ５個からなるシンプルな構成であるため、プリアンプ１０内のセンスノードＮｓに形成される容量Ｃａは、例えば、１〜２ｆＦ程度の値になり、上述のビット線容量Ｃｂに比べて格段に小さい値になる。

図３は、プリアンプ１０の後段のセンスラッチ回路１１の回路構成の一例を示している。図３に示すように、センスラッチ回路１１には、入出力ノードＮ１、読み出し信号線／ＲＤＬ、書き込み信号線／ＷＤＬが接続され、３個のＰ型のＭＯＳトランジスタＱ１０、Ｑ１３、Ｑ１５と８個のＮ型のＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１４、Ｑ１６〜Ｑ２０を含んで構成される。電源電圧ＶＤＤと入出力ノードＮ１との間には、プリチャージ用のＭＯＳトランジスタＱ１０が接続されている。ＭＯＳトランジスタＱ１０は、ゲートに印加される反転プリチャージ信号／ＰＣがローのときに入出力ノードＮ１を電源電圧ＶＤＤにプリチャージする。ＭＯＳトランジスタＱ１１は、ゲートに印加されるラッチ制御信号ＬＴＣに応じて、入出力ノードＮ１とノードＮ２との間の接続を制御する。また、ＭＯＳトランジスタＱ１２は、ゲートに印加される制御信号ＲＥＳに応じて、入出力ノードＮ１とノードＮ３との間の接続を制御する。

信号電圧判定ラッチ１１ａは、ＭＯＳトランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ１６から構成され、プリアンプ１０から入出力ノードＮ１に伝送された信号電位を２値で判定してラッチする。信号電圧判定ラッチ１１ａにおいて、それぞれゲートがノードＮ２に接続される一対のＭＯＳトランジスタＱ１３、Ｑ１４により、比較的駆動力の大きなセンス用インバータが構成される。同様に、それぞれゲートがノードＮ３に接続される一対のＭＯＳトランジスタＱ１５、Ｑ１６により、比較的駆動力の小さなラッチ用インバータが構成される。

読み出し信号線／ＲＤＬとグランドの間には、読み出し回路としての２つのＭＯＳトランジスタＱ１７、Ｑ１８が直列接続され、信号電圧判定ラッチ１１ａの出力信号ＳＤ（ノードＮ３）がＭＯＳトランジスタＱ１７のゲートに入力される。書き込み信号線／ＷＤＬとノードＮ２の間には、書き込み回路としての２つのＭＯＳトランジスタＱ１９、Ｑ２０が直列接続され、ＭＯＳトランジスタＱ１９のゲートに書き込みイネーブル信号ＷＥが入力される。ＭＯＳトランジスタＱ１８、Ｑ２０の各ゲートには、センスアンプ選択信号ＹＳが共通に入力される。

読み出し動作時は、ラッチ制御信号ＬＴＣがハイ、かつセンスアンプ選択信号ＹＳがハイになり、センス用インバータの出力信号ＳＤが読み出し信号線／ＲＤＬに出力される。このとき、ノードＮ３に現れる出力信号ＳＤは、入出力ノードＮ１の論理値を反転した電圧となっている。また、読み出し動作後のメモリセルＭＣのデータの破壊を回避するための再書き込み動作時は、ラッチ制御信号ＬＴＣがロー、制御信号ＲＥＳがハイとなり、出力信号ＳＤはＭＯＳトランジスタＱ１２を介して入出力ノードＮ１に出力される。

一方、書き込み動作時は、センスアンプ選択信号ＹＳがハイ、書き込みイネーブル信号ＷＥがハイになり、書き込み信号線／ＷＤＬから書き込みデータが入力される。この書き込みデータは、上述のセンス用インバータにより反転され、ＭＯＳトランジスタＱ１２を介して入出力ノードＮ１に出力される。

次に、第１実施形態のセンスアンプ回路の増幅動作について、図４を用いて説明する。図４は、第１実施形態のセンスアンプ回路の増幅動作を説明するために、２通りの容量の条件に対応する２つのグラフを示している。各グラフにおいて電源電圧ＶＤＤ＝１Ｖを想定し、特性Ｗ１（Ｈ）はメモリセルＭＣからハイ情報を読み出すときの特性であり（Ｖｓ＝１Ｖ）、特性Ｗ１（Ｌ）は、メモリセルＭＣからロー情報を読み出すときの特性である(Ｖｓ＝０Ｖ)。なお、電圧Ｖｓは、キャパシタＣｓの電荷蓄積ノードＮ０の電圧である。また、ビット線容量Ｃｂと、メモリセルＭＣのキャパシタＣｓの容量（以下、単に容量Ｃｓと呼ぶ）と、センスノードＮｓの容量Ｃａに関し、図４（ａ）では、Ｃｂ＝５０ｆＦ、Ｃｓ＝５ｆＦ、Ｃａ＝２ｆＦに設定され、図４（ｂ）では、Ｃｂ＝５０ｆＦ、Ｃｓ＝２ｆＦ、Ｃａ＝１ｆＦに設定されるとする。

図４において、ハイ情報の読み出し時の特性Ｗ１（Ｈ）は、電源電圧ＶＤＤが１Ｖであるため、上述の（式１）に従って、電位Ｖｂの変化に対して電位Ｖａが１Ｖに保たれる。一方、ロー情報の読み出し時の特性Ｗ１（Ｌ）は、変化点Ｐ１までの領域（Ｐ１の左側）では上述の（式２）に従って電荷転送モードで動作し、変化点Ｐ１を過ぎた領域（Ｐ１の右側）では上述の（式３）に従って電荷分配モードで動作する。各グラフにおいて、特性Ｗ１（Ｈ）と特性Ｗ１（Ｌ）との電圧差により信号電圧の読み出し可能な範囲が定まる。

図４には、プリアンプ１０における閾値電圧のばらつき許容範囲Ｒｖｔ１の設定例を重ねて示している。ばらつき許容範囲Ｒｖｔ１の縦軸方向の幅は、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２のばらつき許容範囲を表し、ばらつき許容範囲Ｒｖｔ１の横軸方向の幅は、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１のばらつき許容範囲を表している。なお、電位Ｖｂは、ＭＯＳトランジスタＱ１の一定の制御電圧Ｖｇから、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１だけ低い電圧に設定される。図４の例では、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２のばらつき許容範囲が０．５〜０．８Ｖ、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１のばらつき許容範囲が０．２〜０．５Ｖにある。このように、ばらつき許容範囲Ｒｖｔ１が全体的に特性Ｗ１（Ｈ）、Ｗ１（Ｌ）に囲まれた範囲内に存在することが、プリアンプ１０による安定な増幅動作の条件となる。この場合、特性Ｗ１（Ｈ）、Ｗ１（Ｌ）に囲まれた範囲内でばらつき許容範囲Ｒｖｔ１が大きいほど、動作マージンが大きくなり増幅動作の信頼性が向上する。

ここで、図４に対する比較例として、従来のセンスアンプ回路（図２３）の増幅動作に対応する２通りのグラフを図５及び図６に示す。図５及び図６の各々においては、電源電圧ＶＤＤの３Ｖまでの動作を想定し、ＶＤＤ＝３Ｖ、２Ｖ、１Ｖの場合の３通りについて、それぞれハイ情報とロー情報を読み出す場合の特性を示している。また、図５では、図４（ａ）に対応してＣｓ＝５ｆＦに設定され、図６では、図４（ｂ）に対応してＣｓ＝２ｆＦに設定されるとする。図５及び図６においては、ともにＣｂ＝５０ｆＦ、Ｃａ＝１０ｆＦに設定されるとする。図５においては、特性Ｗ、変化点Ｐ、横軸方向及び縦軸方向の各許容範囲Ｘ、Ｙのそれぞれに対し、カッコ書きにてＶＤＤの値（３、２、１）とハイ情報（Ｈ）／ロー情報（Ｌ）を付加して表している。図６においても、特性Ｗ’、変化点Ｐ’、横軸方向及び縦軸方向の各許容範囲Ｘ’、Ｙ’のそれぞれに対し、同様に表している。ここでＸ及びＸ’は電位Ｖｂの設定値の許容範囲を、Ｙ及びＹ’は許容範囲Ｘ及びＸ’におけるハイ情報とロー情報の読み出し信号電圧の差を示している。

従来のセンスアンプ回路では、電源電圧ＶＤＤ＝３Ｖ、２Ｖの場合、変化点Ｐ、Ｐ’の位置が右側にシフトしており、電荷転送モードが支配的であることがわかる。この場合、Ｃｓ＝５ｆＦの図５に比べ、メモリセルＭＣを低容量化したＣｓ＝２ｆＦの図６は、読み出し電圧の信号差が小さくなっている。また、図５及び図６から明らかなように、ＶＤＤ＝１Ｖの条件では、上述の許容範囲Ｘ、Ｙを確保することが困難であり、かかる低電圧動作で従来のセンスアンプ回路を用いることは困難である。このように、特にＶＤＤ＝１Ｖの低電圧動作の条件下で、上述の図４の場合において、図５及び図６の動作と比べたときに動作マージンが大幅に向上する点で顕著な相違がある。これは、主にシングルエンド型のプリアンプ１０を採用したことにより、センスノードＮｓの容量Ｃａを減少することによる効果である。なお、図４（ａ）においては、図５におけるＶＤＤ＝１Ｖのときの特性Ｗ（１Ｌ）を破線で示すとともに、図４（ｂ）においては、図６におけるＶＤＤ＝１Ｖのときの特性Ｗ’（１Ｌ）を破線で示し、それぞれを比較している。

［第２実施形態］
次に、本発明の第２実施形態について説明する。第２実施形態は、階層化されたメモリセルアレイが構成され、ビット線とセンスアンプ回路がともに階層化されたＤＲＡＭに対し、電荷転送・電荷分配制御型のシングルエンドセンスアンプを適用したものである。図７は、第２実施形態のＤＲＡＭのうちセンス系の回路構成の一例を示す図であり、メモリセルＭＣと、階層化されたビット線としてのローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬと、階層化されたセンスアンプ回路としてのローカルセンスアンプ２０及びグローバルセンスアンプ２１とが示されている。メモリセルＭＣが接続されたローカルビット線ＬＢＬは、ローカルセンスアンプ２０を介して選択的にグローバルビット線ＧＢＬに接続され、さらに対応するグローバルセンスアンプ２１に伝送される。また、図７では一部のみが図示されるが、第２実施形態においては、各々のローカルセンスアンプ２０を両側のローカルビット線ＬＢＬが共有するとともに、各々のグローバルセンスアンプ２１を両側のグローバルビット線ＧＢＬが共有する構成が採用される。これにより、ローカルセンスアンプ２０とグローバルセンスアンプ２１の個数を減らしてチップ面積の削減が可能となる。

メモリセルＭＣの構造は、第１実施形態の図２と同様である。第２実施形態においては、１本のローカルビット線ＬＢＬに、例えば、３２個のメモリセルＭＣが接続されるものとする。この場合、ローカルビット線ＬＢＬに形成されるビット線容量Ｃｂは、例えば、Ｃｂ＝３ｆＦとなる。また、１つのローカルセンスアンプ２０は２本のローカルビット線ＬＢＬに共有されるので、６４個のメモリセルＭＣが接続されることになる。ローカルセンスアンプ２０の回路構成のうち、ＭＯＳトランジスタＱ１〜Ｑ５を含む部分は第１実施形態のプリアンプ１０と共通する。一方、ローカルセンスアンプ２０においては、一方のローカルビット線ＬＢＬの電荷転送ゲートとして機能するＭＯＳトランジスタＱ１に加えて、他方のローカルビット線ＬＢＬ（ノードＮ１０）の電荷転送ゲートとして機能するＭＯＳトランジスタＱ６が付加されている。図７の左側のＭＯＳトランジスタＱ１のゲートには制御信号ＣＴＬが印加され、図７の右側のＭＯＳトランジスタＱ６のゲートには制御信号ＣＴＲが印加されている。

また、１本のグローバルビット線ＧＢＬには、例えば、８個のローカルセンスアンプ２０が接続されものとする。この場合、１本のグローバルビット線ＧＢＬには、合計で５１２個のメモリセルＭＣを選択的に接続可能となる。各々のグローバルビット線ＧＢＬには、寄生容量Ｃｇｂが形成されている。グローバルセンスアンプ２１の両側には、一方のグローバルビット線ＧＢＬとの間の接続を制御するＭＯＳトランジスタＱ７と、他方のグローバルビット線ＧＢＬとの間の接続を制御するＭＯＳトランジスタＱ８が設けられている。そして、ＭＯＳトランジスタＱ７のゲートに印加される制御信号ＳＨＬと、ＭＯＳトランジスタＱ８のゲートに印加される制御信号ＳＨＲにより、両側のグローバルビット線ＧＢＬとグローバルセンスアンプ２１を選択的に接続することができる。

図８は、グローバルセンスアンプ２１の回路構成の一例を示している。図８に示すように、グローバルセンスアンプ２１は第１実施形態のセンスラッチ回路１１（図３）と概ね同様の回路構成を有するので、説明を省略する。ただし、図３の入出力ノードＮ１に対応する図８のノードＮ１２は、グローバルセンスアンプ２１を挟んだ両側の上記２つのＭＯＳトランジスタＱ７、Ｑ８に接続されている点で相違がある。

図９は、第２実施形態のセンスアンプ回路の増幅動作を説明するための２つのグラフを示している。図９に示す２つのグラフは、第１実施形態の図４と同様に電位Ｖａ、Ｖｂの関係について２通りの容量の条件に対応する。特性Ｗ２（Ｈ）はメモリセルＭＣからハイ情報を読み出すときの特性であり（Ｖｓ＝１Ｖ）、特性Ｗ２（Ｌ）は、メモリセルＭＣからロー情報を読み出すときの特性である(Ｖｓ＝０Ｖ)。また、ビット線容量Ｃｂと、メモリセルＭＣの容量Ｃｓと、センスノードＮｓの容量Ｃａに関し、図９（ａ）では、Ｃｂ＝３ｆＦ、Ｃｓ＝５ｆＦ、Ｃａ＝２ｆＦに設定され、図９（ｂ）は、Ｃｂ＝３ｆＦ、Ｃｓ＝２ｆＦ、Ｃａ＝１ｆＦに設定されるとする。その他の条件については、図４の場合と同様である。

図９には、図４と同様、閾値電圧のばらつき許容範囲Ｒｖｔ２の設定例を重ねて示している。図９のグラフを、図４のグラフと比較すると、特性Ｗ２（Ｈ）、Ｗ２（Ｌ）で囲まれた範囲内で、ばらつき許容範囲Ｒｖｔ２を大きく設定できることがわかる。すなわち、ローカルセンスアンプ２０の動作マージンが増加することを意味する。これはビット線構成が階層化された結果、ローカルビット線ＬＢＬのビット線容量Ｃｂが減少したことの効果である。また、上述したように、しきい値電圧Ｖｔ１を有するＭＯＳトランジスタＱ１を介して、ローカルビット線ＬＢＬが電位Ｖｂ＝Ｖｇ−Ｖｔ１に駆動されるが、その動作に要する時間がビット線容量Ｃｂの減少に伴って短縮されるため、高速な読み出し動作が可能となる効果もある。

次に、第２実施形態のＤＲＡＭにおける読み出し動作について図１０及び図１１を参照して説明する。図１０は、メモリセルＭＣからハイ情報を読み出す場合の動作波形を示す図であり、図１１は、メモリセルＭＣからロー情報を読み出す場合の動作波形を示す図である。図１０及び図１１の上部に示すように、全体動作を６つの期間（Ｔ１〜Ｔ６）に細分化して示している。

図１０に示すように、ハイ情報の読み出し動作では、プリチャージ解除期間Ｔ１の前の時点でローカルビット線ＬＢＬ及びセンスノードＮｓはグランド電位ＶＳＳ（０Ｖ）にプリチャージされており、グローバルビット線ＧＢＬは電源電圧ＶＤＤにプリチャージされている。このとき、プリチャージ信号ＰＣ、制御信号ＳＨＲ、ＣＴＬ、ＣＴＲ、ラッチ制御信号ＬＴＣはそれぞれハイ、反転プリチャージ信号／ＰＣ、制御信号ＷＴ、ＲＴ、ＲＥＳはそれぞれローになっている。

プリチャージ解除期間Ｔ１において、プリチャージ信号ＰＣがローに制御されてＭＯＳトランジスタＱ３がオフし、ローカルビット線ＬＢＬ及びセンスノードＮｓはグランド電位ＶＳＳにプリチャージされた状態でフローティングとなる。また制御信号ＳＨＲ、ＣＴＲがともにローに制御され、非選択側のグローバルビット線ＧＢＬがグローバルセンスアンプ２１から切り離されるとともに、非選択側のローカルビット線ＬＢＬがローカルセンスアンプ２０から切り離される。ここで、制御信号ＣＴＬの電圧値は、上記の制御電圧Ｖｇに設定される。なお、非選択側のローカルセンスアンプ２０については、プリチャージ信号ＰＣ、制御信号ＣＴＬ、ＣＴＲがハイ、制御信号ＲＴ、ＷＴがローに制御された状態に保たれる。

ローカルビット線電位設定期間Ｔ２において、制御信号ＷＴが正電圧ＶＰＰに制御され、その状態を一定期間保持する。正電圧ＶＰＰとなった制御信号ＷＴによってＭＯＳトランジスタＱ５がオンし、ローカルセンスアンプ２０内のセンスノードＮｓがグローバルビット線ＧＢＬを通して電源電圧ＶＤＤに駆動される。その結果、ローカルビット線ＬＢＬは、ＭＯＳトランジスタＱ１を通して電圧Ｖｇ−Ｖｔ１に駆動される。その後、反転プリチャージ信号／ＰＣがハイに制御され、グローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされた状態で保持される。

セル選択期間Ｔ３において、ワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＰに駆動され、これによりハイ情報を保持するメモリセルＭＣの信号電圧がローカルビット線ＬＢＬに読み出される。このとき、ローカルビット線ＬＢＬの電位Ｖｂは、電圧Ｖｇ−Ｖｔ１より高くなるので、ＭＯＳトランジスタＱ１がオフの状態を保つ。よって、センスノードＮｓは電源電圧ＶＤＤの状態を保ち続ける。

センス期間Ｔ４において、制御信号ＲＴがハイに制御され、その状態を一定期間保持する。このとき、センスノードＮｓがＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２のばらつき許容範囲Ｒｖｔの上限より高い電位にあるため、ＭＯＳトランジスタＱ２には大きなドレイン電流が流れる。従って、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷がＭＯＳトランジスタＱ２により短時間で引き抜かれることになり、グローバルビット線ＧＢＬが急速に放電されて、その電位が電源電圧ＶＤＤからグランド電位ＶＳＳに変化する。センス期間Ｔ４の終了時点で、グローバルビット線ＧＢＬの電位がグランド電位ＶＳＳとなり、その電位がグローバルセンスアンプ２１の信号電圧判定ラッチ２１ａで反転され、出力信号ＳＤが電源電圧ＶＤＤに変化する。その後、ラッチ制御信号ＬＴＣがローに制御され、センス期間Ｔ４が終了する。

なお、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２のばらつき許容範囲は、トランジスタ形成時の寸法の微細なばらつきやゲート絶縁膜厚のばらつき、あるいはチャネル不純物分布のランダムなゆらぎや温度などに依存して、全体的なばらつきが分布する範囲に依存して定まる。

続いてリストア期間Ｔ５において、制御信号ＲＥＳが正電圧ＶＰＰに制御され、グローバルセンスアンプ２１の出力信号ＳＤがＭＯＳトランジスタＱ１２を介してグローバルビット線ＧＢＬに出力され、グローバルビット線ＧＢＬの電位が電源電圧ＶＤＤに変化する。次いで制御信号ＷＴが再び正電圧ＶＰＰに制御され、グローバルビット線ＧＢＬがＭＯＳトランジスタＱ５を介してセンスノードＮｓに接続される。そして、ほぼ同じタイミングで、制御電圧Ｖｇを保持する制御信号ＣＴＬが正電圧ＶＰＰに制御され、ローカルビット線ＬＢＬがＭＯＳトランジスタＱ１を介してセンスノードＮｓに接続される。これにより、メモリセルＭＣにハイ情報が再書き込みされる。

プリチャージ期間Ｔ６において、ワード線ＷＬが負電圧ＶＫＫに戻される。続いて、制御信号ＷＴ、ＲＥＳがローに制御され、ラッチ制御信号ＬＴＣがハイに制御される。続いて、プリチャージ信号ＰＣがハイ、かつ反転プリチャージ信号／ＰＣがローにそれぞれ制御され、ローカルビット線ＬＢＬとセンスノードＮｓがともにグランド電位ＶＳＳにプリチャージされるとともに、グローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされる。これにより、信号電圧判定ラッチ２１ａの出力信号ＳＤがローに変化する。最後に、制御信号ＳＨＲ、ＣＴＲがそれぞれ正電圧ＶＰＰに制御され、読み出し動作が完了する。

次に図１１に示すように、ロー情報の読み出し動作において、ローカルビット線電位設定間Ｔ２までの動作は図１０と同様となるので、説明を省略する。続くセル選択期間Ｔ３において、ワード線ＷＬが負電圧ＶＫＫから正電圧ＶＰＰに駆動され、ロー情報を保持するメモリセルＭＣから信号電圧がローカルビット線ＬＢＬに読み出さる。このとき、ローカルビット線ＬＢＬの電位Ｖｂは、電圧Ｖｇ−Ｖｔ１より低くなるので、ＭＯＳトランジスタＱ１がオンする。その結果、電荷転送モード又は電荷分配モードにより、センスノードＮｓの容量Ｃａの電荷がＭＯＳトランジスタＱ１を介してローカルビット線ＬＢＬの側に移動するので、これによりセンスノードＮｓの電位Ｖａが低下する。

センス期間Ｔ４において、制御信号ＲＴがハイに制御され、その状態を一定期間保持する。このとき、センスノードＮｓがＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２のばらつき許容範囲Ｒｖｔの下限より低い電位にあるため、ＭＯＳトランジスタＱ２にはドレイン電流が流れない。よって、グローバルビット線ＧＢＬの電位は電源電圧ＶＤＤを保持する。センス期間Ｔ４の終了時点でグローバルビット線ＧＢＬの電位が電源電圧ＶＤＤとなり、その電位がグローバルセンスアンプ２１の信号電圧判定ラッチ２１ａで反転され、出力信号ＳＤがグランド電位ＶＳＳを保つ。その後、ラッチ制御信号ＬＴＣがローに制御され、センス期間Ｔ４が終了する。

リストア期間Ｔ５において、制御信号ＲＥＳが正電圧ＶＰＰに制御され、グローバルセンスアンプ２１の出力信号ＳＤがＭＯＳトランジスタＱ１２を介してグローバルビット線ＧＢＬに出力され、グローバルビット線ＧＢＬの電位がグランド電位ＶＳＳに変化する。次いで制御信号ＷＴが再び正電圧ＶＰＰに制御され、グローバルビット線ＧＢＬがＭＯＳトランジスタＱ５を介してセンスノードＮｓに接続される。そして、ほぼ同じタイミングで、制御電圧Ｖｇを保持する制御信号ＣＴＬが正電圧ＶＰＰに制御され、ローカルビット線ＬＢＬがＭＯＳトランジスタＱ１を介してセンスノードＮｓに接続される。これにより、メモリセルＭＣにロー情報が再書き込みされる。

プリチャージ期間Ｔ６において、ワード線ＷＬ、制御信号ＷＴ、ＲＥＳ、ラッチ制御信号ＬＴＣ、プリチャージ信号ＰＣ、反転プリチャージ信号／ＰＣについては、図１０と同様に制御される。このとき、ローカルビット線ＬＢＬ及びセンスノードＮｓとグローバルビット線ＧＢＬがそれぞれプリチャージされて初期の状態に戻る。最後に、制御信号ＳＨＲ、ＣＴＲがそれぞれ正電圧ＶＰＰに制御され、読み出し動作が完了する。

なお、図１０及び図１１に示す動作波形は、第２実施形態の読み出し動作に対して適用されるが、第１実施形態に対しても、概ね同様の動作波形を適用することができる。この場合、ローカルビット線ＬＢＬをビット線ＢＬに置き換え、グローバルビット線ＧＢＬを入出力ノードＮ１に置き換え、制御信号ＣＴＬを制御電圧Ｖｇに置き換えるとともに、制御信号ＣＴＲ、ＳＨＲを無視すればよい。

次に、第２実施形態の変形例について説明する。図１２は、第２実施形態の変形例として、ローカルセンスアンプ２０の一部を変更した場合の構成である。すなわち、図１２においては、図７と同様の回路構成において、ローカルセンスアンプ２０のＭＯＳトランジスタＱ３のソースが、グランド電位と所定の電位とに駆動される電源ＶＰＣに接続されている。この所定の電位は、例えば１．５Ｖに設定される。なお、図１２の他の回路部分は図７と共通であるため、説明を省略する。

図１３及び図１４は、本変形例のＤＲＡＭにおける読み出し動作を説明する図であり、図１０及び図１１に対応する動作波形を示している。図１３及び図１４の動作波形の多くは図１０及び図１１と共通するので、以下では相違点のみを説明する。本変形例では、センスノードＮｓが１．５Ｖと高い値になるので、ローカルビット線電位設定期間Ｔ２において、プリチャージ信号ＰＣを正電圧ＶＰＰに制御しつつ、電源ＶＰＣをグランド電位ＶＳＳから１．５Ｖまで上昇させる。これにより、センスノードＮｓが電源ＶＰＣで駆動される。図１３及び図１４に示すように、センスノードＮｓの電位Ｖａが上昇する結果、閾値電圧Ｖｔ２のばらつき許容範囲Ｒｖｔが拡大するという効果がある。なお、センスノードＮｓの電位駆動方法の変更により、反転プリチャージ信号／ＰＣの制御についても、図１０及び図１１とは異なっている。

［第３実施形態］
次に、本発明の第３実施形態について説明する。第３実施形態のＤＲＡＭは、第２実施形態と同様、ビット線とセンスアンプ回路が階層化されているが、一部の構成が第２実施形態とは異なっている。第２実施形態の図７の回路構成は、第３実施形態でも概ね共通するが、一部の電源系の構成が変更されている。すなわち、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１の変動を補償した補償電圧発生回路と、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２の変動を補償した補償電圧発生回路を採用している。これらの具体的な構成については後述する。

図１５は、第３実施形態のグローバルセンスアンプ２１の回路構成の一例を示している。図１５の基本的な回路構成は、第２実施形態の図８と概ね共通であるが、上述したように電源系の構成が異なっている。すなわち、ＭＯＳトランジスタＱ１０及び信号電圧判定ラッチ２１ａに供給される電源電圧ＶＤＤが電圧ＶＳＮＨに置き換えられ、ＭＯＳトランジスタＱ１７及び信号判定ラッチ２１ａに供給されるグランド電位が電圧ＶＳＮＬに置き換えられている。これらの各電圧ＶＳＮＨ、ＶＳＮＬを発生するために上述の補償電圧発生回路が採用されるが、具体的な構成については後述する。

図１６は、第３実施形態の上記補償電圧発生回路として機能する制御電圧発生回路の回路構成例を示す図である。この制御電圧発生回路は、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１の変動が補償された制御電圧Ｖｇを発生するフィードバック型電圧発生回路であり、例えば、ＭＯＳトランジスタＱ１のゲートに制御信号ＣＴＬのハイ電圧を印加するために用いられる。図１６に示すように制御電圧発生回路は、レプリカＭＯＳトランジスタＱ１ｒと、定電流源４０と、２つのオペアンプ４１、４２とを含んで構成されている。また、一対の定電圧電源として正電圧ＶＤＬと負電圧ＶＥＬが用いられ、正電圧ＶＤＬがレプリカＭＯＳトランジスタＱ１ｒとオペアンプ４１、４２に供給され、負電圧ＶＥＬが定電流源４０の一端とオペアンプ４１、４２に供給される。

図１６において、レプリカＭＯＳトランジスタＱ１ｒは、ローカルセンスアンプ２０（図７）のＭＯＳトランジスタＱ１のレプリカトランジスタとして機能し、ＭＯＳトランジスタＱ１とほぼ同形状かつ同サイズとなるように形成される。レプリカＭＯＳトランジスタＱ１ｒには、ソースに接続された定電流源４０を流れる一定の電流Ｉｂ１と等しいドレイン電流が流れる。オペアンプ４１には、マイナス側入力端子にレプリカＭＯＳトランジスタＱ１ｒのソース電圧が抵抗を介して入力され、プラス側入力端子に電位Ｖｂが入力される。オペアンプ４１の出力電圧は抵抗を介して、レプリカＭＯＳトランジスタＱ１ｒのゲートに入力される。この場合、オペアンプ４１の出力電圧は、レプリカＭＯＳトランジスタＱ１ｒの閾値電圧Ｖｔ１に電位Ｖｂを加えた値に一致するようにフィードバック制御される。一方、オペアンプ４１の出力電圧が入力される後段のオペアンプ４２は、電流駆動能力を強化するためのボルテージフォロアを構成し、Ｖｂ＋Ｖｔ１に一致する制御電圧Ｖｇを出力する。

図１６の制御電圧発生回路から出力される制御電圧Ｖｇは、センス動作時にＭＯＳトランジスタＱ１のゲートに印加される。図７の構成において、ＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１の変動に伴い、Ｖｂ＝Ｖｇ−Ｖｔ１で与えられるローカルビット線ＬＢＬの電位Ｖｂが変動する。一方、第３実施形態では、図１６の制御電圧発生回路により、閾値電圧Ｖｔ１の変動が補償された制御電圧Ｖｇを生成するので、製造プロセスや温度によりＭＯＳトランジスタの閾値電圧Ｖｔが変動しても、電位Ｖｂの値が常に一定になる。従って、図４や図９における閾値電圧のばらつき許容範囲Ｒｖｔに対し、実際のばらつきを小さくできるので、センスアンプ回路の動作マージンを一層向上させることができる。図１６の制御電圧発生回路を採用することで、実際に残存するばらつき要因は、ＭＯＳトランジスタＱ１とレプリカＭＯＳトランジスタＱ１ｒとの特性の差に基づく限定的なものとなるため、製造プロセスや温度による変動要因を確実に補償することが可能となる。

図１７は、上記制御電圧発生回路により出力される制御電圧Ｖｇのプロセス／温度依存性の一例を示すグラフである。図１７では、製造プロセスのばらつきに対応して、標準的な動作特性Ｓａ（ｔｙｐ）と、高速な動作特性Ｓａ（ｆａｓｔ）と、低速な動作特性Ｓａ（ｓｌｏｗ）の３通りを比較し、それぞれについて温度と制御電圧Ｖｇの変動量の関係をグラフにして示している。なお、縦軸の制御電圧Ｖｇの変動量は、製造プロセスが“ｔｙｐ”で温度が５０℃の場合を基準として求めた値である。ここで、図１６の定電流源４０の電流Ｉｂ１は、例えば、１ｎＡ程度の小さい値に設定することが望ましい。これは、ローカルビット線ＬＢＬを電位Ｖｂに駆動するときにＭＯＳトランジスタＱ１を流れる電流は最終的に極めて小さい値となり、この値に電流Ｉｂ１を合わせる必要があるからである。

次に図１８は、第３実施形態の補償電圧発生回路の他の例の構成を示すブロック図であり、例えば、図１５の電圧ＶＳＮＨ、ＶＳＮＬ、図１２のセルプレート電位ＶＰＬＴ、電位Ｖｂを発生するために用いられる。図１８に示すように、補償電圧発生回路は、ローカルセンスアンプ２０のＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２をモニタしてモニタ信号Ｓｍを生成する閾値電圧モニタ部３０と、閾値電圧モニタ部３０から出力されるモニタ信号Ｓｍを製造プロセスに応じた補正量だけシフトして補正信号δＶｔを生成するレベル補正部３１と、参照電圧とレベル補正部３１の補正信号δＶｔとを加算して補償電圧を生成する補償電圧加算部３２とにより構成される。

図１９は、図１８の閾値電圧モニタ部３０の回路構成例を示す図である。図１９に示すように閾値電圧モニタ部３０は、レプリカＭＯＳトランジスタＱ２ｒと、定電流源４３と、オペアンプ４４とを含んで構成されている。レプリカＭＯＳトランジスタＱ２ｒは、モニタ対象であるＭＯＳトランジスタＱ２のレプリカトランジスタとして機能し、ＭＯＳトランジスタＱ２とほぼ同形状かつ同サイズとなるように形成される。一定の電流Ｉｂ２が流れる定電流源４３は、図１６の定電流源４０と同様の接続関係となっている。オペアンプ４４には、マイナス側入力端子にレプリカＭＯＳトランジスタＱ２のソース電圧が抵抗を介して入力され、プラス側入力端子にグランド電位に接続される。オペアンプ４４の出力電圧は抵抗を介して、レプリカＭＯＳトランジスタＱ２ｒのゲートに入力される。この場合、オペアンプ４４の出力信号Ｓｍは、レプリカＭＯＳトランジスタＱ２ｒのソース電圧がグランド電位に一致するようにフィードバック制御される。従って、出力信号Ｓｍに基づき、グランド電位を基準としたＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２をモニタすることができる。

図２０は、図１８のレベル補正部３１の回路構成例を示す図である。図２０に示すように、レベル補正部３１は、セレクタ４５と、タップ選択回路４６と、ローパスフィルタ４７と、３つのオペアンプ４８、４９、５０とを含んで構成されている。セレクタ４５は、補正量設定回路として機能し、タップ選択回路４６から送られる補正量情報に基づき、正の電源電圧ＶＤＬと負の電源電圧ＶＥＬの間の多数の中間電位の中から抵抗分割により所望の電位を選択的に設定し、補正量Ｖｍを出力する。タップ選択回路４６には、セレクタ４５における中間電位の選択がプログラムされている。例えば、製造プロセスが“ｔｙｐ”で温度が５０℃のときに後述の補正信号δＶｔが０Ｖになるように補正量Ｖｍが設定される。このように補正量Ｖｍを設定すると、温度５０℃における製造プロセス変動によるＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２の変動が補償された補正信号δＶｔを得ることができる。補正量Ｖｍのプログラム手段としては、例えば、レーザヒューズ、電気ヒューズ、不揮発性メモリ素子、ワンタイムプログラマブル素子等を利用することができる。

初段のオペアンプ４８は、閾値電圧モニタ部３０のモニタ信号Ｓｍを反転増幅し、反転モニタ信号−Ｓｍを出力する。２段目のオペアンプ４９には、反転モニタ信号−Ｓｍがマイナス側入力端子に入力され、抵抗とキャパシタからなるローパスフィルタ４７を通って平滑化された上述の補正量Ｖｍがプラス側入力端子のシフト電圧として入力される。図２０に示すように各抵抗Ｒ１、Ｒ２を配置した場合、オペアンプ４９から、信号Ｓｍに２Ｖｍが加算された信号Ｓｍ＋２Ｖｍが出力される。３段目のオペアンプ５０はボルテージフォロアを構成し、Ｓｍ＋２Ｖｍに一致する補正信号δＶｔを出力する。

図２１は、上記レベル補正部３１から出力される補正信号δＶｔのプロセス／温度依存性の一例を示すグラフである。図２１では、図１７と同様の３通りの動作特性Ｓｂをそれぞれグラフにして示している。ここで、図１９の定電流源４３の電流Ｉｂ２は、例えば、１μＡ程度の比較的大きい値に設定することが望ましい。これは、グローバルビット線ＧＢＬをグランド電位ＶＳＳに駆動するときにＭＯＳトランジスタＱ２を流れる電流はある程度大きな値になるため、この値に電流Ｉｂ２を合わせる必要があるからである。

図２２は、図１８の補償電圧加算部３２の回路構成例を示す図である。図２２に示すように、補償電圧加算部３２は、３つのオペアンプ５１、５２、５３を含んで構成されている。初段のオペアンプ５１は、基準電圧Ｖｒｅｆと、レベル補正部３１の補正信号δＶｔとを加算して反転増幅する。２段目のオペアンプ５２は、オペアンプ５１の出力をさらに反転増幅して電圧Ｖｒｅｆ＋δＶｔを生成する。３段目のオペアンプ５３はボルテージフォロアを構成し、電圧Ｖｒｅｆ＋δＶｔを出力する。図２２における基準電圧Ｖｒｅｆとしては、上述したように、電圧ＶＳＮＨ、ＶＳＮＬ、セルプレート電位ＶＰＬＴ、電位Ｖｂに対応する所定の電圧をそれぞれ用いることができる。基準電圧Ｖｒｅｆの値は、例えば、電圧ＶＳＮＨに対して１．０Ｖ、電圧ＶＳＮＬに対して０Ｖ、セルプレート電位に対して０．５Ｖに設定される。この場合、補正信号δＶｔの値を０±０．１Ｖと仮定すると、それぞれの基準電圧Ｖｒｅｆに対して変動成分±０．１を加えた電圧を生成し、目的の回路に供給することができる。

以上説明したように、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２の製造プロセスと温度による変動を、閾値電圧モニタ部３０の動作に基づき、それぞれの電源に反映させることができる。よって、電圧ＶＳＮＨ、ＶＳＮＬ、セルプレート電位ＶＰＬＴ、電位Ｖｂのそれぞれの値は、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２の変動を補償するように適切に設定可能となる。例えば、ローカルセンスアンプ２０内のセンスノードＮｓのプリチャージに用いる電圧ＶＳＮＨは、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２の上昇に追随して高くなるようにし、逆に閾値電圧Ｖｔ２の低下に追随して低くなるように制御できる。また、メモリセルＭＣに書き込まれるハイ情報及びロー情報の電圧は、同様にＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２の変動に追随して、同様に高く又は低くなるように制御可能となる。さらに、電位Ｖｂ、あるいは電位Ｖｂを基準に生成される制御電圧Ｖｇについても、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２の変動に追随して、同様に高く又は低くなるように制御可能となる。その結果、ＭＯＳトランジスタＱ２の閾値電圧Ｖｔ２の変動と同じだけセンス系全体の各電圧が変動することになるので、上述の閾値電圧のばらつき許容範囲Ｒｖｔに対して実際のばらつきを減少させ、センスアンプ回路の動作マージンを一層向上させることができる。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、５つのＭＯＳトランジスタから構成されるプリアンプ１０／ローカルセンスアンプ２０（センスアンプ回路）について説明したが、電荷転送ゲートとして機能する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタを介して信号電圧を増幅する第２のＭＯＳとを備えていれば、他の構成要素については特に制約されることなく、多様なセンスアンプ回路に対して広く本発明を適用することができる。

本実施形態のセンスアンプ回路に関し、基本的な動作原理を説明する図である。 第１実施形態のＤＲＡＭのうちセンス系の回路構成の一例を示す図である。 図２のセンスラッチ回路の回路構成の一例を示す図である。 第１実施形態のセンスアンプ回路の増幅動作について説明する図である。 従来のセンスアンプ回路の増幅動作に対応する第１の比較例を示す図である。 従来のセンスアンプ回路の増幅動作に対応する第２の比較例を示す図である。 第２実施形態のＤＲＡＭのうちセンス系の回路構成の一例を示す図である。 図７のグローバルセンスアンプの回路構成の一例を示す図である。 第２実施形態のセンスアンプ回路の増幅動作を説明する図である。 第２実施形態のＤＲＡＭにおける読み出し動作を説明する図であり、メモリセルからハイ情報を読み出す場合の動作波形を示す図である。 第２実施形態のＤＲＡＭにおける読み出し動作を説明する図であり、メモリセルからロー情報を読み出す場合の動作波形を示す図である。 第２実施形態の変形例におけるローカルセンスアンプの回路構成の一例を示す図である。 図１２の読み出し動作を説明する図であり、メモリセルからハイ情報を読み出す場合の動作波形を示す図である。 図１２の読み出し動作を説明する図であり、メモリセルからロー情報を読み出す場合の動作波形を示す図である。 第３実施形態のグローバルセンスアンプの回路構成の一例を示す図である。 第３実施形態の補償電圧発生回路として機能する制御電圧発生回路の回路構成例を示す図である。 図１６の制御電圧発生回路により出力される制御電圧Ｖｇのプロセス／温度依存性の一例を示すグラフである。 第３実施形態の補償電圧発生回路の他の例の構成を示すブロック図である。 図１８の閾値電圧モニタ部の回路構成例を示す図である。 図１８のレベル補正部の回路構成例を示す図である。 図２０のレベル補正部から出力される補正信号δＶｔのプロセス／温度依存性の一例を示すグラフである。 図１８の補償電圧加算部の回路構成例を示す図である。 従来の典型的な電荷転送型のセンスアンプ回路の構成例を示す図である。

符号の説明

１０…プリアンプ
１１…センスラッチ回路
２０…ローカルセンスアンプ
２１…グローバルセンスアンプ
１１ａ、２１ａ…信号電圧判定ラッチ
３０…閾値電圧モニタ部
３１…レベル補正部
３２…補償電圧加算部
４０、４３…定電流源
４１、４２、４４、４８、４９、５０、５１、５２、５３…オペアンプ
４５…セレクタ
４６…タップ選択回路
４７…ローパスフィルタ
ＷＬ…ワード線
ＢＬ…ビット線
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＭＣ…メモリセル
Ｑ０…選択トランジスタ
Ｃｓ…キャパシタ
Ｑ１〜Ｑ８、Ｑ１０〜Ｑ２０、Ｑｇ、Ｑｐ…ＭＯＳトランジスタ
Ｑ１ｒ、Ｑ２ｒ…レプリカＭＯＳトランジスタ
ＰＣ…プリチャージ信号
／ＰＣ…反転プリチャージ信号
ＳＥＴ、ＲＴ、ＷＴ、ＲＥＳ、ＣＴＬ、ＣＴＲ、ＳＨＬ、ＳＨＲ…制御信号
ＷＥ…書き込みイネーブル信号
ＬＴＣ…ラッチ制御信号
ＳＤ…出力信号
ＹＳ…センスアンプ選択信号
／ＲＤＬ…読み出し信号線
／ＷＤＬ…書き込み信号線
Ｖａ…センスノードの電位
Ｖｂ…ビット線の電位
Ｖｇ…制御電圧
ＶＤＤ、ＶＳＮＨ、ＶＳＮＬ…電源電圧
ＶＳＳ…グランド電位
ＶＰＬＴ…セルプレート電位
Ｎｓ…センスノード
Ｎ０、Ｎ１、Ｎ２、Ｎ３、Ｎ１０，Ｎ１１，Ｎ１２…ノード

Claims (12)

1. メモリセルから読み出されてビット線を伝送される信号を増幅するシングルエンド型のセンスアンプ回路であって、
   ゲートに印加される制御電圧に応じて、前記ビット線に対して所定電位を供給するとともに、前記ビット線とセンスノードとの間の接続を制御する第１のＭＯＳトランジスタと、
   ゲートが前記センスノードに接続され、前記ビット線から前記第１のＭＯＳトランジスタを介して伝送される信号を増幅する第２のＭＯＳトランジスタと、
   を備え、前記メモリセルの読み出し動作に先立って前記所定電位が前記ビット線に供給されるとともに、当該所定電位は、前記メモリセルの読み出し電圧の範囲内において電荷転送モードと電荷分配モードとが切り換わる変化点の近傍で、前記メモリセルのハイ情報とロー情報をそれぞれ読み出した際に前記センスノードにおける所要の電圧差を確保可能な値に設定されることを特徴とするセンスアンプ回路。
2. 前記第１のＭＯＳトランジスタの閾値電圧のばらつき許容範囲と、前記第２のＭＯＳトランジスタの閾値電圧のばらつき許容範囲は、前記センスノードにおける前記所要の電圧差の範囲内に設定されることを特徴とする請求項１に記載のセンスアンプ回路。
3. 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタを含む第１のセンスアンプと、
   前記第２のＭＯＳトランジスタのドレイン電流を供給される入出力ノードに接続され、前記入出力ノードの信号電圧のレベルを判定する信号電圧判定回路を含む第２のセンスアンプと、
   を備えることを特徴とする請求項１に記載のセンスアンプ回路。
4. 前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタを含み、前記ビット線としてのローカルビット線を介して伝送される信号を増幅するローカルセンスアンプと、
   前記ローカルセンスアンプを介して所定数の前記ローカルビット線と選択的に接続されるグローバルビット線に接続され、前記グローバルビット線の信号電圧のレベルを判定する信号電圧判定回路を含むグローバルセンスアンプと、
   を備えることを特徴とする請求項１に記載のセンスアンプ回路。
5. ゲートに印加されるプリチャージ信号に応じて、前記センスノード及び前記ビット線を所定のプリチャージ電位にプリチャージする第３のＭＯＳトランジスタをさらに備えることを特徴とする請求項３又は４に記載のセンスアンプ回路。
6. 前記所定のプリチャージ電位は、前記ビット線に供給される前記所定電位よりも低い電位に設定されることを特徴とする請求項５に記載のセンスアンプ回路。
7. ゲートに印加される第１の制御信号に応じて、前記第２のＭＯＳトランジスタのドレインと前記入出力ノードとの間の接続を制御する第４のＭＯＳトランジスタと、
   ゲートに印加される第２の制御信号に応じて、前記センスノードと前記入出力ノードとの間の接続を制御する第５のＭＯＳトランジスタと、
   をさらに備えることを特徴とする請求項３に記載のセンスアンプ回路。
8. ゲートに印加される第１の制御信号に応じて、前記第２のＭＯＳトランジスタのドレインと前記グローバルビット線との間の接続を制御する第４のＭＯＳトランジスタと、
   ゲートに印加される第２の制御信号に応じて、前記センスノードと前記グローバルビット線との間の接続を制御する第５のＭＯＳトランジスタと、
   をさらに備えることを特徴とする請求項４に記載のセンスアンプ回路。
9. 前記第３のＭＯＳトランジスタを介して前記ビット線に対してグランド電位又は前記所定電位を供給することを特徴とする請求項６に記載のセンスアンプ回路。
10. 前記第５のＭＯＳトランジスタを介して前記ビット線に対して前記所定電位を供給することを特徴とする請求項７又は８に記載のセンスアンプ回路。
11. 入力された基準電圧に対し、前記第１のＭＯＳトランジスタ又は前記第２のＭＯＳトランジスタの閾値電圧の変動が補償された補償電圧を発生し、前記ローカルセンスアンプ又は前記グローバルセンスアンプに供給する補償電圧発生回路をさらに備えることを特徴とする請求項４に記載のセンスアンプ回路。
12. 請求項１から１１のいずれかに記載のセンスアンプ回路を備えたことを特徴とする半導体記憶装置。

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