[go: up one dir, main page]

JP5608322B2 - 双方向スイッチ - Google Patents

双方向スイッチ Download PDF

Info

Publication number
JP5608322B2
JP5608322B2 JP2008270917A JP2008270917A JP5608322B2 JP 5608322 B2 JP5608322 B2 JP 5608322B2 JP 2008270917 A JP2008270917 A JP 2008270917A JP 2008270917 A JP2008270917 A JP 2008270917A JP 5608322 B2 JP5608322 B2 JP 5608322B2
Authority
JP
Japan
Prior art keywords
gate electrode
electrode pad
wiring
ohmic
distance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008270917A
Other languages
English (en)
Other versions
JP2010103158A (ja
Inventor
学 柳原
一志 中澤
竜夫 森田
康裕 上本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2008270917A priority Critical patent/JP5608322B2/ja
Priority to PCT/JP2009/003255 priority patent/WO2010047016A1/ja
Priority to US12/681,567 priority patent/US8344463B2/en
Publication of JP2010103158A publication Critical patent/JP2010103158A/ja
Priority to US13/689,397 priority patent/US8569843B2/en
Application granted granted Critical
Publication of JP5608322B2 publication Critical patent/JP5608322B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は双方向スイッチに関し、特にワイドバンドギャップ半導体を用いたダブルゲート構造の双方向スイッチに関する。
近年、半導体デバイスの材料として、窒化ガリウム（ＧａＮ）に代表される窒化物系半導体や、炭化珪素（ＳｉＣ）といったワイドバンドギャップ半導体の研究開発が活発に行われている。ワイドバンドギャップ半導体は、絶縁破壊電界がシリコン（Ｓｉ）半導体と比べて１桁大きいという特徴を有する。従来のＳｉ半導体では高耐圧の電力用半導体デバイスを得るには、電子が走行するドリフト層を長くすることが必要である。しかし、窒化物系半導体又はＳｉＣを用いた場合には、Ｓｉ半導体と同等の耐圧をＳｉ半導体と比べて約１０分の１の長さのドリフト層によって実現できる。ドリフト層は半導体デバイスに電流を流す場合に抵抗層となる。従って、絶縁破壊電界が大きくドリフト層を短くできるワイドバンドギャップ半導体を用いることにより、半導体デバイスのオン抵抗を小さくできる。一定の耐圧を示す半導体デバイスのオン抵抗は、半導体材料が有する移動度及び誘電率が同程度である場合には絶縁破壊電界の３乗に反比例する。
また、ＧａＮ等の窒化物半導体はアルミニウムナイトライド（ＡｌＮ）又はインジウムナイトライド（ＩｎＮ）等と様々な混晶を作ることができる。このため、従来のガリウム砒素（ＧａＡｓ）等の砒素系半導体材料と同様にヘテロ接合を作ることができる。特に、窒化物半導体のヘテロ接合は、不純物のドーピングがない状態においても、その界面に自発分極又はピエゾ分極により高濃度のキャリアが発生する。この結果、窒化物半導体においては、電流を基板に平行方向に流す横型デバイスにおいて、大電流で低いオン抵抗の大電力用デバイスが実現できる。
さらに、横型デバイスにおいて、第１のオーミック電極と第２のオーミック電極との間に、第１のゲート電極と第２のゲート電極とを配置するダブルゲート構造とすることにより、双方向に電流を流し、双方向に耐圧を有する双方向スイッチを実現できる。
マトリックスコンバータ又はプラズマディスプレイパネル（ＰＤＰ）の駆動回路等に用いる双方向スイッチは、一般的に逆阻止型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を用いて開発されている。しかし、逆阻止型のＩＧＢＴを双方向スイッチに用いる場合、逆並列に２個用いる必要がある。また、ＩＧＢＴは本質的にＰＮ接合のオン電圧を有するため、電流が小さい領域ではオン抵抗が大きくなり、スイッチング時に電力ロスが大きくなる。
ダブルゲート構造の双方向スイッチは、図１１（ａ）に示すように第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２に同時にバイアス電圧を印加すると、第１のオーミック電極Ｓ１と第２のオーミック電極Ｓ２との間に立ち上がり電圧なしに双方向に電流を流すことができる。また、図１１（ｂ）に示すように一方のゲート電極のみにバイアス電圧を印加すると、一方向のみに電流が流れる整流動作をする。このため、１チップでスイッチング時の電力ロスが非常に小さい双方向スイッチを実現できる（例えば、非特許文献１を参照。）。
ダブルゲート構造の双方向スイッチにおいて大電流を流すには、ゲート幅を大きくする必要がある。ゲート幅を大きくする方法として、第１のオーミック電極と第２のオーミック電極との間に第１のゲート電極及び第２のゲート電極が配置された単位セルを並列に複数配置したチップレイアウトが検討されている（例えば、特許文献１を参照。）。これにより、限られた面積を有効に用い、ゲート幅を容易に大きくすることができる。
特表２００７−５２６６３３号公報 T. Morita, et al., "650V 3.1mΩcm2 GaN-based Monolithic Bidirectional Switch Using Normally-off Gate Injection Transistor", International Electron Devices Meeting, 2007, p. 865
しかしながら、前記従来の双方向スイッチのレイアウトには以下のような問題があることが明らかとなった。
従来の双方向スイッチにおいては、第１のオーミック電極同士、第２のオーミック電極同士、第１のゲート電極同士及び第２のゲート電極同士が、それぞれ引き出し配線を介して接続されパッドと接続される。この際に、第１のゲート電極と接続された第１のゲート電極パッドと第２のゲート電極と接続された第２のゲート電極パッドとは、双方向スイッチの中心に対して対角の位置に配置される。このような、配置とすることにより、４つのパッドを効率よく配置することができる。
しかし、このような配置とすると、各単位セルにおいて第１のゲート電極と第１のゲート電極パッドとの間の配線距離と、第２のゲート電極と第２のゲート電極パッドとの間の配線距離との差が大きく異なるという問題が生じる。大電力用の双方向スイッチは、一般にチップ面積が数ｍｍ角である。第１のゲート電極と第１のゲート電極パッドとの間の配線距離と、第２のゲート電極と第２のゲート電極パッドとの間の配線距離との差は最大で３ｍｍ程度となる。配線距離の差が大きくなるとゲート抵抗の差も大きくなる。
第１のゲート電極、第２のゲート電極及びこれらと接続された引き出し配線は、一般にリフトオフ法を用いて同一工程により形成する。リフトオフ法においては厚い金属膜を形成することが困難である。このため、第１のゲート電極、第２のゲート電極及びこれらと接続された引き出し配線の膜厚は通常０．５μｍ程度である。金属膜の比抵抗が２×１０-6Ωｃｍ程度であり、配線幅は５０μｍ程度である場合には、配線距離の差が３ｍｍあるとゲート抵抗の差は２．４Ωとなる。
双方向スイッチの第１のオーミック電極と第２のオーミック電極との間に双方向に電流を流す場合、第１のゲート電極と第２のゲート電極との両方にバイアス電圧を印加し、第１のゲートと第２のゲートとを同時にオン状態とする必要がある。ゲート抵抗の差が大きい単位セルにおいては、第１のゲート電極パッドと第２のゲート電極パッドとに同時にバイアス電圧を印加しても、ゲート抵抗が小さい方のゲートが先にオン状態となり、ゲート抵抗が大きい方のゲートが遅れてオン状態となる。つまり、第１のゲート電極と第２のゲート電極とのターンオンに要する時間に遅延が発生する。ターンオンの遅延が生じると、その間単位セルは第１のオーミック電極と第２のオーミック電極との間に一方向にのみ電流が流れる整流動作をする。整流動作の場合には電圧オフセットが発生するため、スイッチングロスが大きくなる。また、第１のオーミック電極と第２のオーミック電極との間を遮断する場合には、遅延時間の間に電流が流れてしまいスイッチングロスが大きくなる。このように、スイッチングロスが大きな単位セルが存在すると、単位セルの総和である双方向スイッチのスイッチングロスも悪くなる。この問題はスイッチング周波数が高くなるにつれ顕著になり、見積もりによれば１０ＫＨｚを超えると、顕在化してくる。
本発明は前記の問題を解決し、１つの単位セルに含まれる第１のゲート電極と第２のゲート電極との間の配線抵抗の差が小さく、スイッチングロスを低減した双方向スイッチを実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は双方向スイッチを、第１のゲート電極の配線抵抗と、第２のゲート電極の配線抵抗とがほぼ等しくなるように第１のゲート電極パッド及び第２のゲート電極パッドを配置した構成とする。
具体的に、本発明に係る双方向スイッチは、基板の上に形成された半導体層並びに該半導体層の上に互いに間隔をおいて順次形成された第１のオーミック電極、第１のゲート電極、第２のゲート電極及び第２のオーミック電極を有する複数の単位セルと、半導体層の上に形成され、第１のゲート電極同士を電気的に接続して第１のゲート電極と交差する方向に延びる第１の引き出し配線と、単位セルを挟んで第１の引き出し配線と反対側に形成され、第２のゲート電極同士を接続して第２のゲート電極と交差する方向に延びる第２の引き出し配線と、第１の引き出し配線と電気的に接続された第１のゲート電極パッドと、第２の引き出し配線と電気的に接続された第２のゲート電極パッドとを備え、隣り合う２つの単位セルの境界線において、２つの単位セルは線対称の関係で配置されており、複数の単位セルから伸びる複数の第１のゲート電極及び複数の第２のゲート電極は交差せず、単位セルからみて第１のゲート電極パッドと第２のゲート電極パッドとは同一方向に配置されたことを特徴とする。
本発明の双方向スイッチは、第１のゲート電極パッドとの間の配線距離が最も短い第１のゲート電極を有する単位セルは、第２のゲート電極パッドとの間の配線距離が最も短い第２のゲート電極を有する。このため、第１のゲート電極と第１のゲート電極パッドとの間の配線距離と、第２のゲート電極と第２のゲート電極パッドとの間の配線距離との差が大きい単位セルが生じることがない。従って、単位セル内において、第１のゲート電極の配線抵抗と第２のゲート電極の配線抵抗とをほぼ等しくすることができ、配線抵抗の差による遅延時間が生じにくくなる。その結果、スイッチングロスが小さい双方向スイッチを実現できる。
本発明の双方向スイッチにおいて、第１のゲート電極パッドは、第１の引き出し配線における一方の端部に形成され、第２のゲート電極パッドは、第２の引き出し配線における第１のゲート電極パッドと同じ側の端部に形成されている構成としてもよい。
この場合において、第１のゲート電極パッドが形成された側から数えてｎ番目の単位セルとｎ＋１番目の単位セルとにおける第１のゲート電極及び第２のゲート電極の配線距離の間には、｜（ＬG1(n+1)−ＬG1(n)）−(ＬG2(n+1)−ＬG2(n)）｜＝２ＬG1G2の関係が成り立つ構成としてもよい。但し、ｎは自然数であり、ＬG1(n)はｎ番目の単位セルに含まれる第１のゲート電極と第１のゲート電極パッドとの配線距離であり、ＬG1(n+1)はｎ＋１番目の単位セルに含まれる第１のゲート電極と第１のゲート電極パッドとの配線距離であり、ＬG2(n)はｎ番目の単位セルに含まれる第２のゲート電極と第２のゲート電極パッドとの配線距離であり、ＬG2(n+1)はｎ＋１番目の単位セルに含まれる第２のゲート電極と第２のゲート電極パッドとの配線距離であり、ＬG1G2は第１のゲート電極と第２のゲート電極との間隔である。
本発明の双方向スイッチにおいて、複数の単位セルのそれぞれにおいて、第１のゲート電極と第１のゲート電極パッドとの間の配線距離と、第２のゲート電極と第２のゲート電極パッドとの間の配線距離とが等しい構成としてもよい。
本発明の双方向スイッチにおいて、第１のゲート電極パッド及び第２のゲート電極パッドは、半導体基板における第１の引き出し配線及び第２の引き出し配線が延びる方向の中心線に対して対称となるように形成されていてもよい。
本発明の双方向スイッチにおいて、第１のゲート電極パッド及び第２のゲート電極パッドは、半導体基板の中心点に対して対称となるように形成されていてもよい。
本発明の双方向スイッチにおいて、第１のゲート電極パッド及び第２のゲート電極パッドは、第１の引き出し配線及び第２の引き出し配線と一体に形成されている構成としてもよい。
本発明の双方向スイッチは、第１のオーミック電極と電気的に接続された第１のオーミック電極パッドと、第２のオーミック電極と電気的に接続された第２のオーミック電極パッドとをさらに備え、半導体層は、活性領域と該活性領域を囲む高抵抗領域とを有し、第１のオーミック電極パッド及び第２のオーミック電極パッドの少なくとも一部は、活性領域の上に形成されていてもよい。
この場合において、第１のゲート電極パッド及び第２のゲート電極パッドの少なくとも一部は、活性領域の上に形成されていてもよい。
本発明の双方向スイッチは、第１のオーミック電極と電気的に接続された第１のオーミック電極パッドと、第２のオーミック電極と電気的に接続された第２のオーミック電極パッドとをさらに備え、第２のオーミック電極パッドは、半導体層の上に形成され、第１のオーミック電極パッドは、半導体基板の半導体層が形成された面とは反対側の面の上に形成されていてもよい。
本発明の双方向スイッチにおいて、導体層は、基板側から順次形成された第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有していてもよい。
本発明に係る双方向スイッチによれば、１つの単位セルに含まれる第１のゲート電極と第２のゲート電極との間の配線抵抗の差が小さく、スイッチングロスを低減した双方向スイッチを実現できるようにする。
(第１の実施形態)
本発明の第１の実施形態について図面を参照して説明する。図１（ａ）〜（ｂ）は第１の実施形態に係る双方向スイッチであり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
図１に示すように本実施形態の双方向スイッチは、窒化物半導体の上に第１のオーミック電極１５、第２のオーミック電極、第１のゲート電極１７及び第２のゲート電極１８が形成されたダブルゲート構造の双方向スイッチである。また、ゲート幅を大きくするために、第１のオーミック電極１５、第２のオーミック電極１６、第１のゲート電極１７及び第２のゲート電極１８を有する複数の単位セル１１が並列に接続されている。
シリコン基板等の基板２１の上に、窒化物半導体からなる半導体層２２が形成されている。半導体層２２は、基板２１側から順次形成されたバッファ層２３、ｉ−ＧａＮからなるチャネル層２４及びｉ−ＡｌＧａＮからなるバリア層２５を有している。チャネル層２４とバリア層２５との界面近傍に２次元電子ガスからなるチャネルが形成できれば、チャネル層２４及びバリア層２５の組成は任意に変更してかまわない。
半導体層２２は、活性領域２２Ａと活性領域２２Ａを囲む高抵抗領域２２Ｂとを有している。高抵抗領域２２Ｂはイオン注入等により高抵抗化された領域である。活性領域２２Ａの上には、互いに間隔をおいてフィンガー状の第１のオーミック電極１５と第２のオーミック電極１６とが交互に形成されている。第１のオーミック電極１５と第２のオーミック電極１６との間には、互いに間隔をおいて第１のゲート電極１７と第２のゲート電極１８とが形成されている。
第１のオーミック電極１５、第２のオーミック電極１６、第１のゲート電極１７及び第２のゲート電極１８により単位セル１１が形成されている。隣接する単位セル１１は第１のオーミック電極１５又は第２のオーミック電極１６を共有している。つまり、単位セル１１は交互に反転して配置されている。
第１のゲート電極１７及び第２のゲート電極１８は、それぞれ高抵抗領域２２Ｂの上に形成された第１の引き出し配線３１及び第２の引き出し配線３２と接続されている。第１の引き出し配線３１は、第１のゲート電極１７同士を電気的に接続して第１のゲート電極１７と交差する方向に延びている。第２の引き出し配線３２は、第２のゲート電極同士を電気的に接続して第２のゲート電極１８と交差する方向に延びている。第１の引き出し配線３１と第２の引き出し配線３２とは、単位セル１１を挟んで互いに反対側に形成されている。
第１のゲート電極１７、第２のゲート電極１８、第１の引き出し配線３１及び第２の引き出し配線３２は、例えば厚さが１００ｎｍのニッケル（Ｎｉ）と厚さが４００ｎｍの金（Ａｕ）との積層膜からなる。第１のゲート電極１７、第２のゲート電極１８、第１の引き出し配線３１及び第２の引き出し配線３２は、リフトオフ法を用いれば同時に形成できる。
半導体層２２の上には、第１のオーミック電極１５、第２のオーミック電極１６、第１のゲート電極１７及び第２のゲート電極１８を覆うように絶縁膜２７が形成されている。絶縁膜２７の上には、第１のオーミック電極パッド４１、第２のオーミック電極パッド４２、第１のゲート電極パッド４３及び第２のゲート電極パッド４４が形成されている。第１のオーミック電極パッド４１、第２のオーミック電極パッド４２、第１のゲート電極パッド４３及び第２のゲート電極パッド４４は、それぞれ高抵抗領域２２Ｂの上に形成されている。第１のオーミック電極パッド４１と第２のオーミック電極パッド４２は、活性領域２２Ａを挟んで互いに反対側の領域に形成されており、第１のゲート電極パッド４３と第２のゲート電極パッド４４は、活性領域２２Ａを挟んで互いに反対側の位置に形成されている。つまり、第１のゲート電極パッド４３と第２のゲート電極パッド４４とは、基板２１における各電極が延びる方向と交差する方向の中心線２０に対して対象な位置に形成されている。
第１のオーミック電極パッド４１は、絶縁膜２７の上に形成された第３の引き出し配線３６と接続されている。第３の引き出し配線３６は絶縁膜に形成された開口部において第１のオーミック電極１５と接続されている。第２のオーミック電極パッド４２は、絶縁膜２７の上に形成された第４の引き出し配線３８と接続されている。第３の引き出し配線３８は絶縁膜に形成された開口部において第２のオーミック電極１６と接続されている。
第１のオーミック電極パッド４１、第２のオーミック電極パッド４２、第３の引き出し配線３６及び第２の引き出し配線３８は、例えば厚さが１００ｎｍのチタン（Ｔｉ）と厚さが５００００ｎｍの金（Ａｕ）との積層膜とし、めっき工程等により同時に形成すればよい。
第１のゲート電極パッド４３は、第１の引き出し配線３１を露出する開口部に形成された接続部分３３により第１の引き出し配線３１と接続されている。第２のゲート電極パッド４４は、第２の引き出し配線３２を露出する開口部に形成された接続部分３４により第２の引き出し配線３２と接続されている。
第１のゲート電極パッド４３を例にとると、第１のゲート電極パッドと第１の引き出し配線３１とは図２に示すような配置となる。第１のゲート電極パッド４３は、通常は第１のオーミック電極パッド４１及び第２のオーミック電極パッド４２と材質及び膜厚等が等しい。このため、第１のゲート電極パッド４３の抵抗は、第１の引き出し配線３１と比べると遙かに小さく、遅延時間の発生において第１のゲート電極パッド４３は無視してかまわない。従って、第１のゲート電極１７の配線距離の起点は、図２に示す接続部分３３が第１の引き出し配線３１と接するエッジ部分３１ａとなる。第２のゲート電極１７の配線距離については同様に接続部分３４が第２の引き出し配線３２と接するエッジ部分が起点となる。
本実施形態の双方向スイッチは、第１のゲート電極パッド４３が第１の引き出し配線３１の一方の端部に形成されている。第２のゲート電極パッド４４は第２の引き出し配線３２における第１のゲート電極パッド４３と同じ側の端部に形成されている。このため、第１のゲート電極パッド４３までの配線距離が最も短い第１のゲート電極１７が含まれる単位セル１１に含まれる第２のゲート電極１８は、第２のゲート電極パッド４４までの配線距離が最も短くなる。
従来の双方向スイッチにおいては、パッドの占有面積を低減するために、第１のゲート電極パッドと第２のゲート電極パッドとが対角線の位置となるように配置される。このため、第２のゲート電極パッドは第２の引き出し配線の第１のゲート電極パッドと反対側の端部に形成される。このため、第１のゲート電極パッドまでの配線距離が最も短い第１のゲート電極が含まれる単位セルに含まれる第２のゲート電極は、第２のゲート電極パッドまでの配線距離が最も長くなる。また、第２のゲート電極パッドまでの配線距離が最も短い第２のゲート電極が含まれる単位セルに含まれる第１のゲート電極は、第１のゲート電極パッドまでの配線距離が最も長くなる。このため、第１のゲート電極の配線抵抗と第２のゲート電極の配線抵抗との差が大きくなり、第１のゲート電極と第２のゲート電極とのターンオンに要する時間差、つまり遅延時間が長い単位セルが生じてしまう。
しかし、第１の実施形態の双方向スイッチはいずれの単位セルにおいても、第１のゲート電極１７から第１のゲート電極パッド４３までの配線距離と、第２のゲート電極１８から第２のゲート電極パッド４４までの配線距離との差を小さくすることができる。従って、各単位セルにおいて第１のゲート電極の配線抵抗と第２のゲート電極１８の配線抵抗との差を小さくでき、第１のゲート電極と第２のゲート電極とのターンオンに要する時間差、つまり遅延時間を短くできる。その結果、スイッチング周波数が１０ＫＨｚを越える場合においても、スイッチングロスが問題となることがない双方向スイッチが実現できる。
図３に示すように、第１のゲート電極パッド４３からの配線距離が最も短い第１のゲート電極１７を有する第１の単位セル１１（１）における第１のゲート電極１７と第１のゲート電極パッド４３との配線距離をＬG1（１）とすると、第２のゲート電極１８と第２のゲート電極パッド４４との配線距離ＬG2（１）は、式（１）のように表すことができる。
ＬG2(１)＝ＬG1(１)＋Ｌ1−ＬG1G2 ・・・ 式（１）
Ｌ1は、第１のゲート電極パッド４３の接続部分３３が第１の引き出し配線３１と接するエッジ部分と第２のゲート電極パッド４４の接続部分３４が第２の引き出し配線３２と接するエッジ部分との位置のずれ量つまり、第１のゲート電極１７の配線距離の起点と第２のゲート電極１８の配線距離の起点とのずれ量であり、ＬG1G2は第１のゲート電極１７と第２のゲート電極１８との間隔である。
第１のゲート電極パッド４３と第２のゲート電極パッド４４とを基板２１における中心線２０に対して対称となるように配置すれば、第１のゲート電極１７の配線距離の起点と第２のゲート電極１８の配線距離の起点とのずれ量Ｌ1はほぼ０にできる。従って、第１の単位セル１１における第１のゲート電極１７の配線距離と第２のゲート電極１８の配線距離との差は、第１のゲート電極１７と第２のゲート電極１８との間隔ＬG1G2とほぼ等しくすることができる。
単位セル１１は交互に反転して配置されている。このため、第２の単位セルにおいては、式（１）におけるＬG1G2の符号が反転する。しかし、この場合にも第１のゲート電極１７と第２のゲート電極１８との間隔ＬG1G2とほぼ等しくなる。また、第１のゲート電極１７の配線距離の起点と第２のゲート電極１８の配線距離の起点とのずれ量Ｌ１が完全に０の場合には、いずれの場合においても、第１の単位セル１１における第１のゲート電極１７の配線距離と第２のゲート電極１８の配線距離との差は、第１のゲート電極１７と第２のゲート電極１８との間隔ＬG1G2と一致する。
第１のゲート電極１７と第２のゲート電極１８との間隔ＬG1G2は１０μｍ程度である。この程度の差であれば、第１のゲート電極１７と第２のゲート電極１８とのゲート抵抗の差による遅延時間は非常に小さい。その結果、遅延時間による双方向スイッチのスイッチングロスを低減することができる。
ｎ番目の単位セル１１（ｎ）とｎ＋１番目の単位セル１１（ｎ＋１）とに着目すると、式（２）に示すような関係が成り立つ。
|(ＬG1(ｎ＋１)−ＬG1(ｎ))−(ＬG2(ｎ＋１)−ＬG2(ｎ))|＝２ＬG1G2 ・・・（２）
第２のゲート電極パッドが第２の引き出し配線における第１のゲート電極パッドと反対側に形成されている従来の双方向スイッチの場合には、このような関係は成り立たない。
第１のゲート電極パッド４３が第１の引き出し配線３１と接するエッジ部分と第２のゲート電極パッド４４が第２の引き出し配線３２と接するエッジ部分との位置のずれが小さい方が、単位セル１１間における第１のゲート電極１７の配線距離と第２のゲート電極１８の配線距離とのばらつきを小さくできる。しかし、配線の膜厚、幅、配線材料の比抵抗及び第１のゲート電極と第２のゲート電極との間隔等によって異なるが、２０μｍ程度又はそれ以上のずれがあっても問題ない。
図１は、第１のゲート電極パッド４３及び第２のゲート電極パッド４４を絶縁膜２７の上に形成する例を示した。しかし、図４に示すように第１のゲート電極パッド４３及び第２のゲート電極パッド４４を高抵抗領域２２Ｂの上に直接形成することも可能である。この場合には、第１のゲート電極パッド４３は第１の引き出し配線３１と一体となった導電膜４６として形成され、第２のゲート電極パッド４４は第２の引き出し配線３２と一体となった導電膜４７として形成される。つまり、第１のゲート電極パッド４３は導電膜４６の幅が広い部分であり、第１の引き出し配線３１は導電膜４６の幅が狭い部分である。同様に、第２のゲート電極パッド４４は導電膜４７の幅が広い部分であり、第２の引き出し配線３２は導電膜４７の幅が狭い部分である。なお、図４において、絶縁膜２７、第１のオーミック電極パッド４１、第２のオーミック電極パッド４２、第３の引き出し配線３６及び第４の引き出し配線３８は記載を省略している。
第１のゲート電極パッド４３及び第２のゲート電極パッド４４と、第１の引き出し配線３１及び第２の引き出し配線３２とは、材質及び膜厚が等しくなる。しかし、第１のゲート電極パッド４３及び第２のゲート電極パッド４４は、幅が第１の引き出し配線３１及び第２の引き出し配線３２よりも遙かに大きい。従って、第１のゲート電極パッド４３及び第２のゲート電極パッド４４の抵抗は第１の引き出し配線３１及び第２の引き出し配線３２と比べて無視できるくらい小さくなる。このため、第１のゲート電極１７の配線距離の起点は導電膜４６の幅が狭くなる第１のゲート電極パッド４３と第１の配線３１との境界部分４６ａであり、第２のゲート電極１８の配線距離の起点は導電膜４７の幅が狭くなる第２のゲート電極パッド４４と第２の配線３２との境界部分４７ａである。
なお、導電膜４６の第１のゲート電極パッド４３となる部分及び導電膜４７の第２のゲート電極パッド４４となる部分の上に、さらにボンディング用の金属膜を積層してもよい。この場合には、第１のゲート電極パッド４３及び第２のゲート電極パッド４４の抵抗はさらに小さくなる。
図１及び図４は、第１のオーミック電極パッド４１及び第２のオーミック電極パッド４２を高抵抗領域２２Ｂの上に形成する例を示した。しかし、図５に示すように少なくとも一部を活性領域２２Ａの上に形成してもよい。いわゆるパッドオンチップ構造とすることにより、双方向スイッチの占有面積を小さくすることが可能である。
この場合には、第１のオーミック電極１５と第１のオーミック電極パッド４１とを接続部３７により直接接続し、第２のオーミック電極１６と第２のオーミック電極パッド４２とを接続部３９により直接接続すればよい。この場合、第１のオーミック電極１５と第１のオーミック電極パッド４１との接続部分３７及び第２のオーミック電極１６と第５のオーミック電極パッド４２との接続部分３９の長さは、それぞれ第１のオーミック電極１５及び第２のオーミック電極１６の長さの半分以下程度とする。
また、図６に示すように第１のゲート電極パッド４３及び第２のゲート電極パッド４４についても少なくとも一部を活性領域２２Ａの上に形成してもよい。図６には、第１のゲート電極パッド４３及び第２のゲート電極パッド４４の面積の半分以上が活性領域２２Ａの上に形成されている例を示している。
さらに、図７に示すように、第１のオーミック電極パッドを基板２１の裏面に形成された裏面電極５１としてもよい。この場合、裏面電極５１と第１のオーミック電極とは半導体層２２及び基板２１を貫通するビアホールを介した配線金属５２により接続すればよい。このような構造とすれば、第１のオーミック電極をワイヤリングする必要がないため、組み立て工程を簡略化できる。
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図８は第２の実施形態に係る双方向スイッチの平面構成を示している。図８において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
第２の実施形態の双方向スイッチは、図８に示すように第１のゲート電極パッド４３が第１の引き出し配線３１の全体を覆うように形成され、第２のゲート電極パッド４４が第２の引き出し配線３２の全体を覆うように形成されている。また、第１のゲート電極パッド４３は第１の引き出し配線３１のほぼ全体と接続されており、第２のゲート電極パッド４４は第２の引き出し配線３２のほぼ全体と接続されている。
これにより、単位セル１１間において第１のゲート電極１７と第１のゲート電極パッド４３との間の配線距離はほぼ等しくなる。また、第２のゲート電極１８と第２のゲート電極パッド４４との間の配線距離もほぼ等しくなる。さらに、第１の引き出し配線３１と活性領域２２Ａとの距離及び第２の引き出し配線３２と活性領域２２Ａとの距離を等しくすることにより、第１のゲート電極１７と第１のゲート電極パッド４４との間の配線距離と第２のゲート電極１８と第２のゲート電極パッド４４との間の配線距離とをほぼ等しくできる。
また、第１のゲート電極１７と第１のゲート電極パッド４３との間の配線に占める第１の引き出し配線３１の割合及び第２のゲート電極１８と第２のゲート電極パッド４４との間の配線に占める第２の引き出し配線３２の割合はほとんど無視できるほど小さくなる。
従って、第１のゲート電極１７と第１のゲート電極パッド４３との間の配線抵抗及び第２のゲート電極１８と第２のゲート電極パッド４４との間の配線抵抗は無視できる程度まで小さくできる。例えば、第１のゲート電極パッド４３及び第２のゲート電極パッド４４を厚さが１００ｎｍのＴｉ膜と厚さが５０００ｎｍのＡｕ膜との積層膜であり、比抵抗が２×１０-6ｃｍ程度であり、パッド幅が１００μｍであり、パッド長さが３ｍｍであるの場合には、配線抵抗は約０．１２Ωとなる。その結果、すべての単位セルにおいて第１のゲート電極１７と第２のゲート電極１８との間における信号の遅延時間の差を無視でき、双方向スイッチのロスを大きく低減できる。
第１のゲート電極パッド４３が第１の引き出し配線３１のほぼ全体と接続でき、第２のゲート電極パッド４４が第２の引き出し配線３２のほぼ全体と接続できれば、第１のゲート電極パッド４３及び第２のゲート電極パッド４４の形はどのように変形してもよい。例えば、図９に示すように、第１のゲート電極パッド４３及び第２のゲート電極パッド４４の一部がそれぞれ活性領域２２Ａの上に形成されていてもよい。このようにすれば、双方向スイッチのチップ面積を大きくすることなく、第１のゲート電極パッド４３及び第２のゲート電極パッド４４の面積を大きくすることができる。また、第１のゲート電極パッド４３、第２のゲート電極パッド４４、第１のオーミック電極パッド４１及び第２のオーミック電極パッド４２が相互に入り組んだ構造とすることにより、すべての電極パッドに太いワイヤを接続するための領域を確保することができる。これにより、大きな電流を流すことが可能となる。
さらに、図１０に示すように第１のオーミック電極パッドを基板２１の裏面に形成してもよい。この場合には、第１のオーミック電極パッドに対してワイヤリングを行う必要がないため、組み立て工程を簡略化できる。
各実施形態において、第１のゲート電極１７及び第２のゲート電極１８をＮｉとＡｕとの積層膜とすることにより、バリア層２５とショットキー接合を形成する例を示した。しかし、ゲートインジェクショントランジスタ（Gate Injection Transistor：ＧＩＴ）構造としてもよい。この場合には、バリア層２５と第１のゲート電極１７及び第２のゲート電極１８との間にＡｌＧａＮ又はＧａＮからなるｐ型の半導体層を形成し、第１のゲート電極１７及び第２のゲート電極１８がｐ型の半導体層とオーミック接合を形成するようにすればよい。このような構成とすれば、ノーマリオフ特性と低オン抵抗を容易に実現できる。また、ノーマリオフ特性と低オン抵抗は、ショットキー接合又は金属−絶縁膜−半導体（Metal-Insulator-Semiconductor：ＭＩＳ）構造等を用いてを実現してもよい。
各実施形態において、半導体層をＳｉ基板の上に形成する例を示したが、ＳｉＣ、サファイア又はＧａＮ等の他の基板の上に形成してもよい。
各実施形態において、双方向スイッチをＧａＮに代表される窒化物半導体により形成した例を示した。しかし、ワイドバンドギャップ半導体のＳｉＣを用いてもよい。また、高周波デバイスでよく用いられるＧａＡｓに代表される砒素系半導体を用いてもよい。
本発明に係る双方向スイッチでは、１つの単位セルに含まれる第１のゲート電極と第２のゲート電極との間の配線抵抗の差が小さく、スイッチングロスを低減した双方向スイッチを実現でき、ワイドバンドギャップ半導体を用いたダブルゲート構造の双方向スイッチ等として有用である。
（ａ）及び（ｂ）は本発明の第１の実施形態に係る双方向スイッチを示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。 本発明の第１の実施形態に係る双方向スイッチにおける第１のゲート電極パッドと第１の引き出し配線との接続部分を拡大して示す断面図である。 本発明の第１の実施形態に係る双方向スイッチにおける第１のゲート電極の配線距離と第２のゲート電極の配線距離との関係を説明するための平面図である。 本発明の第１の実施形態に係る双方向スイッチの変形例を示す平面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る双方向スイッチの変形例を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図である。 本発明の第１の実施形態に係る双方向スイッチの変形例を示す平面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る双方向スイッチの変形例を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。 本発明の第２の実施形態に係る双方向スイッチを示す平面図である。 本発明の第２の実施形態に係る双方向スイッチの変形例を示す平面図である。 本発明の第２の実施形態に係る双方向スイッチの変形例を示す平面図である。 （ａ）及び（ｂ）は双方向スイッチの電流電圧特性を示すグラフである。
符号の説明
１１ 単位セル
１５ 第１のオーミック電極
１６ 第２のオーミック電極
１７ 第１のゲート電極
１８ 第２のゲート電極
２０ 中心線
２１ 基板
２２ 半導体層
２２Ａ 活性領域
２２Ｂ 高抵抗領域
２３ バッファ層
２４ チャネル層
２５ バリア層
２７ 絶縁膜
３１ 第１の引き出し配線
３２ 第２の引き出し配線
３３ 接続部分
３４ 接続部分
３６ 第３の引き出し配線
３７ 接続部分
３８ 第４の引き出し配線
３９ 接続部分
４１ 第１のオーミック電極パッド
４２ 第２のオーミック電極パッド
４３ 第１のゲート電極パッド
４４ 第２のゲート電極パッド
５１ 裏面電極
５２ 配線金属

Claims (9)

  1. 基板の上に形成された半導体層並びに該半導体層の上に互いに間隔をおいて順次形成された第１のオーミック電極、第１のゲート電極、第２のゲート電極及び第２のオーミック電極を有する複数の単位セルと、
    前記半導体層の上に形成され、前記第１のゲート電極同士を電気的に接続して前記第１のゲート電極と交差する方向に延びる第１の引き出し配線と、
    前記単位セルを挟んで第１の引き出し配線と反対側に形成され、前記第２のゲート電極同士を接続して前記第２のゲート電極と交差する方向に延びる第２の引き出し配線と、
    前記第１の引き出し配線と電気的に接続された第１のゲート電極パッドと、
    前記第２の引き出し配線と電気的に接続された第２のゲート電極パッドとを備え、
    前記複数の単位セルのうちの、前記第１のゲート電極パッドとの間の配線距離が最も短い第１のゲート電極を有する単位セルは、前記第２のゲート電極パッドとの間の配線距離が最も短い第２のゲート電極を有し、
    前記第１のゲート電極パッドは、前記第１の引き出し配線における一方の端部に形成され、
    前記第２のゲート電極パッドは、前記第２の引き出し配線における前記第１のゲート電極パッドと同じ側の端部に形成されており、
    前記第１のゲート電極パッドが形成された側から数えてｎ番目の単位セルとｎ＋１番目の単位セルとにおける前記第１のゲート電極及び第２のゲート電極の配線距離の間には、以下の式（１）に示す関係が成り立つことを特徴とする双方向スイッチ。
    ｜（ＬG1(n+1)−ＬG1(n)）−(ＬG2(n+1)−ＬG2(n)）｜ ＝ ２ＬG1G2 ・・・ （１）
    但し、ｎは自然数であり、ＬG1(n)はｎ番目の前記単位セルに含まれる前記第１のゲート電極と前記第１のゲート電極パッドとの配線距離であり、ＬG1(n+1)はｎ＋１番目の前記単位セルに含まれる前記第１のゲート電極と前記第１のゲート電極パッドとの配線距離であり、ＬG2(n)はｎ番目の前記単位セルに含まれる前記第２のゲート電極と前記第２のゲート電極パッドとの配線距離であり、ＬG2(n+1)はｎ＋１番目の前記単位セルに含まれる前記第２のゲート電極と前記第２のゲート電極パッドとの配線距離であり、ＬG1G2は前記第１のゲート電極と前記第２のゲート電極との間隔である。
  2. 基板の上に形成された半導体層並びに該半導体層の上に互いに間隔をおいて順次形成された第１のオーミック電極、第１のゲート電極、第２のゲート電極及び第２のオーミック電極を有する複数の単位セルと、
    前記半導体層の上に形成され、前記第１のゲート電極同士を電気的に接続して前記第１のゲート電極と交差する方向に延びる第１の引き出し配線と、
    前記単位セルを挟んで第１の引き出し配線と反対側に形成され、前記第２のゲート電極同士を接続して前記第２のゲート電極と交差する方向に延びる第２の引き出し配線と、
    前記第１の引き出し配線と電気的に接続された第１のゲート電極パッドと、
    前記第２の引き出し配線と電気的に接続された第２のゲート電極パッドとを備え、
    前記複数の単位セルのうちの、前記第１のゲート電極パッドとの間の配線距離が最も短い第１のゲート電極を有する単位セルは、前記第２のゲート電極パッドとの間の配線距離が最も短い第２のゲート電極を有し、
    複数の前記単位セルのそれぞれにおいて、前記第１のゲート電極と前記第１のゲート電極パッドとの間の配線距離と、前記第２のゲート電極と前記第２のゲート電極パッドとの間の配線距離とは等しいことを特徴とする双方向スイッチ。
  3. 基板の上に形成された半導体層並びに該半導体層の上に互いに間隔をおいて順次形成された第１のオーミック電極、第１のゲート電極、第２のゲート電極及び第２のオーミック電極を有する複数の単位セルと、
    前記半導体層の上に形成され、前記第１のゲート電極同士を電気的に接続して前記第１のゲート電極と交差する方向に延びる第１の引き出し配線と、
    前記単位セルを挟んで第１の引き出し配線と反対側に形成され、前記第２のゲート電極同士を接続して前記第２のゲート電極と交差する方向に延びる第２の引き出し配線と、
    前記第１の引き出し配線と電気的に接続された第１のゲート電極パッドと、
    前記第２の引き出し配線と電気的に接続された第２のゲート電極パッドとを備え、
    前記複数の単位セルのうちの、前記第１のゲート電極パッドとの間の配線距離が最も短い第１のゲート電極を有する単位セルは、前記第２のゲート電極パッドとの間の配線距離が最も短い第２のゲート電極を有し、
    前記第１のゲート電極パッド及び第２のゲート電極パッドは、前記基板における前記第１の引き出し配線及び第２の引き出し配線が延びる方向の中心線に対して対称となるように形成されていることを特徴とする双方向スイッチ。
  4. 前記第１のゲート電極パッド及び第２のゲート電極パッドは、前記基板の中心点に対して対称となるように形成されていることを特徴とする請求項２に記載の双方向スイッチ。
  5. 前記第１のゲート電極パッド及び第２のゲート電極パッドは、それぞれ前記第１の引き出し配線及び第２の引き出し配線と一体に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の双方向スイッチ。
  6. 前記第１のオーミック電極と電気的に接続された第１のオーミック電極パッドと、
    前記第２のオーミック電極と電気的に接続された第２のオーミック電極パッドとをさらに備え、
    前記半導体層は、活性領域と該活性領域を囲む高抵抗領域とを有し、
    前記第１のオーミック電極パッド及び第２のオーミック電極パッドの少なくとも一部は、前記活性領域の上に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の双方向スイッチ。
  7. 前記第１のゲート電極パッド及び第２のゲート電極パッドの少なくとも一部は、前記活性領域の上に形成されていることを特徴とする請求項６に記載の双方向スイッチ。
  8. 前記第１のオーミック電極と電気的に接続された第１のオーミック電極パッドと、
    前記第２のオーミック電極と電気的に接続された第２のオーミック電極パッドとをさらに備え、
    前記第２のオーミック電極パッドは、前記半導体層の上に形成され、
    前記第１のオーミック電極パッドは、前記基板の前記半導体層が形成された面とは反対側の面の上に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の双方向スイッチ。
  9. 前記半導体層は、前記基板側から順次形成された第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有していることを特徴とする請求項１〜８のいずれか１項に記載の双方向スイッチ。
JP2008270917A 2008-10-21 2008-10-21 双方向スイッチ Active JP5608322B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008270917A JP5608322B2 (ja) 2008-10-21 2008-10-21 双方向スイッチ
PCT/JP2009/003255 WO2010047016A1 (ja) 2008-10-21 2009-07-10 双方向スイッチ
US12/681,567 US8344463B2 (en) 2008-10-21 2009-07-10 Bidirectional switch
US13/689,397 US8569843B2 (en) 2008-10-21 2012-11-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008270917A JP5608322B2 (ja) 2008-10-21 2008-10-21 双方向スイッチ

Publications (2)

Publication Number Publication Date
JP2010103158A JP2010103158A (ja) 2010-05-06
JP5608322B2 true JP5608322B2 (ja) 2014-10-15

Family

ID=42119074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008270917A Active JP5608322B2 (ja) 2008-10-21 2008-10-21 双方向スイッチ

Country Status (3)

Country Link
US (2) US8344463B2 (ja)
JP (1) JP5608322B2 (ja)
WO (1) WO2010047016A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5608322B2 (ja) 2008-10-21 2014-10-15 パナソニック株式会社 双方向スイッチ
JP5666157B2 (ja) * 2010-03-26 2015-02-12 パナソニック株式会社 双方向スイッチ素子及びそれを用いた双方向スイッチ回路
JP5457292B2 (ja) 2010-07-12 2014-04-02 パナソニック株式会社 窒化物半導体装置
US9236378B2 (en) 2010-08-11 2016-01-12 Sarda Technologies, Inc. Integrated switch devices
CN103229284B (zh) * 2010-10-01 2016-05-25 夏普株式会社 氮化物半导体装置
JP2012084743A (ja) * 2010-10-13 2012-04-26 Fujitsu Semiconductor Ltd 半導体装置及び電源装置
JP2012238808A (ja) * 2011-05-13 2012-12-06 Sharp Corp 電界効果トランジスタ
WO2012176399A1 (ja) * 2011-06-24 2012-12-27 パナソニック株式会社 窒化物半導体装置
CN103597588B (zh) * 2011-07-12 2016-10-05 松下知识产权经营株式会社 氮化物半导体装置
JP5864214B2 (ja) * 2011-10-31 2016-02-17 株式会社日立製作所 半導体装置
WO2013161138A1 (ja) * 2012-04-26 2013-10-31 パナソニック株式会社 半導体装置および電力変換装置
JP5985282B2 (ja) 2012-07-12 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置
JP6007259B2 (ja) * 2012-11-09 2016-10-12 シャープ株式会社 電界効果トランジスタ
US9406668B2 (en) 2013-03-27 2016-08-02 Panasonic Intellectual Property Management Co., Ltd. Power semiconductor element
JP2015082605A (ja) * 2013-10-23 2015-04-27 シャープ株式会社 窒化物半導体装置
JP6135487B2 (ja) 2013-12-09 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
KR102008326B1 (ko) * 2015-02-20 2019-08-07 비샤이 제너럴 세미컨덕터 엘엘씨 큰 본드 패드 및 감소된 접촉 저항을 갖는 질화갈륨계 쇼트키 다이오드
US9613947B2 (en) * 2015-03-20 2017-04-04 Raytheon Company Monolithic microwave integrated circuit (MMIC) cascode connected transistor circuit
CN107154430B (zh) * 2016-03-04 2020-06-16 北京大学 双向开关晶体管
US9774322B1 (en) 2016-06-22 2017-09-26 Sarda Technologies, Inc. Gate driver for depletion-mode transistors
JP6812764B2 (ja) * 2016-11-29 2021-01-13 日亜化学工業株式会社 電界効果トランジスタ
WO2019142529A1 (ja) * 2018-01-19 2019-07-25 ローム株式会社 半導体装置およびその製造方法
WO2023042617A1 (ja) * 2021-09-14 2023-03-23 ローム株式会社 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0159994B1 (en) 1983-10-28 1988-03-09 Hughes Aircraft Company Multi-gate field effect transistor
JPS6373648A (ja) 1986-09-17 1988-04-04 Sanyo Electric Co Ltd 多層配線の製造方法
JPH022179A (ja) * 1988-06-13 1990-01-08 Fujitsu Ltd メタル・セミコンダクタ・ｆｅｔ
JPH02268467A (ja) 1989-04-10 1990-11-02 New Japan Radio Co Ltd 半導体集積回路
JPH065849A (ja) * 1992-06-17 1994-01-14 Nec Kansai Ltd 半導体素子の構造
JPH06163604A (ja) 1992-11-26 1994-06-10 Nec Corp 電界効果トランジスタ
JPH06326201A (ja) 1993-05-11 1994-11-25 Nippon Steel Corp 半導体装置
JPH0794481A (ja) 1993-09-24 1995-04-07 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH088441A (ja) * 1994-06-23 1996-01-12 Sony Corp デュアルゲート型電界効果トランジスタ
JP3379376B2 (ja) * 1997-03-14 2003-02-24 松下電器産業株式会社 電界効果トランジスタおよびそれを用いた電力増幅器
JP2000049169A (ja) * 1998-07-28 2000-02-18 Mitsubishi Electric Corp 電界効果トランジスタ
JP3616297B2 (ja) 2000-01-21 2005-02-02 松下電器産業株式会社 半導体装置の製造方法
JP2001284992A (ja) 2000-03-28 2001-10-12 Toshiba Corp 高周波増幅器及び高周波半導体装置
JP4385206B2 (ja) 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP2004273658A (ja) 2003-03-07 2004-09-30 Nippon Telegr & Teleph Corp <Ntt> ナイトライド系半導体素子の作製法
JP2004363563A (ja) 2003-05-15 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2005159157A (ja) 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置
US7465997B2 (en) * 2004-02-12 2008-12-16 International Rectifier Corporation III-nitride bidirectional switch
US7550781B2 (en) * 2004-02-12 2009-06-23 International Rectifier Corporation Integrated III-nitride power devices
JP4810072B2 (ja) 2004-06-15 2011-11-09 株式会社東芝 窒素化合物含有半導体装置
US7288803B2 (en) 2004-10-01 2007-10-30 International Rectifier Corporation III-nitride power semiconductor device with a current sense electrode
US7436039B2 (en) 2005-01-06 2008-10-14 Velox Semiconductor Corporation Gallium nitride semiconductor device
JP4821214B2 (ja) 2005-08-26 2011-11-24 三菱電機株式会社 カスコード接続回路
US7994632B2 (en) * 2006-01-10 2011-08-09 International Rectifier Corporation Interdigitated conductive lead frame or laminate lead frame for GaN die
JP5300238B2 (ja) * 2006-12-19 2013-09-25 パナソニック株式会社 窒化物半導体装置
US7595680B2 (en) * 2007-01-25 2009-09-29 Panasonic Corporation Bidirectional switch and method for driving the same
JP5608322B2 (ja) 2008-10-21 2014-10-15 パナソニック株式会社 双方向スイッチ

Also Published As

Publication number Publication date
US20100213503A1 (en) 2010-08-26
US8569843B2 (en) 2013-10-29
JP2010103158A (ja) 2010-05-06
WO2010047016A1 (ja) 2010-04-29
US8344463B2 (en) 2013-01-01
US20130087858A1 (en) 2013-04-11

Similar Documents

Publication Publication Date Title
JP5608322B2 (ja) 双方向スイッチ
JP4645313B2 (ja) 半導体装置
JP5672756B2 (ja) 半導体装置
JP5457046B2 (ja) 半導体装置
JP5530682B2 (ja) 窒化物半導体装置
US9911843B2 (en) Semiconductor device
US8604512B2 (en) Bidirectional switch
JP4568118B2 (ja) パワー半導体素子
JP6738407B2 (ja) 双方向スイッチ
US10134850B2 (en) Semiconductor device
JP6096109B2 (ja) アイランドトポロジを用いる高密度窒化ガリウム装置
US20070200143A1 (en) Nitride semiconductor device
CN107112240A (zh) 场效应晶体管
TW202101600A (zh) 半導體裝置
US7821034B2 (en) Integrated III-nitride devices
US20240304630A1 (en) Semiconductor device
US20240097017A1 (en) Vertical multichannel gallium nitride transistor
JP2013041976A (ja) 窒化物系半導体装置
JP2012109366A (ja) 窒化物半導体装置
CN115939126A (zh) 半导体器件
CN110875395A (zh) 开关元件
JP5509513B2 (ja) 半導体装置
US20240030137A1 (en) Semiconductor die with a tungsten runner and a gate runner
CN108417626B (zh) 半导体装置
WO2025046981A1 (ja) 窒化物半導体デバイス

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110916

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130903

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140819

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140901

R151 Written notification of patent or utility model registration

Ref document number: 5608322

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350