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JP5547259B2 - 位相同期ループのための線形位相周波数検出器およびチャージポンプ - Google Patents

位相同期ループのための線形位相周波数検出器およびチャージポンプ Download PDF

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Description

本開示は概して回路に関し、より具体的には、位相同期ループ(phase-locked loop)に関係する。
位相同期ループ（ＰＬＬ）は、多くのエレクトロニクス回路において一般に使用されており、そして、通信回路においては、特に重要である。例えば、デジタルシステムは、同期回路、例えばフリップフロップ、をトリガするためにクロック信号を使用する。送信器システムおよび受信器は、周波数アップコンバージョン(frequency upconversion)およびダウンコンバージョン(downconversion)のために局部発振器(local oscillator)（ＬＯ）信号をそれぞれ使用する。無線通信システムにおける無線デバイス（例えば携帯電話）は、典型的に、デジタル回路のためにクロック信号を、送信器および受信器の回路のためにＬＯ信号に使用する。クロック信号とＬＯ信号は、ＰＬＬ内で動作する電圧制御発振器(voltage-controlled oscillators)（ＶＣＯ）を用いて、多くの場合生成される。
ＰＬＬは、典型的に、位相周波数検出器(phase frequency detector)、チャージポンプ、ループフィルタ、およびＶＣＯ、を含んでいる。位相周波数検出器、チャージポンプ、ループフィルタは、共同して、基準信号とＶＣＯから導き出されるクロック信号との間の位相誤差(phase error)を検出し、ＶＣＯのための制御信号を生成する。クロック信号が基準信号にロックされるように、制御信号はＶＣＯの周波数を調整する。
位相周波数検出器は、典型的に、ｕｐ信号およびｄｏｗｎ信号(up and down signals)と一般に呼ばれる一対の信号を生成する。一方の信号は、クロック信号が基準信号に対して早いのか、あるいは遅いのかに応じて、各クロックサイクルにおいて典型的により長くなる(turn on longer)。ｕｐ信号およびｄｏｗｎ信号は、チャージポンプ内の電流ソースをアウトプット(output)に結合するために使用される。理想的には、位相周波数検出器およびチャージポンプは、出力チャージ対位相誤差(output charge versus phase error)の線形の伝達関数(linear transfer function)を有する。しかしながら、チャージポンプに使用された回路のミスマッチ(mismatch)により、この線形の伝達関数は典型的には達成されない。従って、同じ大きさであるが逆極性の位相誤差のために、ｕｐ信号からの出力チャージ(output change)は、ｄｏｗｎ信号からの出力チャージ(output charge)とは、多くの場合等しくない。このチャージエラー(charge error)は、チャージポンプにおけるｕｐ／ｄｏｗｎ電流ミスマッチ(up/down current mismatch)に起因するものであり、それは、トランジスタデバイスミスマッチ(transistor device mismatch)および他の要因で起こり得る。電流ミスマッチによるチャージポンプの非線形性は、性能を下げ得るさらなる位相ノイズを生じさせるかもしれない。
したがって、当技術分野においては、ＰＬＬについての良い性能を提供することができる位相周波数検出器およびチャージポンプの必要性がある。
ＰＬＬにおける位相周波数検出器およびチャージポンプのための線形動作(linear operation)を達成するための技術が、ここに説明される。一態様においては、位相周波数検出器は、チャージポンプにおけるｕｐ／ｄｏｗｎ電流ミスマッチが、一次の非直線歪み(non-linear distortion in the first order)に寄与しないように、ｕｐ信号およびｄｏｗｎ信号を生成する新しいタイミング／クロッキングスキームを使用する。新しいタイミングスキームは、位相周波数検出器内のフリップフロップをリセットするために、ｕｐ信号をのみ、あるいは、ｄｏｗｎ信号のみ、を使用する。新しいタイミングスキームを用いることで、チャージポンプにおけるｕｐ／ｄｏｗｎ電流ミスマッチは、チャージポンプのアウトプットに現われない。従って、トランジスタデバイスミスマッチが存在する状態でさえ、良い性能が達成されることができる。
１つの設計においては、ＰＬＬは位相周波数検出器およびチャージポンプを含んでいる。位相周波数検出器は、基準信号とクロック信号を受け取り、基準信号とクロック信号とに基づいて第１および第２の信号を生成し、そして、第１の信号のみに基づいて第１および第２の信号をリセットする。第１および第２の信号は、それぞれ、ｕｐ信号およびｄｏｗｎ信号であってもよい。あるいは、第１および第２の信号は、それぞれ、ｄｏｗｎ信号およびｕｐ信号であってもよい。位相周波数検出器は、予め定められた量だけ、第１の信号を遅らせ、遅れた第１の信号(the delayed first signal)および第２の信号に基づいて、リセット信号を生成し、リセット信号で第１および第２の信号をリセットする。チャージポンプは、第１および第２の信号を受け取り、基準信号とクロック信号との間の位相誤差を示す出力信号を生成する。位相周波数検出器およびチャージポンプは、下記に説明されるようにインプリメントされることができる。
本開示の種々な態様および特徴が、さらに詳細に下記に説明される。
図１は、フラクショナルＮＰＬＬ(fractional-N PLL)のブロック図を示す。 図２は、ＰＬＬのための位相周波数検出器およびチャージポンプを示す。 図３は、図２における位相周波数検出器のタイミング図を示す。 図４Ａは、図２におけるチャージポンプの電荷移動関数(charge transfer function)を示す。 図４Ｂは、図２におけるチャージポンプの利得関数(gain function)を示す。 図５Ａは、線形位相周波数検出器(linear phase frequency detector)およびチャージポンプ(charge pump)を示す。 図５Ｂは、別の線形位相周波数検出器およびチャージポンプを示す。 図６は、図５Ａにおける位相周波数検出器用のタイミング図を示す。 図７は、ＰＬＬを動作させるプロセスを示す。 図８は、無線通信デバイスのブロック図を示す。
詳細な説明
ここに説明される技術は、整数ＮＰＬＬ(integer-N PLLs)、フラクショナルＮＰＬＬ(fractional-N PLLs)、マルチモジュラス分周器(multi-modulus dividers)（ＭＭＤ）、シグマデルタ周波数シンセサイザ(sigma-delta frequency synthesizers)などのような様々なタイプの回路に使用されることができる。整数ＮＰＬＬは、ＶＣＯからの発振器信号(oscillator signal)の周波数を、整数分周比Ｎ(integer divider ratio N)で、分周する(divides)、なお、この場合、Ｎ≧１。フラクショナルＮＰＬＬは、発振器信号の周波数を、非整数分周比Ｒ(non-integer divider ratio R)で、例えば、あるときはＮで、また、他のときはＮ＋１で(by N some of the time and by N+1 some other time)、分周する、なお、この場合、Ｎ＜Ｒ＜Ｎ＋１。シグマデルタ周波数シンセサイザは、フラクショナルＮＰＬＬの非整数分周比Ｒを生成するために、シグマ−デルタ変調器(sigma-delta modulator)を利用する。
図１は、フラクショナルＮＰＬＬ１１０およびシグマ−デルタ変調器１７０を備えたシグマデルタ周波数シンセサイザ１００の設計のブロック図を示す。ＰＬＬ１１０は、位相周波数検出器１２０、チャージポンプ１３０、ループフィルタ１４０、電圧制御発振器（ＶＣＯ）１５０および分周器１６０を含んでいる。
位相周波数検出器１２０は、基準発振器（図１においては示されない）から基準信号を受け取り、分周器１６０からクロック信号を受け取り、２つの信号の位相を比較し、基準信号とクロック信号との間の位相誤差／相違(phase error/difference)を示すｕｐ信号およびｄｏｗｎ信号を供給する。クロック信号はまた、分割されたクロック信号(divided clock signal)、フィードバック信号などと呼ばれてもよい。ｕｐ信号およびｄｏｗｎ信号はまた、ｅａｒｌｙ信号およびｌａｔｅ信号(early and late signals)、ａｄｖａｎｃｅ信号およびｒｅｔａｒｄ信号(advance and retard signals)などと、一般に呼ばれる。チャージポンプ１３０は、ｕｐ信号およびｄｏｗｎ信号を受け取り、検出された位相誤差を示す電流ＩＣＰである出力信号を生成する。
ループフィルタ１４０は、チャージポンプ１３０からの出力信号をフィルタにかけ、ＶＣＯ１５０のための制御信号ＶＣＴＲＬを生成する。ループフィルタ１４０は、クロック信号の位相あるいは周波数が基準信号の位相あるいは周波数にロックされるように、制御信号を調整する。ループフィルタ１４０は、ＰＬＬ１１０の望ましい閉ループ応答(desired closed-loop response)を達成するために典型的に選択されている周波数応答(frequency response)を有している。例えば、ループフィルタ１４０の周波数応答は、獲得およびトラッキング性能(acquisition and tracking performance)とＰＬＬノイズ性能(PLL noise performance)との間のトレードオフに基づいて選択されることができる。
ＶＣＯ１５０は、ループフィルタ１４０からの制御信号によって決定される周波数を有している発振器信号を、生成する。分周器１６０は、ＮおよびＮ＋１の整数係数(integer factors)によって発振器信号を分周し、クロック信号を供給する。一般に、Ｎは任意の正の整数値であってよい。シグマ−デルタ変調器１７０は分周比Ｒを受け取る、なお、Ｒは次のように表されることができる：
Figure 0005547259
但し、ｆvcoはＶＣＯ１５０の望ましい周波数であり、
ｆrefは基準信号の周波数である。
シグマ−デルタ変調器１７０は、分周比Ｒを達成するために分周器１６０のための分周器制御を生成する。この分周器制御は、分周器１６０にＮかＮ＋１のいずれかによって分周するように命じる１ビットの制御(1-bit control)であってもよい。例えば、分周器制御上の論理ｌｏｗ(logic low)（「０」）は、Ｎによる分周に対応することができ、また、分周器制御上の論理ｈｉｇｈ(logic high)（「１」）は、Ｎ＋１による分周に対応することができる。分周器制御上のゼロ(zeros)および１(ones)のパーセンテージは、分周比Ｒによって決定される。しかしながら、量子化雑音がより高い周波数へシフトされ、ＶＣＯ１５０からの発振器信号について良好な位相ノイズ特性が達成されることができるような方法で、ゼロは、分周器制御上で分布される。
図１は、ＰＬＬおよび周波数シンセサイザの一例の設計を示す。一般に、ＰＬＬおよび周波数シンセサイザは、図１において示されるものよりは、より少ない回路ブロック、追加の回路ブロック、および／または、異なる回路ブロックで、インプリメントされることができる。例えば、ＶＣＯ１５０は、電流デジタル／アナログ変換器（ｉＤＡＣ）および電流制御発振器（ＩＣＯ）に取り替えられてもよい。分周器１６０は、固定整数Ｎ分周器 (fixed integer-N divider)であってもよい。ループフィルタ１４０は、変数ループ応答を有する適応ループフィルタであってもよく、それは、ＰＬＬループ帯域幅および／またはダンピング(damping)を変更するために使用されることができる。他の関心ある周波数(other frequencies of interest)で１つ以上のさらなるクロック信号を生成するために発振器信号を分周するのに、1つ以上のさらなる分周器もまた使用されることができる。
図２は、位相周波数検出器１２０ａおよびチャージポンプ１３０ａの一設計を示しており、それらは、それぞれ、図１における、位相周波数検出器１２０およびチャージポンプ１３０に使用されることができる。
位相周波数検出器１２０ａ内では、基準信号とクロック信号とが、それぞれ、Ｄフリップフロップ２２０ａおよび２２０ｂのクロックインプットに供給される。フリップフロップ２２０ａおよび２２０ｂのデータ（Ｄ）インプットは、電源に結合され、論理ｈｉｇｈを受け取る。フリップフロップ２２０ａおよび２２０ｂのデータ（Ｑ）アウトプットは、それぞれ、ｕｐ信号およびｄｏｗｎ信号(up and down signals)を供給する。ｕｐ信号(up signal)は、基準信号がクロック信号に対して早いことを示す。ｄｏｗｎ信号(down signal)は、基準信号がクロック信号に対して遅いことを示す。ＡＮＤゲート２２２は、ｕｐ信号およびｄｏｗｎ信号を受け取り、２つの信号に対して論理ＡＮＤを行なう。遅延ユニット２２４は、ＡＮＤゲート２２２のアウトプットを、予め定められた量の時間ＴＯＮだけ遅らせ、フリップフロップ２２０ａおよび２２０ｂのリセット（Ｒ）インプットにリセット信号を供給する。
チャージポンプ１３０ａ内では、電流ソース２３０ａおよび２３０ｂとスイッチ２３２ａおよび２３２ｂとが、電源と回路グラウンドとのの間で、直列に結合される。電流ソース２３０ａは、ＩＵＰの電流を供給し、電流ソース２３０ｂは、ＩＤＯＷＮの電流を供給する。スイッチ２３２ａは、ｕｐ信号を受け取り、ｕｐ信号上の論理ｈｉｇｈによってｏｎとなるとき、電流ソース２３０ａをチャージポンプ１３０ａのアウトプットに結合する。スイッチ２３２ｂは、ｄｏｗｎ信号を受け取り、ｄｏｗｎ信号上で論理ｈｉｇｈによってｏｎとなるとき、電流ソース２３０ｂをチャージポンプ１３０ａのアウトプットに結合する。
ユニット２２４によるＴＯＮ遅延は、チャージポンプ中のデッドゾーンに対処する(combat)ために使用される。電流ソース２３０ａおよび２３０ｂは、ｏｎおよびｏｆｆとするために、ある量の時間を必要とする。遷移時間(transition time)の間、ｕｐ信号およびｄｏｗｎ信号においての位相情報が失われるので、この遷移時間は、デッドゾーンと呼ばれる。ＴＯＮ遅延はデッドゾーンに対処する。
図３は、図２における位相周波数検出器１２０ａの動作を説明するタイミング図を示す。最初、ｕｐ信号およびｄｏｗｎ信号は、論理ｌｏｗにある。時間Ｔ１１で、基準信号は、論理ｌｏｗから論理ｈｉｇｈへ遷移し、フリップフロップ２２０ａがトリガされ、そして、ｕｐ信号が論理ｈｉｇｈへ遷移する。時間Ｔ１２で、クロック信号が、論理ｌｏｗから論理ｈｉｇｈへ遷移し、フリップフロップ２２０ｂがトリガされ、そしてｄｏｗｎ信号が論理ｈｉｇｈへ遷移する。ｕｐ信号およびｄｏｗｎ信号が両方とも論理ｈｉｇｈにあるとき、ＡＮＤゲート２２２のアウトプットは、論理ｈｉｇｈへ遷移する。Ｔ１２よりほぼＴＯＮ遅い時間Ｔ１３で、リセット信号は、論理ｈｉｇｈへ遷移し、フリップフロップ２２０aおよび２２０ｂは、両方ともリセットされ、そして、ｕｐ信号およびｄｏｗｎ信号は、論理ｌｏｗへ遷移する。
時間Ｔ１４で、クロック信号は、論理ｌｏｗから論理ｈｉｇｈへ遷移し、フリップフロップ２２０ｂがトリガされ、そして、ｄｏｗｎ信号が論理ｈｉｇｈへ遷移する。時間Ｔ１５で、基準信号が、論理ｌｏｗから論理ｈｉｇｈへ遷移し、フリップフロップ２２０aがトリガされ、そして、ｕｐ信号が論理ｈｉｇｈへ遷移する。ｕｐ信号およびｄｏｗｎ信号が、両方とも論理ｈｉｇｈにあるとき、ＡＮＤゲート２２２のアウトプットは、論理ｈｉｇｈへ遷移する。Ｔ１５よりほぼＴＯＮ遅い時間Ｔ１６で、リセット信号は、論理ｈｉｇｈへ遷移し、フリップフロップ２２０aおよび２２０ｂは、両方ともリセットされ、そして、ｕｐ信号およびｄｏｗｎ信号は、論理ｌｏｗへ遷移する。
図３において示されるように、各クロックサイクルにおいて、ｕｐ信号およびｄｏｗｎ信号上で、２つのパルスが生成される。基準信号がクロック信号に対して早いとき、ｕｐ信号が、ｄｏｗｎ信号をリードし、より長いパルスを有する。反対に、基準信号がクロック信号に対して遅いとき、ｄｏｗｎ信号が、ｕｐ信号をリードし、より長いパルスを有する。各クロックサイクルにおいて、より早い立ち上がりエッジ(earlier rising edge)を備えた信号が、そのフリップフロップを最初にセットする(sets)。そして、より遅い立ち上がりエッジ(later rising edge)を備えた信号が、両方のフリップフロップをリセットする。このようにして、基準信号は、それがクロック信号より遅いとき、両方のフリップフロップをリセットし、そして、クロック信号は、それが基準信号より遅いとき、両方のフリップフロップをリセットする。
図３はまた、図２の中のチャージポンプ１３０ａの動作を説明する。ｕｐ信号がｄｏｗｎ信号をリードするとき、電流ソース２３０ａは、時間Ｔ１１から時間Ｔ１３のＩＵＰのソーシング電流(sourcing current)を供給し、そして、電流ソース２３０ｂは、時間Ｔ１２から時間Ｔ１３のＩＤＯＷＮのシンキング電流(sinking current)を供給する。ネット出力電流(net output current)は、時間Ｔ１１から時間Ｔ１３のソーシング電流とシンキング電流との間の差である。
ｄｏｗｎ信号がｕｐ信号をリードするとき、電流ソース２３０ｂは、時間Ｔ１４から時間Ｔ１６のＩＤＯＷＮのシンキング電流を供給し、そして、電流ソース２３０ａは、時間Ｔ１５から時間Ｔ１６のＩＵＰのソーシング電流を供給する。ネット出力電流は、時間Ｔ１４から時間Ｔ１６のソーシング電流とシンキング電流との間の差である。
理想的には、電流ソース２３０ａおよび２３０ｂは、ＩＵＰ＝ＩＤＯＷＮであるように同じ量の電流を供給するべきである。しかしながら、トランジスタデバイスミスマッチおよび他の要因により、ＩＵＰは、典型的に、ＩＤＯＷＮと等しくない。ＩＵＰとＩＤＯＷＮの間のミスマッチは、ＩＤＯＷＮ＝Ｉ、ＩＵＰ＝Ｉ＋ΔＩとしてモデル化される(modeled)ことができる、ただし、Ｉは名目上の電流(nominal current)であり、ΔＩは電流ミスマッチの量である。
ｕｐ信号がｄｏｗｎ信号をリードするとき、例えば、時間Ｔ１１から時間Ｔ１３まで、チャージポンプ１３０ａからのネット出力チャージ(net output charge)は、次のように表されることができる。
Ｑ（ｄｔ）＝Ｉ*ｄｔ＋ΔＩ*ｄｔ＋ΔＩ*ＴＯＮ 式（２）
但し、ｄｔは、基準信号の立ち上がりエッジとクロック信号の立ち上がりエッジとの間の時間差であり、
Ｑ（ｄｔ）は、ｕｐ信号がｄｏｗｎ信号をリードする場合の出力チャージである。
ｄｏｗｎ信号がｕｐ信号をリードするとき、例えば、時間Ｔ１４から時間Ｔ１６まで、チャージポンプ１３０ａからのネット出力チャージは次のように表されることができる。
Ｑ（−ｄｔ）＝−Ｉ*ｄｔ＋ΔＩ*ＴＯＮ 式（３）
但し、―ｄｔは基準信号の立ち上がりエッジとクロック信号の立ち上がりエッジとの間の時間差であり、
Ｑ（−ｄｔ）は、ｄｏｗｎ信号がｕｐ信号をリードする場合のネットチャージである。
式（２）および（３）において、「Ｉ＊ｄｔ」および「−Ｉ＊ｄｔ」の項は望ましい成分(desired component)に対応し、「ΔＩ＊ｄｔ」の項は、非直線歪み成分(non-linear distortion component)に対応し、「ΔＩ＊ＴＯＮ」の項は、直流（ＤＣ）オフセットに対応する。ＤＣオフセットは、基準信号とクロック信号との間のスタティック位相オフセットの原因となり、一般には性能に影響を与えない(does not impact performance)。しかしながら、非線形の成分は、位相ノイズを劣化させ、他の悪影響(other deleterious effects)を生じさせうる。
図４Ａは、チャージポンプ１３０ａからの出力チャージＱ 対 位相誤差ｄθの伝達関数 (transfer function)を示す。位相誤差と時間差は関連づけられ、次のように与えられることができる：ｄθ＝２π*ｄｔ/ＴＲＥＦ
但し、ＴＲＥＦは基準信号の１サイクルの期間である。理想的には、伝達関数は、電流Ｉによって決定された傾斜(slope)を持った直線であるべきである。しかしながら、電流ミスマッチΔＩにより、伝達関数は、負の位相誤差の場合の１つの直線および正の位相誤差の場合の別の直線からなる。正の位相誤差の場合の直線は、図３および４Ａにおいて示されるように、もしＩＵＰ＞ＩＤＯＷＮならば、より急な傾斜を有する。
図４Ｂは、チャージポンプ１３０ａ 対 位相誤差ｄθの利得関数(gain function)を示す。チャージポンプ利得Ｇは、Ｇ＝ｄＱ/ｄθ として与えられることができる。理想的には、チャージポンプ利得は、すべての位相誤差に対して一定であるべきである。しかしながら、電流ミスマッチΔＩにより、チャージポンプ利得は、負の位相誤差の場合は１つの値であり、正の位相誤差の場合は別の値である。正の位相誤差の場合のチャージポンプ利得は、図３および４Ｂにおいて示されるように、もしＩＵＰ＞ＩＤＯＷＮならば、より高い。
電流ミスマッチΔＩは、電流ソース２３０ａおよび２３０ｂをインプリメントするために使用されるトランジスタデバイスにおけるミスマッチ、チャージポンプの電源電圧における変化、および他の要因に起因し得る。デバイスミスマッチは、大きなデバイスサイズを使用すること、および良い設計ガイドラインを使用することにより軽減されるかもしれない。しかしながら、大きなデバイスサイズは、より多くの回路エリアを占め、それは望ましくない。更に、デバイスミスマッチは、大きなデバイスサイズを用いてさえ、完全には除去されない。従って、チャージポンプが、なんらかの電流ミスマッチを持つと予想されることができる。
一態様では、チャージポンプにおけるｕｐ／ｄｏｗｎ電流ミスマッチが一次の非直線歪みに寄与しないように、位相周波数検出器は、ｕｐ信号およびｄｏｗｎ信号を生成する新しいタイミング／クロッキングスキームを使用する。新しいタイミングスキームは、位相周波数検出器内でフリップフロップをリセットするために、ｕｐ信号のみ、あるいはｄｏｗｎ信号のみを使用する。これは、図２において示されるｕｐ信号およびｄｏｗｎ信号が両方ともフリップフロップをリセットするタイミングスキームとは、異なる。新しいタイミングスキームを用いると、チャージポンプにおけるｕｐ／ｄｏｗｎ電流ミスマッチは、チャージポンプのアウトプットで現われない。従って、良い性能が、チャージポンプにおいてトランジスタデバイスミスマッチが存在する状態でさえ達成されることができる。
図５Ａは、位相周波数検出器１２０ｂおよびチャージポンプ１３０ｂの設計を示しており、それらは、それぞれ、図１における位相周波数検出器１２０およびチャージポンプ１３０に使用されることができる。位相周波数検出器１２０ｂは、単にｕｐ信号に基づいて、そのフリップフロップをリセットする。
位相周波数検出器１２０ｂ内では、基準信号とクロック信号が、Ｄフリップフロップ５２０ａおよび５２０ｂのクロックインプットにそれぞれ供給される。フリップフロップ５２０ａおよび５２０ｂのＤインプットは、電源に結合される。フリップフロップ５２０ａおよび５２０ｂのＱアウトプットは、ｕｐ信号およびｄｏｗｎ信号をそれぞれ供給する。遅延ユニット５２２は、ｕｐ信号を予め定められた量の時間ＴＤだけ遅らせる。ＡＮＤゲート５２４は、遅れたｕｐ信号(delayed up signal)とｄｏｗｎ信号とを受け取り、２つの信号に関して論理ＡＮＤを行ない、フリップフロップ５２０ａおよび５２０ｂのＲインプットにリセット信号を供給する。
チャージポンプ１３０ｂは、電流ソース５３０ａおよび５３０ｂと、スイッチ５３２ａおよび５３２ｂとを含み、それらは、電源と回路グラウンドとの間で直列に結合される。スイッチ５３２ａは、ｕｐ信号を受け取り、電流ソース５３０ａをチャージポンプアウトプットに結合する。スイッチ５３２ｂは、ｄｏｗｎ信号を受け取り、電流ソース５３０ｂをチャージポンプアウトプットに結合する。
図５Ｂは、位相周波数検出器１２０ｃの設計を示し、それらはまた、図１における位相周波数検出器１２０に使用されることができる。位相周波数検出器１２０ｃは、単にｄｏｗｎ信号に基づいて、そのフリップフロップをリセットする。位相周波数検出器１２０ｃは、フリップフロップ５２０ａおよび５２０ｂと、遅延ユニット５２２と、ＡＮＤゲート５２４とを含んでいる。しかしながら、図５Ａとは違って、遅延ユニット５２２は、ｄｏｗｎ信号を、予め定められた量の時間ＴＤだけ遅らせる。ＡＮＤゲート５２４は、遅れたｄｏｗｎ信号(delayed down signal)とｕｐ信号とを受け取り、リセット信号をフリップフロップ５２０ａおよび５２０ｂに供給する。
図５Ａおよび５Ｂにおいて示されるように、位相周波数検出器の新しいタイミングスキームは、小さな回路構成を用いてインプリメントされることができる。他の回路もまた、ｕｐ信号のみ、あるいはｄｏｗｎ信号のみに基づいて、フリップフロップをリセットするように設計されることができる。
図６は、図５Ａの中の位相周波数検出器１２０ｂの動作を説明するタイミング図を示す。最初に、ｕｐ信号およびｄｏｗｎ信号は、論理ｌｏｗにある。時間Ｔ２１で、基準信号は論理ｈｉｇｈへ遷移し、フリップフロップ５２０ａがトリガされ、そして、ｕｐ信号が、論理ｈｉｇｈへ遷移する。時間Ｔ２２で、クロック信号は論理ｈｉｇｈへ遷移し、フリップフロップ５２０ｂがトリガされ、そして、ｄｏｗｎ信号が、論理ｈｉｇｈへ遷移する。Ｔ２１よりほぼＴＤ遅い時間Ｔ２３で、遅れたｕｐ信号とｄｏｗｎ信号とは、ＡＮＤゲート５２２のインプットにおいて、両方とも論理ｈｉｇｈにあり、そして、ＡＮＤゲート５２２は論理ｈｉｇｈをリセット信号上に供給する。フリップフロップ５２０ａおよび５２０ｂは、その結果、両方ともリセットされ、そして、ｕｐ信号およびｄｏｗｎ信は、論理ｌｏｗへ遷移する。
時間Ｔ２４で、クロック信号は論理ｈｉｇｈへ遷移し、フリップフロップ５２０ｂがトリガされ、そして、ｄｏｗｎ信号は、論理ｈｉｇｈへ遷移する。時間Ｔ２５で、基準信号は論理ｈｉｇｈへ遷移し、フリップフロップ５２０ａがトリガされ、そして、ｕｐ信号が論理ｈｉｇｈへ遷移する。Ｔ２５よりほぼＴＤ遅い時間Ｔ２６で、遅れたｕｐ信号とｄｏｗｎ信号とは、ＡＮＤゲート５２２のインプットで、両方とも論理ｈｉｇｈにあり、そして、ＡＮＤゲート５２２は、リセット信号上に論理ｈｉｇｈを供給する。フリップフロップ５２０ａおよび５２０ｂは、その結果、両方ともリセットされ、そしてｕｐ信号およびｄｏｗｎ信号は、論理ｌｏｗへ遷移する。
図６において示されるように、基準信号またはクロック信号のどちらがより早いかにかかわらず、ｕｐ信号のみが、フリップフロップをリセットする。各クロックサイクルにおいて、より早い立ち上がりエッジを備えた信号が、そのフリップフロップを最初にセットし、そして、ｕｐ信号が両方のフリップフロップをリセットする。
図６はまた、図５Ａの中のチャージポンプ１３０ｂの動作を説明する。ｕｐ信号がｄｏｗｎ信号をリードするとき、例えば、時間Ｔ２１から時間Ｔ２３まで、チャージポンプ１３０ｂからの出力チャージは、次のように表されることができる：
Ｑ（ｄｔ）＝Ｉ*ｄｔ＋ΔＩ*ｄｔ＋ΔＩ*（ＴＤ−ｄｔ）
＝Ｉ*ｄｔ＋ΔＩ*ＴＤ 式（４） ｄｏｗｎ信号がｕｐ信号をリードするとき、例えば、時間Ｔ２４から時間Ｔ２６まで、チャージポンプ１３０ｂからの出力チャージは、次のように表されることができる：
Ｑ（−ｄｔ）＝−Ｉ*ｄｔ＋ΔＩ*ＴＤ 式（５） 式（２）および（３）において、「Ｉ*ｄｔ」および「−Ｉ*ｄｔ」の項は望ましい成分に対応し、そして、「ΔＩ*ＴＤ」の項はＤＣオフセットに対応する。その、電流ソース５３０ａおよび５３０ｂにおけるｕｐ／ｄｏｗｎ電流ミスマッチは、チャージポンプ１３０ｂのアウトプットにおいては現われない。非線形成分は、ｕｐ信号の立ち上がりエッジの後に固定の遅れＴＤを導入することにより取り消される(canceled)。非線形成分の取り消し(cancellation)は、（ａ）図４Ａにおいて示される、理想的な伝達関数に似ている出力チャージＱ 対 位相誤差ｄθの伝達関数、および（ｂ）図４Ｂにおいて示される理想的な利得関数に似ているチャージポンプ利得、をもたらす。
固定の遅れＴＤは以下のように選択されることができる：
ＴＤ＞ＴＯＮ＋ｄｔＭＡＸ 式（６）
但し、ＴＯＮは、チャージポンプのデッドゾーンを考慮するために使用されるｏｎ時間であり、
ｄｔＭＡＸは、ＰＬＬがロックされる(locked)ときの、基準信号とクロック信号の立ち上がりエッジ間の予期される最大時間差である。
位相周波数検出器およびチャージポンプによる線形動作は、通常、ＰＬＬがロックされるときにのみ必要とされる。位相ノイズ、スプリアス信号レベル(spurious signal levels)および他の仕様(other specifications)は、ロックされたＰＬＬに対して通常適用可能である。ＰＬＬがロックされるとき、位相周波数検出器のインプットでは、基準信号とクロック信号との間に時間／位相差の範囲がある。時間／位相差のこの範囲は、様々な要因、例えば、分周器１６０に使用される因数Ｎ、Ｎ＋１、デルタ-シグマ変調器１７０分周器制御（それはデルタ-シグマ変調器のトポロジあるいは設計に依存し得る）など、に依存し得る。時間／位相差の範囲は、コンピュータシミュレーション、経験に基づく測定(empirical measurements)などによって決定されることができる。例えば、時間／位相差のヒストグラムは、特定のＰＬＬおよびデルタ-シグマ変調器の設計については、周波数ロック中の多くのクロックサイクルの間に得られるかもしれない。そのとき、ｄｔＭＡＸが、ヒストグラムに基づいて選択されることができ、例えば、クロックサイクルのターゲット割合（例えば９９％）をカバーする時間／位相差に等しくセットされる。
例えば、式（６）において示されるような、十分に長い固定の遅れＴＤを選択することは、すべてのインプット状態について、チャージポンプ内の電流ソースが完全にｏｎになることを確実にする。これはまた、ＰＬＬがロックされるときに、フリップフロップをリセットするように指定された信号（例えば図５Ａの中のｕｐ信号）がＴＤの遅れの後にフリップフロップを実際にリセットするであろうということを確実にする。固定の遅れはまた、プログラム可能な値であることができる。
ＰＬＬがロックされないときには、時間／位相差ｄｔは、ｄｔＭＡＸより大きいかもしれない。ｕｐ信号がｄｏｗｎ信号をリードするとき、ｄｏｗｎ信号の立ち上がりエッジが、ＴＯＮの後に、フリップフロップをリセットする。ｄｏｗｎ信号がｕｐ信号をリードするとき、ｕｐ信号の立ち上がりエッジが、ＴＤの後に、フリップフロップをリセットする。位相周波数検出器およびチャージポンプは、ＰＬＬがロックされないときは、やはり適切に機能するが、線形化されていない(not linearlized)、が、これは、通常受け入れることができる動作(behavior)である。
一般に、ＰＬＬは、基準信号とクロック信号とを受け取り、基準とクロック信号とに基づいて第１および第２の信号を生成し、そして、第１の信号のみに基づいて第１および第２の信号をリセットする位相周波数検出器、を含み得る。第１および第２の信号は、ｕｐ信号およびｄｏｗｎ信号にそれぞれ対応することができ、また、例えば、図５Ａにおいて示されるように、基準信号とクロック信号と基づいてそれぞれ生成されることができる。あるいは、第１および第２の信号は、ｄｏｗｎ信号およびｕｐ信号にそれぞれ対応することができ、また、例えば、図５Ｂにおいて示されるように、クロック信号と基準信号とに基づいて、それぞれ生成されることができる。位相周波数検出器は、第１の信号を予め定められた量だけ遅らせ、遅れた第１の信号と第２の信号とに基づいて、リセット信号を生成し、そして、リセット信号に基づいて、第１および第２の信号をリセットすることができる。予め定められた量の遅れは、例えば、式（６）において示されるように、選択されてもよいし、あるいはプログラム可能であってもよい。
チャージポンプは、第１および第２の信号を受け取り、基準信号とクロック信号との間の位相誤差を示す出力信号を生成する。チャージポンプは、第１の信号に基づいて第１の電流を出力信号に供給することができ、第２の信号に基づいて第２の電流を出力信号に供給することができる、なお、第１の電流および第２の電流は逆の極性を有する。位相周波数検出器およびチャージポンプは、図５Ａまたは５Ｂに示されるように、あるいはなんらかの他の設計で、インプリメントされることができる。
図７は、ＰＬＬを動作させるプロセス７００を示す。第１および第２の信号は、基準信号およびクロック信号に基づいて生成される（ブロック７１２）。第１および第２の信号は、第１の信号のみに基づいてリセットされる（ブロック７１４）。基準信号とクロック信号との間の位相誤差を示す出力信号は、第１および第２の信号に基づいて生成される（ブロック７１６）。出力信号は、ＶＣＯのための制御信号を生成するために、ループフィルタでフィルタにかけられることができる（ブロック７１８）。ＶＣＯからの発振器信号は、クロック信号を生成するために、複数の整数係数（例えばＮとＮ＋１）で分周されることができる（ブロック７２０）。非整数分周比(non-integer divider ratio)を達成するために、分周器制御(divider control)が、複数の整数係数を選択するために（例えば、シグマ−デルタ変調器によってノイズシェーピングを用いて）生成されることができる（ブロック７２２）。
ここに説明される線形位相周波数検出器およびチャージポンプは、上記に示されたように、様々なタイプのＰＬＬに使用されてもよく、また、特に、信号−デルタ フラクショナルＮＰＬＬ(signal-delta fractional-N PLLs)の場合には好都合である。信号−デルタフラクショナルＮＰＬＬは、ループフィルタ１４０によってより容易にフィルタにかけられることができるより高い周波数へ量子化雑音(quantization noise)を押しあげる(push)ために、信号−デルタ変調器によるノイズシェーピングを使用する。チャージポンプ中の非線形は、より高い周波数ノイズをより低い周波数へ折り返す(fold back)原因となり、性能を低下させるかもしれない。上記に説明されるようなチャージポンプを線形化することは、ノイズフォールディング効果(noise folding effects)を低減させる。チャージポンプを線形化することは、また、非線形のミキシングおよび相互変調(non-linear mixing and inter-modulation)から生成されるフラクショナルスパー(fractional spurs)あるいは異質のトーン(extraneous tones)を低減させ得る。
ここに説明される線形位相周波数検出器およびチャージポンプは、様々な利点を提供することができる。線形動作は、チャージポンプ中における電流ソースの有限出力インピーダンス(finite output impedance)およびトランジスタデバイスおよびにおけるミスマッチがある状態でさえ達成されることができる。したがって、電流ソースの電流整合要件(current matching requirements)は緩められる(relaxed)ことができ、チャージポンプの電圧適合要件(voltage compliance requirements)は改善されることができ、また、より小さなトランジスタのサイズがチャージポンプに使用されることができる。さらに、至近距離の位相ノイズ(close-in phase noise)が改善されることができ、フラクショナルスプリアス信号レベル(fractional spurious signal level)が下げられることができ、そして、全体的なＰＬＬ性能は改善されることができる。トランジスタデバイスミスマッチは、次に(now)、基準スパー(reference spurs)のみは引き起こすかもしれないが、それは、適切に設計されたフラクショナルＮＰＬＬにおけるノイズレベルよりも下に抑えられることができる。
ここに説明された線形位相周波数検出器およびチャージポンプは、様々なエレクトロニクス回路に使用されることができる。無線通信デバイスのための線形位相周波数検出器およびチャージポンプの使用が下記に説明される。
図８は、無線通信システムにおける無線デバイス８００の一設計のブロック図を示す。無線デバイス８００は、携帯電話、端末、携帯情報端末(personal digital assistant)（ＰＤＡ）、ハンドセットあるいは他の何らかのデバイスであってよい。無線通信システムは、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、グローバル移動体通信システム(Global System for Mobile Communications)（ＧＳＭ（登録商標））のシステム、直交ＦＤＭＡ（ＯＦＤＭＡ）システム、無線ローカルエリアネットワーク（ＷＬＡＮ）などであってよい。
無線デバイス８００は、双方向通信をサポートするデジタルプロセッサ８１０およびトランシーバ８３０を含んでいる。デジタルプロセッサ８１０は、１つ以上の特定用途向け集積回路（ＡＳＩＣ）などでインプリメントされることができる。トランシーバ８３０は、１つ以上のＲＦ集積回路（ＲＦＩＣ）などでインプリメントされることができる。
データ伝送の場合は、エンコーダ８１２が、送信されるべきデータを処理し（例えば、フォーマットし、符号化し、インタリーブし）、そして、変調器８１４が、データチップを生成するために符号化データをさらに処理する（例えば、変調し、スクランブルする）。トランシーバ８３０内では、送信（ＴＸ）ベースバンドユニット８３２が、デジタル／アナログ変換、フィルタリング、増幅などのような、ベースバンド処理を行なう。ミキサ８３４は、ベースバンド信号を無線周波数（ＲＦ）へアップコンバートする。ＴＸ ＲＦユニット８３６は、例えば、フィルタリングや電力増幅などの、信号調整(signal conditioning)を行ない、そして、アンテナ８４０を介して送信されるＲＦ変調信号(RF modulated signal)を、生成する。
データ受信の場合は、受信（ＲＸ）ＲＦユニット８４２が、アンテナ８４０からインプットＲＦ信号を受け取り、例えば、低ノイズ増幅やフィルタリングなどの、信号調整を行なう。ミキサ８４４は、調整されたＲＦ信号を、ＲＦからベースバンドにダウンコンバートする。ＲＸベースバンドユニット８４６は、フィルタリング、増幅、アナログ／デジタル変換などのような、ベースバンド処理を行なう。復調器（Ｄｅｍｏｄ）８１６は、ユニット８４６からの入力サンプルを処理し（例えば、デスクランブルし(descrambles)、復調し）、そして、シンボル評価(symbol estimates)を提供する。デコーダ８１８は、シンボル評価を処理し（例えば、デインタリーブし、デコードし）、そして、デコードされたデータを提供する。一般に、データプロセッサ８１０およびトランシーバ８３０による処理は、無線システムの設計に依存する。
プロセッサ８２０は、ビデオ、オーディオ、グラフィックスなどのような、様々なアプリケーションをサポートすることができる。コントローラ／プロセッサ８６０は、無線デバイス８００内の様々な処理ユニット(processing units)の動作を指図する(directs)。メモリ８６２は、無線デバイス８００のためのプログラムコードおよびデータを保存する。
ＶＣＯ／ＰＬＬ８２２は、デジタルプロセッサ８１０内の処理ユニットのためのクロック信号を生成する。ＶＣＯ／ＰＬＬ８５０は、周波数アップコンバージョンのためにミキサ８３４によって使用される送信ＬＯ信号と、周波数ダウンコンバージョンのためにミキサ８４４によってに使用される受信ＬＯ信号とを、生成する。ＶＣＯ／ＰＬＬ８２２およびＶＣＯ／ＰＬＬ８５０は、性能を改善するために、線形位相周波数検出器およびチャージポンプを各々が使用してもよい。基準発振器８６４は、ＶＣＯ／ＰＬＬ８２２および／またはＶＣＯ／ＰＬＬ８５０のための基準信号を生成する。基準発振器８６４は、水晶発振器（ＸＯ）、電圧制御ＸＯ（ＶＣＸＯ）、温度補償ＸＯ（ＴＣＸＯ）、あるいは何らかの他のタイプの発振器であってもよい。
ここに説明された位相周波数検出器、チャージポンプ、ＰＬＬは、アナログＩＣ、ＲＦＩＣ、ＡＳＩＣ、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理回路（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、および他の電子ユニット、においてインプリメントされてもよい。位相周波数検出器、チャージポンプ、およびＰＬＬは、様々なＩＣプロセス技術、例えば、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、ＣＭＯＳ、ＢＪＴ、ＧａＡｓ、など、で製造されることができる。位相周波数検出器、チャージポンプ、およびＰＬＬは、また、ディスクリートコンポーネントでインプリメントされてもよい。
本開示の以上の説明は、いずれの当業者も本開示を作りまたは使用することを可能にするように提供されている。本開示に対する様々な修正は、当業者には容易に明らかであろう、また、ここに定義された総括的な原理は、本開示の精神あるいは範囲から逸脱することなく、他の変形に適用されることができる。したがって、本開示は、ここに説明された例に限定されるようには意図されておらず、ここに開示された原理と新規な特徴に整合する最も広いスコープを与えられるべきである。
以下に、本願の出願当初請求項に記載された発明を付記する。
［１］
基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、そして、前記第１の信号のみに基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
を備えるデバイス。
［２］
前記第１の信号は、前記基準信号が前記クロック信号に対して早いことを示すｕｐ信号であり、そして、前記第２の信号は、前記基準信号が前記クロック信号に対して遅いことを示すｄｏｗｎ信号である、上記［１］に記載のデバイス。
［３］
前記第１の信号は、前記基準信号が前記クロック信号に対して遅いことを示すｄｏｗｎ信号であり、そして、前記第２の信号は、前記基準信号が前記クロック信号に対して早いことを示すｕｐ信号である、上記［１］に記載のデバイス。
［４］
前記位相周波数検出器は、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成されている、上記［１］に記載のデバイス。
［５］
前記位相周波数検出器は、さらに前記第２の信号に基づいて前記リセット信号を生成するように構成されている、上記［４］に記載のデバイス。
［６］
前記位相周波数検出器は、
前記基準信号を受け取り、前記第１の信号を供給するように構成された第１のフリップフロップと、
前記クロック信号を受け取り、前記第２の信号を供給するように構成された第２のフリップフロップと、
予め定められた量だけ前記第１の信号を遅らせるように構成された遅延ユニットと、
前記遅れた第１の信号および前記第２の信号に基づいて前記第１および第２のフリップフロップのためのリセット信号を生成するように構成された回路と、
を備える、
上記［１］に記載のデバイス。
［７］
前記位相周波数検出器は、
前記クロック信号を受け取り、前記第１の信号を供給するように構成された第１のフリップフロップと、
前記基準信号を受け取り、前記第２の信号を供給するように構成された第２のフリップフロップと、
予め定められた量だけ前記第１の信号を遅らせるように構成された遅延ユニットと、
前記遅れた第１の信号および前記第２の信号に基づいて前記第１および第２のフリップフロップのためのリセット信号を生成するように構成された回路と、
を備える、
上記［１］に記載のデバイス。
［８］
前記チャージポンプは、
前記出力信号に第１の電流を供給するように構成された第１の電流ソースと；
前記出力信号に第２の電流を供給するように構成された第２の電流ソースと、なお、前記第１および第２の電流は逆極性を有している；
前記第１の信号によってイネーブルにされたとき、前記第１の電流ソースを前記出力信号に結合するように構成された第１のスイッチと；
前記第２の信号によってイネーブルにされたとき、前記第２の電流ソースを前記出力信号に結合するように構成された第２のスイッチと；
を備える、
上記［１］に記載のデバイス。
［９］
前記クロック信号を生成するために、複数の整数係数によって、発振器信号を分周するように構成された分周器、
を備える上記［１］に記載のデバイス。
［１０］
前記分周器用の前記複数の整数係数を選択するために、非整数分周比を受け取り、分周器制御を生成するように構成されたシグマ−デルタ変調器、
を備える上記［９］に記載のデバイス。
［１１］
前記予め定められた量の遅れは、周波数ロック達成後の前記クロック信号と前記基準信号との間の予期される最大時間差よりも大きい、上記［４］に記載のデバイス。
［１２］
前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号と前記基準信号との間の予期される最大時間差とを足したよりも大きい、上記［４］に記載のデバイス。
［１３］
前記予め定められた量の遅れはプログラム可能である、上記［４］に記載のデバイス。
［１４］
基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、そして、前記第１の信号のみに基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
を備える集積回路。
［１５］
前記位相周波数検出器は、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成されている、上記［１４］に記載の集積回路。
［１６］
基準信号とクロック信号とに基づいて第１および第２の信号を生成することと；
前記第１の信号のみに基づいて前記第１および第２の信号をリセットすることと；
前記第１および第２の信号に基づいて出力信号を生成することと、なお、前記出力信号は前記基準信号と前記クロック信号との間の位相誤差を示す；
を備える方法。
［１７］
前記第１および第２の信号を前記リセットすることは、
予め定められた量だけ前記第１の信号を遅らせることと、
前記遅れた第１の信号に基づいてリセット信号を生成することと、
前記リセット信号に基づいて前記第１および第２の信号をリセットすることと、
を備える、
上記［１６］に記載の方法。
［１８］
前記出力信号を前記生成することは、
前記第１の信号に基づいて、前記出力信号に第１の電流を供給することと；
前記第２の信号に基づいて、前記出力信号に第２の電流を供給することと、なお、前記第１および第２の電流は逆極性を有している；
を備える、
上記［１６］に記載の方法。
［１９］
前記クロック信号を生成するために、複数の整数係数によって、発振器信号を分周することと、
非整数分周比を達成する前記複数の整数係数を選択するために分周器制御を生成することと、
をさらに備える上記［１６］に記載の方法。
［２０］
基準信号とクロック信号とに基づいて第１および第２の信号を生成するための手段と；
前記第１の信号のみに基づいて前記第１および第２の信号をリセットするための手段と；
前記第１および第２の信号に基づいて出力信号を生成するための手段と、なお、前記出力信号は前記基準信号と前記クロック信号との間の位相誤差を示す；
を備える装置。
［２１］
前記第１および第２の信号を前記リセットするための前記手段は、
予め定められた量だけ前記第１の信号を遅らせるための手段と、
前記遅れた第１の信号に基づいてリセット信号を生成するための手段と、
前記リセット信号に基づいて前記第１および第２の信号をリセットするための手段と、
を備える、
上記［２０］に記載の装置。
［２２］
基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、そして、前記第１の信号のみに基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
を含む位相同期ループ、
を備える無線デバイス。
［２３］
前記位相同期ループは、
前記クロック信号を生成するために、複数の整数係数によって、発振器信号を分周するように構成された分周器と、
前記分周器用の前記複数の整数係数を選択するために、非整数分周比を受け取り、分周器制御を生成するように構成されたシグマ−デルタ変調器と、
を含む、
上記［２２］に記載の無線デバイス。

Claims (30)

  1. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプであって、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい、チャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備え、
    前記第１の信号は、前記基準信号が前記クロック信号に対して早いことを示すｕｐ信号であり、そして、前記第２の信号は、前記基準信号が前記クロック信号に対して遅いことを示すｄｏｗｎ信号である、デバイス。
  2. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプであって、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい、チャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備え、
    前記第１の信号は、前記基準信号が前記クロック信号に対して遅いことを示すｄｏｗｎ信号であり、そして、前記第２の信号は、前記基準信号が前記クロック信号に対して早いことを示すｕｐ信号である、デバイス。
  3. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプであって、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい、チャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備え、
    前記位相周波数検出器は、さらに前記第２の信号に基づいて前記リセット信号を生成するように構成されている、デバイス。
  4. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプであって、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい、チャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備え、
    前記位相周波数検出器は、
    前記基準信号を受け取り、前記第１の信号を供給するように構成された第１のフリップフロップと、
    前記クロック信号を受け取り、前記第２の信号を供給するように構成された第２のフリップフロップと、
    前記予め定められた量を提供するように構成された遅延ユニットと、
    前記第１の信号および前記第２の信号に基づいて前記第１および第２のフリップフロップのためのリセット信号を生成するように構成された回路と、
    を備える、
    デバイス。
  5. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプであって、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい、チャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備え、
    前記位相周波数検出器は、
    前記クロック信号を受け取り、前記第１の信号を供給するように構成された第１のフリップフロップと、
    前記基準信号を受け取り、前記第２の信号を供給するように構成された第２のフリップフロップと、
    前記予め定められた量を提供するように構成された遅延ユニットと、
    前記第１の信号および前記第２の信号に基づいて前記第１および第２のフリップフロップのためのリセット信号を生成するように構成された回路と、
    を備える、
    デバイス。
  6. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプであって、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい、チャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備え、
    前記チャージポンプは、
    前記出力信号に第１の電流を供給するように構成された第１の電流ソースと；
    前記出力信号に第２の電流を供給するように構成された第２の電流ソースと、なお、前記第１および第２の電流は逆極性を有している；
    前記第１の信号によってイネーブルにされたとき、前記第１の電流ソースを前記出力信号に結合するように構成された第１のスイッチと；
    前記第２の信号によってイネーブルにされたとき、前記第２の電流ソースを前記出力信号に結合するように構成された第２のスイッチと；
    を備える、
    デバイス。
  7. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプであって、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい、チャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    前記チャージポンプからの出力信号をフィルタし、制御信号を生成するように構成されたループフィルタと、
    を備える、デバイス。
  8. 前記制御信号によって決定される周波数を有する前記発振器信号を生成するように構成された電圧制御発振器、
    をさらに備える請求項７に記載のデバイス。
  9. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプであって、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい、チャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備え、
    前記予期される最大時間差は、クロックサイクルのターゲット割合から決定される、デバイス。
  10. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備える集積回路であって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記第１の信号は、前記基準信号が前記クロック信号に対して早いことを示すｕｐ信号であり、そして、前記第２の信号は、前記基準信号が前記クロック信号に対して遅いことを示すｄｏｗｎ信号である、集積回路。
  11. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備える集積回路であって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記第１の信号は、前記基準信号が前記クロック信号に対して遅いことを示すｄｏｗｎ信号であり、そして、前記第２の信号は、前記基準信号が前記クロック信号に対して早いことを示すｕｐ信号である、集積回路。
  12. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備える集積回路であって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記位相周波数検出器は、さらに前記第２の信号に基づいて前記リセット信号を生成するように構成されている、集積回路。
  13. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備える集積回路であって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記位相周波数検出器は、
    前記基準信号を受け取り、前記第１の信号を供給するように構成された第１のフリップフロップと、
    前記クロック信号を受け取り、前記第２の信号を供給するように構成された第２のフリップフロップと、
    前記予め定められた量を提供するように構成された遅延ユニットと、
    前記第１の信号および前記第２の信号に基づいて前記第１および第２のフリップフロップのためのリセット信号を生成するように構成された回路と、
    を備える、
    集積回路。
  14. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備える集積回路であって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記位相周波数検出器は、
    前記クロック信号を受け取り、前記第１の信号を供給するように構成された第１のフリップフロップと、
    前記基準信号を受け取り、前記第２の信号を供給するように構成された第２のフリップフロップと、
    前記予め定められた量を提供するように構成された遅延ユニットと、
    前記第１の信号および前記第２の信号に基づいて前記第１および第２のフリップフロップのためのリセット信号を生成するように構成された回路と、
    を備える、
    集積回路。
  15. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備える集積回路であって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記チャージポンプは、
    前記出力信号に第１の電流を供給するように構成された第１の電流ソースと；
    前記出力信号に第２の電流を供給するように構成された第２の電流ソースと、なお、前記第１および第２の電流は逆極性を有している；
    前記第１の信号によってイネーブルにされたとき、前記第１の電流ソースを前記出力信号に結合するように構成された第１のスイッチと；
    前記第２の信号によってイネーブルにされたとき、前記第２の電流ソースを前記出力信号に結合するように構成された第２のスイッチと；
    を備える、
    集積回路。
  16. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備える集積回路であって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記集積回路は、
    前記チャージポンプからの出力信号をフィルタし、制御信号を生成するように構成されたループフィルタ、
    をさらに備える、集積回路。
  17. 前記制御信号によって決定される周波数を有する前記発振器信号を生成するように構成された電圧制御発振器、
    をさらに備える請求項１６に記載の集積回路。
  18. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を備える集積回路であって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記予期される最大時間差は、クロックサイクルのターゲット割合から決定される、集積回路。
  19. 位相同期ループ（ＰＬＬ）において位相周波数検出器およびチャージポンプの線形動作を達成するための方法であって：
    基準信号とクロック信号とに基づいて前記位相周波数検出器において第１および第２の信号を生成することと；
    予め定められた量だけ前記第１の信号を遅らせることと、なお、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい；
    前記遅れた第１の信号に基づいてリセット信号を生成することと；
    前記生成されたリセット信号に基づいて前記第１および第２の信号をリセットすることと；
    前記第１および第２の信号に基づいて前記チャージポンプにおいて出力信号を生成することと、なお、前記出力信号は前記基準信号と前記クロック信号との間の位相誤差を示す；
    前記クロック信号を生成するために複数の整数係数によって発振器信号を分周することと；
    非整数分周比を達成するための前記複数の整数係数を選択するために分周器制御を生成することと；
    を備え、
    前記出力信号を前記生成することは、
    前記第１の信号に基づいて、前記出力信号に第１の電流を供給することと；
    前記第２の信号に基づいて、前記出力信号に第２の電流を供給することと、なお、前記第１および第２の電流は逆極性を有している；
    を備える、
    方法。
  20. 位相同期ループ（ＰＬＬ）において位相周波数検出器およびチャージポンプの線形動作を達成するための方法であって：
    基準信号とクロック信号とに基づいて前記位相周波数検出器において第１および第２の信号を生成することと；
    予め定められた量だけ前記第１の信号を遅らせることと、なお、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい；
    前記遅れた第１の信号に基づいてリセット信号を生成することと；
    前記生成されたリセット信号に基づいて前記第１および第２の信号をリセットすることと；
    前記第１および第２の信号に基づいて前記チャージポンプにおいて出力信号を生成することと、なお、前記出力信号は前記基準信号と前記クロック信号との間の位相誤差を示す；
    前記クロック信号を生成するために複数の整数係数によって発振器信号を分周することと；
    非整数分周比を達成するための前記複数の整数係数を選択するために分周器制御を生成することと；
    前記チャージポンプからの出力信号をフィルタすることと、
    制御信号を生成することと、
    前記制御信号によって決定される周波数を有する前記発振器信号を生成することと、
    を備える、方法。
  21. 基準信号とクロック信号とに基づいて第１および第２の信号を生成するための手段と；
    予め定められた量だけ前記第１の信号を遅らせるための手段と、なお、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい；
    前記遅れた第１の信号に基づいてリセット信号を生成するための手段と、
    前記生成されたリセット信号に基づいて前記第１および第２の信号をリセットするための手段と；
    前記第１および第２の信号に基づいて出力信号を生成するための手段と、なお、前記出力信号は前記基準信号と前記クロック信号との間の位相誤差を示す；
    前記クロック信号を生成するために複数の整数係数によって発振器信号を分周するための手段と；
    非整数分周比を達成するための前記複数の整数係数を選択するために分周器制御を生成するための手段と；
    を備え、
    前記出力信号を生成するための前記手段は、
    前記第１の信号に基づいて、前記出力信号に第１の電流を供給するための手段と；
    前記第２の信号に基づいて、前記出力信号に第２の電流を供給するための手段と、なお、前記第１および第２の電流は逆極性を有している；
    を備える、
    装置。
  22. 基準信号とクロック信号とに基づいて第１および第２の信号を生成するための手段と；
    予め定められた量だけ前記第１の信号を遅らせるための手段と、なお、前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きい；
    前記遅れた第１の信号に基づいてリセット信号を生成するための手段と、
    前記生成されたリセット信号に基づいて前記第１および第２の信号をリセットするための手段と；
    前記第１および第２の信号に基づいて出力信号を生成するための手段と、なお、前記出力信号は前記基準信号と前記クロック信号との間の位相誤差を示す；
    前記クロック信号を生成するために複数の整数係数によって発振器信号を分周するための手段と；
    非整数分周比を達成するための前記複数の整数係数を選択するために分周器制御を生成するための手段と；
    前記チャージポンプからの出力信号をフィルタするための手段と、
    制御信号を生成するための手段と、
    前記制御信号によって決定される周波数を有する前記発振器信号を生成するための手段と、
    を備える、装置。
  23. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を含む位相同期ループ、
    を備える無線デバイスであって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、前記無線デバイスは、
    前記チャージポンプからの出力信号をフィルタし、制御信号を生成するように構成されたループフィルタと、
    前記制御信号によって決定される周波数を有する前記発振器信号を生成するように構成された電圧制御発振器と、
    をさらに含む、
    無線デバイス。
  24. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を含む位相同期ループ、
    を備える無線デバイスであって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記第１の信号は、前記基準信号が前記クロック信号に対して早いことを示すｕｐ信号であり、そして、前記第２の信号は、前記基準信号が前記クロック信号に対して遅いことを示すｄｏｗｎ信号である、無線デバイス。
  25. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を含む位相同期ループ、
    を備える無線デバイスであって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記第１の信号は、前記基準信号が前記クロック信号に対して遅いことを示すｄｏｗｎ信号であり、そして、前記第２の信号は、前記基準信号が前記クロック信号に対して早いことを示すｕｐ信号である、無線デバイス。
  26. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を含む位相同期ループ、
    を備える無線デバイスであって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記位相同期ループの前記位相周波数検出器は、さらに前記第２の信号に基づいて前記リセット信号を生成するように構成されている、無線デバイス。
  27. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を含む位相同期ループ、
    を備える無線デバイスであって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記位相同期ループの前記位相周波数検出器は、
    前記基準信号を受け取り、前記第１の信号を供給するように構成された第１のフリップフロップと、
    前記クロック信号を受け取り、前記第２の信号を供給するように構成された第２のフリップフロップと、
    前記予め定められた量を提供するように構成された遅延ユニットと、
    前記遅れた第１の信号および前記第２の信号に基づいて前記第１および第２のフリップフロップのためのリセット信号を生成するように構成された回路と、
    を備える、
    無線デバイス。
  28. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を含む位相同期ループ、
    を備える無線デバイスであって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記位相同期ループの前記位相周波数検出器は、
    前記クロック信号を受け取り、前記第１の信号を供給するように構成された第１のフリップフロップと、
    前記基準信号を受け取り、前記第２の信号を供給するように構成された第２のフリップフロップと、
    前記予め定められた量を提供するように構成された遅延ユニットと、
    前記遅れた第１の信号および前記第２の信号に基づいて前記第１および第２のフリップフロップのためのリセット信号を生成するように構成された回路と、
    を備える、
    無線デバイス。
  29. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を含む位相同期ループ、
    を備える無線デバイスであって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記位相同期ループの前記チャージポンプは、
    前記出力信号に第１の電流を供給するように構成された第１の電流ソースと；
    前記出力信号に第２の電流を供給するように構成された第２の電流ソースと、なお、前記第１および第２の電流は逆極性を有している；
    前記第１の信号によってイネーブルにされたとき、前記第１の電流ソースを前記出力信号に結合するように構成された第１のスイッチと；
    前記第２の信号によってイネーブルにされたとき、前記第２の電流ソースを前記出力信号に結合するように構成された第２のスイッチと；
    を備える、
    無線デバイス。
  30. 基準信号とクロック信号とを受け取るように、前記基準信号と前記クロック信号とに基づいて第１および第２の信号を生成するように、予め定められた量だけ前記第１の信号を遅らせるように、前記遅れた第１の信号に基づいてリセット信号を生成するように、そして、前記リセット信号に基づいて前記第１および第２の信号をリセットするように構成された位相周波数検出器と、
    前記第１および第２の信号を受け取り、そして、前記基準信号と前記クロック信号との間の位相誤差を示す出力信号を生成するように構成されたチャージポンプと、
    選択された複数の整数係数によって発振器信号を分周し、前記クロック信号を生成するように構成された分周器と、
    非整数分周比を受け取り、前記複数の整数係数を選択するために分周器制御を生成するように構成されたシグマ−デルタ変調器と、
    を含む位相同期ループ、
    を備える無線デバイスであって、
    前記予め定められた量の遅れは、前記チャージポンプのデッドゾーンを考慮するためのｏｎ時間と、周波数ロック達成後の前記クロック信号および前記基準信号の立ち上がりエッジ間の予期される最大時間差とを足したよりも大きく、
    前記予期される最大時間差は、クロックサイクルのターゲット割合から決定される、無線デバイス。
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